JPH10271833A - 昇圧型ブリッジインバータ回路及びその制御方法 - Google Patents
昇圧型ブリッジインバータ回路及びその制御方法Info
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- JPH10271833A JPH10271833A JP8238394A JP23839496A JPH10271833A JP H10271833 A JPH10271833 A JP H10271833A JP 8238394 A JP8238394 A JP 8238394A JP 23839496 A JP23839496 A JP 23839496A JP H10271833 A JPH10271833 A JP H10271833A
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Abstract
(57)【要約】 （修正有）
【課題】 電源電圧を昇圧して交流に変換する昇圧機能
一体型のブリッジインバータ回路で，構成部品の減少に
より電力損失の低減を図る。 【解決手段】 第１のアームＡ１ないし第４のアームＡ
４をブリッジに接続し、第１のアームＡ１と第３のアー
ムＡ３との接続点Ｔ３と、第２のアームＡ２と第４のア
ームＡ４との接続点Ｔ４との間から交流出力を取り出す
ブリッジインバータで，接続点Ｔ３と直流入力電源Ｅの
正極との間に第１の昇圧インダクタＬ１を接続し、接続
点Ｔ４と直流入力電源の正極との間に第２の昇圧インダ
クタＬ２を接続し、第１のアームと第２のアームとの接
続点Ｔ１と、第３のアームと第４のアームとの接続点Ｔ
２間にエネルギバンク用のコンデンサＣ１を接続し、第
３と第４のアームそれぞれのスイッチング素子Ｑ３，Ｑ
４と第１と第２のアームそれぞれの逆並列ダイオードＤ
１，Ｄ２と第１と第２の昇圧インダクタとにより２個の
昇圧回路を構成する。
一体型のブリッジインバータ回路で，構成部品の減少に
より電力損失の低減を図る。 【解決手段】 第１のアームＡ１ないし第４のアームＡ
４をブリッジに接続し、第１のアームＡ１と第３のアー
ムＡ３との接続点Ｔ３と、第２のアームＡ２と第４のア
ームＡ４との接続点Ｔ４との間から交流出力を取り出す
ブリッジインバータで，接続点Ｔ３と直流入力電源Ｅの
正極との間に第１の昇圧インダクタＬ１を接続し、接続
点Ｔ４と直流入力電源の正極との間に第２の昇圧インダ
クタＬ２を接続し、第１のアームと第２のアームとの接
続点Ｔ１と、第３のアームと第４のアームとの接続点Ｔ
２間にエネルギバンク用のコンデンサＣ１を接続し、第
３と第４のアームそれぞれのスイッチング素子Ｑ３，Ｑ
４と第１と第２のアームそれぞれの逆並列ダイオードＤ
１，Ｄ２と第１と第２の昇圧インダクタとにより２個の
昇圧回路を構成する。
Description
【０００１】
【産業上の利用分野】 本発明は，比較的低い電圧の直
流入力電源から高電圧又は大容量の出力を発生するのに
適する昇圧型ブリッジインバータ回路及びその直流入力
電圧を制限する制御方法に関する。
流入力電源から高電圧又は大容量の出力を発生するのに
適する昇圧型ブリッジインバータ回路及びその直流入力
電圧を制限する制御方法に関する。
【０００２】
【従来の技術】 従来，２４Ｖ又は４８Ｖのバッテリ電
源を入力として，比較的大容量の高電圧を発生する場
合，あるいは交流１００Ｖ又は２００Ｖしか得られない
設備で大容量の電力変換を行う場合，低電圧ではスイッ
チング電流が大きくなり，半導体デバイスの電力損失，
トランスの電力損失が増加し，インバータの効率が低下
する。
源を入力として，比較的大容量の高電圧を発生する場
合，あるいは交流１００Ｖ又は２００Ｖしか得られない
設備で大容量の電力変換を行う場合，低電圧ではスイッ
チング電流が大きくなり，半導体デバイスの電力損失，
トランスの電力損失が増加し，インバータの効率が低下
する。
【０００３】 特に高電圧を発生する場合は，トランス
の巻数が大きくなり，効率が低下する。このため，図７
に示すように，インバータＩＮＶの前段に昇圧回路ＢＳ
Ｔを接続し，直流入力電源Ｅの電圧を約２倍程度に昇圧
した後，電源電圧の４倍，例えば４８Ｖ電源では２００
Ｖ，ＡＣ１００Ｖ電源では５００Ｖの耐圧のＦＥＴ又は
ＩＧＢＴのようなスイッチング素子Ｑ１〜Ｑ４及びこれ
らに逆並列接続された逆並列ダイオードＤ１〜Ｄ４から
なるブリッジインバータＩＮＶで電力変換を行ってい
る。
の巻数が大きくなり，効率が低下する。このため，図７
に示すように，インバータＩＮＶの前段に昇圧回路ＢＳ
Ｔを接続し，直流入力電源Ｅの電圧を約２倍程度に昇圧
した後，電源電圧の４倍，例えば４８Ｖ電源では２００
Ｖ，ＡＣ１００Ｖ電源では５００Ｖの耐圧のＦＥＴ又は
ＩＧＢＴのようなスイッチング素子Ｑ１〜Ｑ４及びこれ
らに逆並列接続された逆並列ダイオードＤ１〜Ｄ４から
なるブリッジインバータＩＮＶで電力変換を行ってい
る。
【０００４】
【発明が解決しようとする課題】 しかし，このような
従来の昇圧型ブリッジインバータにあっては，昇圧回路
などの電力変換部を別途必要とするため，形状が大きく
なり，またコストがかかり経済的でない。特に制御回路
が２系統になり，複雑になる欠点がある。
従来の昇圧型ブリッジインバータにあっては，昇圧回路
などの電力変換部を別途必要とするため，形状が大きく
なり，またコストがかかり経済的でない。特に制御回路
が２系統になり，複雑になる欠点がある。
【０００５】 本発明は，このような従来の問題点に着
目してなされたもので，構成の簡単な自己昇圧機能を有
するブリッジ型のインバータ装置を提供することによ
り，上記問題点を解決することを目的とする。
目してなされたもので，構成の簡単な自己昇圧機能を有
するブリッジ型のインバータ装置を提供することによ
り，上記問題点を解決することを目的とする。
【０００６】
【課題を解決するための手段】請求項１に記載の発明
は，上記課題を解決するために，スイッチング素子とこ
れと逆並列の逆並列ダイオードとをそれぞれ備える第１
のアームＡ１ないし第４のアームＡ４をブリッジに接続
してなり、上下に位置する第１のアームＡ１と第３のア
ームＡ３との接続点Ｔ３と、上下に位置する第２のアー
ムＡ２と第４のアームＡ４との接続点Ｔ４との間から交
流出力を取り出すブリッジインバータにおいて，上記接
続点Ｔ３と直流入力電源の正極との間に第１の昇圧イン
ダクタを接続すると共に、上記接続点Ｔ４と上記直流入
力電源の正極との間に第２の昇圧インダクタを接続し、
第１のアームＡ１と第２のアームＡ２との接続点Ｔ１
と、第３のアームＡ３と第４のアームＡ４との接続点Ｔ
２間にエネルギバンク用のコンデンサを接続し、第３と
第４のアームＡ３，Ａ４それぞれの上記スイッチング素
子と第１と第２のアームＡ１，Ａ２それぞれの上記逆並
列ダイオードと上記第１と第２の昇圧インダクタとによ
り２個の昇圧回路を構成することを特徴とする昇圧型ブ
リッジインバータ回路を提供するものである。
は，上記課題を解決するために，スイッチング素子とこ
れと逆並列の逆並列ダイオードとをそれぞれ備える第１
のアームＡ１ないし第４のアームＡ４をブリッジに接続
してなり、上下に位置する第１のアームＡ１と第３のア
ームＡ３との接続点Ｔ３と、上下に位置する第２のアー
ムＡ２と第４のアームＡ４との接続点Ｔ４との間から交
流出力を取り出すブリッジインバータにおいて，上記接
続点Ｔ３と直流入力電源の正極との間に第１の昇圧イン
ダクタを接続すると共に、上記接続点Ｔ４と上記直流入
力電源の正極との間に第２の昇圧インダクタを接続し、
第１のアームＡ１と第２のアームＡ２との接続点Ｔ１
と、第３のアームＡ３と第４のアームＡ４との接続点Ｔ
２間にエネルギバンク用のコンデンサを接続し、第３と
第４のアームＡ３，Ａ４それぞれの上記スイッチング素
子と第１と第２のアームＡ１，Ａ２それぞれの上記逆並
列ダイオードと上記第１と第２の昇圧インダクタとによ
り２個の昇圧回路を構成することを特徴とする昇圧型ブ
リッジインバータ回路を提供するものである。
【０００７】 請求項２に記載の発明は，上記課題を解
決するために，スイッチング素子とこれと逆並列の逆並
列ダイオードとをそれぞれ備える第１のアームＡ１と第
３のアームＡ３、及びコンデンサをそれぞれ備える第２
のアームＡ２と第４のアームＡ４をブリッジに接続して
なり、上下に位置する第１のアームＡ１と第３のアーム
Ａ３との接続点Ｔ３と、上下に位置する上記第２のアー
ムＡ２と第４のアームＡ４の接続点Ｔ４とから交流出力
を取り出すハーフブリッジインバータにおいて，直流入
力電源の正極を昇圧インダクタを通して第１のアームＡ
１と第３のアームＡ３との接続点Ｔ３に接続すると共
に、上記直流入力電源の負極を第３のアームＡ３と第４
のアームＡ４との接続点Ｔ４に接続し、第３のアームＡ
３の上記スイッチング素子と第１のアームＡ１の上記逆
並列ダイオードと上記昇圧インダクタとにより、昇圧回
路を構成することを特徴とする昇圧型ブリッジインバー
タ回路を提供するものである。
決するために，スイッチング素子とこれと逆並列の逆並
列ダイオードとをそれぞれ備える第１のアームＡ１と第
３のアームＡ３、及びコンデンサをそれぞれ備える第２
のアームＡ２と第４のアームＡ４をブリッジに接続して
なり、上下に位置する第１のアームＡ１と第３のアーム
Ａ３との接続点Ｔ３と、上下に位置する上記第２のアー
ムＡ２と第４のアームＡ４の接続点Ｔ４とから交流出力
を取り出すハーフブリッジインバータにおいて，直流入
力電源の正極を昇圧インダクタを通して第１のアームＡ
１と第３のアームＡ３との接続点Ｔ３に接続すると共
に、上記直流入力電源の負極を第３のアームＡ３と第４
のアームＡ４との接続点Ｔ４に接続し、第３のアームＡ
３の上記スイッチング素子と第１のアームＡ１の上記逆
並列ダイオードと上記昇圧インダクタとにより、昇圧回
路を構成することを特徴とする昇圧型ブリッジインバー
タ回路を提供するものである。
【０００８】 請求項３に記載の発明は，上記課題を解
決するために，請求項１又は請求項２において、上記昇
圧インダクタの前記インバータ側と、第１のアームＡ１
と第２のアームＡ２との接続点Ｔ１との間に転流用ダイ
オードを接続したことを特徴とする昇圧型ブリッジイン
バータ回路を提供するものである。
決するために，請求項１又は請求項２において、上記昇
圧インダクタの前記インバータ側と、第１のアームＡ１
と第２のアームＡ２との接続点Ｔ１との間に転流用ダイ
オードを接続したことを特徴とする昇圧型ブリッジイン
バータ回路を提供するものである。
【０００９】 請求項４に記載の発明は，上記課題を解
決するために，請求項１ないし請求項３のいずれかにお
いて、上記昇圧インダクタと直列に分離用ダイオードを
接続したことを特徴とする昇圧型ブリッジインバータ回
路を提供するものである。
決するために，請求項１ないし請求項３のいずれかにお
いて、上記昇圧インダクタと直列に分離用ダイオードを
接続したことを特徴とする昇圧型ブリッジインバータ回
路を提供するものである。
【００１０】 請求項５に記載の発明は，上記課題を解
決するために，交互にオン、オフ動作を行う複数のスイ
ッチング素子を備えたインバータ回路の制御方法におい
て、該インバータ回路の直流入力電圧が設定レベルを越
えるとき、その直流入力電圧の値にによって制限された
パルス幅をもつパルス信号を発生し、該パルス信号と、
直流出力電圧と基準電圧との誤差増幅信号の大きさに対
応して発生されるパルス幅制御信号とをＡＮＤ論理し、
このＡＮＤ論理により得られるパルス信号で前記スイッ
チング素子の一方側を制御し、他方の側を前記パルス幅
制御信号で制御することにより、上記スイッチング素子
のパルス幅を制限して前記直流入力電圧を設定レベル以
下に制限することを特徴とする昇圧型ブリッジインバー
タ回路の制御方法を提供するものである。
決するために，交互にオン、オフ動作を行う複数のスイ
ッチング素子を備えたインバータ回路の制御方法におい
て、該インバータ回路の直流入力電圧が設定レベルを越
えるとき、その直流入力電圧の値にによって制限された
パルス幅をもつパルス信号を発生し、該パルス信号と、
直流出力電圧と基準電圧との誤差増幅信号の大きさに対
応して発生されるパルス幅制御信号とをＡＮＤ論理し、
このＡＮＤ論理により得られるパルス信号で前記スイッ
チング素子の一方側を制御し、他方の側を前記パルス幅
制御信号で制御することにより、上記スイッチング素子
のパルス幅を制限して前記直流入力電圧を設定レベル以
下に制限することを特徴とする昇圧型ブリッジインバー
タ回路の制御方法を提供するものである。
【００１１】
【発明の実施の形態】 図１は、本発明の第１の実施の
形態を説明するための図であり，昇圧機能を有するブリ
ッジインバータ回路のスイッチング素子をＰＷＭ制御す
ることにより、インバータ回路の直流入力端子間の電圧
を直流入力電源の電圧よりも昇圧すると同時に、負荷側
へ通常のインバータ回路と同様に電力を供給するＰＷＭ
制御型の直列共振コンバータを示している。
形態を説明するための図であり，昇圧機能を有するブリ
ッジインバータ回路のスイッチング素子をＰＷＭ制御す
ることにより、インバータ回路の直流入力端子間の電圧
を直流入力電源の電圧よりも昇圧すると同時に、負荷側
へ通常のインバータ回路と同様に電力を供給するＰＷＭ
制御型の直列共振コンバータを示している。
【００１２】 図１において，Ｅはバッテリ又は商用交
流電力を整流する整流器などからなる直流入力電源，Ｑ
１〜Ｑ４はＦＥＴ又はＩＧＢＴのような電力用半導体素
子からなるスイッチング素子，Ｄ１〜Ｄ４は各スイッチ
ング素子に逆並列に接続されたダイオードであるが，Ｆ
ＥＴの場合には通常、ＦＥＴのボディダイオードが使用
されるので、省略できる。このブリッジインバータ構成
は，スイッチング素子Ｑ１〜Ｑ４と対応するダイオード
Ｄ１〜Ｄ４の逆並列接続回路それぞれを１アームとし
て，第１ないし第４のアームＡ１〜Ａ４をブリッジに接
続することにより得られる。
流電力を整流する整流器などからなる直流入力電源，Ｑ
１〜Ｑ４はＦＥＴ又はＩＧＢＴのような電力用半導体素
子からなるスイッチング素子，Ｄ１〜Ｄ４は各スイッチ
ング素子に逆並列に接続されたダイオードであるが，Ｆ
ＥＴの場合には通常、ＦＥＴのボディダイオードが使用
されるので、省略できる。このブリッジインバータ構成
は，スイッチング素子Ｑ１〜Ｑ４と対応するダイオード
Ｄ１〜Ｄ４の逆並列接続回路それぞれを１アームとし
て，第１ないし第４のアームＡ１〜Ａ４をブリッジに接
続することにより得られる。
【００１３】 ブリッジ構成の直流端子間、つまり上側
の第１のアームＡ１と第２のアームＡ２との接続点Ｔ１
と、下側の第３のアームＡ３と第４のアームＡ４との接
続点Ｔ２との間には，電解コンデンサのような大容量の
コンデンサＣ１がエネルギバンクとして接続され，第１
のアームＡ１と第３のアームＡ３との接続点Ｔ３と、第
２のアームＡ２と第４のアームＡ４との接続点Ｔ４との
間，即ち交流端子間に共振インダクタＬO ，直列共振コ
ンデンサＣO ，高電圧トランスＴＦ，整流回路ＢＤ，平
滑コンデンサＣS ，負荷ＲL が接続される。
の第１のアームＡ１と第２のアームＡ２との接続点Ｔ１
と、下側の第３のアームＡ３と第４のアームＡ４との接
続点Ｔ２との間には，電解コンデンサのような大容量の
コンデンサＣ１がエネルギバンクとして接続され，第１
のアームＡ１と第３のアームＡ３との接続点Ｔ３と、第
２のアームＡ２と第４のアームＡ４との接続点Ｔ４との
間，即ち交流端子間に共振インダクタＬO ，直列共振コ
ンデンサＣO ，高電圧トランスＴＦ，整流回路ＢＤ，平
滑コンデンサＣS ，負荷ＲL が接続される。
【００１４】 次に、本発明の特徴とも言える昇圧イン
ダクタＬ１及び／又は昇圧インダクタＬ２が、直流入力
電源Ｅの正極とブリッジ構成の交流端子である接続点Ｔ
３，Ｔ４との間にそれぞれ接続され、これらで昇圧機能
一体型のブリッジインバータ回路を構成する。
ダクタＬ１及び／又は昇圧インダクタＬ２が、直流入力
電源Ｅの正極とブリッジ構成の交流端子である接続点Ｔ
３，Ｔ４との間にそれぞれ接続され、これらで昇圧機能
一体型のブリッジインバータ回路を構成する。
【００１５】 スイッチング素子Ｑ１〜Ｑ４は、出力電
圧を一定に保つようにスイッチングレギュレータコント
ロールＩＣなどの制御回路ＣＣで通常のＰＷＭ制御され
る。ここで、上アームＡ１，Ａ２のスイッチング素子Ｑ
１とＱ２は、通常、下アームＡ３，Ａ４のスイッチング
素子Ｑ３とＱ４のオン期間と同じオン期間で動作し、主
に共振インダクタＬO と並列共振コンデンサＣO とで決
められる共振周波数とほぼ等しい周波数で動作を行う。
圧を一定に保つようにスイッチングレギュレータコント
ロールＩＣなどの制御回路ＣＣで通常のＰＷＭ制御され
る。ここで、上アームＡ１，Ａ２のスイッチング素子Ｑ
１とＱ２は、通常、下アームＡ３，Ａ４のスイッチング
素子Ｑ３とＱ４のオン期間と同じオン期間で動作し、主
に共振インダクタＬO と並列共振コンデンサＣO とで決
められる共振周波数とほぼ等しい周波数で動作を行う。
【００１６】 スイッチング素子Ｑ１〜Ｑ４は、通常の
ブリッジインバータと同様に、図３に示すようにＱ１と
Ｑ４、Ｑ２とＱ３の対でスイッチング動作を行っう。例
えば、スイッチング素子Ｑ２とＱ３がオンのとき、これ
らスイッチング素子は実質的に同一のパルス幅でオン、
オフ動作を行い、コンデンサＣ１のエネルギを負荷側に
供給しながら、直流入力電源Ｅから昇圧インダクタＬ１
にエネルギを蓄える。そして、すべてのスイッチング素
子Ｑ１〜Ｑ４がオフの期間に昇圧インダクタＬ１のエネ
ルギ、及び昇圧インダクタＬ２にもエネルギが蓄積され
ていればそのエネルギは分離用ダイオードＤ５，Ｄ６を
通してコンデンサＣ１に放出されてこれを充電する。
ブリッジインバータと同様に、図３に示すようにＱ１と
Ｑ４、Ｑ２とＱ３の対でスイッチング動作を行っう。例
えば、スイッチング素子Ｑ２とＱ３がオンのとき、これ
らスイッチング素子は実質的に同一のパルス幅でオン、
オフ動作を行い、コンデンサＣ１のエネルギを負荷側に
供給しながら、直流入力電源Ｅから昇圧インダクタＬ１
にエネルギを蓄える。そして、すべてのスイッチング素
子Ｑ１〜Ｑ４がオフの期間に昇圧インダクタＬ１のエネ
ルギ、及び昇圧インダクタＬ２にもエネルギが蓄積され
ていればそのエネルギは分離用ダイオードＤ５，Ｄ６を
通してコンデンサＣ１に放出されてこれを充電する。
【００１７】 同様に、スイッチング素子Ｑ１とＱ４が
オンのとき、コンデンサＣ１のエネルギを負荷側に電力
を供給しながら、直流入力電源Ｅから昇圧インダクタＬ
１にエネルギを蓄える。そして、すべてのスイッチング
素子Ｑ１〜Ｑ４がオフの期間に、昇圧インダクタＬ２の
エネルギ、及び昇圧インダクタＬ１にもエネルギが蓄積
されていればそのエネルギは分離用ダイオードＤ５，Ｄ
６を通してコンデンサＣ１に放出されてこれを充電す
る。このようにしてコンデンサＣ１はエネルギバンクと
して作用し、その直流電圧は交流に変換されて負荷側に
供給さる。この交流電圧は、共振インダクタンスＬO と
並列共振コンデンサＣO を通してトランスＴＦの１次巻
線に供給され，２次巻線に発生する交流電圧は，整流回
路ＢＤと平滑コンデンサＣS により直流に変換されて，
負荷ＲL に供給される。つまり、スイッチング素子Ｑ１
〜Ｑ４は、通常のブリッジインバータ回路と同様に、コ
ンバータ回路の出力電圧を一定に保つようＰＷＭ制御さ
れる。
オンのとき、コンデンサＣ１のエネルギを負荷側に電力
を供給しながら、直流入力電源Ｅから昇圧インダクタＬ
１にエネルギを蓄える。そして、すべてのスイッチング
素子Ｑ１〜Ｑ４がオフの期間に、昇圧インダクタＬ２の
エネルギ、及び昇圧インダクタＬ１にもエネルギが蓄積
されていればそのエネルギは分離用ダイオードＤ５，Ｄ
６を通してコンデンサＣ１に放出されてこれを充電す
る。このようにしてコンデンサＣ１はエネルギバンクと
して作用し、その直流電圧は交流に変換されて負荷側に
供給さる。この交流電圧は、共振インダクタンスＬO と
並列共振コンデンサＣO を通してトランスＴＦの１次巻
線に供給され，２次巻線に発生する交流電圧は，整流回
路ＢＤと平滑コンデンサＣS により直流に変換されて，
負荷ＲL に供給される。つまり、スイッチング素子Ｑ１
〜Ｑ４は、通常のブリッジインバータ回路と同様に、コ
ンバータ回路の出力電圧を一定に保つようＰＷＭ制御さ
れる。
【００１８】 図２は図１の等価回路である。図１のイ
ンバータ回路は、昇圧インダクタＬ１とＬ２，昇圧用ス
イッチング素子Ｑ３’とＱ４’，転流用ダイオードＤ
１’とＤ２’からなる２つの昇圧回路とブリッジインバ
ータを組み合わせたものと等価であると考えられる。
ンバータ回路は、昇圧インダクタＬ１とＬ２，昇圧用ス
イッチング素子Ｑ３’とＱ４’，転流用ダイオードＤ
１’とＤ２’からなる２つの昇圧回路とブリッジインバ
ータを組み合わせたものと等価であると考えられる。
【００１９】 ダッシュの付いた部品は，図１の回路で
はインバータが兼用する。即ち，昇圧用スイッチング素
子Ｑ３’，Ｑ４’は，下アームＡ３，Ａ４のスイッチン
グ素子Ｑ３，Ｑ４が兼用する。また，転流ダイオードＤ
１’，Ｄ２’は上アームＡ１，Ａ２のスイッチング素子
Ｑ１，Ｑ２の逆並列ダイオードＤ１，Ｄ２が兼用する。
はインバータが兼用する。即ち，昇圧用スイッチング素
子Ｑ３’，Ｑ４’は，下アームＡ３，Ａ４のスイッチン
グ素子Ｑ３，Ｑ４が兼用する。また，転流ダイオードＤ
１’，Ｄ２’は上アームＡ１，Ａ２のスイッチング素子
Ｑ１，Ｑ２の逆並列ダイオードＤ１，Ｄ２が兼用する。
【００２０】 図１の回路では，昇圧動作をインバータ
回路が同時に行っている。下アームＡ３のスイッチング
素子Ｑ３がオンしているとき，励磁電流は直流入力電源
Ｅから昇圧インダクタＬ１，分離用ダイオードＤ５及び
スイッチング素子Ｑ３を通して流れ，昇圧インダクタＬ
１に磁気エネルギを蓄積する。
回路が同時に行っている。下アームＡ３のスイッチング
素子Ｑ３がオンしているとき，励磁電流は直流入力電源
Ｅから昇圧インダクタＬ１，分離用ダイオードＤ５及び
スイッチング素子Ｑ３を通して流れ，昇圧インダクタＬ
１に磁気エネルギを蓄積する。
【００２１】 次にスイッチング素子Ｑ３がオフする
と，昇圧インダクタＬ１の磁気エネルギはダイオードＤ
１を介してコンデンサＣ１に放出される。ＦＥＴＱ３が
オフした後，今度はスイッチング素子Ｑ４がオンし，直
流入力電源Ｅから昇圧インダクタＬ２，分離用ダイオー
ドＤ６及びスイッチング素子Ｑ４を通して励磁電流が流
れ，昇圧インダクタＬ２に磁気エネルギを蓄積する。ス
イッチング素子Ｑ４がオフすると，磁気エネルギはダイ
オードＤ２を介してコンデンサＣ１に放出される。
と，昇圧インダクタＬ１の磁気エネルギはダイオードＤ
１を介してコンデンサＣ１に放出される。ＦＥＴＱ３が
オフした後，今度はスイッチング素子Ｑ４がオンし，直
流入力電源Ｅから昇圧インダクタＬ２，分離用ダイオー
ドＤ６及びスイッチング素子Ｑ４を通して励磁電流が流
れ，昇圧インダクタＬ２に磁気エネルギを蓄積する。ス
イッチング素子Ｑ４がオフすると，磁気エネルギはダイ
オードＤ２を介してコンデンサＣ１に放出される。
【００２２】 このようなインバータでは，各スイッチ
ング素子のデューティサイクルは最大で５０％弱であ
り，したがって、この回路のように昇圧回路をインバー
タと一体化することにより，各スイッチング素子のデュ
ーティサイクルは５０％を越えないから，昇圧インダク
タＬ１又はＬ２に蓄えられたエネルギの放出時間を確保
できる。
ング素子のデューティサイクルは最大で５０％弱であ
り，したがって、この回路のように昇圧回路をインバー
タと一体化することにより，各スイッチング素子のデュ
ーティサイクルは５０％を越えないから，昇圧インダク
タＬ１又はＬ２に蓄えられたエネルギの放出時間を確保
できる。
【００２３】 図２に示す等価回路により昇圧作用につ
いて説明すると、スイッチング素子Ｑ３’又はＱ４’の
オン期間に昇圧インダクタＬ１又はＬ２に印加される電
圧、つまり直流入力電源Ｅの電圧をＶI とし，昇圧回路
部の出力電圧、つまりコンデンサＣ１の両端の電圧をＶ
O とすると，スイッチング素子Ｑ３’又はＱ４’のオフ
期間に昇圧インダクタＬ１又はＬ２に印加される電圧は
（ＶO −ＶI ）となる。したがって，昇圧インダクタＬ
１又はＬ２のインダクタンスをＬとすると、昇圧インダ
クタＬ１又はＬ２に流れる電流が連続的な場合，定常状
態では，オン期間ＴONとオフ期間ＴOFF の昇圧インダク
タＬ１又はＬ２を流れる電流の変化分が等しいから、Ｖ
I ・ＴON／Ｌ＝（ＶO −ＶI ）・ＴOFF ／Ｌとなり，こ
れより出力電圧ＶO は，ＶO ＝（ＴON＋ＴOFF ）ＶI ／
ＴOFF となる。
いて説明すると、スイッチング素子Ｑ３’又はＱ４’の
オン期間に昇圧インダクタＬ１又はＬ２に印加される電
圧、つまり直流入力電源Ｅの電圧をＶI とし，昇圧回路
部の出力電圧、つまりコンデンサＣ１の両端の電圧をＶ
O とすると，スイッチング素子Ｑ３’又はＱ４’のオフ
期間に昇圧インダクタＬ１又はＬ２に印加される電圧は
（ＶO −ＶI ）となる。したがって，昇圧インダクタＬ
１又はＬ２のインダクタンスをＬとすると、昇圧インダ
クタＬ１又はＬ２に流れる電流が連続的な場合，定常状
態では，オン期間ＴONとオフ期間ＴOFF の昇圧インダク
タＬ１又はＬ２を流れる電流の変化分が等しいから、Ｖ
I ・ＴON／Ｌ＝（ＶO −ＶI ）・ＴOFF ／Ｌとなり，こ
れより出力電圧ＶO は，ＶO ＝（ＴON＋ＴOFF ）ＶI ／
ＴOFF となる。
【００２４】 スイッチング素子Ｑ３’又はＱ４’のデ
ューティサイクルをほぼ５０％とすると，ＶO ＝（０．
５＋０．５）ＶI ／０．５＝２ＶI となり、したがっ
て，電流が定常状態の場合、出力電圧ＶO は電源電圧Ｖ
I のほぼ２倍に昇圧された電圧となる。このことは、イ
ンバータのデューティサイクルをほぼ５０％とすると，
インバータ回路の直流入力端子Ｔ１，Ｔ２間に印加され
る直流入力電圧が電源電圧ＶI の約２倍になることを示
す。
ューティサイクルをほぼ５０％とすると，ＶO ＝（０．
５＋０．５）ＶI ／０．５＝２ＶI となり、したがっ
て，電流が定常状態の場合、出力電圧ＶO は電源電圧Ｖ
I のほぼ２倍に昇圧された電圧となる。このことは、イ
ンバータのデューティサイクルをほぼ５０％とすると，
インバータ回路の直流入力端子Ｔ１，Ｔ２間に印加され
る直流入力電圧が電源電圧ＶI の約２倍になることを示
す。
【００２５】 次に仮に，昇圧インダクタＬ１，Ｌ２を
共用して１個、例えばＬ１のみにし、分離用ダイオード
Ｄ６のアノードを昇圧インダクタＬ１と分離用ダイオー
ドＤ５との接続点に接続した場合には，ブリッジインバ
ータの両側の電力を１個の昇圧インダクタＬ１で供給し
なければならないため、その蓄えられたエネルギを放出
する時間が確保し難くなり，インバータの入力電圧は電
源電圧の数倍になり，同時に電源電流が増加するので、
商用電源を入力源とするような電源にとっては一般的に
好ましくない。
共用して１個、例えばＬ１のみにし、分離用ダイオード
Ｄ６のアノードを昇圧インダクタＬ１と分離用ダイオー
ドＤ５との接続点に接続した場合には，ブリッジインバ
ータの両側の電力を１個の昇圧インダクタＬ１で供給し
なければならないため、その蓄えられたエネルギを放出
する時間が確保し難くなり，インバータの入力電圧は電
源電圧の数倍になり，同時に電源電流が増加するので、
商用電源を入力源とするような電源にとっては一般的に
好ましくない。
【００２６】 例えば，スイッチング素子Ｑ３’又はＱ
４’のデューティサイクルが４５％であったとすると，
単一の昇圧インダクタＬ１に供給される電流のデューテ
ィサイクルは９０％になるから、ＶO ＝（０．９＋０．
１）ＶI ／０．１＝１０ＶI となり，入力をＡＣ１００
Ｖとした場合，出力電圧が１０００Ｖとなってしまい，
商用交流電圧を降圧せずに用いた場合には実用的でな
い。しかし、可搬型の電子機器の場合のように、蓄電池
又は電池を直流入力電源として、低い直流入力電圧で用
いる場合には適している場合もあることが分かる。
４’のデューティサイクルが４５％であったとすると，
単一の昇圧インダクタＬ１に供給される電流のデューテ
ィサイクルは９０％になるから、ＶO ＝（０．９＋０．
１）ＶI ／０．１＝１０ＶI となり，入力をＡＣ１００
Ｖとした場合，出力電圧が１０００Ｖとなってしまい，
商用交流電圧を降圧せずに用いた場合には実用的でな
い。しかし、可搬型の電子機器の場合のように、蓄電池
又は電池を直流入力電源として、低い直流入力電圧で用
いる場合には適している場合もあることが分かる。
【００２７】 図４は本発明の第２の実施の形態を説明
するための図である。このような昇圧型のインバータ回
路では、負荷短絡時や負荷開放時にはコンデンサＣ１の
両端の電圧は、定格負荷よりもかなり上昇することがあ
る。したがって、負荷短絡又は負荷開放時においてはイ
ンバータ入力電圧の上昇を抑制する必要があり、この実
施の形態はインバータ入力電圧の電圧制限機能が付加さ
れた制御回路を備える。主回路は、図１と同様であるの
で説明を省略する。
するための図である。このような昇圧型のインバータ回
路では、負荷短絡時や負荷開放時にはコンデンサＣ１の
両端の電圧は、定格負荷よりもかなり上昇することがあ
る。したがって、負荷短絡又は負荷開放時においてはイ
ンバータ入力電圧の上昇を抑制する必要があり、この実
施の形態はインバータ入力電圧の電圧制限機能が付加さ
れた制御回路を備える。主回路は、図１と同様であるの
で説明を省略する。
【００２８】 インバータ入力電圧であるコンデンサＣ
１の両端の電圧は、分圧抵抗Ｒ１と電圧検出抵抗Ｒ２に
より検出される。誤差増幅器ＡＰ１はその検出電圧と基
準電圧源Ｅ１の基準電圧とを比較し、その誤差電圧を抵
抗Ｒ３を通してフォトカプラＰに与える。コンデンサＣ
１の両端の電圧の検出電圧が基準電圧源Ｅ１の基準電圧
よりも低い場合には、フォトカプラＰはオンしないか
ら、第１のコンパレータＣＭ１の一方の入力端子には、
抵抗Ｒ４を通して高レベルの入力電圧が与えられる。コ
ンパレータＣＭ１はその高レベルの入力電圧と鋸歯状波
とを比較し、ほぼ一定の最大パルス幅の第１のパルス信
号を出力する。
１の両端の電圧は、分圧抵抗Ｒ１と電圧検出抵抗Ｒ２に
より検出される。誤差増幅器ＡＰ１はその検出電圧と基
準電圧源Ｅ１の基準電圧とを比較し、その誤差電圧を抵
抗Ｒ３を通してフォトカプラＰに与える。コンデンサＣ
１の両端の電圧の検出電圧が基準電圧源Ｅ１の基準電圧
よりも低い場合には、フォトカプラＰはオンしないか
ら、第１のコンパレータＣＭ１の一方の入力端子には、
抵抗Ｒ４を通して高レベルの入力電圧が与えられる。コ
ンパレータＣＭ１はその高レベルの入力電圧と鋸歯状波
とを比較し、ほぼ一定の最大パルス幅の第１のパルス信
号を出力する。
【００２９】 他方、ＤＣーＤＣコンバータの出力電圧
検出信号は，分圧抵抗Ｒ５と電圧検出抵抗Ｒ６により検
出され、第２の誤差増幅器ＡＰ２はその出力検出電圧と
基準電圧源Ｅ２の基準電圧とを比較して、誤差増幅信号
を第２のコンパレータＣＭ２の一方の入力端子に与え
る。第２のコンパレータＣＭ２はその誤差増幅信号と鋸
歯状波電圧とを比較し、パルス幅変調信号を出力する。
このパルス幅変調信号は、第１、第２のゲート回路Ｇ
１，Ｇ２の一方の入力端子に印加されると共に、アンド
回路ＡＤの一方の入力端子に与えられる。
検出信号は，分圧抵抗Ｒ５と電圧検出抵抗Ｒ６により検
出され、第２の誤差増幅器ＡＰ２はその出力検出電圧と
基準電圧源Ｅ２の基準電圧とを比較して、誤差増幅信号
を第２のコンパレータＣＭ２の一方の入力端子に与え
る。第２のコンパレータＣＭ２はその誤差増幅信号と鋸
歯状波電圧とを比較し、パルス幅変調信号を出力する。
このパルス幅変調信号は、第１、第２のゲート回路Ｇ
１，Ｇ２の一方の入力端子に印加されると共に、アンド
回路ＡＤの一方の入力端子に与えられる。
【００３０】 アンド回路ＡＤは、第１のコンパレータ
ＣＭ１からのパルス信号と、第２のコンパレータＣＭ２
からのパルス幅変調信号とをＡＮＤ論理し、それら信号
の重なり幅に依存するパルス幅を有するパルス信号を第
３、第４のゲート回路Ｇ３，Ｇ４の一方の入力端子に印
加する。
ＣＭ１からのパルス信号と、第２のコンパレータＣＭ２
からのパルス幅変調信号とをＡＮＤ論理し、それら信号
の重なり幅に依存するパルス幅を有するパルス信号を第
３、第４のゲート回路Ｇ３，Ｇ４の一方の入力端子に印
加する。
【００３１】 ゲート回路Ｇ１，Ｇ２、Ｇ３，Ｇ４の他
方の入力端子には、フリップフロップ回路ＦＦから矩形
パルスが印加される。フリップフロップ回路ＦＦから供
給されるパルスの極性は、ゲート回路Ｇ１とＧ２、ゲー
ト回路Ｇ３とＧ４がそれぞれ逆極性で、ゲート回路Ｇ１
とＧ３、ゲート回路Ｇ２とＧ４がそれぞれ同極性であ
る。ゲート回路Ｇ１，Ｇ２、Ｇ３，Ｇ４は前述のような
パルス幅変調信号とパルスとを受けて、図３に示すよう
な駆動信号をスイッチング素子Ｑ１〜Ｑ４にそれぞれ与
える。
方の入力端子には、フリップフロップ回路ＦＦから矩形
パルスが印加される。フリップフロップ回路ＦＦから供
給されるパルスの極性は、ゲート回路Ｇ１とＧ２、ゲー
ト回路Ｇ３とＧ４がそれぞれ逆極性で、ゲート回路Ｇ１
とＧ３、ゲート回路Ｇ２とＧ４がそれぞれ同極性であ
る。ゲート回路Ｇ１，Ｇ２、Ｇ３，Ｇ４は前述のような
パルス幅変調信号とパルスとを受けて、図３に示すよう
な駆動信号をスイッチング素子Ｑ１〜Ｑ４にそれぞれ与
える。
【００３２】 前述からも分かるように、コンデンサＣ
１の両端の電圧の検出電圧が基準電圧源Ｅ１の基準電圧
よりも低い場合には、コンパレータＣＭ１はほぼ一定の
最大パルス幅のパルス信号を出力するから、実質的に
は、スイッチング素子Ｑ１，Ｑ２は出力を一定に保つよ
うに出力誤差信号によってＰＷＭ制御され，スイッチン
グ素子Ｑ３，Ｑ４はスイッチング素子Ｑ２，Ｑ１それぞ
れと同期して実質的に等しいパルス幅でスイッチング動
作を行う。
１の両端の電圧の検出電圧が基準電圧源Ｅ１の基準電圧
よりも低い場合には、コンパレータＣＭ１はほぼ一定の
最大パルス幅のパルス信号を出力するから、実質的に
は、スイッチング素子Ｑ１，Ｑ２は出力を一定に保つよ
うに出力誤差信号によってＰＷＭ制御され，スイッチン
グ素子Ｑ３，Ｑ４はスイッチング素子Ｑ２，Ｑ１それぞ
れと同期して実質的に等しいパルス幅でスイッチング動
作を行う。
【００３３】 次に、短絡又は軽負荷によってインバー
タ入力電圧が設定電圧、つまりコンデンサＣ１の両端の
電圧の検出電圧が基準電圧源Ｅ１の基準電圧を越えたと
すると，誤差増幅器ＡＰ１の誤差増幅信号は増大し、フ
ォトカプラＰの発光ダイオードの電流を増加させ，その
受光トランジスタをオンさせる。この結果、電圧源から
抵抗Ｒ４及びフォトカプラＰの受光トランジスタを通し
て電流が流れ、そのコレクタ電圧が減少する。このコレ
クタ電圧の低下により、第１のコンパレータＣＭ１が出
力するパルス信号のパルス幅は小さくなる。つまり、コ
ンデンサＣ１の両端の電圧を制限値に維持するよう、第
１のコンパレータＣＭ１が出力するパルス信号のパルス
幅は小さくなる。第１のコンパレータＣＭ１の出力パル
スの時間幅が制限されるのに伴い、ゲート回路Ｇ３とＧ
４から出力される駆動信号の時間幅が図３の鎖線から実
線で示すように制限される。この結果、スイッチング素
子Ｑ３，Ｑ４のオン時間が制限され、インバータ入力電
圧の上昇を抑制する。この設定制限電圧の選定条件は，
定格負荷時のインバータ入力電圧Ｖin以上であり，また
無負荷時にも定格出力電圧を維持できる電圧である。
タ入力電圧が設定電圧、つまりコンデンサＣ１の両端の
電圧の検出電圧が基準電圧源Ｅ１の基準電圧を越えたと
すると，誤差増幅器ＡＰ１の誤差増幅信号は増大し、フ
ォトカプラＰの発光ダイオードの電流を増加させ，その
受光トランジスタをオンさせる。この結果、電圧源から
抵抗Ｒ４及びフォトカプラＰの受光トランジスタを通し
て電流が流れ、そのコレクタ電圧が減少する。このコレ
クタ電圧の低下により、第１のコンパレータＣＭ１が出
力するパルス信号のパルス幅は小さくなる。つまり、コ
ンデンサＣ１の両端の電圧を制限値に維持するよう、第
１のコンパレータＣＭ１が出力するパルス信号のパルス
幅は小さくなる。第１のコンパレータＣＭ１の出力パル
スの時間幅が制限されるのに伴い、ゲート回路Ｇ３とＧ
４から出力される駆動信号の時間幅が図３の鎖線から実
線で示すように制限される。この結果、スイッチング素
子Ｑ３，Ｑ４のオン時間が制限され、インバータ入力電
圧の上昇を抑制する。この設定制限電圧の選定条件は，
定格負荷時のインバータ入力電圧Ｖin以上であり，また
無負荷時にも定格出力電圧を維持できる電圧である。
【００３４】 次に、図５に示すの実施例は、スイッチ
ング素子Ｑ１〜Ｑ４としてＭＯＳＦＥＴを用いた場合、
ＭＯＳＦＥＴの負担を減少させるために，転流用ダイオ
ードＤ７，Ｄ８を別途設けたものである。昇圧インダク
タＬ１又はＬ２に蓄積された磁気エネルギを、ＭＯＳＦ
ＥＴのボデイダイオードを使用せずに、又はほとんど使
用せずに外部に設けた転流用ダイオードＤ７又はＤ８を
通して平滑コンデンサＣ１に流すことで，ＭＯＳＦＥＴ
の負担を減少させている。
ング素子Ｑ１〜Ｑ４としてＭＯＳＦＥＴを用いた場合、
ＭＯＳＦＥＴの負担を減少させるために，転流用ダイオ
ードＤ７，Ｄ８を別途設けたものである。昇圧インダク
タＬ１又はＬ２に蓄積された磁気エネルギを、ＭＯＳＦ
ＥＴのボデイダイオードを使用せずに、又はほとんど使
用せずに外部に設けた転流用ダイオードＤ７又はＤ８を
通して平滑コンデンサＣ１に流すことで，ＭＯＳＦＥＴ
の負担を減少させている。
【００３５】 さらに、転流用ダイオードＤ７をＭＯＳ
ＦＥＴＱ１と分離用ダイオードＤ５とに跨がって、また
ダイオードＤ８をＭＯＳＦＥＴＱ２と分離用ダイオード
Ｄ６とに跨がって接続することにより、昇圧インダクタ
Ｌ１又はＬ２に蓄積された磁気エネルギが分離用ダイオ
ードＤ５、Ｄ６を通して流れないので、それらの電力損
失を軽減できる。なお、図５において図１に示した記号
と同一の記号は相当する部材を示すものとする。
ＦＥＴＱ１と分離用ダイオードＤ５とに跨がって、また
ダイオードＤ８をＭＯＳＦＥＴＱ２と分離用ダイオード
Ｄ６とに跨がって接続することにより、昇圧インダクタ
Ｌ１又はＬ２に蓄積された磁気エネルギが分離用ダイオ
ードＤ５、Ｄ６を通して流れないので、それらの電力損
失を軽減できる。なお、図５において図１に示した記号
と同一の記号は相当する部材を示すものとする。
【００３６】 次に、本発明の別の実施の形態として，
図６に示すようにハーフブリッジインバータで構成する
こともできる。この場合，ハーフブリッジを構成するよ
うコンデンサＣ１、Ｃ２に接続されたスイッチング素子
Ｑ１とＱ２との接続点Ｔ３と直流入力電源Ｅとの間に昇
圧インダクタＬと分離用ダイオードＤとの直列接続体を
接続する。ハーフブリッジインバータのスイッチング素
子Ｑ２と，スイッチング素子Ｑ１に逆並列のダイオード
Ｄ１、分離用ダイオードＤ及び昇圧インダクタＬにて昇
圧回路を構成する。回路動作は前述のブリッジインバー
タとほぼ同様の考えられるので省略する。ハーフブリッ
ジであるため，昇圧インダクタは一つですむ。
図６に示すようにハーフブリッジインバータで構成する
こともできる。この場合，ハーフブリッジを構成するよ
うコンデンサＣ１、Ｃ２に接続されたスイッチング素子
Ｑ１とＱ２との接続点Ｔ３と直流入力電源Ｅとの間に昇
圧インダクタＬと分離用ダイオードＤとの直列接続体を
接続する。ハーフブリッジインバータのスイッチング素
子Ｑ２と，スイッチング素子Ｑ１に逆並列のダイオード
Ｄ１、分離用ダイオードＤ及び昇圧インダクタＬにて昇
圧回路を構成する。回路動作は前述のブリッジインバー
タとほぼ同様の考えられるので省略する。ハーフブリッ
ジであるため，昇圧インダクタは一つですむ。
【００３７】 この回路の動作について簡単に説明す
る。コンデンサバンクとして作用するコンデンサＣ１，
Ｃ２が所定電圧まで充電されているとする。先ず、スイ
ッチング素子Ｑ２がターンオンすると、コンデンサＣ２
のエネルギはトランスＴＦの１次巻線、共振用インダク
タＬ0 、接続点Ｔ３及びスイッチング素子Ｑ２からなる
閉回路で放電され、負荷側へ供給される。また、このと
き直流入力電源Ｅから昇圧インダクタＬ、分離用ダイオ
ードＤ、接続点Ｔ３及びスイッチング素子Ｑ２を通して
電流が流れ、昇圧インダクタＬに磁気エネルギが蓄えら
れる。
る。コンデンサバンクとして作用するコンデンサＣ１，
Ｃ２が所定電圧まで充電されているとする。先ず、スイ
ッチング素子Ｑ２がターンオンすると、コンデンサＣ２
のエネルギはトランスＴＦの１次巻線、共振用インダク
タＬ0 、接続点Ｔ３及びスイッチング素子Ｑ２からなる
閉回路で放電され、負荷側へ供給される。また、このと
き直流入力電源Ｅから昇圧インダクタＬ、分離用ダイオ
ードＤ、接続点Ｔ３及びスイッチング素子Ｑ２を通して
電流が流れ、昇圧インダクタＬに磁気エネルギが蓄えら
れる。
【００３８】 そして、スイッチング素子Ｑ２がターン
オフすると、昇圧インダクタＬに蓄えられた磁気エネル
ギはスイッチング素子Ｑ１と逆並列の逆並列ダイオード
Ｄ１を通してコンデンサＣ１，Ｃ２及び直流入力電源Ｅ
を通して流れ、コンデンサＣ１，Ｃ２を充電する。次
に、スイッチング素子Ｑ１がターンオンすると、コンデ
ンサＣ１に蓄えられたエネルギはスイッチング素子Ｑ
１、接続点Ｔ３、共振用インダクタＬ0 、トランスＴＦ
の１次巻線、及び接続点Ｔ４を通して放電され、負荷側
に供給される。この回路構成では、接続点Ｔ１とＴ２間
の電圧を直流入力電源Ｅの電圧よりも容易に高くするこ
とができる。
オフすると、昇圧インダクタＬに蓄えられた磁気エネル
ギはスイッチング素子Ｑ１と逆並列の逆並列ダイオード
Ｄ１を通してコンデンサＣ１，Ｃ２及び直流入力電源Ｅ
を通して流れ、コンデンサＣ１，Ｃ２を充電する。次
に、スイッチング素子Ｑ１がターンオンすると、コンデ
ンサＣ１に蓄えられたエネルギはスイッチング素子Ｑ
１、接続点Ｔ３、共振用インダクタＬ0 、トランスＴＦ
の１次巻線、及び接続点Ｔ４を通して放電され、負荷側
に供給される。この回路構成では、接続点Ｔ１とＴ２間
の電圧を直流入力電源Ｅの電圧よりも容易に高くするこ
とができる。
【００３９】 ここで、コンデンサＣ１の充電路は、直
流入力電源Ｅの正極→昇圧インダクタＬ→分離用ダイオ
ードＤ→逆並列ダイオードＤ１→コンデンサＣ１→Ｃ２
→直流入力電源Ｅの負極からなるループ、及び直流入力
電源Ｅの正極→昇圧インダクタＬ→分離用ダイオードＤ
→逆並列ダイオードＤ１→コンデンサＣ１→トランスＴ
Ｆの１次巻線→共振用インダクタＬ0 →スイッチング素
子Ｑ２→直流入力電源Ｅの負極からなるループの２回路
である。
流入力電源Ｅの正極→昇圧インダクタＬ→分離用ダイオ
ードＤ→逆並列ダイオードＤ１→コンデンサＣ１→Ｃ２
→直流入力電源Ｅの負極からなるループ、及び直流入力
電源Ｅの正極→昇圧インダクタＬ→分離用ダイオードＤ
→逆並列ダイオードＤ１→コンデンサＣ１→トランスＴ
Ｆの１次巻線→共振用インダクタＬ0 →スイッチング素
子Ｑ２→直流入力電源Ｅの負極からなるループの２回路
である。
【００４０】 また、コンデンサＣ２の充電路は、直流
入力電源Ｅの正極→昇圧インダクタＬ→分離用ダイオー
ドＤ→逆並列ダイオードＤ１→コンデンサＣ１→Ｃ２→
直流入力電源Ｅの負極からなるループ、及び直流入力電
源Ｅの正極→昇圧インダクタＬ→分離用ダイオードＤ→
接続点Ｔ３→共振用インダクタＬ0 →トランスＴＦの１
次巻線→コンデンサＣ２→直流入力電源Ｅの負極からな
るループの２回路である。したがって、コンデンサＣ
１，Ｃ２の充電エネルギは十分に確保される。
入力電源Ｅの正極→昇圧インダクタＬ→分離用ダイオー
ドＤ→逆並列ダイオードＤ１→コンデンサＣ１→Ｃ２→
直流入力電源Ｅの負極からなるループ、及び直流入力電
源Ｅの正極→昇圧インダクタＬ→分離用ダイオードＤ→
接続点Ｔ３→共振用インダクタＬ0 →トランスＴＦの１
次巻線→コンデンサＣ２→直流入力電源Ｅの負極からな
るループの２回路である。したがって、コンデンサＣ
１，Ｃ２の充電エネルギは十分に確保される。
【００４１】 なお、スイッチング素子Ｑ１〜Ｑ４とし
てＩＧＢＴ，サイリスタ、又はバイポーラートランジス
タなどボディダイオードを備えない半導体装置が用いら
れる場合には、スイッチング素子Ｑ１〜Ｑ４それぞれと
逆並列にダイオードを別途接続する必要がある。
てＩＧＢＴ，サイリスタ、又はバイポーラートランジス
タなどボディダイオードを備えない半導体装置が用いら
れる場合には、スイッチング素子Ｑ１〜Ｑ４それぞれと
逆並列にダイオードを別途接続する必要がある。
【００４２】 また、インバータ回路の形式として，出
力制御に周波数制御を用いた直列共振形回路でも適用で
き、この場合には，入力電圧制限回路に周波数変調機能
とＰＷＭ機能を併用することが可能である。
力制御に周波数制御を用いた直列共振形回路でも適用で
き、この場合には，入力電圧制限回路に周波数変調機能
とＰＷＭ機能を併用することが可能である。
【００４３】 さらに、分離用ダイオードは昇圧インダ
クタのインダクタンス値が小さい場合には必要である
が、そのインダクタンス値が比較的大きい場合には省略
しても回路に悪影響を生じない。
クタのインダクタンス値が小さい場合には必要である
が、そのインダクタンス値が比較的大きい場合には省略
しても回路に悪影響を生じない。
【００４４】
【発明の効果】以上述べたように，本発明は，簡単な構
成で比較的低い電源電圧を昇圧して交流に変換する昇圧
機能一体型のブリッジインバータ回路を提供するもので
あり，構成部品の減少による電力損失の低減，コストの
削減などの効果が得られる。
成で比較的低い電源電圧を昇圧して交流に変換する昇圧
機能一体型のブリッジインバータ回路を提供するもので
あり，構成部品の減少による電力損失の低減，コストの
削減などの効果が得られる。
【００４５】 また、ブリッジインバータの直流入力電
圧の制限機能を有するので、短絡時又は軽負荷時にもブ
リッジインバータの回路部品を損傷から保護することが
可能である。
圧の制限機能を有するので、短絡時又は軽負荷時にもブ
リッジインバータの回路部品を損傷から保護することが
可能である。
【００４６】 なお、本発明による昇圧機能一体型のイ
ンバータ回路は、従来の昇圧回路を前段に備えたインバ
ータ回路と同様に、入力高調波を低減することができ、
力率の改善を行う。
ンバータ回路は、従来の昇圧回路を前段に備えたインバ
ータ回路と同様に、入力高調波を低減することができ、
力率の改善を行う。
【図１】 本発明の第１の実施の形態を説明するための
図である。
図である。
【図２】 本発明の第１の実施の形態の等価回路を示す
図である。
図である。
【図３】 本発明の別の実施の形態を説明するための図
である。
である。
【図４】 本発明の実施の形態を説明するための波形図
である。
である。
【図５】 本発明の別の実施の形態を説明するための図
である。
である。
【図６】 本発明の別の実施の形態を説明するための図
である。
である。
【図７】 従来例を説明するための図である。
Ｅ…直流入力電源 Ｄ１〜Ｄ４…逆並列ダイオード ＬO …共振インダクタ ＴＦ…トランス ＣS …平滑コンデンサ Ｌ１，Ｌ２…昇圧インダクタ ＣＣ…制御回路 ＣS …平滑コンデンサ Ｑ１〜Ｑ４…スイッチング素子 Ｃ１…コンデンサ ＣO …並列共振コンデンサ ＢＤ…整流回路 ＲL …負荷 Ｄ５，Ｄ６…分離用ダイオード ＢＤ…整流回路 Ｄ１’，Ｄ２’…転流用ダイオード Ｑ３’，Ｑ４’…昇圧用スイッチング素子 Ｇ１，Ｇ２、Ｇ３，Ｇ４…ゲート回路 ＡＩ，Ａ２，Ａ３，Ａ４…ブリッジを構成するアーム
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０２Ｍ 7/5387 Ｈ０２Ｍ 7/5387 Ｚ
Claims (5)
- 【請求項１】 スイッチング素子とこれと逆並列の逆並
列ダイオードとをそれぞれ備える第１のアームＡ１ない
し第４のアームＡ４をブリッジに接続してなり、上下に
位置する第１のアームＡ１と第３のアームＡ３との接続
点Ｔ３と、上下に位置する第２のアームＡ２と第４のア
ームＡ４との接続点Ｔ４との間から交流出力を取り出す
ブリッジインバータにおいて，上記接続点Ｔ３と直流入
力電源の正極との間に第１の昇圧インダクタを接続する
と共に、上記接続点Ｔ４と上記直流入力電源の正極との
間に第２の昇圧インダクタを接続し、第１のアームＡ１
と第２のアームＡ２との接続点Ｔ１と、第３のアームＡ
３と第４のアームＡ４との接続点Ｔ２間にエネルギバン
ク用のコンデンサを接続し、第３と第４のアームＡ３，
Ａ４それぞれの上記スイッチング素子と第１と第２のア
ームＡ１，Ａ２それぞれの上記逆並列ダイオードと上記
第１と第２の昇圧インダクタとにより２個の昇圧回路を
構成することを特徴とする昇圧型ブリッジインバータ回
路。 - 【請求項２】 スイッチング素子とこれと逆並列の逆並
列ダイオードとをそれぞれ備える第１のアームＡ１と第
３のアームＡ３、及びコンデンサをそれぞれ備える第２
のアームＡ２と第４のアームＡ４をブリッジに接続して
なり、上下に位置する第１のアームＡ１と第３のアーム
Ａ３との接続点Ｔ３と、上下に位置する上記第２のアー
ムＡ２と第４のアームＡ４の接続点Ｔ４とから交流出力
を取り出すハーフブリッジインバータにおいて，直流入
力電源の正極を昇圧インダクタを通して第１のアームＡ
１と第３のアームＡ３との接続点Ｔ３に接続すると共
に、上記直流入力電源の負極を第３のアームＡ３と第４
のアームＡ４との接続点Ｔ４に接続し、第３のアームＡ
３の上記スイッチング素子と第１のアームＡ１の上記逆
並列ダイオードと上記昇圧インダクタとにより、昇圧回
路を構成することを特徴とする昇圧型ブリッジインバー
タ回路。 - 【請求項３】 請求項１又は請求項２において、上記昇
圧インダクタの前記インバータ側と、第１のアームＡ１
と第２のアームＡ２との接続点Ｔ１との間に転流用ダイ
オードを接続したことを特徴とする昇圧型ブリッジイン
バータ回路。 - 【請求項４】 請求項１ないし請求項３のいずれかにお
いて、上記昇圧インダクタと直列に分離用ダイオードを
接続したことを特徴とする昇圧型ブリッジインバータ回
路。 - 【請求項５】 交互にオン、オフ動作を行う複数のスイ
ッチング素子を備えたインバータ回路の制御方法におい
て、該インバータ回路の直流入力電圧が設定レベルを越
えるとき、その直流入力電圧の値にによって制限された
パルス幅をもつパルス信号を発生し、該パルス信号と、
直流出力電圧と基準電圧との誤差増幅信号の大きさに対
応して発生されるパルス幅制御信号とをＡＮＤ論理し、
このＡＮＤ論理により得られるパルス信号で前記スイッ
チング素子の一方側を制御し、他方の側を前記パルス幅
制御信号で制御することにより、上記スイッチング素子
のパルス幅を制限して前記直流入力電圧を設定レベル以
下に制限することを特徴とする昇圧型ブリッジインバー
タ回路の制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23839496A JP3370522B2 (ja) | 1996-08-21 | 1996-08-21 | 昇圧型ブリッジインバータ回路及びその制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23839496A JP3370522B2 (ja) | 1996-08-21 | 1996-08-21 | 昇圧型ブリッジインバータ回路及びその制御方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH10271833A true JPH10271833A (ja) | 1998-10-09 |
| JP3370522B2 JP3370522B2 (ja) | 2003-01-27 |
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| JP23839496A Expired - Fee Related JP3370522B2 (ja) | 1996-08-21 | 1996-08-21 | 昇圧型ブリッジインバータ回路及びその制御方法 |
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| JP (1) | JP3370522B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN117200587A (zh) * | 2023-11-08 | 2023-12-08 | 中山市宝利金电子有限公司 | 基于直接功率传输的低功率损耗充电桩电路及充电桩 |
-
1996
- 1996-08-21 JP JP23839496A patent/JP3370522B2/ja not_active Expired - Fee Related
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| CN117200587A (zh) * | 2023-11-08 | 2023-12-08 | 中山市宝利金电子有限公司 | 基于直接功率传输的低功率损耗充电桩电路及充电桩 |
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