JPH1027195A - 実回線における回路設計の実施方法 - Google Patents
実回線における回路設計の実施方法Info
- Publication number
- JPH1027195A JPH1027195A JP9085626A JP8562697A JPH1027195A JP H1027195 A JPH1027195 A JP H1027195A JP 9085626 A JP9085626 A JP 9085626A JP 8562697 A JP8562697 A JP 8562697A JP H1027195 A JPH1027195 A JP H1027195A
- Authority
- JP
- Japan
- Prior art keywords
- signature
- elements
- basic features
- match
- designs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- Data Mining & Analysis (AREA)
- Databases & Information Systems (AREA)
- Mathematical Physics (AREA)
- Software Systems (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 二つの回路設計を比較することにより、第一
の回路の設計の実施に関して行われた作業を可能な限り
多く第二の回路の設計の実施に再利用することにより回
路設計における作業量を削減する方法を提供する。 【解決手段】 実回線における回路設計の変更を実施す
るために実行すべき作業を削減するために、新しい設計
のうちの以前の設計と同一の箇所を確認する。これは新
旧の回路設計内において一致する回路要素を検出するた
めに適用される幾つかの異なった連続的な手段を含むこ
とが好適である。同様に、変更されていない要素間にお
ける接続の変更も確認される。古い設計のうちの変更さ
れていない部分の実回線の実施は新規の設計の実施にお
いて再利用され、これによって必要とされる新規の実回
線の実施作業の総量が削減される。
の回路の設計の実施に関して行われた作業を可能な限り
多く第二の回路の設計の実施に再利用することにより回
路設計における作業量を削減する方法を提供する。 【解決手段】 実回線における回路設計の変更を実施す
るために実行すべき作業を削減するために、新しい設計
のうちの以前の設計と同一の箇所を確認する。これは新
旧の回路設計内において一致する回路要素を検出するた
めに適用される幾つかの異なった連続的な手段を含むこ
とが好適である。同様に、変更されていない要素間にお
ける接続の変更も確認される。古い設計のうちの変更さ
れていない部分の実回線の実施は新規の設計の実施にお
いて再利用され、これによって必要とされる新規の実回
線の実施作業の総量が削減される。
Description
【0001】
【産業上の利用分野】この発明は、実回線における回路
設計の実施方法に係り、特に二つの回路設計を比較する
ことにより、第一の回路の設計の実施に関して行われた
作業を可能な限り多く第二の回路の設計の実施に再利用
することに関する。
設計の実施方法に係り、特に二つの回路設計を比較する
ことにより、第一の回路の設計の実施に関して行われた
作業を可能な限り多く第二の回路の設計の実施に再利用
することに関する。
【0002】
【従来の技術】複雑な電気回路の実回線における設計を
実施する作業は煩雑なものとなり得る。例えば、多様な
種類の一般的な目的を有するプログラム可能な回路装置
デバイスがあり、これらは多様な回路設計の実施に使用
され得る。これらの多数の種類のデバイスとして、プロ
グラマブル・ロジック・アレー(“PLAs”)、フィ
ールド・プログラマブル・ゲートアレー(“FPGA
s”)またはその他の類似のプログラム可能な集積回路
デバイス等がある(PLAデバイスの例として、クリフ
他による米国特許第5260611号ならびに通常通り
処理された1995年5月17日付け提出の米国特許出
願第08/442795号を参照。ここにおいてこれら
の文書を組み入れて引用する。)。特に、これらの種類
のデバイスの使用により、ユーザは所要のロジック機能
を実行するためのロジック回路の設計を実施する。この
回路設計局面はコンピュータによって補助することがで
きる(例えば、MAX+PLUS II プログラマブ
ル・ロジック開発システム等を使用することができ、こ
れはカリフォルニア州サンノゼのアルテラ社から市販さ
れており、またこれについては例えばアルテラ社による
1994年7月の広報“MAX+PLUS IIの開
始”バージョン5.0および“MAX+PLUSII
AHDL”バージョン5.0に記載されており、これら
はともに引用として組み入れられる。)。しばしばこの
コンピュータソフトウェアの追加的なモジュールを使用
して、ユーザの回路設計を構成要素の組合せおよび要素
間の相互接続に変換し、これは設計を実施するために使
用されるデバイスの実回線内において実行される。例え
ば、このプロセスはユーザの回路設計を複数の要素に分
解することを含むことができ、この要素はそれぞれ所要
のデバイスの所定の実回線回路内において実施される
(この場合、実回線回路要素はロジック・ゲート、ロジ
ック・モジュール(例えば、複数の入力の論理結合を形
成することができる回路等)、またはロジック・アレー
・ブロック(例えば、複数の相互接続されたロジック・
モジュール等)とすることができる。)。加えて、回路
設計要素間の全ての必要な接続が、所要のデバイスの相
互接続源内における実施について確認される。このよう
なユーザのロジック設計の分解は必要とされる全てのロ
ジック要素の構成リストおよびその相互接続において実
施することができる。この主のリストは“ネットリス
ト”と呼ばれることがあり、従ってここにおいてはこの
用語を同じ意味において使用する。
実施する作業は煩雑なものとなり得る。例えば、多様な
種類の一般的な目的を有するプログラム可能な回路装置
デバイスがあり、これらは多様な回路設計の実施に使用
され得る。これらの多数の種類のデバイスとして、プロ
グラマブル・ロジック・アレー(“PLAs”)、フィ
ールド・プログラマブル・ゲートアレー(“FPGA
s”)またはその他の類似のプログラム可能な集積回路
デバイス等がある(PLAデバイスの例として、クリフ
他による米国特許第5260611号ならびに通常通り
処理された1995年5月17日付け提出の米国特許出
願第08/442795号を参照。ここにおいてこれら
の文書を組み入れて引用する。)。特に、これらの種類
のデバイスの使用により、ユーザは所要のロジック機能
を実行するためのロジック回路の設計を実施する。この
回路設計局面はコンピュータによって補助することがで
きる(例えば、MAX+PLUS II プログラマブ
ル・ロジック開発システム等を使用することができ、こ
れはカリフォルニア州サンノゼのアルテラ社から市販さ
れており、またこれについては例えばアルテラ社による
1994年7月の広報“MAX+PLUS IIの開
始”バージョン5.0および“MAX+PLUSII
AHDL”バージョン5.0に記載されており、これら
はともに引用として組み入れられる。)。しばしばこの
コンピュータソフトウェアの追加的なモジュールを使用
して、ユーザの回路設計を構成要素の組合せおよび要素
間の相互接続に変換し、これは設計を実施するために使
用されるデバイスの実回線内において実行される。例え
ば、このプロセスはユーザの回路設計を複数の要素に分
解することを含むことができ、この要素はそれぞれ所要
のデバイスの所定の実回線回路内において実施される
(この場合、実回線回路要素はロジック・ゲート、ロジ
ック・モジュール(例えば、複数の入力の論理結合を形
成することができる回路等)、またはロジック・アレー
・ブロック(例えば、複数の相互接続されたロジック・
モジュール等)とすることができる。)。加えて、回路
設計要素間の全ての必要な接続が、所要のデバイスの相
互接続源内における実施について確認される。このよう
なユーザのロジック設計の分解は必要とされる全てのロ
ジック要素の構成リストおよびその相互接続において実
施することができる。この主のリストは“ネットリス
ト”と呼ばれることがあり、従ってここにおいてはこの
用語を同じ意味において使用する。
【0003】ネットリストが作成された後、−再び前述
したソフトウェアの他の部分によって−所要の別の作業
を実行し、ネットリストの回路が実回線回路内において
実際的にどのように実施されるかを決定する必要があ
る。このプロセスは、例えば合成(すなわち実現可能な
実回線回路のユニットをどのようにプログラムして各設
計要素を実行するかを決定する)、区分(すなわち、設
計要素を実回線回路内において過度の相互接続を必要と
することなく実現可能なクラスタにグループ分けす
る)、さらに配置ならびに経路指定(すなわち、各設計
回路クラスタをそれぞれ特定の実回線回路クラスタに配
分し、それによってクラスタ間に必要とされる接続を他
の接続によって妨害されることなく作成する)のステッ
プを含むことができる。
したソフトウェアの他の部分によって−所要の別の作業
を実行し、ネットリストの回路が実回線回路内において
実際的にどのように実施されるかを決定する必要があ
る。このプロセスは、例えば合成(すなわち実現可能な
実回線回路のユニットをどのようにプログラムして各設
計要素を実行するかを決定する)、区分(すなわち、設
計要素を実回線回路内において過度の相互接続を必要と
することなく実現可能なクラスタにグループ分けす
る)、さらに配置ならびに経路指定(すなわち、各設計
回路クラスタをそれぞれ特定の実回線回路クラスタに配
分し、それによってクラスタ間に必要とされる接続を他
の接続によって妨害されることなく作成する)のステッ
プを含むことができる。
【0004】ネットリストを実行するためには多大なコ
ンピュータ作業が投入されるため、回路設計に変更がな
された際に可能な限り多くの作業を再利用可能にするこ
とが好適である。
ンピュータ作業が投入されるため、回路設計に変更がな
された際に可能な限り多くの作業を再利用可能にするこ
とが好適である。
【0005】
【発明が解決しようとする課題】前述の観点から、本発
明の目的は、回路設計を変更する際に回路合成、回路区
分、および回路配置ならびに経路指定等のステップを再
実施を縮減し、実回線における回路設計を実施する方法
を提供することである。
明の目的は、回路設計を変更する際に回路合成、回路区
分、および回路配置ならびに経路指定等のステップを再
実施を縮減し、実回線における回路設計を実施する方法
を提供することである。
【0006】さらに、本発明のより具体的な目的は、設
計変更の前後に回路設計のネットリストを比較する方法
を提供することであり、これにおいては、変更されない
設計箇所を確認し、それによって設計変更を実施する際
に回路の非変更箇所を再利用することを可能にする。
計変更の前後に回路設計のネットリストを比較する方法
を提供することであり、これにおいては、変更されない
設計箇所を確認し、それによって設計変更を実施する際
に回路の非変更箇所を再利用することを可能にする。
【0007】
【課題を解決するための手段】本発明のこれらおよび他
の目的は、本発明の原理にしたがって設計変更の前後に
回路設計のネットリストを比較することによって達成さ
れる。二つの回路設計ネットリストの同一のユーザ割当
て名を有する構成要素は、仮定的に互いに一致する。こ
のような仮定的な一致は、それぞれこの仮定的に一致し
た要素の所定の基本的特徴を比較することによってさら
に検査される。さらに、この基本的な特徴が同一である
場合、仮定的な一致は確認もしくは決定され、一致した
要素は二つのネットリストに共通の要素のセットに追加
される。
の目的は、本発明の原理にしたがって設計変更の前後に
回路設計のネットリストを比較することによって達成さ
れる。二つの回路設計ネットリストの同一のユーザ割当
て名を有する構成要素は、仮定的に互いに一致する。こ
のような仮定的な一致は、それぞれこの仮定的に一致し
た要素の所定の基本的特徴を比較することによってさら
に検査される。さらに、この基本的な特徴が同一である
場合、仮定的な一致は確認もしくは決定され、一致した
要素は二つのネットリストに共通の要素のセットに追加
される。
【0008】全ての要素について前述したような一致の
判定がなされた後、依然として一致していない各要素に
対してその要素の所定の基本的特徴に基づいてサインを
作成することによって、依然として一致していない要素
について可能的な一致の判定が行われる。両方のネット
リストに対して同一のサイン割当てアルゴリズムが使用
される。しかしながら、このサイン割当てアルゴリズム
は、(必要に応じて)サインを付加する要素の近隣の要
素の基本的特徴を追加的に判断し、(さらに必要であれ
ば)これらの近隣の要素のさらに近隣にある要素の基本
的特徴を判断することにより、いずれかのネットリスト
内において二つの要素に同一のサインを付加することを
防止する。しかしながら、特定の点において、近隣の要
素を判定することによってサインの一意性が達成されな
い場合、さらに離間した近隣の要素を判定するプロセス
が停止され、この要素にはランダムの再生不可能なサイ
ンが割り当てられる。両方のネットリスト内の依然とし
て一致していない全ての要素にサインが割り当てられた
後、二つのネットリストからの一致するサインが確認さ
れる。一致するサインを有する要素の基本的特徴が比較
され、さらにこれらの特徴も同一である場合、これらの
要素は二つのネットリストに共通の要素のセットに追加
される。
判定がなされた後、依然として一致していない各要素に
対してその要素の所定の基本的特徴に基づいてサインを
作成することによって、依然として一致していない要素
について可能的な一致の判定が行われる。両方のネット
リストに対して同一のサイン割当てアルゴリズムが使用
される。しかしながら、このサイン割当てアルゴリズム
は、(必要に応じて)サインを付加する要素の近隣の要
素の基本的特徴を追加的に判断し、(さらに必要であれ
ば)これらの近隣の要素のさらに近隣にある要素の基本
的特徴を判断することにより、いずれかのネットリスト
内において二つの要素に同一のサインを付加することを
防止する。しかしながら、特定の点において、近隣の要
素を判定することによってサインの一意性が達成されな
い場合、さらに離間した近隣の要素を判定するプロセス
が停止され、この要素にはランダムの再生不可能なサイ
ンが割り当てられる。両方のネットリスト内の依然とし
て一致していない全ての要素にサインが割り当てられた
後、二つのネットリストからの一致するサインが確認さ
れる。一致するサインを有する要素の基本的特徴が比較
され、さらにこれらの特徴も同一である場合、これらの
要素は二つのネットリストに共通の要素のセットに追加
される。
【0009】先の二つの一致局面のいずれにおいても一
致しない要素について、さらに判定が行われる。このよ
うな要素の一つが別のネットリスト内に一致する要素を
有する近隣の要素を有する場合、この要素の基本的特徴
が前記の他のネットリスト内の一致する要素に近接する
要素の基本的特徴と比較される。一群の基本的特徴の一
致が検出された場合、これに係る要素が両方のネットリ
ストに共通する要素のセットに追加される。
致しない要素について、さらに判定が行われる。このよ
うな要素の一つが別のネットリスト内に一致する要素を
有する近隣の要素を有する場合、この要素の基本的特徴
が前記の他のネットリスト内の一致する要素に近接する
要素の基本的特徴と比較される。一群の基本的特徴の一
致が検出された場合、これに係る要素が両方のネットリ
ストに共通する要素のセットに追加される。
【0010】前述した要素一致処理が完遂された後、要
素間の接続についての判定がなされる。一致した各要素
に対して、その要素の直ぐ隣の一致する要素が他のネッ
トリスト内におけるこの要素の一致のすぐ近隣の要素の
一つに一致しない場合、この要素および一致する直ぐ隣
の要素の間の接続は変更されたものとしてマークされ
る。
素間の接続についての判定がなされる。一致した各要素
に対して、その要素の直ぐ隣の一致する要素が他のネッ
トリスト内におけるこの要素の一致のすぐ近隣の要素の
一つに一致しない場合、この要素および一致する直ぐ隣
の要素の間の接続は変更されたものとしてマークされ
る。
【0011】前述したプロセスの最終的な結果は、
(1)一致する要素、(2)一致しない要素、および
(3)変更された接続の確認である。この確認は、新旧
のネットリストとの両方について可能である。新旧のネ
ットリスト内における一致する要素はネットリストの変
更されていない部分を示す。古いネットリスト内の一致
しない要素はこのネットリスト内の削除された部分を示
す。新しいネットリスト内の一致しない要素はこのネッ
トリスト内の新規の部分を示す。マークされた接続は、
二つのネットリスト内の変更されていない要素間におい
て変更された接続を示す。この情報は、新しいネットリ
ストについて再利用することができるポスト・ネットリ
スト処理(古いネットリストに対して実施される)の部
分を確認することに使用することができる。他方、この
情報は、新しいネットリストに対して再度実施しなけれ
ばならないポスト・ネットリスト作業を示唆する。
(1)一致する要素、(2)一致しない要素、および
(3)変更された接続の確認である。この確認は、新旧
のネットリストとの両方について可能である。新旧のネ
ットリスト内における一致する要素はネットリストの変
更されていない部分を示す。古いネットリスト内の一致
しない要素はこのネットリスト内の削除された部分を示
す。新しいネットリスト内の一致しない要素はこのネッ
トリスト内の新規の部分を示す。マークされた接続は、
二つのネットリスト内の変更されていない要素間におい
て変更された接続を示す。この情報は、新しいネットリ
ストについて再利用することができるポスト・ネットリ
スト処理(古いネットリストに対して実施される)の部
分を確認することに使用することができる。他方、この
情報は、新しいネットリストに対して再度実施しなけれ
ばならないポスト・ネットリスト作業を示唆する。
【0012】さらに、本発明の特徴および種々の利点
は、添付図面および以下の好適な実施例の詳細な説明か
ら理解されよう。
は、添付図面および以下の好適な実施例の詳細な説明か
ら理解されよう。
【0013】
【実施例】説明の目的のため、二つの回路設計ネットリ
スト内に含まれるいくつかのデータが図8および9内に
図示されている。ネットリストは典型的にコンピュータ
・データベース内に構成されたデータリストであるが、
説明の簡便性のためにデータの重要な側面を図8および
9内に図的に示している。図8は“古い”設計について
のネットリストを示し、図9は“新しい”設計(すなわ
ち、本質的には古い設計と同様であるが、いくつかの相
違点を有する)についてのネットリストを示している。
各ネットリストにおいて、各円がそれぞれ回路設計の
“要素”を示している。例えば、要素はロジック・ゲー
トまたはロジック・ゲートのグループ、レジスタ等とす
ることができる。各直線はこの回路設計内の要素間の相
互接続を示す。各要素は回路の設計者または“ユーザ”
により名称を付けられている。ここにおいて簡略化のた
め、各名称は綴りNから始まっている(例えば、N1,
N2,N3等)。各要素はまた基本的特徴のセットを有
し、ここでは綴りFから始まる短縮符号(例えば、F
1,F4,F6等)で識別されている。広範な要素パラ
メータのいずれもが、これらの各要素のいわゆる基本的
特徴または特性に含まれる。例えば、基本的特徴は要素
の機能の一般的な種類、および他の要素への接続の数等
を含むことができる。種々の要素の基本的特徴は、特に
多数の要素を他のものと互いに区別するが、各要素を他
の全てのものから区別するものではない。したがって、
図8および9の各ネットリスト内においていくつかの基
本的特徴(例えばF1およびF6)が二つ以上の要素に
みられる。図8および9に示されたいくつかの要素は図
示された回路の入力および/または出力である。
スト内に含まれるいくつかのデータが図8および9内に
図示されている。ネットリストは典型的にコンピュータ
・データベース内に構成されたデータリストであるが、
説明の簡便性のためにデータの重要な側面を図8および
9内に図的に示している。図8は“古い”設計について
のネットリストを示し、図9は“新しい”設計(すなわ
ち、本質的には古い設計と同様であるが、いくつかの相
違点を有する)についてのネットリストを示している。
各ネットリストにおいて、各円がそれぞれ回路設計の
“要素”を示している。例えば、要素はロジック・ゲー
トまたはロジック・ゲートのグループ、レジスタ等とす
ることができる。各直線はこの回路設計内の要素間の相
互接続を示す。各要素は回路の設計者または“ユーザ”
により名称を付けられている。ここにおいて簡略化のた
め、各名称は綴りNから始まっている(例えば、N1,
N2,N3等)。各要素はまた基本的特徴のセットを有
し、ここでは綴りFから始まる短縮符号(例えば、F
1,F4,F6等)で識別されている。広範な要素パラ
メータのいずれもが、これらの各要素のいわゆる基本的
特徴または特性に含まれる。例えば、基本的特徴は要素
の機能の一般的な種類、および他の要素への接続の数等
を含むことができる。種々の要素の基本的特徴は、特に
多数の要素を他のものと互いに区別するが、各要素を他
の全てのものから区別するものではない。したがって、
図8および9の各ネットリスト内においていくつかの基
本的特徴(例えばF1およびF6)が二つ以上の要素に
みられる。図8および9に示されたいくつかの要素は図
示された回路の入力および/または出力である。
【0014】図8および9のネットリストによって示さ
れた回路設計間の相違を簡単に見るため、N1,N2,
N3,N5,N8,N14,N22およびN25の名称
を有する要素が、図8および図9において変更せずに記
されている。これらの各要素は、各図において同一の名
称と基本的特徴を有する。N4の名称を有する要素は、
その基本的特徴が図8ではF4であるが図9ではF9と
なるため変更して記されている。図8内においてN12
の名称を有する要素は、図9の回路設計からは削除され
ている。図8内の要素名N19は、N27によって代替
されている可能性があるが(要素N19およびN27は
同一の基本的特徴を有する)、図9内において再利用さ
れていない。要素N30は図9内において新規に現れて
いる。
れた回路設計間の相違を簡単に見るため、N1,N2,
N3,N5,N8,N14,N22およびN25の名称
を有する要素が、図8および図9において変更せずに記
されている。これらの各要素は、各図において同一の名
称と基本的特徴を有する。N4の名称を有する要素は、
その基本的特徴が図8ではF4であるが図9ではF9と
なるため変更して記されている。図8内においてN12
の名称を有する要素は、図9の回路設計からは削除され
ている。図8内の要素名N19は、N27によって代替
されている可能性があるが(要素N19およびN27は
同一の基本的特徴を有する)、図9内において再利用さ
れていない。要素N30は図9内において新規に現れて
いる。
【0015】図8および9に示されているネットリスト
は本発明の特徴の全てを使用するものではないが、それ
らの特徴の幾つかが示されている。基本的に、本発明の
方法の原則的な目的は、古いネットリスト(例えば図
8)の充分に類似する新しいネットリスト内の箇所(例
えば図9)を検出し、それによってこの新しい回路設計
の箇所に対して、古い回路設計を実施するために既に行
われた作業を再利用できるようにすることである。した
がって、新しい設計の実施作業は、新しい回路設計にお
ける古い設計にあまり類似していない箇所のみを行えば
よい。ここにおいて、二つのネットリスト内の互いに基
本的に同一な回路設計要素を“一致”と称する。
は本発明の特徴の全てを使用するものではないが、それ
らの特徴の幾つかが示されている。基本的に、本発明の
方法の原則的な目的は、古いネットリスト(例えば図
8)の充分に類似する新しいネットリスト内の箇所(例
えば図9)を検出し、それによってこの新しい回路設計
の箇所に対して、古い回路設計を実施するために既に行
われた作業を再利用できるようにすることである。した
がって、新しい設計の実施作業は、新しい回路設計にお
ける古い設計にあまり類似していない箇所のみを行えば
よい。ここにおいて、二つのネットリスト内の互いに基
本的に同一な回路設計要素を“一致”と称する。
【0016】次に図1〜図7に示されている本発明の方
法の説明的な実施例を参照すると、プロセスはステップ
100から開始し、これにおいては新しいネットリスト
内の各要素について順次判定がなされる(ステップ10
0は、古いネットリスト内の各要素について判定を行う
ことによって実行することもできるが、いずれのネット
リストを参照リストとして処理しても全く同一の結果と
なる)。ステップ100において、新しいネットリスト
内の各要素のユーザ割当て名(例えば、N1,N2,N
3等)は、古いネットリスト内の依然として一致してい
ない名称の中から検索され、それによって古いネットリ
スト内の仮定的に一致する要素を確認する(ステップ1
02)。この方法により、図9内の要素N1,N2,N
3,N4,N5,N8,N14,N22,およびN25
が、図8内の同様な名称の要素のそれぞれ一致するもの
として仮定的に確認される。ステップ102−106
は、古いネットリスト内に検出されないユーザ割当て名
を有する新しいネットリスト内の各要素についてはバイ
パスされる。したがって、ステップ102−106は、
要素N27およびN30についてはスキップされる。
法の説明的な実施例を参照すると、プロセスはステップ
100から開始し、これにおいては新しいネットリスト
内の各要素について順次判定がなされる(ステップ10
0は、古いネットリスト内の各要素について判定を行う
ことによって実行することもできるが、いずれのネット
リストを参照リストとして処理しても全く同一の結果と
なる)。ステップ100において、新しいネットリスト
内の各要素のユーザ割当て名(例えば、N1,N2,N
3等)は、古いネットリスト内の依然として一致してい
ない名称の中から検索され、それによって古いネットリ
スト内の仮定的に一致する要素を確認する(ステップ1
02)。この方法により、図9内の要素N1,N2,N
3,N4,N5,N8,N14,N22,およびN25
が、図8内の同様な名称の要素のそれぞれ一致するもの
として仮定的に確認される。ステップ102−106
は、古いネットリスト内に検出されないユーザ割当て名
を有する新しいネットリスト内の各要素についてはバイ
パスされる。したがって、ステップ102−106は、
要素N27およびN30についてはスキップされる。
【0017】ステップ104においては、仮定的に一致
した要素の基本的特徴が比較される。仮定的に一致した
要素の基本的特徴が同一である場合、ステップ106が
実行されてこれら要素の一致を決定し、これらを新旧の
ネットリスト内において一致するものとして検出された
要素のリストに付加する。ステップ106は図9内の要
素N1,N2,N3,N5,N8,N14,N22およ
びN25について実施される。しかしながら、図9内の
N4はその基本的特徴が図8および9内において異なっ
ているため、これについてはステップ106はバイパス
される。したがって、図8および9内の要素N4につい
てステップ106がバイパスされた際、この要素の仮定
的な一致が撤回される。
した要素の基本的特徴が比較される。仮定的に一致した
要素の基本的特徴が同一である場合、ステップ106が
実行されてこれら要素の一致を決定し、これらを新旧の
ネットリスト内において一致するものとして検出された
要素のリストに付加する。ステップ106は図9内の要
素N1,N2,N3,N5,N8,N14,N22およ
びN25について実施される。しかしながら、図9内の
N4はその基本的特徴が図8および9内において異なっ
ているため、これについてはステップ106はバイパス
される。したがって、図8および9内の要素N4につい
てステップ106がバイパスされた際、この要素の仮定
的な一致が撤回される。
【0018】ステップ108は、ブックキーピング・ス
テップであり、これは新しいネットリスト内の全ての要
素についてステップ100−106のうちの適当なもの
が実行されるまで制御をステップ100に回帰させる。
その後、ステップ108は制御をステップ110に移行
させる。
テップであり、これは新しいネットリスト内の全ての要
素についてステップ100−106のうちの適当なもの
が実行されるまで制御をステップ100に回帰させる。
その後、ステップ108は制御をステップ110に移行
させる。
【0019】ステップ110は、別のブックキーピング
・ステップであり、これは新しいネットリストの全ての
要素についてステップ100−108が実行された後、
新しいネットリスト内のいずれかの要素が不一致のまま
である場合にステップ112へのパスするよう制御す
る。他方、新しいネットリストの要素が一つも不一致で
ない場合、ステップ110がステップ180へパスする
よう制御する。図8および9に示されている典型的な実
施例において、ステップ110が実行された際に要素N
4,N27,およびN30が不一致のままであり、ステ
ップ110からステップ112へパスするよう制御され
る。
・ステップであり、これは新しいネットリストの全ての
要素についてステップ100−108が実行された後、
新しいネットリスト内のいずれかの要素が不一致のまま
である場合にステップ112へのパスするよう制御す
る。他方、新しいネットリストの要素が一つも不一致で
ない場合、ステップ110がステップ180へパスする
よう制御する。図8および9に示されている典型的な実
施例において、ステップ110が実行された際に要素N
4,N27,およびN30が不一致のままであり、ステ
ップ110からステップ112へパスするよう制御され
る。
【0020】ステップ112は、要素をその基本的特徴
に基づいて一致させるよう(実質的に、要素の名称が変
更されたがその基本的特徴は変更されていないもの)作
用する一連のステップを開始する。ステップ112にお
いてユーザ割当て変数MAXLEVが読みとられて、こ
れによりいずれかのネットリスト内において二つ以上の
要素に同一の名称が割り当てられることを防止するため
に判定される近隣の要素の最大数のレベルを獲得する。
例えば、MAXLEVが0である場合、一つの要素の基
本的特徴のみについて判定がなされ、その要素にサイン
が割り当てられる。MAXLEVが1である場合、一つ
の要素のおよびその直ぐ隣の要素の基本的特徴について
判定がなされ、その要素にサインが割り当てられる(要
素がそれ自体の基本的特徴のみに基づいた独自のサイン
を受領していないものと仮定する)。(二つの要素の間
に直接的な接続が存在する場合、要素は直ぐ隣のもので
あるとする。例えば、図8においては要素N1の直ぐ隣
の要素はN2、N3、N4およびN14となる。)MA
XLEVが2である場合、一つの要素、その直ぐ隣の要
素、およびその隣の要素のさらに直ぐ隣の要素の基本的
特徴について判断がなされ、その要素にサインが割り当
てられる(要素がそれ自体およびその直ぐ隣の要素の基
本的特徴に基づいた独自のサインを受領していないもの
と仮定する)。必要に応じて、さらに大きな値のMAX
LEVを使用することができる。
に基づいて一致させるよう(実質的に、要素の名称が変
更されたがその基本的特徴は変更されていないもの)作
用する一連のステップを開始する。ステップ112にお
いてユーザ割当て変数MAXLEVが読みとられて、こ
れによりいずれかのネットリスト内において二つ以上の
要素に同一の名称が割り当てられることを防止するため
に判定される近隣の要素の最大数のレベルを獲得する。
例えば、MAXLEVが0である場合、一つの要素の基
本的特徴のみについて判定がなされ、その要素にサイン
が割り当てられる。MAXLEVが1である場合、一つ
の要素のおよびその直ぐ隣の要素の基本的特徴について
判定がなされ、その要素にサインが割り当てられる(要
素がそれ自体の基本的特徴のみに基づいた独自のサイン
を受領していないものと仮定する)。(二つの要素の間
に直接的な接続が存在する場合、要素は直ぐ隣のもので
あるとする。例えば、図8においては要素N1の直ぐ隣
の要素はN2、N3、N4およびN14となる。)MA
XLEVが2である場合、一つの要素、その直ぐ隣の要
素、およびその隣の要素のさらに直ぐ隣の要素の基本的
特徴について判断がなされ、その要素にサインが割り当
てられる(要素がそれ自体およびその直ぐ隣の要素の基
本的特徴に基づいた独自のサインを受領していないもの
と仮定する)。必要に応じて、さらに大きな値のMAX
LEVを使用することができる。
【0021】ステップ114において、指標変数ILE
Vが0に初期化される。
Vが0に初期化される。
【0022】ステップ120においては、各ネットリス
トにおいて依然として一致していない各要素の基本的特
徴がその要素にサインを割り当てることに使用される。
サイン割当て技術(これの一例については後述する)
は、同一の基本的特徴を有する要素に同じサインを割り
当て、異なる基本的特徴を有する要素には異なるサイン
を割り当てることである。したがってステップ120に
おいて、図8内の要素N4,N12,およびN19には
それぞれこれらの基本的特徴F4,F7,およびF10
に基づいたサインが割り当てられ、図9内の要素N4,
N27,およびN30にはそれぞれこれらの基本的特徴
F9,F10,およびF8に基づいたサインが割り当て
られる。
トにおいて依然として一致していない各要素の基本的特
徴がその要素にサインを割り当てることに使用される。
サイン割当て技術(これの一例については後述する)
は、同一の基本的特徴を有する要素に同じサインを割り
当て、異なる基本的特徴を有する要素には異なるサイン
を割り当てることである。したがってステップ120に
おいて、図8内の要素N4,N12,およびN19には
それぞれこれらの基本的特徴F4,F7,およびF10
に基づいたサインが割り当てられ、図9内の要素N4,
N27,およびN30にはそれぞれこれらの基本的特徴
F9,F10,およびF8に基づいたサインが割り当て
られる。
【0023】ステップ120が実行された後、ステップ
122が実行され、いずれかのネットリスト内において
いずれかのサインが二回以上使用されているかどうかが
判定される。最終的には、各ネットリストに使用される
サインが全て独特のものとなることが必要とされる。こ
のことは、図8および9に示されている典型的な実施例
においては、ステップ120において判定がなされる各
ネットリストからの3つの要素が全て異なった基本的特
徴を有するため、両方のネットリストにおいて該当す
る。したがって、この実施例において、制御はステップ
122からステップ140に移行する。しかしながら、
いずれかのネットリストについてステップ120がいず
れかのサインが重複しているという結果をもたらした場
合、制御はステップ122からステップ124へ移行
し、このような重複するサインを消去するためのプロセ
スを開始する。例えば、図9の要素N30が基本的特徴
F8に変わってF9を有する場合、ステップ120は要
素N4およびN30について重複するサインをもたら
す。このサインの重複を解消するために、ステップ12
4およびそれに続くものが実行される。
122が実行され、いずれかのネットリスト内において
いずれかのサインが二回以上使用されているかどうかが
判定される。最終的には、各ネットリストに使用される
サインが全て独特のものとなることが必要とされる。こ
のことは、図8および9に示されている典型的な実施例
においては、ステップ120において判定がなされる各
ネットリストからの3つの要素が全て異なった基本的特
徴を有するため、両方のネットリストにおいて該当す
る。したがって、この実施例において、制御はステップ
122からステップ140に移行する。しかしながら、
いずれかのネットリストについてステップ120がいず
れかのサインが重複しているという結果をもたらした場
合、制御はステップ122からステップ124へ移行
し、このような重複するサインを消去するためのプロセ
スを開始する。例えば、図9の要素N30が基本的特徴
F8に変わってF9を有する場合、ステップ120は要
素N4およびN30について重複するサインをもたら
す。このサインの重複を解消するために、ステップ12
4およびそれに続くものが実行される。
【0024】ステップ124において、指標変数ILE
Vが1増加される。
Vが1増加される。
【0025】ステップ126においては、ILEVの現
状値がMAXLEVと比較される。ILEVがMAXL
EVより大きい場合、制御はステップ126からステッ
プ132に移行し、これについては以下に記述する。他
方、ILEVがMAXLEVよりも大きくない場合、制
御はステップ126からステップ128に移行する。
状値がMAXLEVと比較される。ILEVがMAXL
EVより大きい場合、制御はステップ126からステッ
プ132に移行し、これについては以下に記述する。他
方、ILEVがMAXLEVよりも大きくない場合、制
御はステップ126からステップ128に移行する。
【0026】ステップ128において、同一のネットリ
スト内において重複するサインを有するいずれかの要素
のサインが、その要素およびその要素と近いレベルのI
LEVを有する全ての要素の基本的特徴に基づいた新規
のサインによって代替される。所定の数の近隣要素の基
本的特徴に基づいたサインの割当てはより少ない数の近
隣に基づいたサインの割当てと異なるようにバイアスさ
れることが好適である(新しいサインの重複が形成され
る可能性を削減するため)。
スト内において重複するサインを有するいずれかの要素
のサインが、その要素およびその要素と近いレベルのI
LEVを有する全ての要素の基本的特徴に基づいた新規
のサインによって代替される。所定の数の近隣要素の基
本的特徴に基づいたサインの割当てはより少ない数の近
隣に基づいたサインの割当てと異なるようにバイアスさ
れることが好適である(新しいサインの重複が形成され
る可能性を削減するため)。
【0027】ステップ128が実行される度に、その後
各ネットリスト内におけるサインの独自性についての検
査を繰り返すためにステップ122が再度実行される。
いずれかのサインの重複が依然として存在する場合、ス
テップ124およびステップ126が繰り返され、MA
XLEVが充分に大きい場合、より大きな値のILEV
をもってステップ128が再度実行される。しかしなが
ら、結果的に、各ネットリスト内におけるサインの独自
性が達成されずにILEVがMAXLEVを超過した場
合、ステップ132が実行され、この要素を含むネット
リスト内において独自のサインを受領していない各要素
に対してランダムかつ再生不可能なサインが割り当てら
れる。ステップ132において割り当てられるサインは
非常に高い確率で独自性を有する。このため、またこれ
らは“強制”されるため、これらは便宜上“必要な独自
の”サインと称する(事実上、許容できる程度の低確率
でこれらが独自ではないということも可能である)。こ
れら“必要な独自の”サインは、ステップ140におい
てサインに基づいて一致したサインを有する要素を効果
的に削除する。
各ネットリスト内におけるサインの独自性についての検
査を繰り返すためにステップ122が再度実行される。
いずれかのサインの重複が依然として存在する場合、ス
テップ124およびステップ126が繰り返され、MA
XLEVが充分に大きい場合、より大きな値のILEV
をもってステップ128が再度実行される。しかしなが
ら、結果的に、各ネットリスト内におけるサインの独自
性が達成されずにILEVがMAXLEVを超過した場
合、ステップ132が実行され、この要素を含むネット
リスト内において独自のサインを受領していない各要素
に対してランダムかつ再生不可能なサインが割り当てら
れる。ステップ132において割り当てられるサインは
非常に高い確率で独自性を有する。このため、またこれ
らは“強制”されるため、これらは便宜上“必要な独自
の”サインと称する(事実上、許容できる程度の低確率
でこれらが独自ではないということも可能である)。こ
れら“必要な独自の”サインは、ステップ140におい
てサインに基づいて一致したサインを有する要素を効果
的に削除する。
【0028】サイン割当て技術(ステップ120ならび
に128において使用可能である)の説明的な一例は、
以下のステップを有する: 1. Output=所定の固定値 2. Output=乱数1×(Output^(特
徴×(近隣レベル+乱数2))) 3. 要素の各特徴に対して1に回帰 特徴の順序が重要でない場合、ステップ2は以下のよう
に書き換えることができる: 2. Output=(Output^(特徴×(近
隣レベル+乱数2)) これらのステップは数値入力を投入し数値出力を生成す
るハッシュ関数である。入力は要素の特徴を数値的に表
示したもの(例えば、入力/出力数、要素の種類、出力
における要素の種類等)である。近隣レベルはILEV
の現状値までの指標数値(ILEVに類似のもの)であ
る。符号×,^,および+は、それぞれ、乗算、排他的
ORおよび加算を示す。全ての入力および出力は整数値
である。
に128において使用可能である)の説明的な一例は、
以下のステップを有する: 1. Output=所定の固定値 2. Output=乱数1×(Output^(特
徴×(近隣レベル+乱数2))) 3. 要素の各特徴に対して1に回帰 特徴の順序が重要でない場合、ステップ2は以下のよう
に書き換えることができる: 2. Output=(Output^(特徴×(近
隣レベル+乱数2)) これらのステップは数値入力を投入し数値出力を生成す
るハッシュ関数である。入力は要素の特徴を数値的に表
示したもの(例えば、入力/出力数、要素の種類、出力
における要素の種類等)である。近隣レベルはILEV
の現状値までの指標数値(ILEVに類似のもの)であ
る。符号×,^,および+は、それぞれ、乗算、排他的
ORおよび加算を示す。全ての入力および出力は整数値
である。
【0029】ステップ140において、二つのネットリ
ストにおいて同一のサインを有する要素を検出すること
に基づいて、新しいネットリスト内の依然として一致し
ていない各要素を古いネットリスト内の依然として一致
していない各要素と一致させることが試行される。両方
のネットリスト内に同一のサインが検出された場合、ス
テップ142が実行され、これに係る要素を仮定的に一
致するものとする。その後、ステップ144において仮
定的に一致した要素の基本的特徴が比較される。基本的
特徴が同一である場合、ステップ146において仮定的
な一致が確定され、この一致した要素が既に一致してい
る要素のリストに追加される。基本的特徴が同一でない
場合、ステップ146はバイパスされ、この要素の仮定
的な一致は撤回される。ステップ148は、依然として
一致していない全ての要素についてサインに基づいて一
致の検査を行うために制御をステップ140に回帰させ
るためのブックキーピング・ステップである。
ストにおいて同一のサインを有する要素を検出すること
に基づいて、新しいネットリスト内の依然として一致し
ていない各要素を古いネットリスト内の依然として一致
していない各要素と一致させることが試行される。両方
のネットリスト内に同一のサインが検出された場合、ス
テップ142が実行され、これに係る要素を仮定的に一
致するものとする。その後、ステップ144において仮
定的に一致した要素の基本的特徴が比較される。基本的
特徴が同一である場合、ステップ146において仮定的
な一致が確定され、この一致した要素が既に一致してい
る要素のリストに追加される。基本的特徴が同一でない
場合、ステップ146はバイパスされ、この要素の仮定
的な一致は撤回される。ステップ148は、依然として
一致していない全ての要素についてサインに基づいて一
致の検査を行うために制御をステップ140に回帰させ
るためのブックキーピング・ステップである。
【0030】ステップ100におけるケースと同様に、
ステップ140における新旧のネットリストの基準の変
更は結果の相違をもたらさない。
ステップ140における新旧のネットリストの基準の変
更は結果の相違をもたらさない。
【0031】図8および9に示されている典型的な実施
例において、ステップ140−148は新しいネットリ
ストの要素N27と古いネットリストの要素N19の一
致を結果としてもたらす。これらの要素は異なったユー
ザ割当て名(すなわちN19およびN27)を有する
が、これらは同一の基本的特徴を有し、したがってこの
方法の行程において一致する。
例において、ステップ140−148は新しいネットリ
ストの要素N27と古いネットリストの要素N19の一
致を結果としてもたらす。これらの要素は異なったユー
ザ割当て名(すなわちN19およびN27)を有する
が、これらは同一の基本的特徴を有し、したがってこの
方法の行程において一致する。
【0032】ステップ150は、この方法の次の行程を
実行して要素の一致の試行を継続すべきかどうかを決定
するための別のブックキーピング・ステップである。両
方のネットリスト内になお一致しない要素が存在する場
合、制御はステップ160に移行し、この方法の次の行
程を実行する。そうでない場合、制御はステップ180
に移行し、ステップ160−170をバイパスする。
実行して要素の一致の試行を継続すべきかどうかを決定
するための別のブックキーピング・ステップである。両
方のネットリスト内になお一致しない要素が存在する場
合、制御はステップ160に移行し、この方法の次の行
程を実行する。そうでない場合、制御はステップ180
に移行し、ステップ160−170をバイパスする。
【0033】ステップ160において、依然として一致
していない各要素について、これが既に一致した直ぐ隣
の要素を有するかどうかが判定される。そのような要素
が存在しない場合、制御はステップ170へ移行し次の
依然として一致していない要素についての判定を開始す
る。他方、依然として一致していない要素が直ぐ隣に一
致した要素を有する場合、制御はステップ160からス
テップ162に移行する。
していない各要素について、これが既に一致した直ぐ隣
の要素を有するかどうかが判定される。そのような要素
が存在しない場合、制御はステップ170へ移行し次の
依然として一致していない要素についての判定を開始す
る。他方、依然として一致していない要素が直ぐ隣に一
致した要素を有する場合、制御はステップ160からス
テップ162に移行する。
【0034】ステップ162においては、ステップ16
0において確認された直ぐ隣のものの他のネットリスト
内における一致についての確認される。その後、ステッ
プ164において、ステップ162において確認された
要素の直ぐ隣のものについて確認される。次に、ステッ
プ166において、ステップ164において確認された
各要素の基本的特徴がステップ160において判定が行
われる要素の基本的特徴と比較される。ステップ164
において確認された要素の一つの基本的特徴がステップ
160で判定がなされる要素の基本的特徴と同一である
ことが検出された場合、ステップ168においてこれら
二つの要素が一致するものとされ、以前に一致した要素
のリストに追加される。ステップ166において、基本
的特徴の共通性が検出されない場合、ステップ168は
バイパスされ、一致は形成されない。
0において確認された直ぐ隣のものの他のネットリスト
内における一致についての確認される。その後、ステッ
プ164において、ステップ162において確認された
要素の直ぐ隣のものについて確認される。次に、ステッ
プ166において、ステップ164において確認された
各要素の基本的特徴がステップ160において判定が行
われる要素の基本的特徴と比較される。ステップ164
において確認された要素の一つの基本的特徴がステップ
160で判定がなされる要素の基本的特徴と同一である
ことが検出された場合、ステップ168においてこれら
二つの要素が一致するものとされ、以前に一致した要素
のリストに追加される。ステップ166において、基本
的特徴の共通性が検出されない場合、ステップ168は
バイパスされ、一致は形成されない。
【0035】ステップ166により一致した要素は、一
致の判定がなされる二つの要素への接続の順序にしたが
って追加的に条件を設定することができる。幾つかの種
類の回路において、要素の接続の順序は重要ではない。
別の種類の回路において接続の順序は重要なものとな
る。後者の種類の回路において、一致の判定がなされる
要素への接続の順序がこの要素が一致と確認される前の
ものと同一となることを維持するために、ユーザが追加
的にステップ166を必要とする可能性がある。
致の判定がなされる二つの要素への接続の順序にしたが
って追加的に条件を設定することができる。幾つかの種
類の回路において、要素の接続の順序は重要ではない。
別の種類の回路において接続の順序は重要なものとな
る。後者の種類の回路において、一致の判定がなされる
要素への接続の順序がこの要素が一致と確認される前の
ものと同一となることを維持するために、ユーザが追加
的にステップ166を必要とする可能性がある。
【0036】ステップ170は、依然として一致してい
ない要素の近隣のものの一致に基づいて一致する要素の
検索が継続し得る限り制御がステップ160に帰還する
ことを保持するためのブックキーピング・ステップであ
る。
ない要素の近隣のものの一致に基づいて一致する要素の
検索が継続し得る限り制御がステップ160に帰還する
ことを保持するためのブックキーピング・ステップであ
る。
【0037】図8および9はステップ160−170の
対象である本発明の一部分を使用することを必要として
いない。本発明のこの一部分は、近隣の要素の基本的特
徴に部分的に基づいたサインを有する要素またはサイン
がランダムかつ再生不可能になるように強制される(ス
テップ124−132)要素のための動作に寄与するも
のである。これらの形式のサイン割当ては本発明のサイ
ン一致行程において必要であるが、発生すべき一致を妨
害する可能性がある。直ぐ隣の一致するものに基づいた
一致要素の検索(ステップ160−170)が、そのよ
うな一致を検出する。
対象である本発明の一部分を使用することを必要として
いない。本発明のこの一部分は、近隣の要素の基本的特
徴に部分的に基づいたサインを有する要素またはサイン
がランダムかつ再生不可能になるように強制される(ス
テップ124−132)要素のための動作に寄与するも
のである。これらの形式のサイン割当ては本発明のサイ
ン一致行程において必要であるが、発生すべき一致を妨
害する可能性がある。直ぐ隣の一致するものに基づいた
一致要素の検索(ステップ160−170)が、そのよ
うな一致を検出する。
【0038】ステップ180に到達した際、この処理に
おける要素一致行程は完了する。図8および9に示され
た典型的な実施例においては、図8内の要素N1,N
2,N3,N5,N8,N14,N19,N22,およ
びN25は、それぞれ図9内のN1,N2,N3,N
5,N8,N14,N27,N22,およびN25に一
致する。図8の要素N4およびN12ならびに図9のN
4およびN30は一致していない。
おける要素一致行程は完了する。図8および9に示され
た典型的な実施例においては、図8内の要素N1,N
2,N3,N5,N8,N14,N19,N22,およ
びN25は、それぞれ図9内のN1,N2,N3,N
5,N8,N14,N27,N22,およびN25に一
致する。図8の要素N4およびN12ならびに図9のN
4およびN30は一致していない。
【0039】処理の最後の部分(ステップ180−19
0)は、古いネットリストと新しいネットリストで変更
された一致要素間の接続を検出することに関する。ステ
ップ180において、一致した各要素について順次判定
がなされる。判定が行われる要素に一致する直ぐ隣のも
のが確認される。その後、ステップ182において、判
定が行われる要素に一致する他のネットリスト内の要素
が確認され、判定が行われる要素の直ぐ隣のものに一致
する他のネットリスト内の要素とされる。さらに、ステ
ップ182内において直ぐ隣の一致のそれぞれについ
て、判定が行われる要素の直ぐ隣の一致であるかどうか
の判断がなされる。このテストがステップ180で確認
された直ぐ隣のもののいずれに対しても該当しない場
合、ステップ184において判定が行われる要素と直ぐ
隣のものとの間の接続が変更されたものとして確認され
る。ステップ182のテストを充足したものについて
は、ステップ183(ステップ184に代わって)が実
行される。ステップ183は接続が変更されていないも
のと判定する。
0)は、古いネットリストと新しいネットリストで変更
された一致要素間の接続を検出することに関する。ステ
ップ180において、一致した各要素について順次判定
がなされる。判定が行われる要素に一致する直ぐ隣のも
のが確認される。その後、ステップ182において、判
定が行われる要素に一致する他のネットリスト内の要素
が確認され、判定が行われる要素の直ぐ隣のものに一致
する他のネットリスト内の要素とされる。さらに、ステ
ップ182内において直ぐ隣の一致のそれぞれについ
て、判定が行われる要素の直ぐ隣の一致であるかどうか
の判断がなされる。このテストがステップ180で確認
された直ぐ隣のもののいずれに対しても該当しない場
合、ステップ184において判定が行われる要素と直ぐ
隣のものとの間の接続が変更されたものとして確認され
る。ステップ182のテストを充足したものについて
は、ステップ183(ステップ184に代わって)が実
行される。ステップ183は接続が変更されていないも
のと判定する。
【0040】ステップ182は、要素への接続の順序に
基づいて追加的に条件設定することができる別のステッ
プ(ステップ166と同様)である。再び、幾つかの種
類の回路においては要素への接続は重要なものではない
が、別の種類の回路においては要素への接続が重要とな
り得る。後者の種類の回路においては、変更された接続
の判定が行われる要素への接続の順序が接続が変更され
ていないことが確認される前と同一であることを保持す
るために、ユーザが追加的にステップ182を必要とす
ることがあり得る。
基づいて追加的に条件設定することができる別のステッ
プ(ステップ166と同様)である。再び、幾つかの種
類の回路においては要素への接続は重要なものではない
が、別の種類の回路においては要素への接続が重要とな
り得る。後者の種類の回路においては、変更された接続
の判定が行われる要素への接続の順序が接続が変更され
ていないことが確認される前と同一であることを保持す
るために、ユーザが追加的にステップ182を必要とす
ることがあり得る。
【0041】ステップ186は、両方のネットリストに
おける全ての一致した要素について、可能な接続の変更
の判定がなされるまで制御をステップ180に帰還させ
るためのブックキーピング・ステップである。その後、
ステップ190においてプロセスが終了する。
おける全ての一致した要素について、可能な接続の変更
の判定がなされるまで制御をステップ180に帰還させ
るためのブックキーピング・ステップである。その後、
ステップ190においてプロセスが終了する。
【0042】図10および11はステップ180−18
6で実行される機能を示している。図10は“古い”ネ
ットリストの断片を現しており、これにおいて全ての要
素1−5が“新しい”ネットリスト内の要素1−5(こ
の要素のうちの一つが図11に示されている)にそれぞ
れ一致することが検出された。図10において、要素1
の直ぐ隣のものは、要素2,3,および4である。図1
1においては、要素3は要素1に直接は接続していな
い。これに代わって、要素5が要素1の直ぐ隣のものと
なる。古いネットリスト(図10)内の要素1に対する
ステップ180−186の実行は、このネットリスト内
の要素1と要素3との間の接続が変更されたことを判定
する結果をもたらす。新しいネットリスト(図11)内
の要素1に対するこれらのステップの実行は、このネッ
トリスト内の要素1と要素5との間の接続が変更された
ことを判定する結果をもたらす。このことは、新旧のネ
ットリスト間で要素が一つも変更されていなくとも、こ
れらの要素の間の接続が変更され得ることを示唆してい
る。ステップ180−186はこれらの変更されていな
い要素間の接続の変更を検出する。
6で実行される機能を示している。図10は“古い”ネ
ットリストの断片を現しており、これにおいて全ての要
素1−5が“新しい”ネットリスト内の要素1−5(こ
の要素のうちの一つが図11に示されている)にそれぞ
れ一致することが検出された。図10において、要素1
の直ぐ隣のものは、要素2,3,および4である。図1
1においては、要素3は要素1に直接は接続していな
い。これに代わって、要素5が要素1の直ぐ隣のものと
なる。古いネットリスト(図10)内の要素1に対する
ステップ180−186の実行は、このネットリスト内
の要素1と要素3との間の接続が変更されたことを判定
する結果をもたらす。新しいネットリスト(図11)内
の要素1に対するこれらのステップの実行は、このネッ
トリスト内の要素1と要素5との間の接続が変更された
ことを判定する結果をもたらす。このことは、新旧のネ
ットリスト間で要素が一つも変更されていなくとも、こ
れらの要素の間の接続が変更され得ることを示唆してい
る。ステップ180−186はこれらの変更されていな
い要素間の接続の変更を検出する。
【0043】前述のことから、本発明の方法の実行によ
り、両方のネットリストにおける一致する要素の確認、
両方のネットリスト内における一致しない要素の補完的
な確認、および両方のネットリスト内における変更され
た接続の確認が結果としてもたらされる。一致した要素
は古いネットリストの変更されていない箇所を示してい
る。古いネットリスト内の一致していない要素はこのネ
ットリスト内の消去された箇所を示している。新しいネ
ットリスト内の一致していない要素はこのネットリスト
の新規の箇所を示している。変更されたものとして確認
された接続は、変更されていない要素の間の変更された
接続を示している。この情報は、実回線回路において新
しいネットリストによって示された回路設計を実施する
際に必要とされる作業の量を削減することに有効であ
る。例えば、新しいネットリスト設計を実行する際に、
再び“最初から”実施するのではなく、古いネットリス
ト設計のものから変更されていない部分についてはこれ
に対して実行された合成、区分、配置および経路指定を
再使用する。新しいネットリスト内の新規のおよび変更
された箇所についてのみ、詳細な作業を全て新規に実行
する必要がある。
り、両方のネットリストにおける一致する要素の確認、
両方のネットリスト内における一致しない要素の補完的
な確認、および両方のネットリスト内における変更され
た接続の確認が結果としてもたらされる。一致した要素
は古いネットリストの変更されていない箇所を示してい
る。古いネットリスト内の一致していない要素はこのネ
ットリスト内の消去された箇所を示している。新しいネ
ットリスト内の一致していない要素はこのネットリスト
の新規の箇所を示している。変更されたものとして確認
された接続は、変更されていない要素の間の変更された
接続を示している。この情報は、実回線回路において新
しいネットリストによって示された回路設計を実施する
際に必要とされる作業の量を削減することに有効であ
る。例えば、新しいネットリスト設計を実行する際に、
再び“最初から”実施するのではなく、古いネットリス
ト設計のものから変更されていない部分についてはこれ
に対して実行された合成、区分、配置および経路指定を
再使用する。新しいネットリスト内の新規のおよび変更
された箇所についてのみ、詳細な作業を全て新規に実行
する必要がある。
【0044】図1〜図7の方法を実施するためのコンピ
ュータ・ソフトウェアは、前述した種類のコンピュータ
・ソフトウェア・システム(例えば、MAX+PLUS
II)内の適切な位置に包合することができる。実用に
おいて、この追加的ソフトウェアは(1)回路設計とネ
ットリスト作成モジュールの間、および(2)実回線回
路内のネットリスト実行モジュールの間において機能す
る。このソフトウェアの追加は後のモジュールによって
実行される以前の作業部分を確認し、これらは再使用す
ることができ、したがって新しいネットリストを実施す
るために再実行する必要はない。
ュータ・ソフトウェアは、前述した種類のコンピュータ
・ソフトウェア・システム(例えば、MAX+PLUS
II)内の適切な位置に包合することができる。実用に
おいて、この追加的ソフトウェアは(1)回路設計とネ
ットリスト作成モジュールの間、および(2)実回線回
路内のネットリスト実行モジュールの間において機能す
る。このソフトウェアの追加は後のモジュールによって
実行される以前の作業部分を確認し、これらは再使用す
ることができ、したがって新しいネットリストを実施す
るために再実行する必要はない。
【0045】前述したものは単に本発明の原理を説明す
ることを目的としており、当業者においては本発明の視
点および精神を逸脱することなく、種々の設計変更をな
し得ることが理解されよう。例えば、図1〜図7内の幾
つかステップにおいてこれらのステップにおける“古
い”または“新しい”ネットリストの呼称を交換しても
結果に変化はないことが指摘されている。本発明の視点
の範囲内における別の変更例として、“ネットリスト”
という用語が特定の種類の回路設計情報についての一般
的な短縮語として使用されている。これらの情報をネッ
トリストという呼称で実施することができない場合にお
いても、本発明の方法がこれらの種類の回路情報に対し
て適用可能であることが理解されよう。例えば、回路設
計情報がリストの形式ではなくグラフ表示内(図8,
9,10,または11と同様)において確認されること
があり得る。さらに別の可能的な変更例として、一致し
たおよび/または一致しない要素の最新のリストの作成
の必要性を排除することもできる。これに代えて、各要
素に関して単にこの要素が一致したかまたは一致してい
ないかを示すフラグを記録することが有効である。フラ
グは、他のネットリスト内における一致する要素の確認
を含むことができる。全ての場合において、図1〜図7
に示された好適な実施例に含まれる全ての行程を実行す
ることが必要となるかまたは望まれる。
ることを目的としており、当業者においては本発明の視
点および精神を逸脱することなく、種々の設計変更をな
し得ることが理解されよう。例えば、図1〜図7内の幾
つかステップにおいてこれらのステップにおける“古
い”または“新しい”ネットリストの呼称を交換しても
結果に変化はないことが指摘されている。本発明の視点
の範囲内における別の変更例として、“ネットリスト”
という用語が特定の種類の回路設計情報についての一般
的な短縮語として使用されている。これらの情報をネッ
トリストという呼称で実施することができない場合にお
いても、本発明の方法がこれらの種類の回路情報に対し
て適用可能であることが理解されよう。例えば、回路設
計情報がリストの形式ではなくグラフ表示内(図8,
9,10,または11と同様)において確認されること
があり得る。さらに別の可能的な変更例として、一致し
たおよび/または一致しない要素の最新のリストの作成
の必要性を排除することもできる。これに代えて、各要
素に関して単にこの要素が一致したかまたは一致してい
ないかを示すフラグを記録することが有効である。フラ
グは、他のネットリスト内における一致する要素の確認
を含むことができる。全ての場合において、図1〜図7
に示された好適な実施例に含まれる全ての行程を実行す
ることが必要となるかまたは望まれる。
【図1】本発明の方法の説明的な実施例のフローチャー
トである。
トである。
【図2】図1の分図である。
【図3】図1の分図である。
【図4】図1の分図である。
【図5】図1の分図である。
【図6】図1の分図である。
【図7】図1の分図である。
【図8】説明的な回路設計についての情報を示す説明図
であり、この情報は本発明の方法において使用すること
ができる。
であり、この情報は本発明の方法において使用すること
ができる。
【図9】図8と同様のものであるが、図8の回路設計の
変更についての情報を示す説明図であり、この情報は図
8の情報とともに本発明の方法において使用される。
変更についての情報を示す説明図であり、この情報は図
8の情報とともに本発明の方法において使用される。
【図10】図8と同様のものであるが、本発明の方法に
おいて使用することができる回路設計情報の別の一例を
示す説明図である。
おいて使用することができる回路設計情報の別の一例を
示す説明図である。
【図11】図9と同様のものであるが、本発明の方法に
おいて使用することができる回路設計情報の別の一例を
示す説明図である。
おいて使用することができる回路設計情報の別の一例を
示す説明図である。
Claims (18)
- 【請求項1】 新しい回路設計のうち古い回路設計と実
質的に同様な箇所を確認する方法であり、前記各設計は
複数の要素と異なる一つ一つの要素の間の接続とからな
り、前記各要素はユーザ割当て名と基本的特徴のセット
を有し、前記方法の各ステップが:前記設計のうちの第
一のものにおける各要素の名称を前記設計のうちの第二
のものにおける要素の名称と比較することにより同一の
名称を有する要素を仮定的に一致させ;名称に基づいて
仮定的に一致したペアの各要素の基本的特徴のセットを
比較することにより同一の基本的特徴のセットを有する
要素のペアについてのみ一致を確定し;最終的に名称に
基づいては一致しない各要素に対してサインを割り当
て、前記サインは該当する要素の基本的特徴のセットな
らびに、必要に応じて各設計に対する全てのサインの独
自性を達成するために、前記該当する要素に近接する要
素の基本的特徴のセットを示すものとし;前記設計の第
一のものにおいてサインを有する各要素のサインを前記
設計の第二のものにおいてサインを有する各要素のサイ
ンと比較することにより同一のサインを有する要素を仮
定的に一致させ;サインに基づいて仮定的に一致したペ
アの要素の基本的特徴を比較することにより同一の基本
的特徴のセットを有する要素のペアについてのみ一致を
確定し;最終的に名称またはサインによっては一致しな
い要素に対して、この要素が直ぐ隣に最終的に一致した
要素を有するかどうかを判定し、要素が前記接続の一つ
によって別の要素に直接的に接続される場合直ぐ隣のも
のであるとし;前記判定ステップにおいて検査された前
記要素が直ぐ隣に最終的に一致する要素を有する場合、
前記直ぐ隣の要素に一致する要素を選択し;さらに、前
記選択ステップにおいて要素が選択された場合、前記選
択された要素の直ぐ隣の依然として一致していない各要
素の基本的特徴のセットを前記判定ステップにおいて検
査された前記要素の基本的特徴のセットと比較すること
により、これらの基本的特徴のセットが同一である場合
に比較された要素が最終的に一致するものとすることか
らなる回路設計の実施方法。 - 【請求項2】 前記割当てステップがさらに:サインが
割り当てられる要素からあらかじめ設定された最大数値
分離間する範囲内の要素の基本的特徴のセットに基づい
ていずれかの設計内におけるサインが重複する際、これ
を所定の独自のサインによって置換することからなる請
求項1記載の方法。 - 【請求項3】 前記置換ステップがさらに:前記重複す
るサインの置換にランダムかつ再生不可能なサインを使
用することからなる請求項2記載の方法。 - 【請求項4】 前記最大の離間の範囲内に前記サインが
割り当てられる要素の直ぐ隣の要素のさらに直ぐ隣の要
素が含まれる請求項2記載の方法。 - 【請求項5】 最終的に一致した要素を検査し;前記検
査ステップにおいて検査される前記要素の直ぐ隣の最終
的に一致する各要素を確認し;前記検査ステップにおい
て検査された要素に最終的に一致した要素をさらに確認
し;前記さらなる確認ステップにおいて確認された前記
要素の直ぐ隣の最終的に一致する各要素をさらに別に確
認し;さらに前記さらに別の確認ステップにおいて確認
された前記要素のいずれかが前記確認ステップにおいて
確認された要素に最終的に一致したかどうかを判定し、
一致していない場合、前記検査ステップにおいて検査さ
れた要素と前記確認ステップにおいて確認された要素と
の間の接続が変更されたものと判断する各ステップをさ
らに備える請求項1記載の方法。 - 【請求項6】 新しい回路設計のうち古い回路設計と実
質的に同様な箇所を確認する方法であり、前記各設計は
複数の要素と異なる一つ一つの要素の間の接続とからな
り、前記各要素は基本的特徴のセットを有し、前記方法
の各ステップが:前記各設計内の要素に対しサインを割
当て、各サインはそのサインが割り当てられる要素の基
本的特徴のセットを示すものであり;一つの設計におい
て重複する各サインを確認し;前記確認ステップにおい
て重複するものとして確認されたサインを有する各要素
のサインを新しいサインによって置換し、この新しいサ
インはサインの置換が行われる前記要素の基本的特徴の
セットを示すとともに、サインの置換が行われる前記要
素に対して前記接続によって形成される経路を介して接
続される各要素の基本的特徴のセットを示すものであ
り、あらかじめ設定された数より多い前記接続を直列的
に有する前記経路は一つも無く;前記置換ステップの結
果として生じ一つの設計において重複する各サインをさ
らに確認し;サインに基づくさらなる検査から前記さら
なる確認ステップにおいて重複するものとして確認され
たサインを有する各要素を効果的に消去し;さらに、前
記設計の第一のものにおいてサインを有する各要素のサ
インを前記設計の第二のものにおいてサインを有する各
要素のサインと比較することにより同一のサインを有す
る要素を一致させることからなる回路設計の実施方法。 - 【請求項7】 前記比較ステップにおいて一致したペア
の各要素の基本的特徴のセットを比較することにより同
一の基本的特徴のセットを有する要素のペアについての
み一致を確認するステップをさらに備える請求項6記載
の方法。 - 【請求項8】 前記あらかじめ設定された数が2である
請求項6記載の方法。 - 【請求項9】 効果的に消去するステップがさらに:前
記さらなる確認ステップにおいて重複が確認されたサイ
ンを有する各要素のサインを、この要素に対してこの設
計に対して独特のものであることが知られている新しい
サインによって置換するステップを備える請求項6記載
の方法。 - 【請求項10】 さらに前記新しい各サインがランダム
かつ再生不可能なものである請求項9記載の方法。 - 【請求項11】 新しい回路設計のうち古い回路設計と
実質的に同様な箇所を確認する方法であり、前記各設計
は複数の要素と異なる一つ一つの要素の間の接続とから
なり、前記各要素は基本的特徴のセットを有し、前記方
法の各ステップが:前記設計の第一のものにおける要素
に対して、それぞれ一致する前記設計の第二のものにお
ける要素を確認し;一致した要素を検査し;前記検査ス
テップにおいて検査された前記要素の直ぐ隣の要素であ
る、一致する要素をさらに確認し、要素が前記接続の一
つによって別の要素に直接的に接続される場合直ぐ隣の
ものであるとし;前記検査ステップにおいて検査された
要素に一致した要素をさらに別に確認し;前記さらに別
の確認ステップにおいて確認された前記要素の直ぐ隣の
一致する要素をさらに再度別に確認し;さらに、前記さ
らに再度別の確認ステップにおいて確認された前記要素
のいずれかが前記さらなる確認ステップにおいて確認さ
れた要素に一致するものであるかどうかを判定し、一致
しない場合、前記検査ステップにおいて検査された要素
と前記さらなる確認ステップにおいて確認された要素と
の間の接続が変更されたものと判断することからなる回
路設計の実施方法。 - 【請求項12】 前記要素がユーザ割当て名を有し、前
記確認ステップが;前記設計のうちの第一のものにおけ
る要素の名称を前記設計のうちの第二のものにおける要
素の名称と比較することにより同一の名称を有する要素
を一致させるステップを備える請求項11記載の方法。 - 【請求項13】 前記要素が基本的特徴のセットを有
し、前記確認ステップがさらに:前記比較ステップにお
いて一致したペアの要素の基本的特徴をさらに比較する
ことによりこれらの要素の基本的特徴のセットが同一で
ある場合にのみ前記ペアの要素の一致を確認し、それ以
外の場合前記ペアの要素の一致を撤回するステップを備
える請求項12記載の方法。 - 【請求項14】 前記要素が基本的特徴のセットを有
し、前記確認ステップがさらに:前記要素に対してサイ
ンを割り当て、各サインはこのサインが割り当てられる
要素の基本的特徴のセットならびに、必要に応じて一つ
の設計におけるサインの重複を防止するために、サイン
が割り当てられる要素からあらかじめ設定された度合い
で離間する範囲内の要素の基本的特徴のセットを示すも
のとし;さらに、前記設計のうちの第一のものにおける
要素のサインを前記設計のうちの第二のものにおける要
素のサインと比較することにより同一のサインを有する
要素を一致させるステップを備える請求項11記載の方
法。 - 【請求項15】 前記割当てステップが:前記割当てス
テップ内において引用される基本的特徴のセットを示す
際に一つの設計における重複が回避されないサインを有
する各要素を、サインに基づいたさらなる検査から効果
的に消去するステップを備える請求項14記載の方法。 - 【請求項16】 前記効果的に消去するステップが:再
生不可能なサインへの重複が避けられないサインを有す
る前記要素のサインを変更するステップを備える請求項
15記載の方法。 - 【請求項17】 前記再生不可能なサインがランダムな
サインである請求項16記載の方法。 - 【請求項18】 前記要素が基本的特徴のセットを有
し、前記確認ステップがさらに:前記比較ステップにお
いて一致したペアの要素の基本的特徴をさらに比較する
ことによりこれらの要素の基本的特徴のセットが同一で
ある場合にのみ前記ペアの要素の一致を確認し、それ以
外の場合前記ペアの要素の一致を撤回するステップを備
える請求項14記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/619,073 US5875112A (en) | 1996-03-20 | 1996-03-20 | Methods for implementing circuit designs in physical circuits |
| US08/619073 | 1996-03-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1027195A true JPH1027195A (ja) | 1998-01-27 |
Family
ID=24480346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9085626A Pending JPH1027195A (ja) | 1996-03-20 | 1997-03-19 | 実回線における回路設計の実施方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5875112A (ja) |
| JP (1) | JPH1027195A (ja) |
| KR (1) | KR100436472B1 (ja) |
| GB (1) | GB2311397B (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6205579B1 (en) * | 1996-10-28 | 2001-03-20 | Altera Corporation | Method for providing remote software technical support |
| US6080204A (en) * | 1997-10-27 | 2000-06-27 | Altera Corporation | Method and apparatus for contemporaneously compiling an electronic circuit design by contemporaneously bipartitioning the electronic circuit design using parallel processing |
| US6367056B1 (en) * | 1998-04-23 | 2002-04-02 | Altera Corporation | Method for incremental timing analysis |
| KR100340689B1 (ko) * | 1999-11-25 | 2002-06-20 | 오길록 | 동시공학적 설계 환경을 위한 그룹 버전 관리 방법 |
| US6484292B1 (en) * | 2000-02-07 | 2002-11-19 | Xilinx, Inc. | Incremental logic synthesis system for revisions of logic circuit designs |
| NZ508052A (en) * | 2000-11-09 | 2003-06-30 | Derek Ward | Programmable controller |
| GB2371640B (en) * | 2001-01-26 | 2004-09-01 | Advanced Risc Mach Ltd | Validating integrated circuits |
| US6687882B1 (en) * | 2002-01-31 | 2004-02-03 | Synplicity, Inc. | Methods and apparatuses for non-equivalence checking of circuits with subspace |
| US7283939B2 (en) * | 2003-05-14 | 2007-10-16 | Incs Inc. | Method, system and program for supporting mechanism design |
| JP2005044016A (ja) * | 2003-07-24 | 2005-02-17 | Incs Inc | 製品の回路設計支援方法及び回路設計支援システム |
| ATE412932T1 (de) * | 2004-09-03 | 2008-11-15 | Derek Ward | Verbesserungen an numerischen steuerungen und verwandten elektronischen geräten |
| US8566616B1 (en) | 2004-09-10 | 2013-10-22 | Altera Corporation | Method and apparatus for protecting designs in SRAM-based programmable logic devices and the like |
| US8612772B1 (en) * | 2004-09-10 | 2013-12-17 | Altera Corporation | Security core using soft key |
| US7784006B1 (en) | 2006-07-27 | 2010-08-24 | Xilinx, Inc. | Method and apparatus for directed physical implementation of a circuit design for an integrated circuit |
| US7793247B1 (en) * | 2007-06-13 | 2010-09-07 | Xilinx, Inc. | Method and apparatus for directed physical implementation of a circuit design for an integrated circuit |
| US8397193B2 (en) * | 2009-04-17 | 2013-03-12 | Arm Limited | Proprietary circuit layout identification |
| US10275557B1 (en) * | 2010-01-08 | 2019-04-30 | Altera Corporation | Method and apparatus for performing incremental compilation using structural netlist comparison |
| US8479143B1 (en) * | 2010-03-09 | 2013-07-02 | Altera Corporation | Signature based duplicate extraction |
| US8296695B1 (en) | 2010-06-11 | 2012-10-23 | Altera Corporation | Method and apparatus for performing fast incremental resynthesis |
| US20140258156A1 (en) * | 2013-03-05 | 2014-09-11 | Achilleas Tziazas | System and method to authenticate integrated circuits |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4353117A (en) * | 1979-12-28 | 1982-10-05 | Chevron Research Company | Method of diagnosing errors off-line in pipe specification files of a computer-aided graphics system |
| US4587625A (en) * | 1983-07-05 | 1986-05-06 | Motorola Inc. | Processor for simulating digital structures |
| US4827427A (en) * | 1987-03-05 | 1989-05-02 | Hyduke Stanley M | Instantaneous incremental compiler for producing logic circuit designs |
| US5448493A (en) * | 1989-12-20 | 1995-09-05 | Xilinx, Inc. | Structure and method for manually controlling automatic configuration in an integrated circuit logic block array |
| US5249133A (en) * | 1991-04-10 | 1993-09-28 | Sun Microsystems, Inc. | Method for the hierarchical comparison of schematics and layouts of electronic components |
| US5260611A (en) * | 1991-09-03 | 1993-11-09 | Altera Corporation | Programmable logic array having local and long distance conductors |
| US5526517A (en) * | 1992-05-15 | 1996-06-11 | Lsi Logic Corporation | Concurrently operating design tools in an electronic computer aided design system |
| JPH0660140A (ja) * | 1992-08-06 | 1994-03-04 | Mitsubishi Electric Corp | 半導体設計検証装置 |
| US5519630A (en) * | 1993-03-22 | 1996-05-21 | Matsushita Electric Industrial Co., Ltd. | LSI automated design system |
| US5463561A (en) * | 1993-06-30 | 1995-10-31 | Digital Equipment Corporation | High capacity netlist comparison |
| JP2758817B2 (ja) * | 1993-12-13 | 1998-05-28 | 日本電気株式会社 | 論理回路実現性判定システム |
-
1996
- 1996-03-20 US US08/619,073 patent/US5875112A/en not_active Expired - Lifetime
-
1997
- 1997-02-21 GB GB9703665A patent/GB2311397B/en not_active Expired - Fee Related
- 1997-03-18 KR KR1019970009073A patent/KR100436472B1/ko not_active Expired - Fee Related
- 1997-03-19 JP JP9085626A patent/JPH1027195A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| GB2311397B (en) | 1999-04-07 |
| US5875112A (en) | 1999-02-23 |
| GB2311397A (en) | 1997-09-24 |
| GB9703665D0 (en) | 1997-04-09 |
| KR970066933A (ko) | 1997-10-13 |
| KR100436472B1 (ko) | 2004-07-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH1027195A (ja) | 実回線における回路設計の実施方法 | |
| US6336206B1 (en) | Method and apparatus for structural input/output matching for design verification | |
| JP3857961B2 (ja) | ディジタル回路論理ネットワークベースのコンピュータ支援設計方法及び装置 | |
| JP3858000B2 (ja) | フィルタリング型アプローチを使用する組合せ回路の検証方法 | |
| Mishchenko et al. | Improvements to technology mapping for LUT-based FPGAs | |
| US6606735B1 (en) | Method and system for using error and filter layers in each DRC rule | |
| US6418551B1 (en) | Design rule checking tools and methods that use waiver layout patterns to waive unwanted dimensional check violations | |
| US8448107B2 (en) | Method for piecewise hierarchical sequential verification | |
| US7149675B2 (en) | System and method for automatically mapping state elements for equivalence verification | |
| JP4586926B2 (ja) | 回路検証装置、回路検証プログラムおよび回路検証方法 | |
| Chang et al. | Postlayout logic restructuring using alternative wires | |
| EP1769407A2 (en) | Loop manipulation in a behavioral synthesis tool | |
| KR100873885B1 (ko) | 설계 검증 장치, 설계 검증 방법 및 cad 시스템 | |
| US20020166108A1 (en) | System and method for correcting connectivity errors in a mask layout file | |
| JPH06274568A (ja) | 階層図形データの展開方法 | |
| Cong et al. | A new enhanced SPFD rewiring algorithm | |
| Ghosh et al. | Heuristic minimization of boolean relations using testing techniques | |
| US8181146B1 (en) | Equivalence checker | |
| JP3766119B2 (ja) | 回路シミュレーション方法及びその装置 | |
| GB2325325A (en) | Implementing circuit designs in physical circuits | |
| US20090235213A1 (en) | Layout-Versus-Schematic Analysis For Symmetric Circuits | |
| Wu et al. | Design partitioning for large-scale equivalence checking and functional correction | |
| JP4099359B2 (ja) | テストパターンデータベースを再利用する順序回路自動テストパターン生成システム | |
| JP2005038357A (ja) | 論理等価性検証装置、論理等価性検証方法、制御プログラムおよび可読記録媒体 | |
| JPH08153129A (ja) | 再利用容易化装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040220 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060913 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070228 |