JPH1027469A

JPH1027469A - メモリのアクセス方法及びメモリコントロール装置

Info

Publication number: JPH1027469A
Application number: JP8195244A
Authority: JP
Inventors: Yuuji Arataki; 裕司荒瀧; Hiroyuki Kawahara; 裕幸河原
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-07-08
Filing date: 1996-07-08
Publication date: 1998-01-27

Abstract

(57)【要約】【課題】アクセスレートの向上及び消費電力の低減。【解決手段】時間的に連続してアクセスするアドレス
として次のアドレスが行アドレスが異なるものであるか
否かを判断し、行アドレスが同一である場合、即ち高速
ページモードアクセスが可能である限りは、高速ページ
モードアクセスを実行し、高速ページモードアクセスが
不可能となる場合のみランダムアクセスを行なうように
する。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は例えばＤ−ＲＡＭに
対するアクセス動作に適用することに好適なアクセス方
法及びそれを実現するメモリコントロール装置に関する
ものである。

【０００２】

【従来の技術】Ｓ−ＲＡＭ（スタティックＲＡＭ）に比
べて大容量化が容易で、またビットあたりのコストも安
いＤ−ＲＡＭ（ダイナミックＲＡＭ）は、各種システム
において広く使用されている。Ｄ−ＲＡＭの基本クロッ
クとしては、入出力４ビット構成の場合、反転ＲＡＳ信
号、反転ＣＡＳ信号、反転ＷＥ信号、反転ＯＥ信号があ
る。

【０００３】反転ＲＡＳ信号は行アドレス（ロウ（ＲＯ
Ｗ）アドレス）のラッチ、メモリセルデータの増幅、リ
フレッシュ動作、及びチップ全体のアクティブ／プリチ
ャージ動作に関与する。反転ＣＡＳ信号は列アドレス
（カラム（ＣＯＬＵＭＮ）アドレス）のラッチ、データ
の読出／書込動作に関与する。反転ＷＥ信号はデータの
読出／書込動作に関与する。反転ＯＥ信号はデータの読
出動作に関与する。

【０００４】また、例えば１Ｍワード×１ビットＤ−Ｒ
ＡＭの場合、１０ビットのアドレス端子が形成され、各
アドレス端子には行アドレスと列アドレスがマルチプレ
クスされた状態で時分割されて入力されるため、２¹⁰×
２¹⁰＝１０４８５７６個（１Ｍビット）のメモリセルの
１つに対して任意にアクセスすることができる。行アド
レスは、反転ＲＡＳ信号の立ち下りによって各アドレス
端子から内部の行アドレスバッファにラッチにされ、ま
た列アドレスは、反転ＣＡＳ信号の立ち下りによって各
アドレス端子から内部の列アドレスバッファにラッチに
される。

【０００５】アクセス動作としては、反転ＲＡＳ信号で
行アドレスを取り込み、その後の反転ＣＡＳ信号によっ
て１又は複数の列アドレスが順次取り込まれることによ
って、行アドレス及び列アドレスで指定される所要のメ
モリセルに対するデータの書込／読出が行なわれる。

【０００６】一般にＤ−ＲＡＭは、このように行アドレ
ス及び列アドレスで所要のメモリセルを１つづつ指定し
ていくことで、いわゆるランダムアクセスが実現される
ことになる。なお、本明細書において、アクセスを行な
う各メモリセル毎に、それぞれ反転ＲＡＳ信号及び反転
ＣＡＳ信号で、行アドレス及び列アドレスを指定してい
くというアクセス動作をランダムアクセスとよび、次に
述べる高速ページモードアクセスと区別する。

【０００７】高速ページモードアクセスとは、一般にＤ
−ＲＡＭにおいてオプションモードとして用意されてい
るもので、反転ＲＡＳ信号をアクティブにしたまま反転
ＣＡＳ信号を連続して入力していくことで、時間的に連
続して、同一行アドレス上のデータをランダムかつ高速
にアクセスする動作となる。

【０００８】

【発明が解決しようとする課題】ところで、反転ＲＡＳ
信号により行アドレスのアクセスが行なわれた場合、そ
の１行についての全てのメモリセルに対応してセンスア
ンプを活性化させて、リフレッシュを実行すると同時
に、各メモリセルのデータを出力バッファに取り込む。
このため、行アドレスのアクセス時には大きなスパイク
電流が流れるという性質がある。

【０００９】一方、列アドレスのアクセスについては、
反転ＣＡＳ信号により取り込まれた列アドレスにより、
行アドレスのアクセスによって出力バッファに取り込ま
れたデータからその列アドレスとなるデータをデータバ
スに出力する動作となるため、電流量としてはさほど大
きなものとはならない。またＤ−ＲＡＭのサイクル時間
は、ワードラインを選びセンスアンプ動作するまでの時
間、及び動作終了後のプリチャージ時間が大半である。

【００１０】このような性質から、Ｄ−ＲＡＭにおいて
は、反転ＲＡＳ信号による行アドレスアクセスの回数が
多くなるほど消費電力が多くなり、またアクセスに要す
る時間が長くなることになる。つまり、各メモリセル毎
に行アドレスアクセスが行なわれるランダムアクセス動
作は、同一行アドレス内のアクセスに限っては行アドレ
スアクセスが省略される高速ページモードアクセスに比
べて、消費電力及び動作時間的に不利であり、言い換え
れば、なるべく高速ページモードアクセスを行なえば、
Ｄ−ＲＡＭを使用するシステムにおける省電力化やアク
セス時間の短縮化に寄与できることになる。

【００１１】ところが、高速ページモードアクセスを実
行できるのは同一行アドレス内のアクセスであることが
条件となるため、例えば一連のデータ群についての書込
／読出アクセスを行なう際に、行アドレス（上位アドレ
ス）が変化する可能性があれば、高速ページモードアク
セスを実行できず、結局ランダムアクセスを行なうこと
になる。例えば、Ｄ−ＲＡＭ内で或るまとまったブロッ
クデータの書込／読出アクセスを行なう際に、そのブロ
ック内の各データがアドレス的に隣接しないような場合
は、各データ毎にランダムアクセスを行なうことにな
り、それゆえ、アクセスレートや電力消費に大きな無駄
が生じているという問題があった。

【００１２】また、ロジック回路の集積化が進んで、数
個のＩＣでシステムを構成できるようになると、ＩＣ内
部の消費電力に対して、ＩＣ間をつなぐ端子のトランジ
ェント（値変化；信号のトグル）：によって、ＩＣの入
出力容量やプリント基板の配線パターン容量を充放電す
るための電力の比率が高まってきた。例えば、容量を駆
動する消費電流ｉは、周波数ｆと容量Ｃと電圧振幅Ｖに
比例し、ｉ＝ｆ・Ｃ・Ｖとなる。ここで、５Ｖ振幅で２
０MHz 動作する端子の容量合計が２０ｐＦだとすると、
１本の端子だけで２ｍＡ、１０ｍＷを消費することにな
る。これはＲＡＭなどでバス接続されるＩＣでは端子の
本数が多く、その分消費電力も大きくなってしまう。例
えば上記条件において、１０本のアドレス端子だけをみ
ても、端子のトランジェントにより消費される電力は２
０ｍＡ、１００ｍＷとなってしまい、これもＤ−ＲＡＭ
を使用するシステムにおける省電力化に対する大きな問
題となっているため、各端子の入出力信号についてのト
グル（ビット反転）を減少させることが求められてい
る。

【００１３】

【課題を解決するための手段】本発明はこのような問題
点に鑑みて、行アドレスと列アドレスによりマルチプレ
クスされたメモリ空間が設定され、一のアドレス毎に逐
次行アドレスと列アドレスの両方を指定してデータのア
クセスを行なうランダムアクセスと、一つの行アドレス
指定期間内に複数の列アドレスを順次指定して同一行ア
ドレス上のデータを連続的にアクセスする高速ページモ
ードアクセスとが可能とされたメモリに対し、アクセス
レートや消費電力の面で好適なアクセス方法、及びその
アクセス方法を実行するメモリコントロール装置を実現
することを目的とする。

【００１４】このためメモリアクセス方法として、或る
データ群の各データの書込又は読出のために連続してア
クセスする際に、現在のアクセスアドレスと次のアクセ
スアドレスとで行アドレスが同一か否かを判別し、同一
であれば次のアクセスにおいて高速ページモードアクセ
スを実行し、同一でなければ次のアクセスにおいてラン
ダムアクセスを実行するようにする。

【００１５】メモリコントロール装置としては、或るデ
ータ群の各データの書込又は読出のために連続してアク
セスする際に、アドレス発生手段から発生されたアドレ
スから、次のアドレスが現アドレスと同一の行アドレス
となるか否かを判別する判別手段を設けるとともに、こ
の判別手段によって、次のアドレスが現アドレスと同一
の行アドレスとなると判別された場合は、次のアドレス
に対応するアクセス動作を高速ページモードアクセスと
して実行し、また次のアドレスが現アドレスと異なった
行アドレスとなると判別された場合は、次のアドレスに
対応するアクセス動作をランダムアクセスとして実行す
るアクセス制御手段を設ける。

【００１６】つまり本発明では、時間的に連続してアク
セスするアドレスとして次のアドレスが行アドレスが異
なるものであるか否かを判断し、行アドレスが同一であ
る場合、即ち高速ページモードアクセスが可能である場
合は、例えランダムアクセスを行なっていた場合でも、
高速ページモードアクセスに切り換えてアクセスを行な
うようにする。即ち或るデータ群に関する一連のアクセ
スにおいて、高速ページモードアクセスが可能な限りは
高速ページモードアクセスを実行し、高速ページモード
アクセスが不可能となる場合のみランダムアクセスを行
なうようにする。

【００１７】

【発明の実施の形態】以下本発明の実施の形態として、
ミニディスクシステムにおけるエラー訂正処理に用いる
Ｄ−ＲＡＭに対するアクセス動作を例に上げて説明する
が、このＤ−ＲＡＭに対する動作の説明に先立って、ミ
ニディスク再生装置の構成及び動作を説明しておく。ミ
ニディスク再生装置はミニディスクと呼ばれる光磁気デ
ィスクを用いたオーディオデータ再生装置として知られ
ているものである。

【００１８】図１は再生装置の概略的なブロック図を示
している。音声データが記録されている光磁気ディスク
（ミニディスク）１はスピンドルモータ２により回転駆
動される。光学ヘッド３は回転されている光磁気ディス
ク１に対してレーザ光を照射し、その反射光を検出する
ことで再生動作を行なう。

【００１９】このため光学ヘッド３にはレーザ出力手段
としてのレーザダイオード、偏光ビームスプリッタや対
物レンズ等からなる光学系、及び反射光を検出するため
のディテクタ等が搭載されている。対物レンズ３ａは２
軸機構４によってディスク半径方向及びディスクに接離
する方向に変位可能に保持されている。光学ヘッド３全
体は、スレッド機構５によりディスク半径方向に移動可
能とされている。

【００２０】再生動作によって、光学ヘッド３により光
磁気ディスク１から検出された情報はＲＦアンプ７に供
給される。ＲＦアンプ７は供給された情報の演算処理に
より、再生ＲＦ信号、トラッキングエラー信号、フォー
カスエラー信号、グルーブ情報（光磁気ディスク１にプ
リグルーブ（ウォブリンググルーブ）として記録されて
いる絶対位置情報）等を抽出する。そして、抽出された
再生ＲＦ信号はＥＦＭ／ＣＩＲＣデコーダ８に供給され
る。また、トラッキングエラー信号、フォーカスエラー
信号はサーボ回路９に供給される。

【００２１】さらにグルーブ情報となるプッシュプル信
号は、アドレスデコーダ１０に供給される。アドレスデ
コーダ１０はグルーブ情報からアドレスデータ（絶対位
置情報）及びアドレスビットクロックを発生させ、デコ
ーダ部８に供給する。この絶対位置情報は、マイクロコ
ンピュータによって構成されるシステムコントローラ１
１に供給される。また、データとして記録されているア
ドレスその他のサブコード情報は、再生ＲＦ信号がＥＦ
Ｍ／ＣＩＲＣデコーダ８でデコードされる際に抽出され
るが、そのアドレス情報や制御動作に供されるサブコー
ドデータもシステムコントローラ１１に供給され、各種
の制御動作に用いられる。

【００２２】サーボ回路９は供給されたトラッキングエ
ラー信号、フォーカスエラー信号や、システムコントロ
ーラ１１からのトラックジャンプ指令、アクセス指令、
スピンドルモータ２の回転速度検出情報等により各種サ
ーボ駆動信号を発生させ、２軸機構４及びスレッド機構
５を制御してフォーカス及びトラッキング制御を行な
う。またＥＦＭ／ＣＩＲＣデコーダ８からのＣＬＶサー
ボ信号に基づいてスピンドルモータ２を一定線速度（Ｃ
ＬＶ）に回転制御する。

【００２３】再生ＲＦ信号はＥＦＭ／ＣＩＲＣデコーダ
８でＥＦＭ復調、エラー訂正デコード、セクターデコー
ド等のデコード処理された後、メモリコントローラ１２
の制御によって一旦バッファメモリ１３に書き込まれ
る。バッファメモリ１３は１ＭビットのＤ−ＲＡＭが用
いられたり、４Ｍビット、１６ＭビットのＤ−ＲＡＭが
用いられる。なお、光学ヘッド３による光磁気ディスク
１からのデータの読み取り及び光学ヘッド３からバッフ
ァメモリ１３までの系における再生データの転送は1.41
Mbit/secで、しかも間欠的に行なわれる。

【００２４】ところで、ミニディスクシステムの場合、
実際にはエラー訂正方式はＣＩＲＣ方式を改良したＡＣ
ＩＲＣ（Advanced Cross Interleave Reed-Solomom Cod
e ）方式と呼ばれるエラー訂正方式が採用されており、
ＥＦＭ／ＣＩＲＣデコーダ８でのエラー訂正デコードと
は、実際にはＡＣＩＲＣデコードのこととなる。このＡ
ＣＩＲＣデコード処理には所定量のメモリ領域が必要に
なるが、本例の場合、バッファメモリ１３の一部の領域
（ＥＣＣ−ＲＡＭ１３ａ）をＡＣＩＲＣデコード処理に
供するように設定している。

【００２５】バッファメモリ１３に書き込まれたデータ
は、再生データの転送が0.3Mbit/sec となるタイミング
で読み出され、音声圧縮デコーダ１４に供給される。ミ
ニディスクシステムにおいては記録データには音声圧縮
処理が施されることでデータ量が約１／５とされるもの
であるが、このため再生時には音声圧縮デコーダ１４で
記録時の圧縮処理とは逆の伸長処理が行なわれて元のデ
ータ量のデジタルオーディオ信号とされる。

【００２６】音声圧縮処理に対するデコード処理が行な
われた再生データはＤ／Ａ変換器１５によってアナログ
音声信号とされ、出力端子１６から例えばＬ，Ｒアナロ
グ音声信号として出力される。

【００２７】システムコントローラ１１は再生装置全体
を制御する部位とされ、以上のような再生動作に関して
各部の動作制御を行なうことになる。操作部１９はユー
ザー操作に供されるキーが設けられており、その操作情
報はシステムコントローラ１１に供給される。システム
コントローラ１１は操作情報に応じて再生、停止、サー
チなどの動作を実行させる。表示部２０は例えば液晶デ
ィスプレイによって構成され、システムコントローラ１
１の制御によって動作状態やモード、再生時間情報など
の表示を行なう。

【００２８】図２はＥＦＭ／ＣＩＲＣデコーダ８におい
て、ＲＦ信号からのデータデコード系のみを示したブロ
ック図である。このＥＦＭ／ＣＩＲＣデコーダ８は上述
のように再生ＲＦ信号に対してＥＦＭ復調、ＡＣＩＲＣ
デコード、セクターデコードを行なってデータを出力す
る。

【００２９】ＲＦアンプ７からＥＦＭ／ＣＩＲＣデコー
ダ８に入力された再生ＲＦ信号は二値化回路３１で二値
化されることで、記録データとしてのＥＦＭ信号（８−
１４変調信号）形態となる。ＥＦＭ信号はレジスタ３４
を介してＥＦＭデコーダ３５に供給されてＥＦＭ復調さ
れる。つまり１４−８変換される。

【００３０】また二値化回路３１の出力はＰＬＬ回路３
２に供給され、ＰＬＬ回路３２によってＥＦＭ信号に同
期した再生クロックＣＫｐが生成される。さらに同期検
出回路３３でＥＦＭ信号のフレームシンクが検出され
る。なお、同期検出回路３３では、ドロップアウトやジ
ッターの影響でデータ中に同じフレームシンクパターン
が検出されたり、本来のフレームシンクが検出されなか
った場合のために、保護及び内挿処理も行なうことにな
る。レジスタ３４は同期検出回路３３の出力に応じて動
作することになる。

【００３１】ＥＦＭデコーダ３５で復調されたデータは
ＥＣＣ処理部３９に供給される。ＥＣＣ処理部３９はＥ
ＣＣ−ＲＡＭ１３ａに対してデータの書込／読出を行な
いながらＡＣＩＲＣエラー訂正処理を行なっていく。な
おこのＥＣＣ−ＲＡＭ１３ａとは、図１に示したように
バッファメモリ１３においてＡＣＩＲＣ処理に用いるよ
うに設定された一部領域のことである。ＥＣＣ−ＲＡＭ
１３ａに対する書込アドレス、読出アドレス発生や、実
際の書込／読出処理は、ＥＣＣ処理部３９からの要求に
応じてメモリコントローラ１２が実行する。

【００３２】なお、この例の場合は、メモリコントロー
ラ１２はＥＦＭ信号に同期した再生クロックＣＫｐと、
例えば水晶系のマスタークロックＭＣＫが供給されてお
り、ＥＦＭ復調されたデータのＥＣＣ−ＲＡＭ１３ａへ
の書込／読出などのための制御信号の生成やアドレスカ
ウントは、再生クロックＣＫｐ（即ちＥＦＭフレームク
ロック）やマスタークロックＭＣＫを利用して行なうも
のとしている。

【００３３】ところで図２に示すＥＣＣ−ＲＡＭ１３ａ
は図１に示したバッファメモリ１３の領域の一部とした
が、ＥＦＭ／ＣＩＲＣデコーダ８の内部もしくは外付
で、ＥＣＣ処理専用のＤ−ＲＡＭを設けるようにしても
よい。その場合、図２に示すメモリコントローラ１２に
相当する機能もＥＦＭ／ＣＩＲＣデコーダ８内部で持つ
ようにする。

【００３４】後述することになる本発明の実施の形態と
なるアクセス方法は、ミニディスクシステムにおいてＥ
ＣＣ処理のためのＤ−ＲＡＭに対するアクセス方法とし
て例をあげ、そのアクセス動作はメモリコントローラ１
２によってバッファメモリ１３の一部領域としたＥＣＣ
−ＲＡＭ１３ａに対して実行されるものとするが、ＥＣ
Ｃ処理に専用のＲＡＭを用いる構成とした場合は、後述
するアクセス動作はその専用のＲＡＭに対して設けられ
るメモリコントローラの動作となる。

【００３５】ＥＣＣ処理部３９でＡＣＩＲＣエラー訂正
されたデータＤｃＤＴは、レジスタ４０に取り込まれる
とともに、同期検出回路４１に供給される。同期検出回
路４１ではＥＣＣ処理部３９までの処理によってセクタ
ーデータ形態までにデコードされたデータＤｃＤＴから
特定の同期パターンを検出し、その同期検出信号をレジ
スタ４０に出力する。

【００３６】レジスタ４０は同期検出信号に応じてタイ
ミングでデータ出力動作を行ない、セクターデコーダ４
２にデータＤｃＤＴを供給する。セクターデコーダ４２
はデータＤｃＤＴに対してセクターデコードを行なっ
て、音声圧縮されたデータ形態までの復調を行ない、そ
のデータを図１のメモリコントローラ１２に供給し、バ
ッファメモリ１３に蓄積させる。

【００３７】このようなＥＦＭ／ＣＩＲＣデコーダ８に
おいてＥＣＣ処理部３９で行なわれるＡＣＩＲＣデコー
ドのためのＥＣＣ−ＲＡＭ１３ａに対する書込／読出動
作制御を行なうメモリコントローラ１２を、本発明のア
クセス方法を実行するメモリコントロール装置の実施の
形態の一例として以下説明していく。

【００３８】まず図３にＡＣＩＲＣデコード動作のデー
タフローを示し、ＡＣＩＲＣデコード動作について述べ
る。図３の各ブロックはＡＣＩＲＣデコードで実行され
る処理を示している。この図３のＡＣＩＲＣ方式のエラ
ー訂正デコード（復号化）の例では、Ｃ１エラー訂正，
Ｃ２エラー訂正の順序でエラー訂正をした後、再度Ｃ１
エラー訂正を行うようにしている。

【００３９】まずディスク１から読み出され、ＥＦＭデ
コーダ３５でデコードされたデジタルオーディオデータ
は、８ビットずつのデータとして３２シンボル単位でＥ
ＣＣ処理部３９に入力される。

【００４０】この場合、１サンプルのデジタルオーディ
オデータは１６ビットで構成され、この１サンプル１６
ビットのデータは、上位８ビットのシンボルＡと、下位
８ビットのシンボルＢとで横成され、３２シンボルの内
の２４シンボルがオーディオデータである。残りの８シ
ンボルは、図示しない記録装置における記録時において
エラー訂正エンコード処理系におけるＣ１パリティ生成
回路で生成されたパリティＰ（４シンボル）とＣ２パリ
ティ成分回路で生成されたパリティＱ（４シンボル）で
ある。

【００４１】３２シンボルのデータは、デコードディレ
イ５０として遅延Ｎｄが発生された後、偶数シンボル遅
延処理５１として偶数番目のシンボルだけが１シンボル
遅延される。そして、この１シンボルおきに１シンボル
遅延された３２シンボルのデータの内、４シンボルのパ
リティＱ及び４シンボルのパリティＰを、それぞれイン
バータ処理５２により反転させる。

【００４２】そして、偶数シンボル遅延処理５１を経た
２４個のデータ及びインバータ処理５２を経た４シンボ
ルのパリティＱと４シンボルのパリティＰに対しては、
第１のＣ１エラー訂正処理５３が行なわれる。

【００４３】この第１のＣ１エラー訂正処理５３では、
パリティＰを使用したロケーション方程式による演算で
エラー訂正を行う。ここでは、２シンボル誤りまで訂正
を行う。但し、２シンボル誤り訂正の場合および訂正不
可能の場合には、復号後の各シンボルに誤りフラグ（以
下ポインタと称する）を立てる。

【００４４】そして、第１のＣ１エラー訂正処理５３に
よる復号後の各シンボルのデータについては、デ・イン
ターリーブ用遅延処理５４を施す。これは連続するシン
ボルを４フレームずつ離して遅延させるものとなる。な
お、図中の『Ｄ』は『４』を示し、従って１Ｄは４フレ
ーム遅延、２Ｄは８フレーム遅延を意味する。ここでの
遅延量を変化させる方向としては、符号化回路内でのイ
ンターリーブ処理を元に戻す処理（即ちデ・インターリ
ーブ処理）が行われる方向としてある。

【００４５】そして、デ・インターリーブ用遅延処理５
４でデ・インターリーブされた各シンボルのデータに対
して、Ｃ２エラー訂正処理５５を施す。このＣ２エラー
訂正処理５５では、パリティＱを使用したロケーション
方程式による演算でエラー訂正を行う。ここでの訂正処
理としては、各シンボルに付与されたポインタの状態
（数，位置）を考慮して行う。

【００４６】即ち、第１のＣ１エラー訂正処理５３で出
力されるポインタのデータについて遅延処理５６を施
し、それをＣ２エラー訂正処理５５に用いる。即ちこの
ポインタを使用したイレージャ訂正処理を行う。

【００４７】ここで、遅延処理５６としては、第１のＣ
１エラー訂正処理５３による１ビットのポインタのデー
タを、０フレーム（即ち遅延無しの状態）から４フレー
ム間隔で１０８フレーム（＝２７Ｄフレーム）まで２８
段階に順に遅延させて２８ビットのデータとし、この遅
延されたポインタのデータを順に、Ｃ２エラー訂正処理
５５に用いるようにするものである。従って、Ｃ２エラ
ー訂正処理５５側から見ると、４フレーム間隔で１０８
フレーム前までの第１のＣ１エラー訂正処理５３でのポ
インタ発生状態が判ることになる。

【００４８】そして、このＣ２エラー訂正処理５５で復
号された各シンボルのデータについて、デ・スクランブ
ル用遅延処理５７を行ない、連続するシンボルを４フレ
ームずつ離して遅延させる。ここでの遅延量を変化させ
る方向としては、符号化回路内でのスクランブル処理を
元に戻す処理（即ちデ・スクランブル処理）が行われる
方向としてある。

【００４９】また本例においては、Ｃ２エラー訂正処理
５５に供された４シンボルのパリティＱと、第１のＣ１
エラー訂正処理５３に供された４シンボルのパリティＰ
についても、デ・スクランブル用遅延処理５７において
遅延するようにしてある。但し、パリティＱについて
は、１２シンボル目のデータと１３シンボル目のデータ
との間に配置して、データのシンボルと連続して４フレ
ームずつ離して遅延させる処理が行われ、パリティＰに
ついては、４シンボル全て１０８フレーム遅延させる処
理が行われる。

【００５０】そして、デ・スクランブル用遅延処理５７
でデ・スクランブルされた各シンボルのデータに対し
て、第２のＣ１エラー訂正処理５８を施す。この第２の
Ｃ１エラー訂正処理５８では、パリティＰを使用したロ
ケーション方程式による演算でエラー訂正を行う。ここ
での訂正処理も、各シンボルに付与されたポインタの状
態（数，位置）を考慮して行う。

【００５１】即ち、第１のＣ１エラー訂正処理５３で得
られるポインタのデータを、遅延処理５９を介して第２
のＣ１エラー訂正処理５８に供すると共に、Ｃ２エラー
訂正処理５５で得られるポインタのデータを、遅延処理
６０を介してＣ２エラー訂正処理５８に供するように
し、それぞれのポインタを使用したイレージャ訂正処理
を行う。

【００５２】ここで、遅延処理５９でのＣ１訂正による
ポインタの遅延処理としては、第１のＣ１エラー訂正処
理５３から第２のＣ１エラー訂正処理５８までの信号の
シンボルデータの遅延量に相当する１０８フレーム期間
（２７Ｄフレーム期間）遅延させる処理であり、第１の
Ｃ１エラー訂正処理５３で得られる１ビットのポインタ
のデータが１０８フレーム遅延される。また、遅延処理
６０でのＣ２訂正によるポインタの遅延処理は、Ｃ２エ
ラー訂正処理５５で得られる１ビットのポインタのデー
タを、０フレーム（即ち遅延無しの状態）から４フレー
ム間隔で１０８フレームまで２８段階に順に遅延させて
２８ビットのデータとし、この遅延されたポインタのデ
ータを順にＣ１エラー訂正処理５８に供することにな
る。

【００５３】第２のＣ１エラー訂正処理５８で訂正処理
されて復号された各シンボルのデータについては、奇数
シンボル遅延処理６１として奇数番目のシンボルだけが
１シンボル遅延される処理が行なわれる。そして、この
奇数シンボル遅延処理６１により得られる各シンボルの
データは、ＡＣＩＲＣデコードされたデータとなり、つ
まり図２においてＥＣＣ処理部３９から出力されるデー
タＤｃＤＴとしてセクターデコード処理に供される。

【００５４】このようなＡＣＩＲＣデコード処理を実現
するための必要なメモリーのアドレス空間を図４に示
す。つまりバッファメモリ（Ｄ−ＲＡＭ）１３における
一部領域（ＥＣＣ−ＲＡＭ１３ａ）として要求されるア
ドレス空間である。図４において縦軸（シンボルカウン
タ方向）は１つのＥＦＭフレームを表わしており、縦軸
方向に３２シンボル分（１シンボル＝８ビット）のアド
レス空間となる。そして横軸は０〜１２７フレームを表
わす。従って、全体で１２８ＥＦＭフレーム分（＝３２
×８×１２８＝３２Ｋビット）のメモリ空間となる。な
お、この図において破線で示した各縦線は４フレーム間
隔としている。

【００５５】このようなメモリ空間に対しては、ＡＣＩ
ＲＣ処理に関し、図示するようにＥＦＭライト、１ｓ
ｔＣ１リード、Ｃ２リード、２ｎｄＣ１リードと
いうアクセスが実行される。

【００５６】ＥＦＭライトはＥＦＭデコードされたデ
ータ、つまりＡＣＩＲＣデコード対象となるデータの書
込アクセスを示す。図３に示したデコードディレイ（Ｎ
ｄ）が１７フレームに相当する遅延量とすることと、偶
数シンボル遅延処理５１により、ＥＦＭライトにおけ
る３２シンボルのデータは、フレームオフセットの値と
して１２６と１２７が１シンボル毎に交互に切り換えら
れるアクセスが行なわれる。

【００５７】１ｓｔＣ１リードは、図３の第１のＣ１
エラー訂正処理５３において行なわれるアクセスとな
り、フレームオフセット１１０のアドレスからシンボル
カウンタ方向に連続したアドレスにおいて実行される。

【００５８】Ｃ２リードは、図３の第１のＣ１エラー
訂正処理５３の後において、デ・インターリーブ用遅延
処理５４を介して行なわれるＣ２エラー訂正処理５５に
おけるアクセスである。この場合、デ・インターリーブ
用遅延処理５４として各シンボル毎にそれぞれ０フレー
ムから１０８フレームの遅延が与えられることになるた
め、図４の横軸方向にみると、各シンボル毎に４フレー
ム分のフレームオフセット差となるアクセスが行なわれ
ることになる。

【００５９】２ｎｄＣ１リードは、図３のＣ２エラー
訂正処理５５で復号された各シンボルのデータについ
て、デ・スクランブル用遅延処理５７を介して行なわれ
る第２のＣ１エラー訂正処理５８におけるアクセスであ
る。このときデ・スクランブル用遅延処理５７では連続
するシンボルを４フレームずつ離して遅延させるが、各
シンボル毎の遅延量の割り当ては図３からわかるように
デ・インターリーブ用遅延処理５４の際と逆となるた
め、２ｎｄＣ１リードは全シンボルのアクセスが、フ
レームオフセット０のアドレスからシンボルカウンタ方
向に連続したアドレスにおいて実行される。

【００６０】上述したように第２のＣ１エラー訂正処理
５８の後は奇数シンボル遅延処理６１を経てＡＣＩＲＣ
デコードが完了されるが、そのデコードされたデータの
読出アクセスを、図４においてデコードデータリード
として示している。

【００６１】このようなＲＡＭ１３ａに対するアクセス
のために、メモリコントローラ１２がアドレス及び反転
ＲＡＳ信号ＲＡＳ￣、反転ＣＡＳ信号ＣＡＳ￣などのア
クセス制御信号を発生させることになるが、この図４の
モリ空間に関してのアクセスのためにメモリコントロー
ラ１２内に形成されるアドレス等の生成回路構成を図５
に示す。

【００６２】図４のメモリ空間に関して実行されるアク
セスは、上述のようにＥＦＭライト、１ｓｔＣ１リー
ド、Ｃ２リード、２ｎｄＣ１リードの４種類とな
る。これらの各アクセスは、アクセス制御信号となる
『ＥＦＭwrite 』『１ｓｔＣ１read』『Ｃ２read』『２
ｎｄＣ１read』に基づいて実行される。『ＥＦＭwrite
』『１ｓｔＣ１read』『Ｃ２read』『２ｎｄＣ１rea
d』の各信号はフレームオフセットアドレス生成部７６
に供給される。

【００６３】また、ＥＦＭライトのためのアクセス制
御信号ＥＦＭwrite は、アドレス発生のためのカウント
動作の切り換えのためにアンドゲート７１，７２、セレ
クタ７５にも供給されている。

【００６４】ＥＦＭライト、１ｓｔＣ１リード、Ｃ
２リード、２ｎｄＣ１リードのそれぞれのアクセス
において、バイトアドレスＥＢＡのカウント進行は更新
要求信号ＥＣＣreadにより行なわれる。更新要求信号Ｅ
ＣＣreadはアンドゲート７１，７２に入力される。

【００６５】発生アドレスのカウント進行のために、シ
ンボルカウンタ７３，７４が設けられる。シンボルカウ
ンタ７３はＥＦＭライトの際に用いられるカウンタと
なり、３２進カウンタとされる。

【００６６】シンボルカウンタ７４は１ｓｔＣ１リード
、Ｃ２リード、２ｎｄＣ１リードの際に用いられ
るカウンタとなり、３２進／２８進を切り換えることの
できるカウンタとされる。３２進／２８進の切り換えは
アクセス制御信号Ｃ２readに応じて行なわれ、アクセス
制御信号Ｃ２read＝『１』、つまりＣ２リードが実行
されるときは２８進となり、一方、アクセス制御信号Ｃ
２read＝『０』、つまりＣ１リード又はが実行され
るときは３２進となる。

【００６７】シンボルカウンタ７３，７４からの５ビッ
トのカウント出力は、それぞれセレクタ７５のＢ入力、
Ａ入力に供給される。セレクタ７５に対しては上述のよ
うにアクセス制御信号ＥＦＭwrite が選択制御信号とし
て供給されておりアクセス制御信号ＥＦＭwrite ＝
『１』、つまりＥＦＭライトが行なわれるときはＢ端
子入力（シンボルカウンタ７３）を選択して出力する。
一方、アクセス制御信号ＥＦＭwrite ＝『０』、つまり
１ｓｔＣ１リード、Ｃ２リード、２ｎｄＣ１リード
が行なわれるときはＡ端子入力（シンボルカウンタ７
４）を選択して出力する。

【００６８】セレクタ７５で選択された５ビットのカウ
ント値はそのままアクセスのための１２ビットのバイト
アドレスＥＢＡのうちの下位５ビット（ＥＢＡ０〜ＥＢ
Ａ４）とされる。この５ビット（ＥＢＡ０〜ＥＢＡ４）
は、図４の縦軸のアドレスＮｓｙｍに相当する。また、
この下位５ビット（ＥＢＡ０〜ＥＢＡ４）フレームオフ
セットアドレス生成動作に用いるために、フレームオフ
セットアドレス生成部７６に供給される。

【００６９】フレームオフセットアドレス生成部７６
は、アクセス制御信号ＥＦＭwrite 、１ｓｔＣ１read、
Ｃ２read、２ｎｄＣ１readに応じて７ビットのフレーム
オフセットアドレスを発生させる。フレームオフセット
アドレスは図４の横軸方向のアドレスのオフセット分に
相当する。

【００７０】アクセス制御信号ＥＦＭwrite ＝『１』、
つまりＥＦＭライトが行なわれるときは、セレクタ７
５からの縦軸アドレスＮｓｙｍ（＝ＥＢＡ０〜ＥＢＡ
４）を参照して、縦軸アドレスＮｓｙｍが偶数のとき
は、フレームオフセットアドレスを『１２６』（＝７Ｅ
ｈ）とし、縦軸アドレスＮｓｙｍが奇数のときは、フレ
ームオフセットアドレスを『１２７』（＝７Ｆｈ）とす
る。

【００７１】アクセス制御信号１ｓｔＣ１read＝
『１』、つまり１ｓｔＣ１リードが行なわれるときは
フレームオフセットアドレスを『１１０』（＝６Ｅｈ）
とする。アクセス制御信号Ｃ２read＝『１』、つまりＣ
２リードが行なわれるときは（縦軸アドレスＮｓｙ
ｍ）×４＋１の演算、つまりセレクタ７５からの縦軸ア
ドレスＮｓｙｍに対して２ビットシフト＋１を行なっ
て、その結果をフレームオフセットアドレスとする。ア
クセス制御信号２ｎｄＣ１read＝『１』、つまり２ｎｄ
Ｃ１リードが行なわれるときはフレームオフセットア
ドレスを『０』とする。このように発生されたフレーム
オフセットアドレスは加算器７８に供給される。

【００７２】図４の横軸方向のアドレスの発生のために
は、フレームベースカウンタ７７が設けられている。フ
レームベースカウンタ７７にはＥＦＭフレームクロッ
ク、つまりＥＦＭ信号に同期したクロックが供給されて
おり、フレームベースカウンタ７７はこれを１２８進カ
ウントする。このカウント出力（７ビット）は加算器７
８に供給される。

【００７３】加算器７８では、フレームベースカウンタ
７７のカウント値と、フレームオフセットアドレス発生
部７６からのフレームオフセットアドレスの加算を行な
い、その加算結果がアクセスのための１２ビットのバイ
トアドレスＥＢＡのうちの上位７ビット（ＥＢＡ５〜Ｅ
ＢＡ１１）とされる。

【００７４】そして、このように生成された１２ビット
のバイトアドレス（ＥＢＡ０〜ＥＢＡ１１）がアクセス
のためのアドレスとされる。なお、バッファメモリ１３
が１ＭビットＤ−ＲＡＭとされ、その一部が図２に示す
ＥＣＣ−ＲＡＭ１３ａとされている場合、１２ビットの
バイトアドレスのうち上位４ビット（ＥＢＡ８〜ＥＢＡ
１１）がロウアドレス、下位８ビット（ＥＢＡ０〜ＥＢ
Ａ７）がカラムアドレスに割り当てられる。

【００７５】またバッファメモリ１３が４Ｍビット、も
しくは１６ＭビットのＤ−ＲＡＭとされ、その一部が図
２に示すＥＣＣ−ＲＡＭ１３ａとされている場合、１２
ビットのバイトアドレスのうち上位３ビット（ＥＢＡ９
〜ＥＢＡ１１）がロウアドレス、下位９ビット（ＥＢＡ
０〜ＥＢＡ８）がカラムアドレスに割り当てられる。

【００７６】図５において、以上の部位がアクセスアド
レス発生のための部位となり、後述するアンドゲート８
１〜デコーダ９０までの部位によって実際のアクセスの
ための各種制御動作が行なわれるが、アンドゲート８１
〜デコーダ９０までの部位の説明に先立って、上述の部
位により発生されるアクセスアドレスについて述べてお
く。

【００７７】アクセス制御信号ＥＦＭwrite ＝『１』と
なりＥＦＭライトが行なわれるときは、そのアクセス
制御信号ＥＦＭwrite によりアンドゲート７１が開か
れ、更新要求信号ＥＣＣreadはシンボルカウンタ７３に
供給される。またセレクタ７５はＢ端子を選択する。こ
れによってシンボルカウンタ７３での３２進のカウント
値がアドレスＥＢＡ０〜ＥＢＡ４となる。

【００７８】またアドレスＥＢＡ５〜ＥＢＡ１１はフレ
ームベースカウンタ７７のカウント値となるが、そのカ
ウント値にフレームオフセットアドレスとして、アドレ
スＥＢＡ０〜ＥＢＡ４の奇数／偶数により『１２７』又
は『１２６』が加算されてアドレスＥＢＡ５〜ＥＢＡ１
１となる。従って、図４のＥＦＭライトにおいて示す
ように、縦軸方向に向かって３２シンボルのアクセスが
進む場合に、横軸（フレームオフセット）におけるアド
レス位置は『１２６』『１２７』に交互に切り換わるこ
とになる。

【００７９】アクセス制御信号１ｓｔＣ１read＝『１』
となり１ｓｔＣ１リードが行なわれるときは、アクセ
ス制御信号ＥＦＭwrite ＝『０』となっていることによ
りアンドゲート７２が開かれ、更新要求信号ＥＣＣread
はシンボルカウンタ７４に供給されるとともに、セレク
タ７５はＡ端子を選択する。またアクセス制御信号Ｃ２
read＝『０』であるためシンボルカウンタ７４は３２進
カウント動作を行なう。これによってシンボルカウンタ
７４での３２進のカウント値がアドレスＥＢＡ０〜ＥＢ
Ａ４となる。

【００８０】またアドレスＥＢＡ５〜ＥＢＡ１１はフレ
ームベースカウンタ７７のカウント値となるが、そのカ
ウント値にフレームオフセットアドレスとして『１１
０』が加算されてアドレスＥＢＡ５〜ＥＢＡ１１とな
る。従って、図４の１ｓｔＣ１リードにおいて示すよ
うに、横軸（フレームオフセット）『１１０』のアドレ
ス位置で縦軸方向に向かって３２シンボルのアクセスが
進む。

【００８１】アクセス制御信号Ｃ２read＝『１』となり
Ｃ２リードが行なわれるときは、アクセス制御信号Ｅ
ＦＭwrite ＝『０』となっていることによりアンドゲー
ト７２が開かれ、更新要求信号ＥＣＣreadはシンボルカ
ウンタ７４に供給されるとともに、セレクタ７５はＡ端
子を選択する。。またアクセス制御信号Ｃ２read＝
『１』であるためシンボルカウンタ７４は２８進カウン
ト動作を行なう。これによってシンボルカウンタ７４で
の２８進のカウント値がアドレスＥＢＡ０〜ＥＢＡ４と
なる。なお、２８進とするのは、図３で説明したように
Ｃ２エラー訂正処理５５ではＰパリティの４ビットが用
いられないためである。

【００８２】またアドレスＥＢＡ５〜ＥＢＡ１１はフレ
ームベースカウンタ７７のカウント値となるが、そのカ
ウント値にフレームオフセットアドレスとして（Ｎｓｙ
ｍ）×４＋１の値が加算されてアドレスＥＢＡ５〜ＥＢ
Ａ１１となる。従って、図４のＣ２リードにおいて示
すように、横軸（フレームオフセット）方向には４フレ
ームづつずれていくオフセット位置で、縦軸方向に向か
って２８シンボルのアクセスが進むことになる。

【００８３】アクセス制御信号２ｎｄＣ１read＝『１』
となり２ｎｄＣ１リードが行なわれるときは、アクセ
ス制御信号ＥＦＭwrite ＝『０』となっていることによ
りアンドゲート７２が開かれ、更新要求信号ＥＣＣread
はシンボルカウンタ７４に供給されるとともに、セレク
タ７５はＡ端子を選択する。。またアクセス制御信号Ｃ
２read＝『０』であるためシンボルカウンタ７４は３２
進カウント動作を行なう。これによってシンボルカウン
タ７４での３２進のカウント値がアドレスＥＢＡ０〜Ｅ
ＢＡ４となる。

【００８４】またアドレスＥＢＡ５〜ＥＢＡ１１はフレ
ームベースカウンタ７７のカウント値となるが、そのカ
ウント値に対してのフレームオフセットアドレスは
『０』となり、つまりフレームベースカウンタ７７のカ
ウント値がアドレスＥＢＡ５〜ＥＢＡ１１となる。従っ
て、図４の２ｎｄＣ１リードにおいて示すように、横
軸（フレームオフセット）『０』のアドレス位置で縦軸
方向に向かって３２シンボルのアクセスが進む。

【００８５】以上のように発生されるバイトアドレスＥ
ＢＡ０〜ＥＢＡ１１による上記４種類のアクセス動作に
ついて考えると、１ｓｔＣ１リード及び２ｎｄＣ１リ
ードについては、３２シンボル分の各アドレスについ
てフレームオフセット差がなく、従って例えば１Ｍビッ
ト以上のＤ−ＲＡＭを想定した場合、３２シンボル間の
アドレスでロウアドレスが変化することはありえない。

【００８６】このため、１ｓｔＣ１リード及び２ｎｄ
Ｃ１リードは、高速ページモードアクセスとして３２
シンボルを一気にアクセスすることが可能である。もち
ろん、他のＤ−ＲＡＭアクセス要求（バッファメモリ１
３の機能のための各種アクセス要求）とのプライオリテ
ィを鑑みて、高速ページモードアクセスを分割して行な
ってもよい。例えば４バイト高速ページモードアクセス
を８回行なうというような動作でもよい。

【００８７】これに対しＥＦＭライト及びＣ２リード
については、３２シンボルの各アドレスについてみる
と、複数のフレームアドレスにまたがっているものとな
っている。つまりロウアドレスがシンボル間で異なる場
合がある。このため単純に高速ページモードアクセスを
行なうことができず、バイト単位でランダムアクセスす
ることになる。そして、ランダムアクセスによりアクセ
スレートや消費電力の点で不利なものとなることは上述
したとおりである。

【００８８】後述する本例のアクセス制御動作との比較
のために、Ｃ２リードについて通常のランダムアクセ
スとした場合に一般的に考えられるアクセス制御動作を
図７に示す。アクセス制御動作としては、図７（ｂ）の
ようにＥＣＣアクセス要求があり、図７（ｃ）のように
アクセス制御信号Ｃ２readが『１』となると、シーケン
シャルカウンタが図７（ａ）のマスタークロックＭＣＫ
のカウントを開始する。このカウント動作が図７（ｄ）
のようになる。

【００８９】そしてシーケンシャルカウンタのカウント
値はデコード処理されることになり、つまりカウント値
に応じて図７（ｆ）（ｇ）（ｈ）（ｊ）のように、反転
ＲＡＳ信号ＲＡＳ￣、反転ＣＡＳ信号ＣＡＳ￣、反転Ｏ
Ｅ信号ＯＥ￣、更新要求信号ＥＣＣreadなどが生成され
る。例えばシーケンシャルカウンタのカウント値が
『１』『２』、『８』『９』は反転ＲＡＳ信号ＲＡＳ￣
の立下りタイミングとしてデコードされ、『３』
『４』，『５』『６』『７』などは反転ＣＡＳ信号ＣＡ
Ｓ￣の立下りタイミングとしてデコードされる。

【００９０】この例はバス４ビットのＤ−ＲＡＭを想定
しているが、アドレスバス及びデータバスに流れる情報
は図７（ｅ）（ｉ）のようになる。なお、図７（ｉ）の
『ＬＯＷ』『ＵＰ』は読出データの下位ビットと上位ビ
ットのことである。図７（ｅ）〜（ｉ）でわかるよう
に、１シンボルのデータ読出毎に、ロウアドレス（４又
は３ビット）とカラムアドレス（８又は９ビット）が指
定されるランダムアクセスが行なわれている。

【００９１】図７（ｊ）のようにアドレスＥＢＡの更新
要求信号ＥＣＣreadは、各シンボル毎のタイミングで発
生され、これによりアドレスＥＢＡが更新（インクリメ
ント）される。なお図７（ｊ）に記している『＋１』と
は、アドレスＥＢＡの下位５ビット（ＥＢＡ〜ＥＢＡ
４）の値が、インクリメントされること、つまり図５の
例でいえばシンボルカウンタ７４のカウント動作を示
し、図４の縦軸方向のカウントを意味している。

【００９２】この図７に示した制御動作は、一般的なラ
ンダムアクセスといえるが、このようなランダムアクセ
スを行なった場合の電力消費やアクセスレートに関する
不利な点を解消するために、本例ではＥＦＭライト及
びＣ２リードに関しても、できるかぎり高速ページモ
ードアクセスを実行するようにするものである。

【００９３】いうまでもなく高速ページモードアクセス
は、ロウアドレスが変化しない範囲においてのみ可能で
ある。ところがＥＦＭライト及びＣ２リードに関し
ては、３２シンボルもしくは２８シンボルのアクセスの
間にロウアドレスが変化することがある。そこで本例で
は、連続したアクセス動作において順次発生されるアド
レスＥＢＡについて、ロウアドレスが変化するか否かを
予測し、アドレスＥＢＡが更新される前後でロウアドレ
スが変化しないものであるかぎりは、高速ページモード
アクセスを継続し、ロウアドレスが変化する際のみにラ
ンダムアクセスを行なうような制御動作を実現するもの
である。

【００９４】ロウアドレスの変化／不変化は、次のよう
に予測できる。まずＣ２リードに関していうと、Ｃ２
リード系列でアクセスする各シンボルデータ間の距離
（アドレス差）は、３２×４＋１＝１２９バイトとな
る。従って、更新要求信号ＥＣＣreadによってシンボル
カウンタ７４がインクリメントしたときに、ロウアドレ
スが変化することになるのは、カラムアドレスについて
オーバーフローとなる（ロウアドレスに付いてキャリー
が発生する）値まで１２９以内となったときである。

【００９５】バッファメモリ１３を１ＭビットＤ−ＲＡ
Ｍとした場合は、上述のようにアドレスＥＢＡのうちの
下位８ビット（ＥＢＡ０〜ＥＢＡ７）がカラムアドレス
となるが、この場合、ＥＢＡ０〜ＥＢＡ７の値が『０１
１１１１１１』（＝７Ｆｈ）以上となると、次のシンボ
ルデータについてのカラムアドレスは『１１１１１１１
１』（＝ＦＦｈ）を越えた何らかの値となる。即ちロウ
アドレス側が繰り上ることになる。

【００９６】ただし、図４のメモリ空間についてのアク
セスでカラムアドレス＝７Ｆｈとなるのは縦軸アドレス
Ｎｓｙｍ＝１Ｆ（＝３１）のときのみであり、つまりど
のアクセスについてみても一連のアクセスが終了する場
合であるため考慮しなくてよい。従って、ＥＢＡ０〜Ｅ
ＢＡ７の値が『１０００００００』（＝８０ｈ）以上と
なったら、次のアドレスＥＢＡはロウアドレスが変化す
ると判別すればよい。

【００９７】またバッファメモリ１３を４Ｍビットもし
くは１６ＭビットのＤ−ＲＡＭとした場合は、上述のよ
うにアドレスＥＢＡのうちの下位９ビット（ＥＢＡ０〜
ＥＢＡ８）がカラムアドレスとなるが、この場合、ＥＢ
Ａ０〜ＥＢＡ８の値が『１０１１１１１１１』（＝１７
Ｆｈ）以上となると、次のアドレスＥＢＡにおいてロウ
アドレスが変化する。ただし、これもＥＢＡ０〜ＥＢＡ
８の値が＝１７Ｆｈとなるのは縦軸アドレスＮｓｙｍ＝
１Ｆ（＝３１）のときのみであり、従って、ＥＢＡ０〜
ＥＢＡ８の値が『１１０００００００』（＝１８０ｈ）
以上となったら、次のアドレスＥＢＡはロウアドレスが
変化すると判別すればよい。

【００９８】次にＥＦＭライトに関していうと、ＥＦ
Ｍライト系列でアクセスする各シンボルデータ間の距離
（アドレス差）は、３２＋１＝３３バイトとなる。従っ
て、更新要求信号ＥＣＣreadによってシンボルカウンタ
７３がインクリメントしたときに、ロウアドレスが変化
することになるのは、カラムアドレスについてオーバー
フローとなる（ロウアドレスに付いてキャリーが発生す
る）値まで３３以内となったときである。

【００９９】バッファメモリ１３を１ＭビットＤ−ＲＡ
Ｍとした場合は、カラムアドレスＥＢＡ０〜ＥＢＡ７の
値が『１１０１１１１１』（＝ＤＦｈ）以上となると、
次のアドレスＥＢＡにおいてロウアドレスが変化する。
ただし、これもＥＢＡ０〜ＥＢＡ７の値が＝ＤＦｈとな
るのは縦軸アドレスＮｓｙｍ＝１Ｆ（＝３１）のときの
みであり、従って、ＥＢＡ０〜ＥＢＡ７の値が『１１１
０００００』（＝Ｅ０ｈ）以上となったら、次のアドレ
スＥＢＡはロウアドレスが変化すると判別すればよい。

【０１００】またバッファメモリ１３を４Ｍビットもし
くは１６ＭビットのＤ−ＲＡＭとした場合は、カラムア
ドレスＥＢＡ０〜ＥＢＡ８の値が『１１１０１１１１
１』（＝１ＤＦｈ）以上となると、次のアドレスＥＢＡ
においてロウアドレスが変化する。ただし、これもＥＢ
Ａ０〜ＥＢＡ８の値が＝１ＤＦｈとなるのは縦軸アドレ
スＮｓｙｍ＝１Ｆ（＝３１）のときのみであり、従っ
て、ＥＢＡ０〜ＥＢＡ８の値が『１１１１０００００』
（＝１Ｅ０ｈ）以上となったら、次のアドレスＥＢＡは
ロウアドレスが変化すると判別すればよい。以上をまと
めると、カラムアドレスから次の（表１）に示す値が検
出された場合は、次のアドレスはロウアドレスが変化す
ると判別できることになる。

【０１０１】

【表１】

【０１０２】本例においては、このようなカラムアドレ
スからロウアドレスの変化を予測することで、ＥＦＭラ
イト及びＣ２リードに関しても、ロウアドレスが変
化しないかぎりは、高速ページモードアクセスを継続す
るようにしている。

【０１０３】アクセス動作の制御は図５のアンドゲート
８１〜デコーダ９０までの部位によって実行されるが、
このうちでシーケンシャルカウンタ８８及びデコーダ９
０のみを考えれば、図７に示したような通常のランダム
アクセスが行なわれることになる。

【０１０４】シーケンシャルカウンタ８８はマスターク
ロックＭＣＫについてカウント動作を行ない、そのカウ
ント値をデコーダ９０に供給する。デコーダ９０はカウ
ント値に基づいて、反転ＲＡＳ信号ＲＡＳ￣、反転ＣＡ
Ｓ信号ＣＡＳ￣、反転ＯＥ信号ＯＥ￣、更新要求信号Ｅ
ＣＣread、アクセス終了要求信号ＣＯＭＰなどを生成す
る。そしてシーケンシャルカウンタ８８が通常に＋１づ
つカウントアップされていく限りは、図７のようなラン
ダムアクセスが行なわれることになる。

【０１０５】ところが本例の場合は、各種ゲート回路
（８１〜８７）及び加算回路４を設け、各種ゲート回路
（８１〜８７）によりシーケンシャルカウンタ８８のロ
ード信号を生成していること、及びロード信号に伴って
加算回路４の出力値がカウント値としてロードされるよ
うに構成されることで、ロウアドレスが変化しない限り
は高速ページモードアクセスが実行されるようにしてい
る。

【０１０６】まず、上述したように１２ビットで発生さ
れるアドレスＥＢＡ０〜ＥＢＡ１１のうち、アドレスＥ
ＢＡ５〜ＥＢＡ８の４ビットが取り出される。そしてア
ドレスＥＢＡ５、ＥＢＡ６はアンドゲート８１に供給さ
れ、またアドレスＥＢＡ７はアンドゲート８５に、さら
にアドレスＥＢＡ８はオアゲート８３に供給される。

【０１０７】アンドゲート８１の論理積出力はオアゲー
ト８２に供給され、オアゲート８２でアクセス制御信号
Ｃ２readとの間で論理和がとられる。そしてその論理和
出力はアンドゲート８５に供給される。オアゲート８３
ではアドレスＥＢＡ８とＲＡＭサイズ信号との間で論理
和がとられる。そしてその論理和出力はアンドゲート８
５に供給される。ＲＡＭサイズ信号とは、バッファメモ
リ１３が１ＭビットＤ−ＲＡＭの場合に『１』、バッフ
ァメモリ１３が４Ｍビットもしくは１６ＭビットのＤ−
ＲＡＭの場合に『０』となる信号としている。

【０１０８】アンドゲート８５での論理積出力はアンド
ゲート８６に反転入力される。アンドゲート８６の出力
はシーケンシャルカウンタ８８のロード信号となる。さ
らに、オアゲート８４ではアクセス制御信号Ｃ２readと
アクセス制御信号ＥＦＭwrite との論理和がとられ、そ
の論理和出力はアンドゲート８５及びデコーダ９０に供
給される。つまりオアゲート８４の論理和出力は、ＥＦ
ＭライトもしくはＣ２リードが行なわれる際に
『１』となる信号となる。これはアンドゲート８６（つ
まりロード信号ＬＤ）を、ＥＦＭライトもしくはＣ２
リードが行なわれる際のみに機能させる制御となる。

【０１０９】またデコーダ９０から一連のアクセス（３
２シンボル又は２８シンボル分のアクセス）の終了の際
に出力されるアクセス終了要求信号ＣＯＭＰは、シーケ
ンシャルカウンタ８８に対するクリア信号になるととも
に、アンドゲート８７に反転入力される。さらにアンド
ゲート８７には更新要求信号ＥＣＣreadも供給される。
従ってアンドゲート８７の論理積出力は、アクセス中で
あってアドレス更新が行なわれる際のみに『１』とな
る。これはアンドゲート８６の動作、つまりロード信号
ＬＤは、アドレス更新が行なわれる際のみに発生させる
ための制御となる。

【０１１０】シーケンシャルカウンタ８８は５ビットの
カウント出力をデコーダ９０及び加算回路８９に供給す
る。加算回路８９はその５ビット値に対して＋Ｎの加算
を行なう。本例においてはＮ＝４となり、つまりシーケ
ンシャルカウンタ８８のカウント値出力に＋４した値を
シーケンシャルカウンタ８８のデータ入力とする。アン
ドゲート８６からのロード信号ＬＤが『１』となること
に応じて、加算回路８９の出力がシーケンシャルカウン
タ８８のカウント値としてロードされる。言換えれば、
ロード信号ＬＤ＝『１』の発生したタイミングで、シー
ケンシャルカウンタ８８から出力されデコーダ９０に供
給されるカウント値がその前の値より＋４されることに
なる。

【０１１１】このような回路部の動作は次のようにな
る。まずバッファメモリ１３が１ＭビットＤ−ＲＡＭと
した場合で、Ｃ２リードを行なう場合を考える。

【０１１２】この場合、オアゲート８３に入力されるア
ドレスＥＢＡ８はロウアドレスになるが、ＲＡＭサイズ
信号は『１』であり、従ってアドレスＥＢＡ８の値に関
係なくオアゲート８３の出力は『１』となる。またアク
セス制御信号Ｃ２read＝『１』、アクセス制御信号ＥＦ
Ｍwrite ＝『０』となる。従って、オアゲート８２の出
力は、アドレスＥＢＡ５，ＥＢＡ６に関係なく『１』と
なる。またオアゲート８４の出力も『１』となる。従っ
て、この場合はアドレスＥＢＡ７の値が、そのままアン
ドゲート８５の出力になる。

【０１１３】上記（表１）からわかるように、アドレス
ＥＢＡ７の値は、カラムアドレス（ＥＢＡ０〜ＥＢＡ
７）が８０ｈ以上となると『１』になり、８０ｈ未満、
つまり次のアドレスとしてロウアドレスが変化しない場
合はアドレスＥＢＡ７の値は『０』である。

【０１１４】そしてアンドゲート８５の出力はアンドゲ
ート８６に対して反転入力されるため、カラムアドレス
が８０ｈ未満である限りは、更新要求信号ＥＣＣreadの
タイミングでロード信号ＬＤが発生し、シーケンシャル
カウンタ８８のカウント値出力が＋４されることにな
る。一方、カラムアドレスが８０ｈで、次のアドレスＥ
ＢＡではロウアドレスが変化すると予測された場合は、
ロード信号ＬＤは発生されず、シーケンシャルカウンタ
８８は通常の＋１カウントアップを行なっていく。

【０１１５】このような動作による制御信号波形を図６
に示した。なお、図６（ａ）〜（ｋ）には上述した図７
（ａ）〜（ｋ）と同じ信号について示し、比較できるよ
うにしてある。

【０１１６】図６（ｂ）のようにＥＣＣアクセス要求が
あり、図６（ｃ）のようにアクセス制御信号Ｃ２readが
『１』となると、デコーダ９０からのアクセス終了要求
信号ＣＯＭＰ＝『０』となってシーケンシャルカウンタ
８８のクリアが解除され、シーケンシャルカウンタ８８
が図６（ａ）のマスタークロックＭＣＫのカウントを開
始する。このカウント動作が図６（ｄ）のようになる。

【０１１７】そしてシーケンシャルカウンタ８８のカウ
ント値はデコーダ９０でデコード処理されることにな
り、つまりカウント値に応じて図６（ｆ）（ｇ）（ｈ）
（ｊ）のように、反転ＲＡＳ信号ＲＡＳ￣、反転ＣＡＳ
信号ＣＡＳ￣、反転ＯＥ信号ＯＥ￣、更新要求信号ＥＣ
Ｃreadなどが生成される。

【０１１８】ところが、図６（ｄ）の矢印に示すタイミ
ング、つまりカラムアドレスが８０ｈ未満であって更新
要求信号ＥＣＣreadが発生するタイミングでロード信号
ＬＤ＝『１』となるため、シーケンシャルカウンタ８８
のカウント値は図示するように、『６』→『Ａ』、
『Ｄ』→『１１』、『１４』→『１８』などのように、
＋４されることになる。そして、この飛び越されたカウ
ント値である『７』『８』『９』、『Ｅ』『Ｆ』『１
０』などは、カラムアドレスに続いてロウアドレスを発
生させるためのデコード、つまり反転ＲＡＳ信号ＲＡＳ
￣を一旦立ち上げた後、立ち下げるための制御信号とな
るカウント値である。

【０１１９】つまり、更新要求信号ＥＣＣreadが発生し
た時点で、『７』『８』『９』などのカウント値が発生
せず、『６』の次に『Ａ』『Ｂ』・・・というカウント
値（これは反転ＣＡＳ信号ＣＡＳ￣の立ち下げのための
カウント値）に進むことは、図６（ｆ）（ｇ）のように
反転ＲＡＳ信号ＲＡＳ￣が立ち下がったまま、複数の反
転ＣＡＳ信号ＣＡＳ￣が発生し、つまり高速ページモー
ドアクセスが実行されることを意味している。

【０１２０】これによってアドレスバス及びデータバス
に流れる情報は図６（ｅ）（ｉ）のようになる、ロウア
ドレスの後、カラムアドレスが連続的に発生されるとと
もに、このような高速ページモードアクセスによって、
各シンボルデータが高速に読み出されることになる。な
お、図６（ｉ）の『ＬＯＷ』『ＵＰ』は読出データの下
位ビットと上位ビットのことである。

【０１２１】以上のような、ロード信号ＬＤによるシー
ケンシャルカウンタ８８のカウント値が＋４される動作
は、カラムアドレスが８０ｈで、次のアドレスＥＢＡで
はロウアドレスが変化すると予測された場合は行なわれ
ず、シーケンシャルカウンタ８８は通常の＋１カウント
アップを行なっていくため、その場合のみ図７のような
通常のランダムアクセスが行なわれる。

【０１２２】図７と図６を比べてみて分かるように、図
６の動作を行なう場合は、アクセスレートが４／７のス
ピードとなり、また反転ＲＡＳ信号ＲＡＳ￣、反転ＣＡ
Ｓ信号ＣＡＳ￣、反転ＯＥ信号ＯＥ￣や、アドレスバス
のトグル（値変化）の回数は、それぞれアクセスバイト
数×２回程減少している。各信号のトグル回数の減少
は、消費電流の低減を意味することにほかならない。こ
のようなトグル回数の減少、及びロウアクセスの減少は
消費電流の低減に非常に有効となる。

【０１２３】以上のような動作は、ＥＦＭライトの場
合も実行される。バッファメモリ１３が１ＭビットＤ−
ＲＡＭとした場合で、ＥＦＭライトを行なう場合を考
える。

【０１２４】この場合も、オアゲート８３に入力される
アドレスＥＢＡ８はロウアドレスになるが、ＲＡＭサイ
ズ信号は『１』であり、従ってアドレスＥＢＡ８の値に
関係なくオアゲート８３の出力は『１』となる。またア
クセス制御信号Ｃ２read＝『０』、アクセス制御信号Ｅ
ＦＭwrite ＝『１』となる。従って、アンドゲート８１
によるアドレスＥＢＡ５，ＥＢＡ６の論理積がそのまま
オアゲート８２の出力となる。またオアゲート８４の出
力も『１』となる。さらにアンドゲート８５でみれば、
その出力は、アドレスＥＢＡ５，ＥＢＡ６，ＥＢＡ７の
３値の論理積となる。

【０１２５】上記（表１）からわかるように、ロウアド
レスが変化するのは、カラムアドレス（ＥＢＡ０〜ＥＢ
Ａ７）が『１１１０００００』（＝Ｅ０ｈ）以上となっ
たきであり、つまりアドレスＥＢＡ５，ＥＢＡ６，ＥＢ
Ａ７の３値の論理積が『１』となるときである。そして
アンドゲート８５の出力はアンドゲート８６に対して反
転入力されるため、カラムアドレスがＥ０ｈ未満である
限りは、更新要求信号ＥＣＣreadのタイミングでロード
信号ＬＤが発生し、シーケンシャルカウンタ８８のカウ
ント値出力が＋４されることになる。

【０１２６】一方、カラムアドレスがＥ０ｈ以上となっ
て、次のアドレスＥＢＡではロウアドレスが変化すると
予測された場合は、ロード信号ＬＤは発生されず、シー
ケンシャルカウンタ８８は通常の＋１カウントアップを
行なっていく。以上の動作によりロウアドレスが変化し
ないかぎりは上記図６に示したような高速ページモード
アクセスを行なわれ、ロウアドレスが変化する場合のみ
は上記図７に示したようなランダムアクセスを行うとい
う動作が実行される。

【０１２７】次にバッファメモリ１３が４Ｍビットもし
くは１６ＭビットのＤ−ＲＡＭとした場合で、Ｃ２リー
ドを行なう場合を考える。

【０１２８】この場合、オアゲート８３に入力されるＲ
ＡＭサイズ信号は『０』であるが、アドレスＥＢＡ８は
カラムアドレスに割り当てられているため、オアゲート
８３の出力はアドレスＥＢＡ８に応じた値となる。

【０１２９】またアクセス制御信号Ｃ２read＝『１』、
アクセス制御信号ＥＦＭwrite ＝『０』となる。従っ
て、オアゲート８２の出力は、アドレスＥＢＡ５，ＥＢ
Ａ６に関係なく『１』となる。またオアゲート８４の出
力も『１』となる。従って、この場合はアドレスＥＢＡ
７の値と、アドレスＥＢＡ８値についてアンドゲート８
５で論理積がとられることになる。

【０１３０】上記（表１）からわかるように、ロウアド
レスが変化するのは、カラムアドレス（ＥＢＡ０〜ＥＢ
Ａ８）が『１１０００００００』（＝１８０ｈ）以上と
なったきであり、つまりアドレスＥＢＡ７，ＥＢＡ８の
論理積が『１』となるときである。そしてアンドゲート
８５の出力はアンドゲート８６に対して反転入力される
ため、カラムアドレスが１８０ｈ未満である限りは、更
新要求信号ＥＣＣreadのタイミングでロード信号ＬＤが
発生し、シーケンシャルカウンタ８８のカウント値出力
が＋４されることになる。

【０１３１】一方、カラムアドレスが１８０ｈ以上とな
り、次のアドレスＥＢＡではロウアドレスが変化すると
予測された場合は、ロード信号ＬＤは発生されず、シー
ケンシャルカウンタ８８は通常の＋１カウントアップを
行なっていく。このため、この場合も同様に、上記図６
に示したような動作、つまりロウアドレスが変化しない
かぎりは高速ページモードアクセスを行なうという動作
が実行される。

【０１３２】最後に、バッファメモリ１３がが４Ｍビッ
トもしくは１６ＭビットのＤ−ＲＡＭとした場合で、Ｅ
ＦＭライトを行なう場合を考える。

【０１３３】この場合もＲＡＭサイズ信号は『０』であ
り、オアゲート８３の出力はアドレスＥＢＡ８に応じた
値となる。またアクセス制御信号Ｃ２read＝『０』、ア
クセス制御信号ＥＦＭwrite ＝『１』となる。従って、
アンドゲート８１によるアドレスＥＢＡ５，ＥＢＡ６の
論理積がそのままオアゲート８２の出力となる。またオ
アゲート８４の出力も『１』となる。さらにアンドゲー
ト８５からみれば、その出力は、アドレスＥＢＡ５，Ｅ
ＢＡ６，ＥＢＡ７，ＥＢＡ８の４値の論理積となる。

【０１３４】上記（表１）からわかるように、ロウアド
レスが変化するのは、カラムアドレス（ＥＢＡ０〜ＥＢ
Ａ８）が『１１１１０００００』（＝１Ｅ０ｈ）以上と
なったきであり、つまりアドレスＥＢＡ５，ＥＢＡ６，
ＥＢＡ７，ＥＢＡ８の４値の論理積が『１』となるとき
である。そしてアンドゲート８５の出力はアンドゲート
８６に対して反転入力されるため、カラムアドレスが１
Ｅ０ｈ未満である限りは、更新要求信号ＥＣＣreadのタ
イミングでロード信号ＬＤが発生し、シーケンシャルカ
ウンタ８８のカウント値出力が＋４されることになる。

【０１３５】一方、カラムアドレスが１Ｅ０ｈ以上で、
次のアドレスＥＢＡではロウアドレスが変化すると予測
された場合は、ロード信号ＬＤは発生されず、シーケン
シャルカウンタ８８は通常の＋１カウントアップを行な
っていく。このため上記図６に示したような動作、つま
りロウアドレスが変化しないかぎりは高速ページモード
アクセスを行なうという動作が実行される。

【０１３６】以上のように本例では、ＥＦＭライト、
Ｃ２リードなど、通常は各シンボルデータ毎にランダ
ムアクセスが行なわれていたアクセスに関し、その一連
のアクセス内においてロウアドレスが変化しない限りは
高速ページモードアクセスを実行するようにしている。
このため、ＲＡＭ１３ａ（バッファメモリ１３）におい
て反転ＲＡＳ信号ＲＡＳ￣によるロウアドレスの取込回
数は大幅に減少することになり、消費電力は著しく節約
できるとともに、アクセスレートも向上し、処理時間も
短縮されるという効果がある。

【０１３７】なお本例ではミニディスクシステムにおい
てＥＣＣ処理に本発明を適用した例をあげたが、本発明
はＤ−ＲＡＭアクセス方法及びＤ−ＲＡＭに対するメモ
リコントローラといて広く適用できるものである。

【０１３８】

【発明の効果】以上説明したように本発明のメモリアク
セス方法は、或るデータ群の各データの書込又は読出の
ために連続してアクセスする際に、現在のアクセスアド
レスと次のアクセスアドレスとで行アドレス（ロウアド
レス）が同一か否かを判別し、同一であれば次のアクセ
スにおいて高速ページモードアクセスを実行し、同一で
なければ次のアクセスにおいてランダムアクセスを実行
するようにしている。そしてこの方法を実現する本発明
のメモリコントロール装置としては、或るデータ群の各
データの書込又は読出のために連続してアクセスする際
に、アドレス発生手段から発生されたアドレスから、次
のアドレスが現アドレスと同一の行アドレスとなるか否
かを判別する判別手段を設けるとともに、アクセス制御
手段は、判別手段によって、次のアドレスが現アドレス
と同一の行アドレスとなると判別された場合は、次のア
ドレスに対応するアクセス動作を高速ページモードアク
セスとして実行し、また次のアドレスが現アドレスと異
なった行アドレスとなると判別された場合は、次のアド
レスに対応するアクセス動作をランダムアクセスとして
実行するようにしている。

【０１３９】つまり本発明では、通常、各データ毎にラ
ンダムアクセスが行なわれるような一連のアクセスにお
いて、行アドレスが変化せずに高速ページモードアクセ
スが可能な限りは、高速ページモードアクセスを実行す
るものであるため、行アクセスの回数は大幅に低減さ
れ、またこれに伴って各アクセス制御信号やアドレスデ
ータ自体のトグル（値変化）の回数も大幅に減少され
る。このためＤ−ＲＡＭでの消費電力としては著しく節
約されることになる。これにより、例えばバッテリー駆
動の機器などではその電池寿命の長寿命化に好適とな
る。また高速ページモードアクセス実行によるアクセス
レート向上から、一連のアクセス動作時間は著しく短縮
化できるという効果もある。

【図面の簡単な説明】

【図１】本発明の実施の形態の説明のための記録再生装
置のブロック図である。

【図２】実施の形態の説明のためのＥＦＭ／ＣＩＲＣデ
コーダのブロック図である。

【図３】実施の形態の説明のためのＡＣＩＲＣデコード
処理の説明図である。

【図４】実施の形態の説明のためのＡＣＩＲＣデコード
処理に用いるメモリ空間の説明図である。

【図５】実施の形態のメモリコントローラの要部のブロ
ック図である。

【図６】実施の形態のメモリコントローラによるアクセ
ス制御動作の説明図である。

【図７】実施の形態のメモリコントローラによって通常
のランダムアクセス制御動作が行なわれる場合の説明図
である。

【符号の説明】

８ＥＦＭ／ＣＩＲＣエンコーダ／デコーダ１２メ
モリコントローラ、１３バッファメモリ、１３ａＥ
ＣＣ−ＲＡＭ、７１，７２，８１，８５，８６，８７
アンドゲート、７３，７４シンボルカウンタ、７５
セレクタ、７６フレームオフセットアドレス生成部、７
７フレームベースカウンタ、７８加算器、８２，８
３，８４オアゲート、８８シーケンシャルカウン
タ、８９加算回路、９０デコーダ

Claims

【特許請求の範囲】

【請求項１】行アドレスと列アドレスによりマルチプ
レクスされたメモリ空間が設定され、一のアドレス毎に
逐次行アドレスと列アドレスの両方を指定してデータの
アクセスを行なうランダムアクセスと、一つの行アドレ
ス指定期間内に複数の列アドレスを順次指定して同一行
アドレス上のデータを連続的にアクセスする高速ページ
モードアクセスとが可能とされたメモリに対するアクセ
ス方法として、或るデータ群の各データの書込又は読出のために連続し
てアクセスする際に、現在のアクセスアドレスと次のア
クセスアドレスとで行アドレスが同一か否かを判別し、
同一であれば次のアクセスにおいて高速ページモードア
クセスを実行し、同一でなければ次のアクセスにおいて
ランダムアクセスを実行するようにしたことを特徴とす
るメモリのアクセス方法。
【請求項２】行アドレスと列アドレスによりマルチプ
レクスされたメモリ空間が設定され、一のアドレス毎に
逐次行アドレスと列アドレスの両方を指定してデータの
アクセスを行なうランダムアクセスと、一つの行アドレ
ス指定期間内に複数の列アドレスを順次指定して同一行
アドレス上のデータを連続的にアクセスする高速ページ
モードアクセスとが可能とされたメモリに対するメモリ
コントロール装置として、アクセスを実行するアドレスを発生させるアドレス発生
手段と、或るデータ群の各データの書込又は読出のために連続し
てアクセスする際に、前記アドレス発生手段から発生さ
れたアドレスから、次のアドレスが現アドレスと同一の
行アドレスとなるか否かを判別する判別手段と、前記判別手段によって、前記アドレス発生手段から発生
される次のアドレスが現アドレスと同一の行アドレスと
なると判別された場合は、次のアドレスに対応するアク
セス動作を高速ページモードアクセスとして実行し、ま
た前記判別手段によって、前記アドレス発生手段から発
生される次のアドレスが現アドレスと異なった行アドレ
スとなると判別された場合は、次のアドレスに対応する
アクセス動作をランダムアクセスとして実行するアクセ
ス制御手段と、を備えて構成されることを特徴とするメモリコントロー
ル装置。