JPH1027479A - 強誘電体メモリ装置 - Google Patents
強誘電体メモリ装置Info
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- JPH1027479A JPH1027479A JP8183017A JP18301796A JPH1027479A JP H1027479 A JPH1027479 A JP H1027479A JP 8183017 A JP8183017 A JP 8183017A JP 18301796 A JP18301796 A JP 18301796A JP H1027479 A JPH1027479 A JP H1027479A
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
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Abstract
(57)【要約】
【課題】 強誘電体キャパシタにリラクゼーションが存
在し、ビット線容量が小さいときに、書き込みデータの
反転データが読み出されるという課題を解決する。 【解決手段】 強誘電体キャパシタＣＳ１、ＣＳ２にリ
ラクゼーションが存在し、ビット線容量ＣＢ１、ＣＢ２
が小さいときには、入出力バッファ回路６Ａで出力デー
タを反転させて、正規のデータが外部に出力される構成
とした。
在し、ビット線容量が小さいときに、書き込みデータの
反転データが読み出されるという課題を解決する。 【解決手段】 強誘電体キャパシタＣＳ１、ＣＳ２にリ
ラクゼーションが存在し、ビット線容量ＣＢ１、ＣＢ２
が小さいときには、入出力バッファ回路６Ａで出力デー
タを反転させて、正規のデータが外部に出力される構成
とした。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体メモリ装
置に関するものである。
置に関するものである。
【０００２】
【従来の技術】近年、メモリセルのキャパシタに強誘電
体材料を用いることにより記憶データの不揮発性を実現
した強誘電体メモリ装置が考案されている。強誘電体キ
ャパシタはヒステリシス特性を有し、電界が零のときで
も履歴に応じた異なる極性の残留分極が残る。記憶デー
タを強誘電体キャパシタの残留分極で表わすことにより
不揮発性メモリ装置を実現するものである。
体材料を用いることにより記憶データの不揮発性を実現
した強誘電体メモリ装置が考案されている。強誘電体キ
ャパシタはヒステリシス特性を有し、電界が零のときで
も履歴に応じた異なる極性の残留分極が残る。記憶デー
タを強誘電体キャパシタの残留分極で表わすことにより
不揮発性メモリ装置を実現するものである。
【０００３】アメリカ特許４,８７３,６６４号明細書に
は、二つのタイプの強誘電体メモリ装置が開示されてい
る。第１のタイプは、メモリセルが１ビットあたり１ト
ランジスタおよび１キャパシタ（１Ｔ１Ｃ）で構成した
ものであり、たとえば２５６個の本体メモリセル（ノー
マルセル）毎に１個のリファレンスメモリセルが設けら
れる。第２のタイプは、リファレンスメモリセルを設け
ずに、メモリセルが１ビットあたり２トランジスタおよ
び２キャパシタ（２Ｔ２Ｃ）で構成したものであり、１
対の相補データが１対の強誘電体キャパシタに記憶され
る。
は、二つのタイプの強誘電体メモリ装置が開示されてい
る。第１のタイプは、メモリセルが１ビットあたり１ト
ランジスタおよび１キャパシタ（１Ｔ１Ｃ）で構成した
ものであり、たとえば２５６個の本体メモリセル（ノー
マルセル）毎に１個のリファレンスメモリセルが設けら
れる。第２のタイプは、リファレンスメモリセルを設け
ずに、メモリセルが１ビットあたり２トランジスタおよ
び２キャパシタ（２Ｔ２Ｃ）で構成したものであり、１
対の相補データが１対の強誘電体キャパシタに記憶され
る。
【０００４】キャパシタを構成する強誘電体材料として
は、ＫＮＯ3、ＰｂＬａ2Ｏ3−ＺｒＯ2−ＴｉＯ2、およ
びＰｂＴｉＯ3−ＰｂＺｒＯ3などが知られている。ＰＣ
Ｔ国際公開第ＷＯ９３／１２５４２公報によれば、強誘
電体メモリ装置に適した、ＰｂＴｉＯ3−ＰｂＺｒＯ3に
比べて極端に疲労の小さい強誘電体材料も知られてい
る。
は、ＫＮＯ3、ＰｂＬａ2Ｏ3−ＺｒＯ2−ＴｉＯ2、およ
びＰｂＴｉＯ3−ＰｂＺｒＯ3などが知られている。ＰＣ
Ｔ国際公開第ＷＯ９３／１２５４２公報によれば、強誘
電体メモリ装置に適した、ＰｂＴｉＯ3−ＰｂＺｒＯ3に
比べて極端に疲労の小さい強誘電体材料も知られてい
る。
【０００５】例えば従来の２Ｔ２Ｃ構成の強誘電体メモ
リ装置について、その構成と動作について簡単に説明す
る。この従来例では、書き込んだデータと同一のデータ
が読み出されるものである。図５がメモリセルおよびそ
の周辺回路構成図、図６が動作タイミング図、図７が強
誘電体キャパシタの動作のヒステリシス特性図である。
また、ＣＳ１、ＣＳ２が強誘電体キャパシタ、ＣＰがセ
ルプレート信号、ＷＬがワード線、ＢＬ、／ＢＬがビッ
ト線、ＢＰがビット線プリチャージ信号、ＳＡＥがセン
スアンプ制御信号、Ｗが書き込み制御信号、ＤＩＮがデ
ータ入力信号、ＤＯＵＴがデータ出力信号、ＤＬ、／Ｄ
Ｌがデータ線、ＹＳＥＬがビット線選択信号、ＶＳＳが
接地電圧、ＩＮＶが否定回路、Ｑｎ１〜Ｑｎ９、Ｑｎが
Ｎチャネル型ＭＯＳトランジスタ、Ｑｐ１〜Ｑｐ３、Ｑ
ｐがＰチャネル型ＭＯＳトランジスタ、１がメモリセ
ル、２がビット線プリチャージ回路、３がセンスアン
プ、４がコラム選択回路、５Ａがビット線容量、６Ｂが
入出力バッファである。ｔ２１〜ｔ２８は時間、Ｌ７
Ｈ、Ｌ７Ｌはビット線容量を示す直線、Ｈ７１Ａ、Ｈ７
１〜Ｈ７７、Ｌ７１Ａ、Ｌ７１〜Ｌ７７は各動作状態で
の強誘電体キャパシタの状態を示す点、ΔＶ７１は読み
出し電位差である。
リ装置について、その構成と動作について簡単に説明す
る。この従来例では、書き込んだデータと同一のデータ
が読み出されるものである。図５がメモリセルおよびそ
の周辺回路構成図、図６が動作タイミング図、図７が強
誘電体キャパシタの動作のヒステリシス特性図である。
また、ＣＳ１、ＣＳ２が強誘電体キャパシタ、ＣＰがセ
ルプレート信号、ＷＬがワード線、ＢＬ、／ＢＬがビッ
ト線、ＢＰがビット線プリチャージ信号、ＳＡＥがセン
スアンプ制御信号、Ｗが書き込み制御信号、ＤＩＮがデ
ータ入力信号、ＤＯＵＴがデータ出力信号、ＤＬ、／Ｄ
Ｌがデータ線、ＹＳＥＬがビット線選択信号、ＶＳＳが
接地電圧、ＩＮＶが否定回路、Ｑｎ１〜Ｑｎ９、Ｑｎが
Ｎチャネル型ＭＯＳトランジスタ、Ｑｐ１〜Ｑｐ３、Ｑ
ｐがＰチャネル型ＭＯＳトランジスタ、１がメモリセ
ル、２がビット線プリチャージ回路、３がセンスアン
プ、４がコラム選択回路、５Ａがビット線容量、６Ｂが
入出力バッファである。ｔ２１〜ｔ２８は時間、Ｌ７
Ｈ、Ｌ７Ｌはビット線容量を示す直線、Ｈ７１Ａ、Ｈ７
１〜Ｈ７７、Ｌ７１Ａ、Ｌ７１〜Ｌ７７は各動作状態で
の強誘電体キャパシタの状態を示す点、ΔＶ７１は読み
出し電位差である。
【０００６】回路は、センスアンプ３にビット線ＢＬと
／ＢＬが接続され、ビット線ＢＬ、／ＢＬにはワード線
ＷＬをゲートとするＮチャネル型ＭＯＳトランジスタＱ
ｎ１、Ｑｎ２を介してそれぞれ強誘電体キャパシタＣＳ
１、ＣＳ２が接続され、さらに強誘電体キャパシタＣＳ
１、ＣＳ２はセルプレート信号ＣＰに接続されている。
また、センスアンプ３はセンスアンプ制御信号ＳＡＥで
制御され、ビット線プリチャージ信号ＢＰによってビッ
ト線ＢＬと／ＢＬのプリチャージが制御され、また、コ
ラム選択回路４を介してデータ線ＤＬ、／ＤＬおよび入
出力バッファ６Ｂに接続されて構成されている。
／ＢＬが接続され、ビット線ＢＬ、／ＢＬにはワード線
ＷＬをゲートとするＮチャネル型ＭＯＳトランジスタＱ
ｎ１、Ｑｎ２を介してそれぞれ強誘電体キャパシタＣＳ
１、ＣＳ２が接続され、さらに強誘電体キャパシタＣＳ
１、ＣＳ２はセルプレート信号ＣＰに接続されている。
また、センスアンプ３はセンスアンプ制御信号ＳＡＥで
制御され、ビット線プリチャージ信号ＢＰによってビッ
ト線ＢＬと／ＢＬのプリチャージが制御され、また、コ
ラム選択回路４を介してデータ線ＤＬ、／ＤＬおよび入
出力バッファ６Ｂに接続されて構成されている。
【０００７】動作について図６および図７を参照しなが
ら説明する。まず、ビット線プリチャージ信号ＢＰによ
ってビット線ＢＬと／ＢＬは論理電圧“Ｌ”にプリチャ
ージされている。このとき、強誘電体キャパシタＣＳ１
およびＣＳ２の初期状態は図７の点Ｈ７１と点Ｌ７１で
ある。これは強誘電体キャパシタがリラクゼーション効
果により点Ｈ７１Ａと点Ｌ７１Ａからシフトしたもので
ある。時間ｔ２１でビット線ＢＬと／ＢＬをフローティ
ング状態とし、時間ｔ２２でワード線ＷＬを論理電圧
“Ｈ”、時間ｔ２３でセルプレート信号ＣＰを論理電圧
“Ｈ”とする。このとき、強誘電体キャパシタＣＳ１お
よびＣＳ２の両電極間に電界がかかり、強誘電体キャパ
シタとビット線容量の容量比で決まる電位がビット線Ｂ
Ｌと／ＢＬに読み出される。強誘電体キャパシタＣＳ１
およびＣＳ２の状態は図７の点Ｈ７３と点Ｌ７３であ
る。時間ｔ２４でセンスアンプ制御信号ＳＡＥを論理電
圧“Ｈ”としセンスアンプを作動させる。これによっ
て、ビット線に読み出された電位が電源電圧ＶＤＤと接
地電圧ＶＳＳまでに増幅される。強誘電体キャパシタＣ
Ｓ１およびＣＳ２の状態は図７の点Ｈ７４と点Ｌ７４で
ある。時間ｔ２５で再書き込み動作としてセルプレート
信号ＣＰを論理電圧“Ｌ”とする。強誘電体キャパシタ
ＣＳ１およびＣＳ２の状態は図７の点Ｈ７５と点Ｌ７５
である。この後センスアンプを停止し、ビット線プリチ
ャージ信号ＢＰによってビット線ＢＬと／ＢＬは論理電
圧“Ｌ”にプリチャージする。強誘電体キャパシタＣＳ
１およびＣＳ２の状態は図７の点Ｈ７１Ａと点Ｌ７１Ａ
である。また、この状態で時間が経過すると点Ｈ７１と
点Ｌ７１の状態となる。
ら説明する。まず、ビット線プリチャージ信号ＢＰによ
ってビット線ＢＬと／ＢＬは論理電圧“Ｌ”にプリチャ
ージされている。このとき、強誘電体キャパシタＣＳ１
およびＣＳ２の初期状態は図７の点Ｈ７１と点Ｌ７１で
ある。これは強誘電体キャパシタがリラクゼーション効
果により点Ｈ７１Ａと点Ｌ７１Ａからシフトしたもので
ある。時間ｔ２１でビット線ＢＬと／ＢＬをフローティ
ング状態とし、時間ｔ２２でワード線ＷＬを論理電圧
“Ｈ”、時間ｔ２３でセルプレート信号ＣＰを論理電圧
“Ｈ”とする。このとき、強誘電体キャパシタＣＳ１お
よびＣＳ２の両電極間に電界がかかり、強誘電体キャパ
シタとビット線容量の容量比で決まる電位がビット線Ｂ
Ｌと／ＢＬに読み出される。強誘電体キャパシタＣＳ１
およびＣＳ２の状態は図７の点Ｈ７３と点Ｌ７３であ
る。時間ｔ２４でセンスアンプ制御信号ＳＡＥを論理電
圧“Ｈ”としセンスアンプを作動させる。これによっ
て、ビット線に読み出された電位が電源電圧ＶＤＤと接
地電圧ＶＳＳまでに増幅される。強誘電体キャパシタＣ
Ｓ１およびＣＳ２の状態は図７の点Ｈ７４と点Ｌ７４で
ある。時間ｔ２５で再書き込み動作としてセルプレート
信号ＣＰを論理電圧“Ｌ”とする。強誘電体キャパシタ
ＣＳ１およびＣＳ２の状態は図７の点Ｈ７５と点Ｌ７５
である。この後センスアンプを停止し、ビット線プリチ
ャージ信号ＢＰによってビット線ＢＬと／ＢＬは論理電
圧“Ｌ”にプリチャージする。強誘電体キャパシタＣＳ
１およびＣＳ２の状態は図７の点Ｈ７１Ａと点Ｌ７１Ａ
である。また、この状態で時間が経過すると点Ｈ７１と
点Ｌ７１の状態となる。
【０００８】この従来例では、メモリセルに書き込まれ
るデータとメモリセルから読み出されるデータは同デー
タである。ここで、ビット線容量が非常に小さく強誘電
体キャパシタのリラクゼーションが大きい場合には、読
み出されたデータが反転するという課題がある。
るデータとメモリセルから読み出されるデータは同デー
タである。ここで、ビット線容量が非常に小さく強誘電
体キャパシタのリラクゼーションが大きい場合には、読
み出されたデータが反転するという課題がある。
【０００９】
【発明が解決しようとする課題】上記で示した従来例で
は、ビット線容量が非常に小さく、強誘電体キャパシタ
のリラクゼーションが大きい場合に、読み出されたデー
タが反転するという課題がある。
は、ビット線容量が非常に小さく、強誘電体キャパシタ
のリラクゼーションが大きい場合に、読み出されたデー
タが反転するという課題がある。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、ビット線容量を非常に小さくし、かつ、
強誘電体キャパシタのリラクゼーションを大きくするこ
とにより、メモリセルに書き込まれたデータの反転デー
タを読み出し、出力バッファでデータ反転する回路構成
とする。また、ビット線容量調整用容量の調整とで出力
バッファでデータ反転、非反転を選択することにより、
外部から書き込んだデータと同一のデータが出力される
回路構成とした。
に、本発明は、ビット線容量を非常に小さくし、かつ、
強誘電体キャパシタのリラクゼーションを大きくするこ
とにより、メモリセルに書き込まれたデータの反転デー
タを読み出し、出力バッファでデータ反転する回路構成
とする。また、ビット線容量調整用容量の調整とで出力
バッファでデータ反転、非反転を選択することにより、
外部から書き込んだデータと同一のデータが出力される
回路構成とした。
【００１１】
【発明の実施の形態】本発明の請求項１および２に記載
の発明は、ビット線容量が小さく、かつ、強誘電体キャ
パシタのリラクゼーションが大きい場合にも、外部には
正常なデータを読み出すことができるメモリを実現でき
るという効果がある。また、読み出し動作を行うと強誘
電体キャパシタには読み出し前と逆のデータが書き込ま
れるため電圧インプリントに強いという効果がある。
の発明は、ビット線容量が小さく、かつ、強誘電体キャ
パシタのリラクゼーションが大きい場合にも、外部には
正常なデータを読み出すことができるメモリを実現でき
るという効果がある。また、読み出し動作を行うと強誘
電体キャパシタには読み出し前と逆のデータが書き込ま
れるため電圧インプリントに強いという効果がある。
【００１２】本発明の請求項３に記載の発明は、ビット
線容量調整用容量の調整とで出力バッファでデータ反
転、非反転を選択することにより、メモリセルのデータ
を選択的に読み出し前と同一データあるいは反転データ
とすることができるという効果がある。
線容量調整用容量の調整とで出力バッファでデータ反
転、非反転を選択することにより、メモリセルのデータ
を選択的に読み出し前と同一データあるいは反転データ
とすることができるという効果がある。
【００１３】本発明の請求項４に記載の発明は、１Ｔ１
Ｃ型のメモリセル構成でビット線容量が小さく、かつ、
強誘電体キャパシタのリラクゼーションが大きい場合に
応用したもので請求項１〜３と同様の効果がある。
Ｃ型のメモリセル構成でビット線容量が小さく、かつ、
強誘電体キャパシタのリラクゼーションが大きい場合に
応用したもので請求項１〜３と同様の効果がある。
【００１４】以下、本発明の実施の形態について、図面
を参照しながら具体的に説明する。 （実施の形態１）図１は本発明の第１の実施の形態を説
明するための強誘電体メモリ装置のメモリセルおよびそ
の周辺回路構成図で、２Ｔ２Ｃ構成の強誘電体メモリ装
置である。
を参照しながら具体的に説明する。 （実施の形態１）図１は本発明の第１の実施の形態を説
明するための強誘電体メモリ装置のメモリセルおよびそ
の周辺回路構成図で、２Ｔ２Ｃ構成の強誘電体メモリ装
置である。
【００１５】その構成と動作について説明する。本実施
の形態では、書き込んだデータと逆のデータが読み出さ
れるものである。図２が強誘電体キャパシタの動作のヒ
ステリシス特性図である。動作タイミングについては、
従来例の図６と同様である。回路構成についても、出力
バッファでメモリセルから読み出されたデータを反転す
る以外はほぼ同様である。また、ビット線容量は小さ
く、強誘電体キャパシタのリラクゼーションは大きく設
定されている。
の形態では、書き込んだデータと逆のデータが読み出さ
れるものである。図２が強誘電体キャパシタの動作のヒ
ステリシス特性図である。動作タイミングについては、
従来例の図６と同様である。回路構成についても、出力
バッファでメモリセルから読み出されたデータを反転す
る以外はほぼ同様である。また、ビット線容量は小さ
く、強誘電体キャパシタのリラクゼーションは大きく設
定されている。
【００１６】動作について図６および図２を参照しなが
ら説明する。まず、ビット線プリチャージ信号ＢＰによ
ってビット線ＢＬと／ＢＬは論理電圧“Ｌ”にプリチャ
ージされている。このとき、強誘電体キャパシタＣＳ１
およびＣＳ２の初期状態は図２の点Ｈ２１と点Ｌ２１で
ある。これは強誘電体キャパシタがリラクゼーション効
果により点Ｈ２１Ａと点Ｌ２１Ａからシフトしたもので
ある。時間ｔ２１でビット線ＢＬと／ＢＬをフローティ
ング状態とし、時間ｔ２２でワード線ＷＬを論理電圧
“Ｈ”、時間ｔ２３でセルプレート信号ＣＰを論理電圧
“Ｈ”とする。このとき、強誘電体キャパシタＣＳ１お
よびＣＳ２の両電極間に電界がかかり、強誘電体キャパ
シタとビット線容量の容量比で決まる電位がビット線Ｂ
Ｌと／ＢＬに読み出される。強誘電体キャパシタＣＳ１
およびＣＳ２の状態は図２の点Ｈ２３と点Ｌ２３であ
る。ここで、メモリセルから読み出されたデータは、書
き込まれたデータの反転である。ここで時間ｔ２４でセ
ンスアンプ制御信号ＳＡＥを論理電圧“Ｈ”としセンス
アンプを作動させる。これによって、ビット線に読み出
された電位が電源電圧ＶＤＤと接地電圧ＶＳＳまでに増
幅される。強誘電体キャパシタＣＳ１およびＣＳ２の状
態は図２の点Ｈ２４と点Ｌ２４である。時間ｔ２５で再
書き込み動作としてセルプレート信号ＣＰを論理電圧
“Ｌ”とする。強誘電体キャパシタＣＳ１およびＣＳ２
の状態は図２の点Ｈ２５と点Ｌ２５である。この後セン
スアンプを停止し、ビット線プリチャージ信号ＢＰによ
ってビット線ＢＬと／ＢＬは論理電圧“Ｌ”にプリチャ
ージする。強誘電体キャパシタＣＳ１およびＣＳ２の状
態は図２の点Ｈ２１Ａと点Ｌ２１Ａである。また、この
状態で時間が経過すると点Ｈ２１と点Ｌ２１の状態とな
る。
ら説明する。まず、ビット線プリチャージ信号ＢＰによ
ってビット線ＢＬと／ＢＬは論理電圧“Ｌ”にプリチャ
ージされている。このとき、強誘電体キャパシタＣＳ１
およびＣＳ２の初期状態は図２の点Ｈ２１と点Ｌ２１で
ある。これは強誘電体キャパシタがリラクゼーション効
果により点Ｈ２１Ａと点Ｌ２１Ａからシフトしたもので
ある。時間ｔ２１でビット線ＢＬと／ＢＬをフローティ
ング状態とし、時間ｔ２２でワード線ＷＬを論理電圧
“Ｈ”、時間ｔ２３でセルプレート信号ＣＰを論理電圧
“Ｈ”とする。このとき、強誘電体キャパシタＣＳ１お
よびＣＳ２の両電極間に電界がかかり、強誘電体キャパ
シタとビット線容量の容量比で決まる電位がビット線Ｂ
Ｌと／ＢＬに読み出される。強誘電体キャパシタＣＳ１
およびＣＳ２の状態は図２の点Ｈ２３と点Ｌ２３であ
る。ここで、メモリセルから読み出されたデータは、書
き込まれたデータの反転である。ここで時間ｔ２４でセ
ンスアンプ制御信号ＳＡＥを論理電圧“Ｈ”としセンス
アンプを作動させる。これによって、ビット線に読み出
された電位が電源電圧ＶＤＤと接地電圧ＶＳＳまでに増
幅される。強誘電体キャパシタＣＳ１およびＣＳ２の状
態は図２の点Ｈ２４と点Ｌ２４である。時間ｔ２５で再
書き込み動作としてセルプレート信号ＣＰを論理電圧
“Ｌ”とする。強誘電体キャパシタＣＳ１およびＣＳ２
の状態は図２の点Ｈ２５と点Ｌ２５である。この後セン
スアンプを停止し、ビット線プリチャージ信号ＢＰによ
ってビット線ＢＬと／ＢＬは論理電圧“Ｌ”にプリチャ
ージする。強誘電体キャパシタＣＳ１およびＣＳ２の状
態は図２の点Ｈ２１Ａと点Ｌ２１Ａである。また、この
状態で時間が経過すると点Ｈ２１と点Ｌ２１の状態とな
る。
【００１７】（実施の形態２）図３は本発明の第２の実
施の形態を説明するためのビット線容量調整用容量の構
成図である。本実施の形態は、上述の第１の実施の形態
におけるビット線容量５Ａを、ビット線容量調整用容量
に置き換えたものである。
施の形態を説明するためのビット線容量調整用容量の構
成図である。本実施の形態は、上述の第１の実施の形態
におけるビット線容量５Ａを、ビット線容量調整用容量
に置き換えたものである。
【００１８】このビット線容量調整用容量を制御信号Ｓ
１、Ｓ２で選択することにより、メモリセルからの読み
出しデータを書き込みデータと同一データまたは逆デー
タを選択するものである。また、出力バッファもこのビ
ット線容量調整用容量の選択に応じて同一データまたは
逆データを選択することもできる。また、ビット線容量
調整用容量を選択的に小さくすることにより、外部から
データを書き込むことなしで、メモリセルのデータを反
転することができる。
１、Ｓ２で選択することにより、メモリセルからの読み
出しデータを書き込みデータと同一データまたは逆デー
タを選択するものである。また、出力バッファもこのビ
ット線容量調整用容量の選択に応じて同一データまたは
逆データを選択することもできる。また、ビット線容量
調整用容量を選択的に小さくすることにより、外部から
データを書き込むことなしで、メモリセルのデータを反
転することができる。
【００１９】（実施の形態３）図４は本発明の第３の実
施の形態を説明するためのメモリセルおよびその周辺回
路構成図で、１Ｔ１Ｃ構成の強誘電体メモリ装置であ
る。７がリファレンス電圧発生回路で、例えば、ワード
線ＷＬ０が選択されメモリセル１の強誘電体キャパシタ
ＣＳ１からビット線ＢＬにデータが読み出され、リファ
レンス電圧発生回路７からビット線／ＢＬにデータが読
み出され、これらビット線ＢＬおよび／ＢＬに読み出さ
れたデータがセンスアンプ３に増幅されるものである。
１Ｔ１Ｃ構成の強誘電体メモリ装置においても、第１の
実施の形態と同様、メモリセルに書き込まれたデータの
反転データを読み出す動作を行うことができる。また、
第１〜３の実施の形態と同様の効果を得ることができ
る。
施の形態を説明するためのメモリセルおよびその周辺回
路構成図で、１Ｔ１Ｃ構成の強誘電体メモリ装置であ
る。７がリファレンス電圧発生回路で、例えば、ワード
線ＷＬ０が選択されメモリセル１の強誘電体キャパシタ
ＣＳ１からビット線ＢＬにデータが読み出され、リファ
レンス電圧発生回路７からビット線／ＢＬにデータが読
み出され、これらビット線ＢＬおよび／ＢＬに読み出さ
れたデータがセンスアンプ３に増幅されるものである。
１Ｔ１Ｃ構成の強誘電体メモリ装置においても、第１の
実施の形態と同様、メモリセルに書き込まれたデータの
反転データを読み出す動作を行うことができる。また、
第１〜３の実施の形態と同様の効果を得ることができ
る。
【００２０】
【発明の効果】本発明によれば、ビット線容量が非常に
小さく強誘電体キャパシタのリラクゼーションが大きい
場合にも、外部から書き込んだデータと同一のデータが
出力され正常動作し、また、強誘電体キャパシタが電圧
インプリントに強いという効果がある。
小さく強誘電体キャパシタのリラクゼーションが大きい
場合にも、外部から書き込んだデータと同一のデータが
出力され正常動作し、また、強誘電体キャパシタが電圧
インプリントに強いという効果がある。
【図１】本発明の第１の実施の形態を説明するためのメ
モリセルおよびその周辺回路構成図
モリセルおよびその周辺回路構成図
【図２】図１に示した第１の実施の形態における強誘電
体キャパシタの動作のヒステリシス特性図
体キャパシタの動作のヒステリシス特性図
【図３】本発明の第２の実施の形態を説明するためのビ
ット線容量調整用容量の構成図
ット線容量調整用容量の構成図
【図４】本発明の第３の実施の形態を説明するためのメ
モリセルおよびその周辺回路構成図
モリセルおよびその周辺回路構成図
【図５】従来例のメモリセルおよびその周辺回路構成図
【図６】従来例の動作タイミング図
【図７】従来例の強誘電体キャパシタの動作のヒステリ
シス特性図
シス特性図
ＣＳ１、ＣＳ２ 強誘電体キャパシタ ＣＢ１〜ＣＢ４ ビット線容量 ＣＰ セルプレート信号 ＷＬ、ＷＬ０、ＷＬ１ ワード線 ＢＬ、／ＢＬ ビット線 ＤＬ、／ＤＬ データ線 ＢＰ ビット線プリチャージ信号 ＳＡＥ センスアンプ制御信号 Ｗ 書き込み制御信号 ＤＩＮ データ入力信号 ＤＯＵＴ データ出力信号 ＹＳＥＬ ビット線選択信号 ＶＳＳ 接地電圧 ＩＮＶ 否定回路 Ｑｎ１〜Ｑｎ９、Ｑｎ Ｎチャネル型ＭＯＳトランジス
タ Ｑｐ１〜Ｑｐ３、Ｑｐ Ｐチャネル型ＭＯＳトランジス
タ １ メモリセル ２ ビット線プリチャージ回路 ３ センスアンプ ４ コラム選択回路 ５Ａ、５Ｂ ビット線容量 ６Ａ、６Ｂ 入出力バッファ ７ リファレンス電圧発生回路 ｔ２１〜ｔ２８ 時間 Ｌ２Ｈ、Ｌ７Ｈ、Ｌ２Ｌ、Ｌ７Ｌ ビット線容量を示す
直線 Ｈ２１〜Ｈ７７、Ｈ７７Ａ、Ｌ２１〜Ｌ２７、Ｌ２７Ａ
各動作状態での強誘電体キャパシタの状態を示す点 ΔＶ２１、ΔＶ７１ 読み出し電位差
タ Ｑｐ１〜Ｑｐ３、Ｑｐ Ｐチャネル型ＭＯＳトランジス
タ １ メモリセル ２ ビット線プリチャージ回路 ３ センスアンプ ４ コラム選択回路 ５Ａ、５Ｂ ビット線容量 ６Ａ、６Ｂ 入出力バッファ ７ リファレンス電圧発生回路 ｔ２１〜ｔ２８ 時間 Ｌ２Ｈ、Ｌ７Ｈ、Ｌ２Ｌ、Ｌ７Ｌ ビット線容量を示す
直線 Ｈ２１〜Ｈ７７、Ｈ７７Ａ、Ｌ２１〜Ｌ２７、Ｌ２７Ａ
各動作状態での強誘電体キャパシタの状態を示す点 ΔＶ２１、ΔＶ７１ 読み出し電位差
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (4)
- 【請求項１】 ゲートがワード線に、ドレインがビット
線にそれぞれ接続されたメモリセルトランジスタと、第
１の電極がセルプレートに、第２の電極が前記メモリセ
ルトランジスタのソースにそれぞれ接続された強誘電体
キャパシタと、前記ビット線に接続されたセンスアンプ
とを備え、前記強誘電体キャパシタはリラクゼーション
特性を有し、前記強誘電体キャパシタから読み出される
データが、前記強誘電体キャパシタに書き込まれたデー
タの反転データであることを特徴とする強誘電体メモリ
装置。 - 【請求項２】 ゲートがワード線に、ドレインがビット
線にそれぞれ接続されたメモリセルトランジスタと、第
１の電極がセルプレートに、第２の電極が前記メモリセ
ルトランジスタのソースにそれぞれ接続された、リラク
ゼーション特性を有する強誘電体キャパシタと、前記ビ
ット線に接続されたセンスアンプと、入出力バッファと
を備え、前記強誘電体キャパシタから読み出されるデー
タを前記入出力バッファでデータ反転することを特徴と
する強誘電体メモリ装置。 - 【請求項３】 ゲートがワード線に、ドレインがビット
線にそれぞれ接続されたメモリセルトランジスタと、第
１の電極がセルプレートに、第２の電極が前記メモリセ
ルトランジスタのソースにそれぞれ接続された強誘電体
キャパシタと、前記ビット線に接続されたセンスアンプ
と、ビット線容量調整用容量とを備え、前記強誘電体キ
ャパシタはリラクゼーション特性を有し、前記ビット線
容量調整用容量を付加したときには前記強誘電体キャパ
シタから読み出されるデータが前記強誘電体キャパシタ
に書き込まれたデータと同データで、前記ビット線容量
調整用容量を付加しないときには前記強誘電体キャパシ
タから読み出されるデータが前記強誘電体キャパシタに
書き込まれたデータの反転データであることを特徴とす
る強誘電体メモリ装置。 - 【請求項４】 ゲートがワード線に、ドレインが第１の
ビット線にそれぞれ接続されたメモリセルトランジスタ
と、第１の電極がセルプレートに、第２の電極が前記メ
モリセルトランジスタのソースにそれぞれ接続された強
誘電体キャパシタと、第２のビット線に接続されたリフ
ァレンス電圧発生回路と、前記第１のビット線と前記第
２のビット線とに接続されたセンスアンプとを備え、前
記強誘電体キャパシタはリラクゼーション特性を有し、
前記強誘電体キャパシタから読み出されるデータが、前
記強誘電体キャパシタに書き込まれたデータの反転デー
タであることを特徴とする強誘電体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8183017A JPH1027479A (ja) | 1996-07-12 | 1996-07-12 | 強誘電体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8183017A JPH1027479A (ja) | 1996-07-12 | 1996-07-12 | 強誘電体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1027479A true JPH1027479A (ja) | 1998-01-27 |
Family
ID=16128287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8183017A Pending JPH1027479A (ja) | 1996-07-12 | 1996-07-12 | 強誘電体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1027479A (ja) |
-
1996
- 1996-07-12 JP JP8183017A patent/JPH1027479A/ja active Pending
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