JPH1027484A - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
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- JPH1027484A JPH1027484A JP18245396A JP18245396A JPH1027484A JP H1027484 A JPH1027484 A JP H1027484A JP 18245396 A JP18245396 A JP 18245396A JP 18245396 A JP18245396 A JP 18245396A JP H1027484 A JPH1027484 A JP H1027484A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 ＮＯＲ型メモリセルアレイとＮＡＮＤ型メモ
リセルアレイとを別チップに搭載しており、実装効率が
低かった。 【解決手段】 カラムアドレス信号を外部から入力され
てＮ本のビット線ＢＬのいずれかを選択するカラムデコ
ーダ１１、カラムデコーダ１１により選択されたビット
線ＢＬから読み出されたデータを増幅して読み出し、又
は外部から与えられたデータをカラムデコーダ１１によ
り選択されたビット線ＢＬに転送するセンスアンプ及び
書き込み回路１２、ビット線ＢＬ方向に、それぞれ少な
くとも一つ配置されたＮＯＲ型メモリセルブロック１３
及びＮＡＮＤ型メモリセルブロック１４を備え、ＮＯＲ
型メモリセルブロック１３はランダムにアクセスされて
センスアンプ及び書き込み回路１２によってデータの読
み出し又は書き込みが行われ、ＮＡＮＤ型メモリセルブ
ロック１４はビット線ＢＬよりシリアルにアクセスされ
てセンスアンプ及び書き込み回路１２によってデータの
読み出し又は書き込みが行われる。
リセルアレイとを別チップに搭載しており、実装効率が
低かった。 【解決手段】 カラムアドレス信号を外部から入力され
てＮ本のビット線ＢＬのいずれかを選択するカラムデコ
ーダ１１、カラムデコーダ１１により選択されたビット
線ＢＬから読み出されたデータを増幅して読み出し、又
は外部から与えられたデータをカラムデコーダ１１によ
り選択されたビット線ＢＬに転送するセンスアンプ及び
書き込み回路１２、ビット線ＢＬ方向に、それぞれ少な
くとも一つ配置されたＮＯＲ型メモリセルブロック１３
及びＮＡＮＤ型メモリセルブロック１４を備え、ＮＯＲ
型メモリセルブロック１３はランダムにアクセスされて
センスアンプ及び書き込み回路１２によってデータの読
み出し又は書き込みが行われ、ＮＡＮＤ型メモリセルブ
ロック１４はビット線ＢＬよりシリアルにアクセスされ
てセンスアンプ及び書き込み回路１２によってデータの
読み出し又は書き込みが行われる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体不揮発性記憶
装置に係わり、特に電気的にブロック消去が可能なフラ
ッシュ型Ｅ2 ＰＲＯＭ（Electrically Erasable & Prog
rammable Read Only Memory ）に関する。
装置に係わり、特に電気的にブロック消去が可能なフラ
ッシュ型Ｅ2 ＰＲＯＭ（Electrically Erasable & Prog
rammable Read Only Memory ）に関する。
【０００２】
【従来の技術】従来の半導体不揮発性記憶装置におい
て、特に携帯用コンピュータ等で広く用いられているカ
ード型メモリは図３に示されるような構成を備えてい
た。
て、特に携帯用コンピュータ等で広く用いられているカ
ード型メモリは図３に示されるような構成を備えてい
た。
【０００３】カード型メモリ１００に、ＮＯＲ型Ｅ2 Ｐ
ＲＯＭ１０１とＮＡＮＤ型Ｅ2 ＰＲＯＭ１０２と、さら
に図示されていない周辺回路とが搭載されている。ＮＯ
Ｒ型Ｅ2 ＰＲＯＭ１０１は、各セル毎にビット線コンタ
クトが設けられ、１本のビット線にメモリセルが並列に
接続されており、ランダムアクセスにより読み出し又は
書き込みを行うＮＯＲ型メモリセルアレイを有してい
る。
ＲＯＭ１０１とＮＡＮＤ型Ｅ2 ＰＲＯＭ１０２と、さら
に図示されていない周辺回路とが搭載されている。ＮＯ
Ｒ型Ｅ2 ＰＲＯＭ１０１は、各セル毎にビット線コンタ
クトが設けられ、１本のビット線にメモリセルが並列に
接続されており、ランダムアクセスにより読み出し又は
書き込みを行うＮＯＲ型メモリセルアレイを有してい
る。
【０００４】一方のＮＡＮＤ型Ｅ2 ＰＲＯＭ１０２は、
複数のメモリセルが直列に接続されており、ビット線と
のコンタクトを複数のメモリセルで共用するＮＡＮＤ型
のメモリセルアレイを有している。そして、ＮＡＮＤ型
Ｅ2 ＰＲＯＭ１０２はランダムにアクセスしたときのデ
ータ読み出し速度はＮＯＲ型セルアレイ１０１よりも遅
いが高集積化が可能であり、またビット線方向にシリア
ルに読みだし又は書き込みを行うのに適している。
複数のメモリセルが直列に接続されており、ビット線と
のコンタクトを複数のメモリセルで共用するＮＡＮＤ型
のメモリセルアレイを有している。そして、ＮＡＮＤ型
Ｅ2 ＰＲＯＭ１０２はランダムにアクセスしたときのデ
ータ読み出し速度はＮＯＲ型セルアレイ１０１よりも遅
いが高集積化が可能であり、またビット線方向にシリア
ルに読みだし又は書き込みを行うのに適している。
【０００５】また、カード型メモリ１００に格納すべき
データには、データの本体と、このデータの名称や容量
等の属性を示した属性データとがある。データ１０４は
容量が大きいので、高集積化が可能なＮＡＮＤ型Ｅ2 Ｐ
ＲＯＭ１０２に格納させてシリアルアクセスを行い、属
性データ１０３は容量が小さく高速なランダムアクセス
が可能なＮＯＲ型Ｅ2 ＰＲＯＭ１０１に格納させる。
データには、データの本体と、このデータの名称や容量
等の属性を示した属性データとがある。データ１０４は
容量が大きいので、高集積化が可能なＮＡＮＤ型Ｅ2 Ｐ
ＲＯＭ１０２に格納させてシリアルアクセスを行い、属
性データ１０３は容量が小さく高速なランダムアクセス
が可能なＮＯＲ型Ｅ2 ＰＲＯＭ１０１に格納させる。
【０００６】
【発明が解決しようとする課題】しかし、従来はＮＯＲ
型Ｅ2 ＰＲＯＭ１０１とＮＡＮＤ型Ｅ2 ＰＲＯＭ１０２
とは、異なるチップ上に独立した回路として形成されて
いた。このため、カード型メモリ１００には二つのチッ
プから成るＥ2 ＰＲＯＭ１０１及び１０２を搭載する必
要があり、面積効率の低下を招いていた。
型Ｅ2 ＰＲＯＭ１０１とＮＡＮＤ型Ｅ2 ＰＲＯＭ１０２
とは、異なるチップ上に独立した回路として形成されて
いた。このため、カード型メモリ１００には二つのチッ
プから成るＥ2 ＰＲＯＭ１０１及び１０２を搭載する必
要があり、面積効率の低下を招いていた。
【０００７】本発明は上記事情に鑑みてなされたもの
で、ランダムアクセスを行うＮＯＲ型ＥＰＲＯＭとシリ
アルアクセスを行うＮＡＮＤ型ＥＰＲＯＭとを同一チッ
プ上に配置してワンチップ化を実現し、実装面積の向上
を達成することができる半導体不揮発性記憶装置を提供
することを目的とする。
で、ランダムアクセスを行うＮＯＲ型ＥＰＲＯＭとシリ
アルアクセスを行うＮＡＮＤ型ＥＰＲＯＭとを同一チッ
プ上に配置してワンチップ化を実現し、実装面積の向上
を達成することができる半導体不揮発性記憶装置を提供
することを目的とする。
【０００８】
【課題を解決するための手段】本発明の半導体不揮発性
記憶装置は、カラムアドレス信号を外部から入力され
て、Ｎ本のビット線のいずれかを選択するカラムデコー
ダと、前記カラムデコーダにより選択されたビット線か
ら転送されてきたデータを増幅して読み出し、又は外部
から与えられたデータを前記カラムデコーダにより選択
されたビット線に転送するセンスアンプ及び書き込み回
路と、前記ビット線方向に、それぞれ少なくとも一つ配
置されたＮＯＲ型メモリセルブロック及びＮＡＮＤ型メ
モリセルブロックとを備え、前記ＮＯＲ型メモリセルブ
ロックはランダムにアクセスされて前記センスアンプ及
び書き込み回路によってデータの読み出し又は書き込み
が行われ、前記ＮＡＮＤ型メモリセルブロックはＮ本の
前記ビット線よりシリアルにアクセスされて前記センス
アンプ及び書き込み回路によってデータの読み出し又は
書き込みが行われることを特徴とする。
記憶装置は、カラムアドレス信号を外部から入力され
て、Ｎ本のビット線のいずれかを選択するカラムデコー
ダと、前記カラムデコーダにより選択されたビット線か
ら転送されてきたデータを増幅して読み出し、又は外部
から与えられたデータを前記カラムデコーダにより選択
されたビット線に転送するセンスアンプ及び書き込み回
路と、前記ビット線方向に、それぞれ少なくとも一つ配
置されたＮＯＲ型メモリセルブロック及びＮＡＮＤ型メ
モリセルブロックとを備え、前記ＮＯＲ型メモリセルブ
ロックはランダムにアクセスされて前記センスアンプ及
び書き込み回路によってデータの読み出し又は書き込み
が行われ、前記ＮＡＮＤ型メモリセルブロックはＮ本の
前記ビット線よりシリアルにアクセスされて前記センス
アンプ及び書き込み回路によってデータの読み出し又は
書き込みが行われることを特徴とする。
【０００９】ここで、前記ＮＯＲ型メモリセルブロック
は、前記ビット線とそれぞれ直交するように配線された
ＮＯＲ型メモリセルブロック選択線及びＮＯＲ型メモリ
セルブロックワード線と、Ｎ本の前記ビット線にそれぞ
れ対応して配置されたＮ個のＮＯＲ型メモリセルブロッ
ク選択トランジスタ及びＮＯＲ型メモリセルトランジス
タとを有し、前記ＮＯＲ型メモリセルブロック選択トラ
ンジスタは前記ＮＯＲ型メモリセルブロック選択線によ
り開閉を制御され、前記ＮＯＲ型メモリセルトランジス
タは、それぞれ対応するＮＯＲ型メモリセルブロック選
択トランジスタを介して対応する前記ビット線に接続さ
れ、かつ、前記ＮＯＲ型メモリセルトランジスタは、前
記ＮＯＲ型メモリセルブロックワード線によって開閉を
制御され、前記ＮＡＮＤ型セルブロックは、前記ビット
線とそれぞれ直交するように配線されたＮＡＮＤ型メモ
リセルブロック選択線及びＭ本のＮＡＮＤ型メモリセル
ブロックワード線と、Ｎ本の前記ビット線にそれぞれ対
応して配置されたＮ個のＮＡＮＤ型メモリセルブロック
選択トランジスタと、前記ビット線方向に沿ってそれぞ
れＭ個ずつ直列に接続されたＭ×Ｎ個のＮＡＮＤ型メモ
リセルトランジスタとを有し、前記ＮＡＮＤ型メモリセ
ルブロック選択トランジスタは前記ＮＡＮＤ型メモリセ
ルブロック選択線により開閉を制御され、前記ビット線
方向に沿うＭ個ずつの前記ＮＡＮＤ型メモリセルトラン
ジスタは、対応する前記ＮＡＮＤ型メモリセルブロック
トランジスタを介して対応する前記ビット線に接続さ
れ、かつ、前記ビット線と直交するＮ個ずつの前記ＮＡ
ＮＤ型メモリセルトランジスタは、対応する前記ＮＡＮ
Ｄ型メモリセルブロックワード線によって開閉を制御さ
れるものであってもよい。
は、前記ビット線とそれぞれ直交するように配線された
ＮＯＲ型メモリセルブロック選択線及びＮＯＲ型メモリ
セルブロックワード線と、Ｎ本の前記ビット線にそれぞ
れ対応して配置されたＮ個のＮＯＲ型メモリセルブロッ
ク選択トランジスタ及びＮＯＲ型メモリセルトランジス
タとを有し、前記ＮＯＲ型メモリセルブロック選択トラ
ンジスタは前記ＮＯＲ型メモリセルブロック選択線によ
り開閉を制御され、前記ＮＯＲ型メモリセルトランジス
タは、それぞれ対応するＮＯＲ型メモリセルブロック選
択トランジスタを介して対応する前記ビット線に接続さ
れ、かつ、前記ＮＯＲ型メモリセルトランジスタは、前
記ＮＯＲ型メモリセルブロックワード線によって開閉を
制御され、前記ＮＡＮＤ型セルブロックは、前記ビット
線とそれぞれ直交するように配線されたＮＡＮＤ型メモ
リセルブロック選択線及びＭ本のＮＡＮＤ型メモリセル
ブロックワード線と、Ｎ本の前記ビット線にそれぞれ対
応して配置されたＮ個のＮＡＮＤ型メモリセルブロック
選択トランジスタと、前記ビット線方向に沿ってそれぞ
れＭ個ずつ直列に接続されたＭ×Ｎ個のＮＡＮＤ型メモ
リセルトランジスタとを有し、前記ＮＡＮＤ型メモリセ
ルブロック選択トランジスタは前記ＮＡＮＤ型メモリセ
ルブロック選択線により開閉を制御され、前記ビット線
方向に沿うＭ個ずつの前記ＮＡＮＤ型メモリセルトラン
ジスタは、対応する前記ＮＡＮＤ型メモリセルブロック
トランジスタを介して対応する前記ビット線に接続さ
れ、かつ、前記ビット線と直交するＮ個ずつの前記ＮＡ
ＮＤ型メモリセルトランジスタは、対応する前記ＮＡＮ
Ｄ型メモリセルブロックワード線によって開閉を制御さ
れるものであってもよい。
【００１０】あるいは、前記ＮＯＲ型メモリセルブロッ
クは、前記ビット線と直交する方向にそれぞれ配線され
た第１のブロック選択線とＮＯＲ型メモリセルブロック
ワード線と第２のブロック選択線と、各々の前記ビット
線毎に、ゲートが前記第１のブロック選択線に接続さ
れ、一端が前記ビット線に接続された第１のブロック選
択トランジスタと、前記第１のブロック選択トランジス
タの他端に一端が接続され、ゲートが前記ＮＯＲ型メモ
リセルブロックワード線に接続されたＮＯＲ型メモリセ
ルトランジスタと、前記ＮＯＲ型メモリセルトランジス
タの他端に一端が接続され、他端が接地され、ゲートが
前記第２のブロック選択線に接続された第２のブロック
選択トランジスタとを有し、前記ＮＡＮＤ型メモリセル
ブロックは、前記ビット線と直交する方向にそれぞれ配
線された第３のブロック選択線とＭ本のＮＡＮＤ型メモ
リセルブロックワード線と第４のブロック選択線と、各
々の前記ビット線毎に、ゲートが前記第３のブロック選
択線に接続され、一端が前記ビット線に接続された第３
のブロック選択トランジスタと、前記第３のブロック選
択トランジスタの他端と、第４のブロック選択トランジ
スタの一端との間に、両端が直列に接続されゲートがそ
れぞれ前記ＮＡＮＤ型メモリセルブロックワード線に接
続されたＭ個のＮＡＮＤ型メモリセルトランジスタと、
前記ＮＡＮＤ型メモリセルトランジスタのうち最終行の
ものの一端に前記一端が接続され、他端が接地され、ゲ
ートが前記第４のブロック選択線に接続された前記第４
のブロックトランジスタとを有するものであってもよ
い。このような構成を有する場合、前記ＮＯＲ型メモリ
セルブロックは、書き込み時には、前記第１のブロック
選択線をハイレベルに前記第２のブロック選択線をロウ
レベルに設定し、前記ＮＯＲ型メモリセルブロックワー
ド線を立ち上げ、前記カラムデコーダにより選択された
前記ビット線を介して前記ＮＯＲ型メモリセルトランジ
スタに前記センスアンプ及び書き込み回路によってデー
タを書き込み、読み出し時には、前記第１及び第２のブ
ロック選択線をハイレベルに設定し、前記ＮＯＲ型メモ
リセルブロックワード線を立ち上げ、前記カラムデコー
ダにより選択された前記ビット線を介し前記ＮＯＲ型メ
モリセルトランジスタから前記センスアンプ及び書き込
み回路によってデータを読み出し、前記ＮＡＮＤ型セル
ブロックは、書き込み時には、前記第１のブロック選択
線をハイレベルに前記第２のブロック選択線をロウレベ
ルに設定し、前記ＮＡＮＤ型メモリセルブロックワード
線のうち選択されたものをロウレベルより高い第１の電
位に他のものは第２の電位に設定し、前記カラムデコー
ダにより順に選択された前記ビット線を介して前記ＮＡ
ＮＤ型メモリセルトランジスタに前記センスアンプ及び
書き込み回路によってデータをシリアルに書き込み、読
み出し時には、前記第１及び第２のブロック選択線をハ
イレベルに設定し、前記ＮＡＮＤ型メモリセルブロック
ワード線のうち選択されたものをロウレベルに他のもの
はハイレベルに設定し、前記カラムデコーダにより順に
選択された前記ビット線を介し前記ＮＡＮＤ型メモリセ
ルトランジスタから前記センスアンプ及び書き込み回路
によってデータをシリアルに読み出してもよい。
クは、前記ビット線と直交する方向にそれぞれ配線され
た第１のブロック選択線とＮＯＲ型メモリセルブロック
ワード線と第２のブロック選択線と、各々の前記ビット
線毎に、ゲートが前記第１のブロック選択線に接続さ
れ、一端が前記ビット線に接続された第１のブロック選
択トランジスタと、前記第１のブロック選択トランジス
タの他端に一端が接続され、ゲートが前記ＮＯＲ型メモ
リセルブロックワード線に接続されたＮＯＲ型メモリセ
ルトランジスタと、前記ＮＯＲ型メモリセルトランジス
タの他端に一端が接続され、他端が接地され、ゲートが
前記第２のブロック選択線に接続された第２のブロック
選択トランジスタとを有し、前記ＮＡＮＤ型メモリセル
ブロックは、前記ビット線と直交する方向にそれぞれ配
線された第３のブロック選択線とＭ本のＮＡＮＤ型メモ
リセルブロックワード線と第４のブロック選択線と、各
々の前記ビット線毎に、ゲートが前記第３のブロック選
択線に接続され、一端が前記ビット線に接続された第３
のブロック選択トランジスタと、前記第３のブロック選
択トランジスタの他端と、第４のブロック選択トランジ
スタの一端との間に、両端が直列に接続されゲートがそ
れぞれ前記ＮＡＮＤ型メモリセルブロックワード線に接
続されたＭ個のＮＡＮＤ型メモリセルトランジスタと、
前記ＮＡＮＤ型メモリセルトランジスタのうち最終行の
ものの一端に前記一端が接続され、他端が接地され、ゲ
ートが前記第４のブロック選択線に接続された前記第４
のブロックトランジスタとを有するものであってもよ
い。このような構成を有する場合、前記ＮＯＲ型メモリ
セルブロックは、書き込み時には、前記第１のブロック
選択線をハイレベルに前記第２のブロック選択線をロウ
レベルに設定し、前記ＮＯＲ型メモリセルブロックワー
ド線を立ち上げ、前記カラムデコーダにより選択された
前記ビット線を介して前記ＮＯＲ型メモリセルトランジ
スタに前記センスアンプ及び書き込み回路によってデー
タを書き込み、読み出し時には、前記第１及び第２のブ
ロック選択線をハイレベルに設定し、前記ＮＯＲ型メモ
リセルブロックワード線を立ち上げ、前記カラムデコー
ダにより選択された前記ビット線を介し前記ＮＯＲ型メ
モリセルトランジスタから前記センスアンプ及び書き込
み回路によってデータを読み出し、前記ＮＡＮＤ型セル
ブロックは、書き込み時には、前記第１のブロック選択
線をハイレベルに前記第２のブロック選択線をロウレベ
ルに設定し、前記ＮＡＮＤ型メモリセルブロックワード
線のうち選択されたものをロウレベルより高い第１の電
位に他のものは第２の電位に設定し、前記カラムデコー
ダにより順に選択された前記ビット線を介して前記ＮＡ
ＮＤ型メモリセルトランジスタに前記センスアンプ及び
書き込み回路によってデータをシリアルに書き込み、読
み出し時には、前記第１及び第２のブロック選択線をハ
イレベルに設定し、前記ＮＡＮＤ型メモリセルブロック
ワード線のうち選択されたものをロウレベルに他のもの
はハイレベルに設定し、前記カラムデコーダにより順に
選択された前記ビット線を介し前記ＮＡＮＤ型メモリセ
ルトランジスタから前記センスアンプ及び書き込み回路
によってデータをシリアルに読み出してもよい。
【００１１】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照して説明する。本装置は、ＮＯＲ型メモ
リセルアレイとＮＡＮＤ型メモリセルアレイとをビット
線方向に配置し、センスアンプ等の入出力部を共用して
アクセスを行うときはいずれか一方のメモリセルアレイ
を選択することで、配線効率を向上させた状態で１チッ
プ化している点に特徴がある。
いて図面を参照して説明する。本装置は、ＮＯＲ型メモ
リセルアレイとＮＡＮＤ型メモリセルアレイとをビット
線方向に配置し、センスアンプ等の入出力部を共用して
アクセスを行うときはいずれか一方のメモリセルアレイ
を選択することで、配線効率を向上させた状態で１チッ
プ化している点に特徴がある。
【００１２】先ず、本実施の形態による半導体不揮発性
記憶装置の概略構成を図２に示す。ＮＯＲ型メモリセル
アレイを有するＮＯＲ型メモリセルブロック１と、ＮＡ
ＮＤ型メモリセルアレイを有するＭ（Ｍは２以上の整
数）個のＮＡＮＤ型メモリセルブロック２〜Ｍ＋１とが
ビット線方向に配置されている。このように、小容量で
あるが高速ランダムアクセスが可能なＮＯＲ型メモリセ
ルブロック１と、高集積化が可能でシリアルアクセスを
行うＮＡＮＤ型メモリセルブロック２〜Ｍ＋１とがビッ
ト線方向に沿って配置されている。
記憶装置の概略構成を図２に示す。ＮＯＲ型メモリセル
アレイを有するＮＯＲ型メモリセルブロック１と、ＮＡ
ＮＤ型メモリセルアレイを有するＭ（Ｍは２以上の整
数）個のＮＡＮＤ型メモリセルブロック２〜Ｍ＋１とが
ビット線方向に配置されている。このように、小容量で
あるが高速ランダムアクセスが可能なＮＯＲ型メモリセ
ルブロック１と、高集積化が可能でシリアルアクセスを
行うＮＡＮＤ型メモリセルブロック２〜Ｍ＋１とがビッ
ト線方向に沿って配置されている。
【００１３】ＮＯＲ型メモリセルブロック１とＮＡＮＤ
型メモリセルブロック２〜Ｍ＋１とは図示されていない
ビット線を共用しており、ビット線はセンスアンプ及び
書き込み回路１２とカラムデコーダ１１とに接続されて
いる。
型メモリセルブロック２〜Ｍ＋１とは図示されていない
ビット線を共用しており、ビット線はセンスアンプ及び
書き込み回路１２とカラムデコーダ１１とに接続されて
いる。
【００１４】即ち、ＮＯＲ型メモリセルブロック１とＮ
ＡＮＤ型メモリセルブロック２〜Ｍ＋１とは共通のビッ
ト線に接続されており、いずれか一方が選択されて、セ
ンスアンプ及び書き込み回路１２によって書き込むべき
データを与えられてデータを書き込み、あるいはデータ
の読み出しを行う。ＮＯＲ型メモリセルブロック１には
小容量の属性データの書き込み又は読み出しがランダム
アクセスによって行われ、ＮＡＮＤ型メモリセルブロッ
ク２〜Ｍ＋１には大容量のデータ本体の書き込み又は読
み出しがシリアルアクセスによって行われる。
ＡＮＤ型メモリセルブロック２〜Ｍ＋１とは共通のビッ
ト線に接続されており、いずれか一方が選択されて、セ
ンスアンプ及び書き込み回路１２によって書き込むべき
データを与えられてデータを書き込み、あるいはデータ
の読み出しを行う。ＮＯＲ型メモリセルブロック１には
小容量の属性データの書き込み又は読み出しがランダム
アクセスによって行われ、ＮＡＮＤ型メモリセルブロッ
ク２〜Ｍ＋１には大容量のデータ本体の書き込み又は読
み出しがシリアルアクセスによって行われる。
【００１５】図２におけるＮＯＲ型メモリセルブロック
１ １３とＮＡＮＤ型メモリセルブロック２ １４のよ
り具体的な回路構成を、図１に示す。カラムデコーダ１
１、センスアンプ及び書き込み回路１２には、Ｎ本のビ
ット線ＢＬ１〜ＢＬＮが接続されており、このビット線
ＢＬ１〜ＢＬＮに沿ってＮＯＲ型メモリセルブロック１
３と、ＮＡＮＤ型メモリセルブロック１４が配置されて
いる。
１ １３とＮＡＮＤ型メモリセルブロック２ １４のよ
り具体的な回路構成を、図１に示す。カラムデコーダ１
１、センスアンプ及び書き込み回路１２には、Ｎ本のビ
ット線ＢＬ１〜ＢＬＮが接続されており、このビット線
ＢＬ１〜ＢＬＮに沿ってＮＯＲ型メモリセルブロック１
３と、ＮＡＮＤ型メモリセルブロック１４が配置されて
いる。
【００１６】ＮＯＲ型メモリセルブロック１３には、ビ
ット線ＢＬ１〜ＢＬＮに直交するようにブロック選択線
ＢＳＬ１１、ワード線ＷＬ１、ブロック選択線ＢＳＬ１
２が配線されている。ビット線ＢＬ１を例にとると、Ｎ
チャネル形ＭＯＳトランジスタから成るスイッチング用
のブロック選択トランジスタＢＴ１１のドレインがビッ
ト線ＢＬ１に接続され、トランジスタＢＴ１のソースに
フローティングゲートを有するメモリセルトランジスタ
Ｍ１１のドレインが接続され、トランジスタＭ１１のソ
ースにブロック選択トランジスタＢＴ１２のドレインが
接続され、そのソースは接地されている。トランジスタ
ＢＴ１１のゲートはブロック選択線ＢＳＬ１１に接続さ
れ、トランジスタＭ１１のゲートはワード線ＷＬ１に接
続され、トランジスタＢＴ１２のゲートはブロック選択
線ＢＳＬ１２に接続されている。
ット線ＢＬ１〜ＢＬＮに直交するようにブロック選択線
ＢＳＬ１１、ワード線ＷＬ１、ブロック選択線ＢＳＬ１
２が配線されている。ビット線ＢＬ１を例にとると、Ｎ
チャネル形ＭＯＳトランジスタから成るスイッチング用
のブロック選択トランジスタＢＴ１１のドレインがビッ
ト線ＢＬ１に接続され、トランジスタＢＴ１のソースに
フローティングゲートを有するメモリセルトランジスタ
Ｍ１１のドレインが接続され、トランジスタＭ１１のソ
ースにブロック選択トランジスタＢＴ１２のドレインが
接続され、そのソースは接地されている。トランジスタ
ＢＴ１１のゲートはブロック選択線ＢＳＬ１１に接続さ
れ、トランジスタＭ１１のゲートはワード線ＷＬ１に接
続され、トランジスタＢＴ１２のゲートはブロック選択
線ＢＳＬ１２に接続されている。
【００１７】このようなブロック選択トランジスタＢＴ
Ｊ１（Ｊは１以上でＮ以下の整数）、メモリセルトラン
ジスタＭＪ１、ブロック選択トランジスタＢＴＪ２によ
る構成が他のビット線ＢＬ２〜ＢＬＮにおいても同様に
配列されている。
Ｊ１（Ｊは１以上でＮ以下の整数）、メモリセルトラン
ジスタＭＪ１、ブロック選択トランジスタＢＴＪ２によ
る構成が他のビット線ＢＬ２〜ＢＬＮにおいても同様に
配列されている。
【００１８】一方、ＮＡＮＤ型メモリセルブロック１４
には、ビット線ＢＬ１〜ＢＬＮに直交するようにブロッ
ク選択線ＢＳＬ２１、Ｍ本のワード線ＷＬ１〜ＷＬＭ、
ブロック選択線ＢＳＬ２２が配線されている。ビット線
ＢＬ１に関し、ブロック選択トランジスタＢＴ１３のド
レインがビット線ＢＬ１に接続され、トランジスタＢＴ
１３のソースと接地端子との間に、Ｍ個のメモリセルト
ランジスタＭ１２〜Ｍ１，Ｍ＋２のドレインが直列に接
続されている。
には、ビット線ＢＬ１〜ＢＬＮに直交するようにブロッ
ク選択線ＢＳＬ２１、Ｍ本のワード線ＷＬ１〜ＷＬＭ、
ブロック選択線ＢＳＬ２２が配線されている。ビット線
ＢＬ１に関し、ブロック選択トランジスタＢＴ１３のド
レインがビット線ＢＬ１に接続され、トランジスタＢＴ
１３のソースと接地端子との間に、Ｍ個のメモリセルト
ランジスタＭ１２〜Ｍ１，Ｍ＋２のドレインが直列に接
続されている。
【００１９】トランジスタＢＴ１３のゲートはブロック
選択線ＢＳＬ２１に接続され、トランジスタＭ１２〜Ｍ
１，Ｍ＋２のゲートはそれぞれワード線ＷＬ１〜ＷＬＭ
に接続され、トランジスタＢＴ１４のゲートはブロック
選択線ＢＳＬ２２に接続されている。
選択線ＢＳＬ２１に接続され、トランジスタＭ１２〜Ｍ
１，Ｍ＋２のゲートはそれぞれワード線ＷＬ１〜ＷＬＭ
に接続され、トランジスタＢＴ１４のゲートはブロック
選択線ＢＳＬ２２に接続されている。
【００２０】同様に、他のビット線ＢＬ２〜ＢＬＮにお
いても、ブロック選択トランジスタＢＴＪ３、メモリセ
ルトランジスタＭＪ２〜ＭＮ，Ｍ＋２、ブロック選択ト
ランジスタＢＴＪ１による構成が、同様に実現されてい
る。
いても、ブロック選択トランジスタＢＴＪ３、メモリセ
ルトランジスタＭＪ２〜ＭＮ，Ｍ＋２、ブロック選択ト
ランジスタＢＴＪ１による構成が、同様に実現されてい
る。
【００２１】このような構成を備えた本装置において、
書き込み又は読み出し動作は次のようにして行われる。
先ず、属性データをＮＯＲ型メモリセルアレイに書き込
むときは、ＮＯＲ型メモリセルブロック１３を選択す
る。ブロック選択線ＢＳＬ１１をハイレベルにし、ブロ
ック選択線ＢＳＬ１２はロウレベルにして、ワード線Ｗ
Ｌ１を立ち上げる。カラムデコーダ１１に外部からカラ
ムアドレス信号が入力されていずれかのカラムが選択さ
れる。センスアンプ及び書き込み回路１２によって、選
択されたカラムＪのビット線ＢＬＪに書き込むべきデー
タが転送され、ビット線ＢＬＪに接続されたメモリトラ
ンジスタＭＪ１にデータが書き込まれる。
書き込み又は読み出し動作は次のようにして行われる。
先ず、属性データをＮＯＲ型メモリセルアレイに書き込
むときは、ＮＯＲ型メモリセルブロック１３を選択す
る。ブロック選択線ＢＳＬ１１をハイレベルにし、ブロ
ック選択線ＢＳＬ１２はロウレベルにして、ワード線Ｗ
Ｌ１を立ち上げる。カラムデコーダ１１に外部からカラ
ムアドレス信号が入力されていずれかのカラムが選択さ
れる。センスアンプ及び書き込み回路１２によって、選
択されたカラムＪのビット線ＢＬＪに書き込むべきデー
タが転送され、ビット線ＢＬＪに接続されたメモリトラ
ンジスタＭＪ１にデータが書き込まれる。
【００２２】読み出すときは、ブロック選択線ＢＳＬ１
１及びＢＳＬ１２を共にハイレベルにして、スイッチン
グ用のブロックトランジスタＢＴ１１を介してビット線
ＢＬＪにメモリセルトランジスタＭＪ１が接続された状
態にする。カラムデコーダ１１により選択されたビット
線ＢＬＪを通じて、このビット線ＢＬＪに接続されたメ
モリセルＭＪ１に書き込まれたデータが読み出されてセ
ンスアンプ及び書き込み回路１２により増幅され、外部
へ出力される。
１及びＢＳＬ１２を共にハイレベルにして、スイッチン
グ用のブロックトランジスタＢＴ１１を介してビット線
ＢＬＪにメモリセルトランジスタＭＪ１が接続された状
態にする。カラムデコーダ１１により選択されたビット
線ＢＬＪを通じて、このビット線ＢＬＪに接続されたメ
モリセルＭＪ１に書き込まれたデータが読み出されてセ
ンスアンプ及び書き込み回路１２により増幅され、外部
へ出力される。
【００２３】データ本体をＮＡＮＤ型メモリセルブロッ
クに書き込むときは、ＮＡＮＤ型メモリセルブロックの
うちのいずれかのブロックが１つ選択される。例えばブ
ロック１４が選択されたとすると、ブロック選択線ＢＳ
Ｌ２１がハイレベルに、ブロック選択線ＢＳＬ２２がロ
ウレベルに設定される。ワード線ＷＬ１〜ＷＬＭは、書
き込むべきメモリセルＭが接続されたものには例えば２
０Ｖといった高電圧が印加され、他のワード線ＷＬには
例えば７Ｖ程度の電圧が印加される。カラムデコーダに
より書き込むべきメモリセルＭが接続されたビット線Ｂ
Ｌを通じてデータが転送され、メモリセルＭにデータが
書き込まれる。カラムデコーダ１１によりビット線の選
択を順次ＢＬ１〜ＢＬＮへ移行してデータを転送してい
くことで、同一ワード線ＷＬに接続されたＮ個のメモリ
セルＭに順次データをシリアルに書き込むことができ
る。
クに書き込むときは、ＮＡＮＤ型メモリセルブロックの
うちのいずれかのブロックが１つ選択される。例えばブ
ロック１４が選択されたとすると、ブロック選択線ＢＳ
Ｌ２１がハイレベルに、ブロック選択線ＢＳＬ２２がロ
ウレベルに設定される。ワード線ＷＬ１〜ＷＬＭは、書
き込むべきメモリセルＭが接続されたものには例えば２
０Ｖといった高電圧が印加され、他のワード線ＷＬには
例えば７Ｖ程度の電圧が印加される。カラムデコーダに
より書き込むべきメモリセルＭが接続されたビット線Ｂ
Ｌを通じてデータが転送され、メモリセルＭにデータが
書き込まれる。カラムデコーダ１１によりビット線の選
択を順次ＢＬ１〜ＢＬＮへ移行してデータを転送してい
くことで、同一ワード線ＷＬに接続されたＮ個のメモリ
セルＭに順次データをシリアルに書き込むことができ
る。
【００２４】ＮＡＮＤ型メモリセルアレイに書き込まれ
たデータをシリアルに読み出すときは、選択されたブロ
ック１４のブロック選択線ＢＬ２１及びＢＬ２２を共に
ハイレベルにする。ワード線ＷＬは、読み出すべきメモ
リセルが接続されているものを０Ｖにし、他のワード線
ＷＬは例えば５Ｖというようにハイレベルにする。カラ
ムデコーダ１１により順にカラムが１〜Ｎまで選択され
ていき、読み出すべきメモリセルＭのデータがビット線
ＢＬ１〜ＢＬＮを転送されていき、センスアンプ及び書
き込み回路１２からシリアルに読み出されていく。
たデータをシリアルに読み出すときは、選択されたブロ
ック１４のブロック選択線ＢＬ２１及びＢＬ２２を共に
ハイレベルにする。ワード線ＷＬは、読み出すべきメモ
リセルが接続されているものを０Ｖにし、他のワード線
ＷＬは例えば５Ｖというようにハイレベルにする。カラ
ムデコーダ１１により順にカラムが１〜Ｎまで選択され
ていき、読み出すべきメモリセルＭのデータがビット線
ＢＬ１〜ＢＬＮを転送されていき、センスアンプ及び書
き込み回路１２からシリアルに読み出されていく。
【００２５】このように、本実施の形態によれば、小容
量で高速ランダムアクセスが可能なＮＯＲ型メモリセル
アレイと、大容量でシリアルアクセスが可能なＮＡＮＤ
型メモリセルアレイとを、ビット線及び入出力部を共有
化し、いずれか一方を選択してアクセスするように構成
したことで、配線効率を高めた状態で１チップ化するこ
とができる。よって、ＮＯＲ型メモリセルアレイとＮＡ
ＮＤ型メモリセルアレイとをそれぞれ異なるチップに搭
載していた従来と比較し、実装効率を向上させることが
できる。
量で高速ランダムアクセスが可能なＮＯＲ型メモリセル
アレイと、大容量でシリアルアクセスが可能なＮＡＮＤ
型メモリセルアレイとを、ビット線及び入出力部を共有
化し、いずれか一方を選択してアクセスするように構成
したことで、配線効率を高めた状態で１チップ化するこ
とができる。よって、ＮＯＲ型メモリセルアレイとＮＡ
ＮＤ型メモリセルアレイとをそれぞれ異なるチップに搭
載していた従来と比較し、実装効率を向上させることが
できる。
【００２６】上述した実施の形態は一例であり、本発明
を限定するものではない。例えば、本実施の形態ではＮ
ＯＲ型メモリセルブロックを１つ、ＮＡＮＤ型メモリセ
ルブロックを複数備えているがこれに限らず、ＮＯＲ型
メモリセルブロックとＮＡＮＤ型メモリセルブロックと
を少なくとも１ずつ有していればよい。また、ＮＯＲ型
メモリセルブロックとＮＡＮＤ型メモリセルブロックと
は、いずれをセンスアンプ及び書き込み回路に近接した
位置に配置してもよい。さらに、１チップ化された本発
明による装置はカード型メモリに用いる場合に限らず、
データ及び属性データを記憶する一般の記憶装置として
用いることもできる
を限定するものではない。例えば、本実施の形態ではＮ
ＯＲ型メモリセルブロックを１つ、ＮＡＮＤ型メモリセ
ルブロックを複数備えているがこれに限らず、ＮＯＲ型
メモリセルブロックとＮＡＮＤ型メモリセルブロックと
を少なくとも１ずつ有していればよい。また、ＮＯＲ型
メモリセルブロックとＮＡＮＤ型メモリセルブロックと
は、いずれをセンスアンプ及び書き込み回路に近接した
位置に配置してもよい。さらに、１チップ化された本発
明による装置はカード型メモリに用いる場合に限らず、
データ及び属性データを記憶する一般の記憶装置として
用いることもできる
【００２７】
【発明の効果】以上説明したように、本発明の半導体不
揮性記憶装置は、ＮＯＲ型メモリセルアレイとＮＡＮＤ
型メモリセルアレイとを、ビット線及び入出力部を共有
化し、いずれか一方を選択してアクセスするように構成
しており、配線効率が高く１チップ化が可能であるた
め、両者を別チップに搭載した場合と比較し実装効率が
向上する。
揮性記憶装置は、ＮＯＲ型メモリセルアレイとＮＡＮＤ
型メモリセルアレイとを、ビット線及び入出力部を共有
化し、いずれか一方を選択してアクセスするように構成
しており、配線効率が高く１チップ化が可能であるた
め、両者を別チップに搭載した場合と比較し実装効率が
向上する。
【図１】本発明の一実施の形態による半導体不揮発性記
憶装置の概略構成を示したブロック図。
憶装置の概略構成を示したブロック図。
【図２】同装置のより詳細な構成を示した回路図。
【図３】従来の半導体不揮発性記憶装置の構成を示した
ブロック図。
ブロック図。
１１ カラムデコーダ １２ センスアンプ及び書き込み回路 １３ ＮＯＲ型メモリセルブロック １４ ＮＡＮＤ型メモリセルブロック ＢＬ１〜ＢＬＮ ビット線 ＢＳＬ１１、ＢＳＬ１２、ＢＳＬ２１、ＢＳＬ２２ ブ
ロック選択線 ＷＬ１〜ＷＬＭ ワード線 ＢＴ１１〜ＢＴ１４ ブロック選択トランジスタ Ｍ１１〜ＭＮ，Ｍ＋２ メモリセルトランジスタ
ロック選択線 ＷＬ１〜ＷＬＭ ワード線 ＢＴ１１〜ＢＴ１４ ブロック選択トランジスタ Ｍ１１〜ＭＮ，Ｍ＋２ メモリセルトランジスタ
Claims (4)
- 【請求項１】カラムアドレス信号を外部から入力され
て、Ｎ（Ｎは２以上の整数）本のビット線のいずれかを
選択するカラムデコーダと、 前記カラムデコーダにより選択されたビット線から転送
されてきたデータを増幅して読み出し、又は外部から与
えられたデータを前記カラムデコーダにより選択された
ビット線に転送するセンスアンプ及び書き込み回路と、 前記ビット線方向に、それぞれ少なくとも一つ配置され
たＮＯＲ型メモリセルブロック及びＮＡＮＤ型メモリセ
ルブロックとを備え、 前記ＮＯＲ型メモリセルブロックはランダムにアクセス
されて前記センスアンプ及び書き込み回路によってデー
タの読み出し又は書き込みが行われ、前記ＮＡＮＤ型メ
モリセルブロックはＮ本の前記ビット線よりシリアルに
アクセスされて前記センスアンプ及び書き込み回路によ
ってデータの読み出し又は書き込みが行われることを特
徴とする半導体不揮発性記憶装置。 - 【請求項２】前記ＮＯＲ型メモリセルブロックは、前記
ビット線とそれぞれ直交するように配線されたＮＯＲ型
メモリセルブロック選択線及びＮＯＲ型メモリセルブロ
ックワード線と、Ｎ本の前記ビット線にそれぞれ対応し
て配置されたＮ個のＮＯＲ型メモリセルブロック選択ト
ランジスタ及びＮＯＲ型メモリセルトランジスタとを有
し、前記ＮＯＲ型メモリセルブロック選択トランジスタ
は前記ＮＯＲ型メモリセルブロック選択線により開閉を
制御され、前記ＮＯＲ型メモリセルトランジスタは、そ
れぞれ対応するＮＯＲ型メモリセルブロック選択トラン
ジスタを介して対応する前記ビット線に接続され、か
つ、前記ＮＯＲ型メモリセルトランジスタは、前記ＮＯ
Ｒ型メモリセルブロックワード線によって開閉を制御さ
れ、 前記ＮＡＮＤ型セルブロックは、前記ビット線とそれぞ
れ直交するように配線されたＮＡＮＤ型メモリセルブロ
ック選択線及びＭ本（Ｍは２以上の整数）のＮＡＮＤ型
メモリセルブロックワード線と、Ｎ本の前記ビット線に
それぞれ対応して配置されたＮ個のＮＡＮＤ型メモリセ
ルブロック選択トランジスタと、前記ビット線方向に沿
ってそれぞれＭ個ずつ直列に接続されたＭ×Ｎ個のＮＡ
ＮＤ型メモリセルトランジスタとを有し、前記ＮＡＮＤ
型メモリセルブロック選択トランジスタは前記ＮＡＮＤ
型メモリセルブロック選択線により開閉を制御され、前
記ビット線方向に沿うＭ個ずつの前記ＮＡＮＤ型メモリ
セルトランジスタは、対応する前記ＮＡＮＤ型メモリセ
ルブロックトランジスタを介して対応する前記ビット線
に接続され、かつ、前記ビット線と直交するＮ個ずつの
前記ＮＡＮＤ型メモリセルトランジスタは、対応する前
記ＮＡＮＤ型メモリセルブロックワード線によって開閉
を制御されることを特徴とする請求項１記載の半導体不
揮発性記憶装置。 - 【請求項３】前記ＮＯＲ型メモリセルブロックは、前記
ビット線と直交する方向にそれぞれ配線された第１のブ
ロック選択線とＮＯＲ型メモリセルブロックワード線と
第２のブロック選択線と、 各々の前記ビット線毎に、 ゲートが前記第１のブロック選択線に接続され、一端が
前記ビット線に接続された第１のブロック選択トランジ
スタと、 前記第１のブロック選択トランジスタの他端に一端が接
続され、ゲートが前記ＮＯＲ型メモリセルブロックワー
ド線に接続されたＮＯＲ型メモリセルトランジスタと、 前記ＮＯＲ型メモリセルトランジスタの他端に一端が接
続され、他端が接地され、ゲートが前記第２のブロック
選択線に接続された第２のブロック選択トランジスタと
を有し、 前記ＮＡＮＤ型メモリセルブロックは、前記ビット線と
直交する方向にそれぞれ配線された第３のブロック選択
線とＭ本のＮＡＮＤ型メモリセルブロックワード線と第
４のブロック選択線と、 各々の前記ビット線毎に、 ゲートが前記第３のブロック選択線に接続され、一端が
前記ビット線に接続された第３のブロック選択トランジ
スタと、 前記第３のブロック選択トランジスタの他端と、第４の
ブロック選択トランジスタの一端との間に、両端が直列
に接続されゲートがそれぞれ前記ＮＡＮＤ型メモリセル
ブロックワード線に接続されたＭ個のＮＡＮＤ型メモリ
セルトランジスタと、 前記ＮＡＮＤ型メモリセルトランジスタのうち最終行の
ものの一端に前記一端が接続され、他端が接地され、ゲ
ートが前記第４のブロック選択線に接続された前記第４
のブロックトランジスタとを有することを特徴とする請
求項１記載の半導体不揮発性記憶装置。 - 【請求項４】前記ＮＯＲ型メモリセルブロックは、書き
込み時には、前記第１のブロック選択線をハイレベルに
前記第２のブロック選択線をロウレベルに設定し、前記
ＮＯＲ型メモリセルブロックワード線を立ち上げ、前記
カラムデコーダにより選択された前記ビット線を介して
前記ＮＯＲ型メモリセルトランジスタに前記センスアン
プ及び書き込み回路によってデータを書き込み、読み出
し時には、前記第１及び第２のブロック選択線をハイレ
ベルに設定し、前記ＮＯＲ型メモリセルブロックワード
線を立ち上げ、前記カラムデコーダにより選択された前
記ビット線を介し前記ＮＯＲ型メモリセルトランジスタ
から前記センスアンプ及び書き込み回路によってデータ
を読み出し、 前記ＮＡＮＤ型セルブロックは、書き込み時には、前記
第１のブロック選択線をハイレベルに前記第２のブロッ
ク選択線をロウレベルに設定し、前記ＮＡＮＤ型メモリ
セルブロックワード線のうち選択されたものをロウレベ
ルより高い第１の電位に他のものは第２の電位に設定
し、前記カラムデコーダにより順に選択された前記ビッ
ト線を介して前記ＮＡＮＤ型メモリセルトランジスタに
前記センスアンプ及び書き込み回路によってデータをシ
リアルに書き込み、読み出し時には、前記第１及び第２
のブロック選択線をハイレベルに設定し、前記ＮＡＮＤ
型メモリセルブロックワード線のうち選択されたものを
ロウレベルに他のものはハイレベルに設定し、前記カラ
ムデコーダにより順に選択された前記ビット線を介し前
記ＮＡＮＤ型メモリセルトランジスタから前記センスア
ンプ及び書き込み回路によってデータをシリアルに読み
出すことを特徴とする請求項３記載の半導体不揮発性記
憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18245396A JPH1027484A (ja) | 1996-07-11 | 1996-07-11 | 半導体不揮発性記憶装置 |
| US08/888,073 US5777925A (en) | 1996-07-11 | 1997-07-03 | Semiconductor non-volatile memory device |
| KR1019970031953A KR100276190B1 (ko) | 1996-07-11 | 1997-07-10 | 반도체불휘발성기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18245396A JPH1027484A (ja) | 1996-07-11 | 1996-07-11 | 半導体不揮発性記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1027484A true JPH1027484A (ja) | 1998-01-27 |
Family
ID=16118542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18245396A Pending JPH1027484A (ja) | 1996-07-11 | 1996-07-11 | 半導体不揮発性記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5777925A (ja) |
| JP (1) | JPH1027484A (ja) |
| KR (1) | KR100276190B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7889555B2 (en) | 2007-02-13 | 2011-02-15 | Samsung Electronics Co. | Flash memory system capable of operating in a random access mode and data reading method thereof |
| JP2011227976A (ja) * | 2010-04-22 | 2011-11-10 | Elpida Memory Inc | 不揮発性半導体メモリ装置、及びそのメモリ装置を有するメモリシステム |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3999900B2 (ja) * | 1998-09-10 | 2007-10-31 | 株式会社東芝 | 不揮発性半導体メモリ |
| JP4722305B2 (ja) | 2001-02-27 | 2011-07-13 | 富士通セミコンダクター株式会社 | メモリシステム |
| US6600673B1 (en) | 2003-01-31 | 2003-07-29 | International Business Machines Corporation | Compilable writeable read only memory (ROM) built with register arrays |
| JP2004326864A (ja) * | 2003-04-22 | 2004-11-18 | Toshiba Corp | 不揮発性半導体メモリ |
| ITMI20050608A1 (it) * | 2005-04-11 | 2006-10-12 | St Microelectronics Srl | Dispositivo elettronico di memoria non volatile a struttura cnand integrato monoliticamente su semiconduttore |
| US8429326B2 (en) * | 2005-09-12 | 2013-04-23 | Mediatek Inc. | Method and system for NAND-flash identification without reading device ID table |
| US7573744B2 (en) * | 2006-09-29 | 2009-08-11 | Kabushiki Kaisha Toshiba | Semiconductor memory device having different capacity areas |
| US8560756B2 (en) * | 2007-10-17 | 2013-10-15 | Spansion Llc | Hybrid flash memory device |
| US8804424B2 (en) * | 2011-08-25 | 2014-08-12 | Micron Technology, Inc. | Memory with three transistor memory cell device |
| JP6538496B2 (ja) | 2015-09-11 | 2019-07-03 | 東芝メモリ株式会社 | メモリシステム |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5717635A (en) * | 1996-08-27 | 1998-02-10 | International Business Machines Corporation | High density EEPROM for solid state file |
-
1996
- 1996-07-11 JP JP18245396A patent/JPH1027484A/ja active Pending
-
1997
- 1997-07-03 US US08/888,073 patent/US5777925A/en not_active Expired - Fee Related
- 1997-07-10 KR KR1019970031953A patent/KR100276190B1/ko not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7889555B2 (en) | 2007-02-13 | 2011-02-15 | Samsung Electronics Co. | Flash memory system capable of operating in a random access mode and data reading method thereof |
| JP2011227976A (ja) * | 2010-04-22 | 2011-11-10 | Elpida Memory Inc | 不揮発性半導体メモリ装置、及びそのメモリ装置を有するメモリシステム |
| US9418742B2 (en) | 2010-04-22 | 2016-08-16 | Ps4 Luxco S.A.R.L. | Nonvolatile semiconductor memory device and memory system having the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100276190B1 (ko) | 2001-01-15 |
| US5777925A (en) | 1998-07-07 |
| KR980011511A (ko) | 1998-04-30 |
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