JPH1027491A - 不揮発性メモリの書込用閾値測定方法 - Google Patents
不揮発性メモリの書込用閾値測定方法Info
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- JPH1027491A JPH1027491A JP18336696A JP18336696A JPH1027491A JP H1027491 A JPH1027491 A JP H1027491A JP 18336696 A JP18336696 A JP 18336696A JP 18336696 A JP18336696 A JP 18336696A JP H1027491 A JPH1027491 A JP H1027491A
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Abstract
(57)【要約】
【課題】閾値測定回数を低減することができる不揮発性
メモリの書込用閾値測定方法を提供する 【解決手段】Ｐ型単結晶シリコン基板のＰウェル層には
セル毎のＮ+ 型ソース領域とＮ+ 型ドレイン領域とが形
成されている。単結晶シリコン基板上には、シリコン酸
化膜を介して浮遊ゲート電極が配置され、その上にはシ
リコン酸化膜を介して制御ゲート電極が配置されてい
る。一定時間幅のパルスを用い、閾値の測定毎のパルス
数の累積値を指数関数的に増加させ、閾値の測定毎のゲ
ート・ドレイン間への電圧印加時間の累積値を指数関数
的に増加させつつトランジスタの閾値を測定する。
メモリの書込用閾値測定方法を提供する 【解決手段】Ｐ型単結晶シリコン基板のＰウェル層には
セル毎のＮ+ 型ソース領域とＮ+ 型ドレイン領域とが形
成されている。単結晶シリコン基板上には、シリコン酸
化膜を介して浮遊ゲート電極が配置され、その上にはシ
リコン酸化膜を介して制御ゲート電極が配置されてい
る。一定時間幅のパルスを用い、閾値の測定毎のパルス
数の累積値を指数関数的に増加させ、閾値の測定毎のゲ
ート・ドレイン間への電圧印加時間の累積値を指数関数
的に増加させつつトランジスタの閾値を測定する。
Description
【０００１】
【発明の属する技術分野】この発明は、ＭＯＳ構造を有
する電気的に書き換え消去可能な不揮発性半導体メモリ
のデータ記憶技術に係り、書込用閾値測定方法に関する
ものである。
する電気的に書き換え消去可能な不揮発性半導体メモリ
のデータ記憶技術に係り、書込用閾値測定方法に関する
ものである。
【０００２】
【従来の技術】不揮発性半導体メモリ（ＥＥＰＲＯＭ）
において書込動作はドレイン電極と制御ゲート電極とに
同時に電圧を印加して浮遊ゲートに電子を注入すること
により行う。より詳しくは、図６に示すように、ドレイ
ン電圧ＶD よりも高い制御ゲート電圧ＶG を印加するこ
とによりドレイン近傍で発生したホットエレクトロンを
浮遊ゲート電極に注入して行う。この時、電圧印加は一
定時間幅のパルス信号として与えられ、所定の閾値電圧
に達したところで書き込み動作を終了させる。又、メモ
リセルが多数配列された状態では各ビットごとにこの動
作を行っていくことになる。
において書込動作はドレイン電極と制御ゲート電極とに
同時に電圧を印加して浮遊ゲートに電子を注入すること
により行う。より詳しくは、図６に示すように、ドレイ
ン電圧ＶD よりも高い制御ゲート電圧ＶG を印加するこ
とによりドレイン近傍で発生したホットエレクトロンを
浮遊ゲート電極に注入して行う。この時、電圧印加は一
定時間幅のパルス信号として与えられ、所定の閾値電圧
に達したところで書き込み動作を終了させる。又、メモ
リセルが多数配列された状態では各ビットごとにこの動
作を行っていくことになる。
【０００３】
【発明が解決しようとする課題】書換消去可能な不揮発
性メモリであるフラッシュメモリにおいては書込時の閾
値電圧を極力ばらつかないようにすることが重要であ
る。なぜなら、消去動作は、図７に示すように、制御ゲ
ートを接地するとともにソースに高電圧ＶS を印加して
ソース領域と浮遊ゲート電極の間のＦＮ電流により行う
が、この消去時には書込時の閾値電圧のばらつきがその
まま反映されてしまう。
性メモリであるフラッシュメモリにおいては書込時の閾
値電圧を極力ばらつかないようにすることが重要であ
る。なぜなら、消去動作は、図７に示すように、制御ゲ
ートを接地するとともにソースに高電圧ＶS を印加して
ソース領域と浮遊ゲート電極の間のＦＮ電流により行う
が、この消去時には書込時の閾値電圧のばらつきがその
まま反映されてしまう。
【０００４】特に、書換を繰り返すフラッシュメモリに
おいては書込後の閾値電圧のばらつきは消去後の閾値電
圧のばらつきに影響を及ぼす。この結果、消去後の閾値
電圧がばらつき、極端な場合には閾値電圧が０Ｖ以下と
なるディプレッション状態すなわち過剰消去を発生さ
せ、回路動作を不可能にしてしまう可能性を有してい
る。
おいては書込後の閾値電圧のばらつきは消去後の閾値電
圧のばらつきに影響を及ぼす。この結果、消去後の閾値
電圧がばらつき、極端な場合には閾値電圧が０Ｖ以下と
なるディプレッション状態すなわち過剰消去を発生さ
せ、回路動作を不可能にしてしまう可能性を有してい
る。
【０００５】この書込後の閾値電圧のばらつきを抑える
ため、所定の閾値電圧に達したところで書込を終了させ
ることが提案されているが、この時は書込時に一定時間
幅のパルスを与え、各パルス印加後に閾値電圧の測定
（判定）を行うと測定回数が増加する。さらに、書き込
み速度の遅いビット（長時間の電圧印加により所定の閾
値を得るビット）は測定回数が増え、書き込みに要する
時間がさらに増加するという不具合がある。
ため、所定の閾値電圧に達したところで書込を終了させ
ることが提案されているが、この時は書込時に一定時間
幅のパルスを与え、各パルス印加後に閾値電圧の測定
（判定）を行うと測定回数が増加する。さらに、書き込
み速度の遅いビット（長時間の電圧印加により所定の閾
値を得るビット）は測定回数が増え、書き込みに要する
時間がさらに増加するという不具合がある。
【０００６】そこで、この発明の目的は、閾値測定回数
を低減することができる不揮発性メモリの書込用閾値測
定方法を提供することにある。
を低減することができる不揮発性メモリの書込用閾値測
定方法を提供することにある。
【０００７】
【課題を解決するための手段】請求項１に記載の発明に
よれば、閾値の測定毎のゲート・ドレイン間への電圧印
加時間の累積値を、指数関数的に増加させつつ、トラン
ジスタの閾値が測定される。
よれば、閾値の測定毎のゲート・ドレイン間への電圧印
加時間の累積値を、指数関数的に増加させつつ、トラン
ジスタの閾値が測定される。
【０００８】よって、図５に示すように、印加時間（書
込時間）に対する閾値Ｖｔは指数関数的であるので、本
方式では一定ずつ増加させることができる。その結果、
閾値の測定毎のゲート・ドレイン間への電圧印加時間の
累積値を、一次関数的に増加させつつ、トランジスタの
閾値を測定する場合においては、例えば、図４に示すよ
うに、８回（図中、比較例）であったものが、本方式で
は４回（図中、実施の形態）となり、測定回数を低減す
ることができる。
込時間）に対する閾値Ｖｔは指数関数的であるので、本
方式では一定ずつ増加させることができる。その結果、
閾値の測定毎のゲート・ドレイン間への電圧印加時間の
累積値を、一次関数的に増加させつつ、トランジスタの
閾値を測定する場合においては、例えば、図４に示すよ
うに、８回（図中、比較例）であったものが、本方式で
は４回（図中、実施の形態）となり、測定回数を低減す
ることができる。
【０００９】又、図５に示すように、書き込み速度の速
いビット、遅いビットがあるが、本方式では閾値電圧を
書き込み速度の速いビット遅いビットにかかわらず一定
値ずつ増加させることができるので、書き込み速度の遅
いビットに対して測定回数を少なくできる。
いビット、遅いビットがあるが、本方式では閾値電圧を
書き込み速度の速いビット遅いビットにかかわらず一定
値ずつ増加させることができるので、書き込み速度の遅
いビットに対して測定回数を少なくできる。
【００１０】このように、書き込み速度の速いビット遅
いビットにかかわらず一定値ずつ閾値を増加させること
ができるとともにその回数をより低減することができ
る。
いビットにかかわらず一定値ずつ閾値を増加させること
ができるとともにその回数をより低減することができ
る。
【００１１】
【発明の実施の形態】以下、この発明の実施の形態を図
面に従って説明する。図１にはフラッシュメモリの平面
図を示し、図２には図１のＡ−Ａ断面を示す。
面に従って説明する。図１にはフラッシュメモリの平面
図を示し、図２には図１のＡ−Ａ断面を示す。
【００１２】図２に示すように、半導体基板としてのＰ
型単結晶シリコン基板１において、Ｐ型シリコン層１ａ
の上にはＰウェル層１ｂが形成されている。Ｐウェル層
１ｂの表層部にはセル毎のＮ+ 型ソース領域（不純物拡
散領域）２とＮ+ 型ドレイン領域（不純物拡散領域）３
とが形成されている。さらに、Ｐウェル層１ｂにおいて
図１に示すようにソース領域２から帯状のＮ+ 型ソース
共通線（不純物拡散領域）４が延設され、ソース共通線
４にて各メモリセルのソース領域２が結合している。
型単結晶シリコン基板１において、Ｐ型シリコン層１ａ
の上にはＰウェル層１ｂが形成されている。Ｐウェル層
１ｂの表層部にはセル毎のＮ+ 型ソース領域（不純物拡
散領域）２とＮ+ 型ドレイン領域（不純物拡散領域）３
とが形成されている。さらに、Ｐウェル層１ｂにおいて
図１に示すようにソース領域２から帯状のＮ+ 型ソース
共通線（不純物拡散領域）４が延設され、ソース共通線
４にて各メモリセルのソース領域２が結合している。
【００１３】又、図２に示すように、単結晶シリコン基
板１の上には、絶縁膜としての薄いシリコン酸化膜（ト
ンネル酸化膜）５を介して多結晶シリコンよりなる浮遊
ゲート電極６が配置され、この浮遊ゲート電極６は長方
形をなしソース領域２とドレイン領域３との間を通るよ
うに延設されている。浮遊ゲート電極６の上には絶縁膜
としてのシリコン酸化膜（ゲート間絶縁膜）７を介して
帯状の制御ゲート電極８が配置されている。制御ゲート
電極８は多結晶シリコンよりなり、図１に示すようにソ
ース共通線４と平行に延設されている。
板１の上には、絶縁膜としての薄いシリコン酸化膜（ト
ンネル酸化膜）５を介して多結晶シリコンよりなる浮遊
ゲート電極６が配置され、この浮遊ゲート電極６は長方
形をなしソース領域２とドレイン領域３との間を通るよ
うに延設されている。浮遊ゲート電極６の上には絶縁膜
としてのシリコン酸化膜（ゲート間絶縁膜）７を介して
帯状の制御ゲート電極８が配置されている。制御ゲート
電極８は多結晶シリコンよりなり、図１に示すようにソ
ース共通線４と平行に延設されている。
【００１４】又、図２に示すように、制御ゲート電極８
の周囲を含めた単結晶シリコン基板１上にはシリコン酸
化膜９が配置されている。シリコン酸化膜９の上にはア
ルミよりなるドレイン用配線１１が配置され、ドレイン
用配線１１がコンタクトホール（開口部）１０を通して
ドレイン領域３と電気的に接続されている。本実施の形
態においては、２つのトランジスタセルに共通するドレ
イン用コンタクトホール１０が設けられている。又、図
１に示すように、シリコン酸化膜９に設けたコンタクト
ホール（開口部）１２ａ，１２ｂ，１３ａ，１３ｂを通
してソース用配線（図示略）がソース共通線４と電気的
に接続されている。本実施の形態においては、８つのト
ランジスタセル毎にソース用コンタクトホール１２ａ，
１２ｂ，１３ａ，１３ｂが設けられている。
の周囲を含めた単結晶シリコン基板１上にはシリコン酸
化膜９が配置されている。シリコン酸化膜９の上にはア
ルミよりなるドレイン用配線１１が配置され、ドレイン
用配線１１がコンタクトホール（開口部）１０を通して
ドレイン領域３と電気的に接続されている。本実施の形
態においては、２つのトランジスタセルに共通するドレ
イン用コンタクトホール１０が設けられている。又、図
１に示すように、シリコン酸化膜９に設けたコンタクト
ホール（開口部）１２ａ，１２ｂ，１３ａ，１３ｂを通
してソース用配線（図示略）がソース共通線４と電気的
に接続されている。本実施の形態においては、８つのト
ランジスタセル毎にソース用コンタクトホール１２ａ，
１２ｂ，１３ａ，１３ｂが設けられている。
【００１５】図３には、周辺回路を示す。Ｘデコーダ１
５とＹデコーダ・センスアンプ・書込回路１６を備えて
いる。Ｘデコーダ１５にはワード線１，２，３，・・
・，ｎ，ｊにて各セルの制御ゲート電極８と接続されて
いる。Ｙデコーダ・センスアンプ・書込回路１６にはビ
ット線１，２，３，・・・，ｍ，ｋにて各セルのドレイ
ン領域３と接続されている。又、Ｙデコーダ・センスア
ンプ・書込回路１６にはソース線１，２，３，・・・，
ｍ，ｋにて各セルのソース領域２と接続されている。
５とＹデコーダ・センスアンプ・書込回路１６を備えて
いる。Ｘデコーダ１５にはワード線１，２，３，・・
・，ｎ，ｊにて各セルの制御ゲート電極８と接続されて
いる。Ｙデコーダ・センスアンプ・書込回路１６にはビ
ット線１，２，３，・・・，ｍ，ｋにて各セルのドレイ
ン領域３と接続されている。又、Ｙデコーダ・センスア
ンプ・書込回路１６にはソース線１，２，３，・・・，
ｍ，ｋにて各セルのソース領域２と接続されている。
【００１６】次に、このように構成したフラッシュメモ
リの作用を説明する。書き込み動作を図３のメモリセル
１００（ワード；ｎ、ビット；ｍ）に対して行う場合に
は、図４に示すように、Ｘデコーダ１５にて１２ボルト
のパルス（電圧）をワード線ｎに印加し、Ｙデコーダ・
センスアンプ・書込回路１６にて５．５ボルトのパルス
（電圧）をビット線ｍに印加するとともにソース線ｍを
グランド電位にする。このゲート〜ドレイン間へのパル
ス電圧の印加は同期して行われる。この電圧印加によ
り、ドレイン電圧ＶD よりも高い制御ゲート電圧ＶG が
印加されてドレイン近傍で発生したホットエレクトロン
が浮遊ゲート電極６に注入される。その結果、メモリセ
ル１００（ｎ，ｍ）が所定の閾値Ｖｔとなる。
リの作用を説明する。書き込み動作を図３のメモリセル
１００（ワード；ｎ、ビット；ｍ）に対して行う場合に
は、図４に示すように、Ｘデコーダ１５にて１２ボルト
のパルス（電圧）をワード線ｎに印加し、Ｙデコーダ・
センスアンプ・書込回路１６にて５．５ボルトのパルス
（電圧）をビット線ｍに印加するとともにソース線ｍを
グランド電位にする。このゲート〜ドレイン間へのパル
ス電圧の印加は同期して行われる。この電圧印加によ
り、ドレイン電圧ＶD よりも高い制御ゲート電圧ＶG が
印加されてドレイン近傍で発生したホットエレクトロン
が浮遊ゲート電極６に注入される。その結果、メモリセ
ル１００（ｎ，ｍ）が所定の閾値Ｖｔとなる。
【００１７】この書込時に所望の閾値Ｖｔを得るために
閾値を測定しつつパルス電圧を印加している。この書込
用閾値測定方法を説明する。
閾値を測定しつつパルス電圧を印加している。この書込
用閾値測定方法を説明する。
【００１８】図５には、書き込み時間と、閾値電圧Ｖｔ
との関係を示す。同じ書き込み時間であっても閾値Ｖｔ
にバラツキがあり、例えば、書き込み時間が０．０００
１秒のときにおいてＶｔ＝６．４ボルトの速いセル（ビ
ット）とＶｔ＝５．５ボルトの遅いセル（ビット）が存
在する。又、書き込み時間が０．０００１秒〜０．０１
秒においては、メモリの閾値上昇の書込時間依存性（閾
値の変化率）は、書込時間の速いビット遅いビットにか
かわらず時間のべき剰に比例する。
との関係を示す。同じ書き込み時間であっても閾値Ｖｔ
にバラツキがあり、例えば、書き込み時間が０．０００
１秒のときにおいてＶｔ＝６．４ボルトの速いセル（ビ
ット）とＶｔ＝５．５ボルトの遅いセル（ビット）が存
在する。又、書き込み時間が０．０００１秒〜０．０１
秒においては、メモリの閾値上昇の書込時間依存性（閾
値の変化率）は、書込時間の速いビット遅いビットにか
かわらず時間のべき剰に比例する。
【００１９】そこで、閾値の測定毎のゲート・ドレイン
間への電圧印加時間の累積値を、指数関数的に増加させ
つつ、トランジスタの閾値Ｖｔを測定する。これを、図
４を用いて説明すると、Ｖｔの測定対象となるメモリセ
ルに対し、ゲート・ドレイン間への電圧として、一定時
間幅ｔo のパルス、即ち、一定時間ｔo ，所定電圧（１
２ボルト、５．５ボルト）となっているパルスを用い、
閾値の測定毎のパルス数の累積値を指数関数的に増加さ
せている。具体的には、パルス数「１」を付与した後に
１回目の閾値測定を行い（累積書込時間＝ｔo ）、さら
に、パルス数「１」を付与した後に２回目の閾値測定を
行い（累積書込時間＝２・ｔo ）、さらには、パルス数
「２」を付与した後に３回目の閾値測定を行い（累積書
込時間＝４・ｔo ）、引き続き、パルス数「４」を付与
した後に４回目の閾値測定を行う（累積書込時間＝８・
ｔo ）。
間への電圧印加時間の累積値を、指数関数的に増加させ
つつ、トランジスタの閾値Ｖｔを測定する。これを、図
４を用いて説明すると、Ｖｔの測定対象となるメモリセ
ルに対し、ゲート・ドレイン間への電圧として、一定時
間幅ｔo のパルス、即ち、一定時間ｔo ，所定電圧（１
２ボルト、５．５ボルト）となっているパルスを用い、
閾値の測定毎のパルス数の累積値を指数関数的に増加さ
せている。具体的には、パルス数「１」を付与した後に
１回目の閾値測定を行い（累積書込時間＝ｔo ）、さら
に、パルス数「１」を付与した後に２回目の閾値測定を
行い（累積書込時間＝２・ｔo ）、さらには、パルス数
「２」を付与した後に３回目の閾値測定を行い（累積書
込時間＝４・ｔo ）、引き続き、パルス数「４」を付与
した後に４回目の閾値測定を行う（累積書込時間＝８・
ｔo ）。
【００２０】よって、書き込み速度の速いビット、遅い
ビットがあるが、図５に示すように、印加時間（書込時
間）に対する閾値Ｖｔは指数関数的であるので、本方式
では、閾値電圧を書き込み速度の速いビット遅いビット
にかかわらず一定値ずつ増加させることができる。
ビットがあるが、図５に示すように、印加時間（書込時
間）に対する閾値Ｖｔは指数関数的であるので、本方式
では、閾値電圧を書き込み速度の速いビット遅いビット
にかかわらず一定値ずつ増加させることができる。
【００２１】又、閾値Ｖｔの測定毎のゲート・ドレイン
間への電圧印加時間の累積値を、一次関数的に増加させ
つつトランジスタの閾値を測定する場合においては、図
４において比較例として示すように、８回であったもの
が、本実施の形態では４回となり、測定回数を低減する
ことができる。つまり、１ショット毎に閾値の測定を行
い一次関数的に累積書込時間を増加させつつ閾値測定を
行う場合に比べ、測定回数を低減することができる。こ
のように、メモリセルでの閾値電圧測定の回数を低減で
き、メモリ領域全体の書込時間の短縮が可能となる。よ
って、書込後の閾値電圧を揃え、しかも効率的に書き込
むことができる。そのため、多量のビット数を擁する製
品の書込には極めて高速の書込が可能となる。
間への電圧印加時間の累積値を、一次関数的に増加させ
つつトランジスタの閾値を測定する場合においては、図
４において比較例として示すように、８回であったもの
が、本実施の形態では４回となり、測定回数を低減する
ことができる。つまり、１ショット毎に閾値の測定を行
い一次関数的に累積書込時間を増加させつつ閾値測定を
行う場合に比べ、測定回数を低減することができる。こ
のように、メモリセルでの閾値電圧測定の回数を低減で
き、メモリ領域全体の書込時間の短縮が可能となる。よ
って、書込後の閾値電圧を揃え、しかも効率的に書き込
むことができる。そのため、多量のビット数を擁する製
品の書込には極めて高速の書込が可能となる。
【００２２】又、図１に示すように、本実施の形態では
メモリは８ビットおきにソース用コンタクトホール１２
ａ，１２ｂ，１３ａ，１３ｂが形成されており、トラン
ジスタの書込特性はカップリング比と呼ばれる浮遊ゲー
トと制御ゲートの容量比により決定されるがそれ以外の
寄生容量の影響も受ける。そこで、図１のドレインＤ
１，Ｄ１’，Ｄ１”、ドレインＤ２，Ｄ２’，Ｄ２”、
ドレインＤ３，Ｄ３’，Ｄ３”、・・・等をソースコン
タクトに対し等価な距離にあり、等価なセルであるとし
て、書込を行う際には、同時にソースコンタクトに対し
等価なビットを選択し、同時に書込を行う。その結果、
書込特性が揃い、書込後の閾値電圧を揃えることができ
る。又、同時に数ビットを一括して書き込むことができ
るので１ビットごと書き込むよりも効率的な書込が可能
となる。このように、ソース用コンタクトホール１２
ａ，１２ｂ，１３ａ，１３ｂに対し、等価な位置にある
ビットを書込時に同時に選択し、効率的かつ均一なＶｔ
の書込を実現している。
メモリは８ビットおきにソース用コンタクトホール１２
ａ，１２ｂ，１３ａ，１３ｂが形成されており、トラン
ジスタの書込特性はカップリング比と呼ばれる浮遊ゲー
トと制御ゲートの容量比により決定されるがそれ以外の
寄生容量の影響も受ける。そこで、図１のドレインＤ
１，Ｄ１’，Ｄ１”、ドレインＤ２，Ｄ２’，Ｄ２”、
ドレインＤ３，Ｄ３’，Ｄ３”、・・・等をソースコン
タクトに対し等価な距離にあり、等価なセルであるとし
て、書込を行う際には、同時にソースコンタクトに対し
等価なビットを選択し、同時に書込を行う。その結果、
書込特性が揃い、書込後の閾値電圧を揃えることができ
る。又、同時に数ビットを一括して書き込むことができ
るので１ビットごと書き込むよりも効率的な書込が可能
となる。このように、ソース用コンタクトホール１２
ａ，１２ｂ，１３ａ，１３ｂに対し、等価な位置にある
ビットを書込時に同時に選択し、効率的かつ均一なＶｔ
の書込を実現している。
【００２３】このように本実施の形態は、下記の特徴を
有する。 （イ）閾値の測定毎のゲート・ドレイン間への電圧印加
時間の累積値を、指数関数的に増加させつつトランジス
タの閾値を測定するようにしたので、閾値電圧を一定値
ずつ増加させることができ、累積電圧印加時間を一次関
数的に増加させる方法に比べ測定回数を低減することが
でき、さらに、書き込み速度の遅いビットに対して測定
回数をより少なくできる。
有する。 （イ）閾値の測定毎のゲート・ドレイン間への電圧印加
時間の累積値を、指数関数的に増加させつつトランジス
タの閾値を測定するようにしたので、閾値電圧を一定値
ずつ増加させることができ、累積電圧印加時間を一次関
数的に増加させる方法に比べ測定回数を低減することが
でき、さらに、書き込み速度の遅いビットに対して測定
回数をより少なくできる。
【００２４】上記実施の形態においては、ゲート電極と
ドレイン電極とに対し同期したパルス電圧を印加した
が、これに限ることなく他にも、制御ゲート電極に所定
の書込電圧を印加した状態でドレイン電極のみ本例のパ
ルス電圧を印加してもよい。あるいは、ドレイン電極に
所定の電圧を印加した状態で制御ゲート電極に本例のパ
ルス電圧を印加してもよい。
ドレイン電極とに対し同期したパルス電圧を印加した
が、これに限ることなく他にも、制御ゲート電極に所定
の書込電圧を印加した状態でドレイン電極のみ本例のパ
ルス電圧を印加してもよい。あるいは、ドレイン電極に
所定の電圧を印加した状態で制御ゲート電極に本例のパ
ルス電圧を印加してもよい。
【図１】 実施の形態におけるフラッシュメモリの平面
図。
図。
【図２】 図１のＡ−Ａ断面図。
【図３】 周辺回路の電気的構成を示す回路図。
【図４】 印加パルス等を説明するため波形図。
【図５】 書き込み時間と閾値電圧との関係を示す測定
図。
図。
【図６】 書き込み動作を説明するためのメモリの断面
図。
図。
【図７】 消去動作を説明するためのメモリの断面図。
１…半導体基板としてのＰ型単結晶シリコン基板、２…
ソース領域、３…ドレイン領域、４…ソース共通線、５
…絶縁膜としてのシリコン酸化膜、６…浮遊ゲート電
極、７…絶縁膜としてのシリコン酸化膜、８…制御ゲー
ト電極。
ソース領域、３…ドレイン領域、４…ソース共通線、５
…絶縁膜としてのシリコン酸化膜、６…浮遊ゲート電
極、７…絶縁膜としてのシリコン酸化膜、８…制御ゲー
ト電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川口 勉 愛知県刈谷市昭和町１丁目１番地 日本電 装株式会社内
Claims (2)
- 【請求項１】 半導体基板の表層部にセル毎のソース領
域およびドレイン領域が離間して形成され、両領域間に
おける半導体基板の上に絶縁膜を介して浮遊ゲート電極
が配置されるとともに、浮遊ゲート電極の上に絶縁膜を
介して制御ゲート電極が延設された不揮発性メモリにお
ける書込用閾値測定方法であって、 閾値の測定毎のゲート・ドレイン間への電圧印加時間の
累積値を、指数関数的に増加させつつ、トランジスタの
閾値を測定するようにした不揮発性メモリの書込用閾値
測定方法。 - 【請求項２】 ゲート・ドレイン間への電圧として、一
定時間幅のパルスを用い、閾値の測定毎のパルス数の累
積値を指数関数的に増加させた請求項１に記載の不揮発
性メモリの書込用閾値測定方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18336696A JPH1027491A (ja) | 1996-07-12 | 1996-07-12 | 不揮発性メモリの書込用閾値測定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18336696A JPH1027491A (ja) | 1996-07-12 | 1996-07-12 | 不揮発性メモリの書込用閾値測定方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1027491A true JPH1027491A (ja) | 1998-01-27 |
Family
ID=16134514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18336696A Pending JPH1027491A (ja) | 1996-07-12 | 1996-07-12 | 不揮発性メモリの書込用閾値測定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1027491A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005276315A (ja) * | 2004-03-24 | 2005-10-06 | Kawasaki Microelectronics Kk | 半導体集積回路の使用方法および半導体集積回路 |
| JP2010530596A (ja) * | 2007-06-21 | 2010-09-09 | サンディスク コーポレイション | 書き込みパルス持続時間のインテリジェント制御 |
-
1996
- 1996-07-12 JP JP18336696A patent/JPH1027491A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005276315A (ja) * | 2004-03-24 | 2005-10-06 | Kawasaki Microelectronics Kk | 半導体集積回路の使用方法および半導体集積回路 |
| JP2010530596A (ja) * | 2007-06-21 | 2010-09-09 | サンディスク コーポレイション | 書き込みパルス持続時間のインテリジェント制御 |
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