JPH1027497A - メモリ試験装置 - Google Patents

Abstract

(57)【要約】 【課題】 メモリの内部にアドレス発生機能を持ち、与
えられたアドレスから、設定されたバースト長で決まる
個数のアドレスを発生し、データを高速に読み書きする
ことができるメモリを試験するためのプログラムを簡素
に作成できるようにする。 【解決手段】 パターン発生器から内部にアドレス発生
機能を具備した被試験メモリに試験パターンを与え、そ
の応答出力と期待値パターンとを論理比較器において比
較し、不一致を検出する毎に不良解析メモリの不良発生
アドレスと同一アドレスに、不良を表わす信号を記憶し
て不良解析に供するメモリ試験装置において、不良解析
メモリにメモリ内部で発生するアドレスと同じアドレス
を発生するアドレス発生部を設け、試験パターン発生用
のプログラムに頼ることなく、不良解析メモリと被試験
メモリとを同一アドレスでアクセスすることを可能とし
た。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体メモリを試
験するメモリ試験装置に関し、特に被試験メモリが内部
にアドレス発生機能を具備し、外部から飛々に与えられ
る初期アドレスの相互間を内部に設けたアドレス発生機
能によって内挿し、メモリ空間を連続的にアクセスする
ことができる型式のメモリを試験するメモリ試験装置に
関するものである。

【０００２】

【従来の技術】図５に一般的なメモリ試験装置の概略の
構成を示す。一般的なメモリ試験装置はパターン発生器
１と、論理比較器２と、論理比較器２の比較結果を記憶
する不良解析メモリ３とによって構成される。パターン
発生器１は被試験メモリ４に試験パターン信号を与え、
その試験パターン信号を被試験メモリ４に書き込む。

【０００３】論理比較器２は被試験メモリ４の読出出力
と、パターン発生器１から出力される期待値パターンと
を比較し、その不一致の発生を検出して不良の記憶セル
の存在を検出し、不良セルの存在を不良解析メモリ３に
記憶させる。不良解析メモリ３は被試験メモリ４のアド
レス領域と同一のアドレス領域を具備し、被試験メモリ
４と同一のアドレスがアクセスされて不一致が発生する
毎に、その不一致が発生したアドレスに例えば「１」論
理の不良を表わす信号を記憶させる。従って不良解析メ
モリ３の記憶を読み出すことにより、被試験メモリの不
良セルが存在するアドレスを知ることができ、不良解析
に利用される。

【０００４】ところでメモリには高速動作を可能にする
ために、メモリの内部にアドレス発生機能を内蔵し、飛
々に与えたアドレス（以下初期アドレスと称す）の相互
間を内部で発生するアドレス（以下内挿アドレスと称
す）によって補間し、連続したアドレス空間を読み出
し、書き込みできるメモリ（以下シンクロナスＤＲＡＭ
と称す）がある。

【０００５】このシンクロナスＤＲＡＭを試験する場
合、従来はパターン発生器１から出力される不良解析メ
モリ用アドレス信号に被試験メモリに与える初期アドレ
スと、メモリの内部で発生している内挿アドレスと同じ
アドレスを付加して発生させ、このアドレス信号によっ
て不良解析メモリをアクセスし、不良検出データを記憶
させている。

【０００６】ここで、シンクロナスＤＲＡＭについて簡
単に説明する。シンクロナスＤＲＡＭは、クロックに同
期してアドレス、データ、制御信号を入力する同期式の
ＤＲＡＭのことで、従来の非同期式ＤＲＡＭに較べて、
高速にデータを入出力することができる。図６及び図７
に動作のタイミングを示す。図６は書込動作時のタイミ
ングを示す。書込動作時はクロックでローアドレスＲ
0 をメモリ内に取り込み、クロックでカラム・アドレ
スＣ0aと、書き込みデータＤa を取り込むとともにクロ
ックに続くクロックによりデータＤa+1 ，Ｄa+2 ，Ｄ
a+3 をメモリ内に取り込む。書込データＤa ，Ｄa+1 ，
Ｄa+2 ，Ｄa+3 は、バースト長で示される数（図６では
４）だけ連続して書き込まれる。この時、データＤa+1
，Ｄa+2 ，Ｄa+3 に対するカラム・アドレスは入力す
る必要がない。これらに対するアドレスは、メモリ内部
で自動生成される。バースト長はメモリ内のレジスタに
書き込まれる値により決定し、２，４，８が選択でき
る。

【０００７】図７は読出動作時のタイミングを示す。読
出動作時はクロックでローアドレスＲ0 をメモリ内に
取り込み、クロックでカラム・アドレスＣ0aを取り込
む。読出データＱa は、クロックからＣＡＳレイテン
シ（図７では３）で指定されたクロック数遅れて、クロ
ックに同期して出力される。読出データＱa+1 ，Ｑa+
2 ，Ｑa+3 も読出データＱa と同様にクロックに続く
クロックに同期して順次バースト長で示される数（図で
は４）だけ連続して読み出される。この時もまた、デー
タＱa+1 ，Ｑa+2 ，Ｑa+3 に対するカラム・アドレスは
入力する必要がない。これらに対するアドレスは、デバ
イス内部で自動生成される。

【０００８】アドレスの動きは、シンクロナスＤＲＡＭ
の種類によって異なる。つまり、バーストタイプにより
異なる。バーストタイプには、シーケンシャルモードと
インタリーブモードとがある。各々のモードでのアドレ
スの動きを図８及び図９に示す。図８はシーケンシャル
シモードで動作するシンクロナスＤＲＡＭのアドレスの
動き、図９はインタリーブモードで動作するシンクロナ
スＤＲＡＭの動きを示す。これらのアドレスの動きはＩ
Ｃ製造会社によって予め決められている。

【０００９】図１０に従来のこの種のシンクロナスＤＲ
ＡＭを試験する試験装置を不良解析メモリのアドレスに
注目した構成で示す。この回路構成で、どのようにアド
レスを発生しフェイルを格納するかを以下に説明する。
試験対象のシンクロナスＤＲＡＭの仕様を次のように仮
定する。ローアドレスは図１１に示すようにＸ０〜Ｘ１
１の１２ビット、カラム・アドレスはＺ０，Ｚ１，Ｙ０
〜Ｙ９の１２ビット、バースト長４、ＣＡＳレイテンシ
３。

【００１０】マルチプレクサ３Ａは、パターン発生器１
から与えられるＸ，Ｙ，Ｚアドレスから任意のアドレス
を選択し、被試験メモリ４と同じアドレス空間を設定す
る機能を有する。この例では、図１１のようにアドレス
信号を選択する。ＺアドレスＺ０，Ｚ１を割り付けた部
分が、被試験メモリ４の内部で自動生成されるアドレス
である。

【００１１】サイクル遅延回路３Ｂは、アドレスを任意
のサイクル遅らせる機能を有する。いまＣＡＳレイテン
シを３と仮定しているので、図７に示したように被試験
メモリ４にカラム・アドレスＣ0aを与えてから、３サイ
クル後に読み出しデータＱaが出力される。そして、読
み出しデータＱa に対するフェイル・データも、パター
ン発生器１でカラム・アドレスＣ0aを出力してから３サ
イクル遅れてメモリ部３Ｃに入力されるので、サイクル
遅延回路３Ｂでもアドレスを３サイクル遅らせ、被試験
メモリ４のアドレスとのサイクルを合わせる。ＣＡＳレ
イテンシが変われば、ここでの遅延サイクル数を変えて
対応する。メモリ部３Ｃでは、入力されたアドレスに対
してフェイル・データを書き込む。

【００１２】

【発明が解決しようとする課題】パターン発生器１では
図８及び図９の様な内挿アドレスを発生しなければなら
ない。図８及び図９を比較すると明らかなように、シー
ケンシャルモードとインタリーブモードとでは発生する
アドレスが異なる。試験パターンを発生させるためのプ
ログラムを作成する作成者は、不良解析メモリ用のアド
レス発生用のプログラムをプログラミングするほかに、
シーケンシャルモード用とインタリーブモード用の２種
類の試験パターンを作成しなければならず、試験パター
ン作成者に大きな負担が掛けられ、この負担がこの種の
メモリを試験する上で大きな障害になっている。

【００１３】この発明の目的は、被試験メモリの内部で
発生している内挿アドレスをハードウェアによって発生
させ、試験パターン及び期待値パターン発生のためのプ
ログラムの作成を簡素化しようとするものである。

【００１４】

【課題を解決するための手段】この発明ではメモリの内
部にアドレス発生機能を具備し、このアドレス発生機能
により、外部から与えられる初期アドレスの相互の間を
内挿アドレスによって連続してアクセスできるように構
成されたメモリを試験するメモリ試験装置において、メ
モリ試験装置の不良解析メモリに被試験メモリの内部で
発生する内挿アドレスと同じアドレスを発生するアドレ
ス発生部を設け、このアドレス発生部で発生するアドレ
スを不良解析メモリに与え、不良解析メモリを被試験メ
モリと同一アドレスでアクセスするように構成したもの
である。

【００１５】更に詳しくは、この発明では被試験メモリ
においてアドレスの発生モードがシーケンシャルモード
とインタリーブモードとによってアドレスを発生する場
合、シーケンシャルモードでは全てのビットの出力が０
又は１の何れか一方の論理を出力する状態に固定される
第１カウンタと、与えられた初期アドレスからクロック
の供給毎に出力する値を＋１ずつ変化させる第２カウン
タと、これら第１カウンタと第２カウンタの出力の各ビ
ット対応毎に排他的論理和を求めるゲート群と、設定さ
れたバースト長に従ってゲート群で求めた結果の信号を
取り出すマルチプレクサとによってアドレス発生部を構
成したものである。

【００１６】一方、インタリーブモードでは、第１カウ
ンタは所定値からクロックの供給毎に１ずつ増加する値
を出力し、第２カウンタは与えられた初期値を記憶して
出力する状態に固定され、これら第１カウンタと第２カ
ウンタの出力を各ビット対応で排他的論理和を求め、設
定されたバースト長に従って排他的論理和で求めた結果
の信号を取出してアドレスとして出力するように動作す
る。

【００１７】従ってこの発明によれば、シーケンシャル
モードとインタリーブモードの何れでも、被試験メモリ
内のアクセス動作と同一のアドレスを自動的に発生させ
ることができる。この結果試験パターン発生のためのプ
ログラムの作成は不良解析メモリをアクセスするアドレ
スを考慮しなくて済むから簡素化され、この種のメモリ
を簡単に試験することができる利点が得られる。

【００１８】

【発明の実施の形態】図１にこの発明によるメモリ試験
装置の概略の構成を示す。図１０と対応する部分には同
一符号を付して示す。この発明の特徴とする構成は不良
解析メモリ３にアドレス発生部３Ｄを設けた構成とした
点である。アドレス発生部３Ｄにはこの例では図１１に
示したカラムアドレス（Ｙアドレス）を与え、Ｙアドレ
スの下位の２ビット乃至３ビットの部分を初期アドレス
として取り込んで、その初期アドレスから被試験メモリ
４の内部で発生する内挿アドレスと同じアドレスを発生
させる。

【００１９】アドレス発生部３Ｄで発生したアドレスは
マルチプレクサ３Ａとサイクル遅延回路３Ｂを通じてＸ
アドレスと共にメモリ部３Ｃに供給され、メモリ部３Ｃ
を被試験メモリ４のアドレスと同じアドレスをアクセス
する。図２にアドレス発生部３Ｄの具体的な実施例を示
す。この例ではバースト長を最大で８とした場合を示
す。従って１２ビットのＹアドレスの下位３ビットをア
ドレス発生部３Ｄに取り込み、この３ビットのＹアドレ
スをバースト長の設定に応じて例えばバースト長が１の
場合は最下位の１ビットを被試験メモリ４で発生する内
挿アドレスと同様に変化させて出力させ、４の場合は下
位２ビットを内挿アドレスと同様に変化させて出力さ
せ、８の場合は全３ビットを内挿アドレスと同様に変化
させて出力させるように構成した場合を示す。

【００２０】図２において、１１は初期値として３ビッ
トのオールゼロを取り込む第１カウンタ、１２はＹアド
レスの下位３ビットを初期値として取り込む第２カウン
タ、１３はバーストタイプ設定器、１４は第１カウンタ
１１と第２カウンタ１２の各ビットの出力を排他的論理
和して取り出すゲート群、１５はバースト長設定器、１
６はゲート群１４から取り出される出力と、Ｙアドレス
の下位３ビットの信号を設定されたバースト長に従って
ビット数を振り分けて取り出すマルチプレクサをそれぞ
れ示す。

【００２１】第１カウンタ１１及び第２カウンタ１２は
それぞれデータ入力端子Ｄ_i を持ち初期値をプリセット
することができるカウンタを用いる。つまり、第１カウ
ンタ１１のデータ入力端子Ｄ_i にはオールゼロの初期値
を与える。従ってこの第１カウンタ１１にはロード端子
ＬＯＡＤにロード指令パルスＰ_L が与えられる毎に３ビ
ットのオールゼロがプリセットされる。

【００２２】第２カウンタ１２のデータ入力端子Ｄ_i に
はＹアドレスの下位３ビットの信号ＡＤ_Y を与える。従
ってこの第２カウンタ１２にはロード指令パルスＰ_L が
与えられる毎にＹアドレスの下位３ビットがプリセット
される。第１カウンタ１１と第２カウンタ１２の各クロ
ック入力端子ＥＮには図６及び図７に示したクロックＣ
ＬＫを与える。

【００２３】第１カウンタ１１と第２カウンタ１２の各
イネーブル端子ＥＮにはバーストタイプ設定器１３から
バーストタイプの設定信号ＷＣＭＤを入力する。このバ
ーストタイプ設定器１３は例えばフリップフロップによ
って構成することができ、フリップフロップのセット側
の出力端子Ｑ₁ を第１カウンタ１１のイネーブル端子Ｅ
Ｎに接続し、リセット側の出力端子Ｑ₂ を第２カウンタ
１２のイネーブル端子ＥＮに接続する。従ってバースト
タイプ設定器１３を構成するフリップフロップをリセッ
ト状態に設定すると、第１カウンタ１１のイネーブル端
子ＥＮに「０」論理が与えられ、第２カウンタ１２のイ
ネーブル端子ＥＮに「１」論理が与えられる。

【００２４】第１カウンタ１１及び第２カウンタ１２は
イネーブル端子ＥＮに「０」論理が与えられるとカウン
ト動作せずにロードした状態に固定され、「１」論理が
与えられるとクロックＣＬＫの供給毎にロードした値か
らカウント値を１ずつ増加する方向に変化する。この結
果、上述の例では第１カウンタ１１はオールゼロの状態
に固定され、第２カウンタ１２はＹアドレスの値からク
ロックＣＬＫの供給毎にその値が１ずつ増加する。図３
にその様子を示す。図３の例ではバースト長を８に設定
し、Ｙアドレスの初期値として５番地を指定した場合を
示す。この場合には第１カウンタ１１の下位３ビットの
出力「０，０，０」と、第２カウンタ１２の下位３ビッ
トの出力をゲート群１４で排他的論理和して取出すか
ら、ゲート群１４の出力は図３に示すように第２カウン
タ１２の内容がそのまま出力され、Ｙアドレスとしては
初期番地５から５，６，７，０，１，２，３，４の値に
出力される。よって図８に示したシーケンシャルモード
時のバースト長が８の場合のアドレスの動きと同じ動き
をするアドレスを発生させることができる。図３では初
期アドレスとして「５」を設定した場合を示すが、その
他の場合も同様に動作する。またバースト長を８とした
場合を示したが、バースト長が２と４の場合も、第１カ
ウンタ１１と第２カウンタ１２にロードするビット数が
バースト長が２の場合は１ビット、バースト長が４の場
合は２ビットに変わるだけで、図８に示したと同様に動
作する。

【００２５】図４にバースト長を８としたインタリーブ
モード時のアドレス発生部３Ｄの動作状況を示す。イン
タリーブモードでは第１カウンタ１１のイネーブル端子
ＥＮに１論理が入力され、第２カウンタ１２のイネーブ
ル端子ＥＮに０論理が入力される。従って第１カウンタ
１１は計数動作が可能な状態となり、第２カウンタ１２
はロードした状態に固定される。図４に示した例では第
２カウンタ１２に初期アドレスとして５を初期設定した
場合を示す。

【００２６】第１カウンタ１１は初期値としてオールゼ
ロが設定され、オールゼロの状態からクロックＣＬＫの
入力毎に計数値が１ずつ増加する。第１カウンタ１１と
第２カウンタ１２の各ビット対応の排他的論理和を取る
と、ゲート群１４の出力欄及びＹアドレスの欄に示すよ
うに初期値５から５，４，７，６，１，０，３，２の順
にＹアドレスが発生し、図９で説明したと同様のインタ
リーブモード時のアドレスを発生させることができる。
図４ではバースト長を８、初期アドレスを５とした場合
を示したが、その他の条件の場合も、図９で説明したと
同様にインタリーブモードのアドレスを発生させること
ができる。

【００２７】ゲート群１４の出力はマルチプレクサ１６
Ａ〜１６Ｃの各入力端子Ａに入力される。マルチプレク
サ１６Ａ〜１６Ｃの各入力端子ＢにはＹアドレス信号の
下位３ビットのアドレス信号を与える。マルチプレクサ
１６Ａ〜１６Ｃの各制御端子にはバースト長設定器１５
からバースト長設定信号を与える。バースト長設定信号
はバースト長が８のとき「１，１，１」が出力される。
マルチプレクサ１６Ａ〜１６Ｃは制御端子に「１」論理
が与えられると入力端子Ａを出力端子Ｃに接続し、ゲー
ト群１４の出力をマルチプレクサ３Ａに与える。バース
ト長が４のときはバースト設定器は「０，１，１」を出
力し、ゲート群１４の出力を下位２ビット分選択し、マ
ルチプレクサ３Ａに入力する。バースト長が２のときは
バースト設定器１５は「０，０，１」を出力し、ゲート
群１４の出力を下位１ビットだけ選択してマルチプレク
サ３Ａに入力する。その他のビットはＹアドレス信号が
選択されてマルチプレクサ３Ａに入力する。

【００２８】マルチプレクサ３ＡではＹアドレスの上位
ビットと合成され、更にＸアドレスとも合成されてサイ
クル遅延回路３Ｂに供給される。サイクル遅延回路３Ｂ
ではＸアドレス信号及びＹアドレス信号に被試験メモリ
４の遅延時間に相当する遅延時間を与え、その遅延され
たアドレス信号をメモリ部３Ｃに与えて被試験メモリ４
と同一アドレスをアクセスする。

【００２９】尚、第１カウンタ１１と第２カウンタ１２
にロードするビット数を上述の実施例では３ビットとし
た場合を説明したが、このビット数はバースト長の最大
値によって適宜選択すればよいことであってそのビット
数に制限はない。つまり、汎用性を持たせるのであれ
ば、Ｙアドレス（又はＸアドレスでもよい）の全ビット
数分を全て第１カウンタ１１及び第２カウンタ１２にロ
ードさせ、その計数出力をゲート群１４とマルチプレク
サ１６で取り出す構成にすることも考えられる。

【００３０】

【発明の効果】以上説明したように、この発明によれば
メモリの内部で発生すると同じアドレスを、不良解析メ
モリ３に設けたアドレス発生部３Ｄで発生させる構成と
したから、シンクロナスＤＲＡＭの試験を行なうための
パターン発生用プログラムの作成作業を大幅に簡素化す
ることができる。よってその効果は実用に供して頗る大
である。

【図面の簡単な説明】

【図１】この発明の概要を説明するためのブロック図。

【図２】この発明の要部の具体的な実施例を説明するた
めのブロック図。

【図３】この発明の要部の動作を説明するための図。

【図４】この発明の要部の動作を説明するための図。

【図５】一般的なメモリ試験装置の概要を説明するため
のブロック図。

【図６】シンクロナスＤＲＡＭの動作を説明するための
波形図。

【図７】図６と同様の波形図。

【図８】内部にアドレス発生機能を持つメモリのアドレ
ス発生機能を説明するための図。

【図９】図６と同様の図。

【図１０】図６及び図７で説明したアドレス発生機能を
持つメモリを試験する従来の試験装置を説明するための
ブロック図。

【図１１】図１０で説明した従来の試験装置で扱われる
アドレス信号の一例を説明するための図。

【符号の説明】

１ パターン発生器 ２ 論理比較器 ３ 不良解析メモリ ３Ａ マルチプレクサ ３Ｂ サイクル遅延回路 ３Ｃ メモリ部 ３Ｄ アドレス発生部 ４ 被試験メモリ １１ 第１カウンタ １２ 第２カウンタ １３ バーストタイプ設定器 １４ ゲート群 １５ バースト長設定器 １６ マルチプレクサ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 与えられたアドレスに続くアドレスを設
   定されたバースト長によって決められる個数だけ集積回
   路の内部で発生することができるメモリを試験するメモ
   リ試験装置において、 被試験メモリの不良個所を記憶する不良解析メモリにア
   ドレス発生部を設け、このアドレス発生部によって上記
   被試験メモリの内部で発生する内挿アドレスと同じアド
   レスを発生させ、このアドレスにより上記不良解析メモ
   リと上記被試験メモリとを同一アドレスでアクセスでき
   るように構成したことを特徴とするメモリ試験装置。
2. 【請求項２】 請求項１記載のメモリ試験において、ア
   ドレス発生部は不良解析メモリに与えられるＹアドレス
   又はＸアドレスの下位から何ビットを上記被試験メモリ
   の内挿アドレスに対応させるかを設定するバースト長設
   定器と、アドレス発生モードを設定するバーストタイプ
   設定器と、このバーストタイプ設定器の設定状態によっ
   てオールゼロの初期設定値に固定された状態とクロック
   に同期してカウント値を１ずつ増加する状態に切替られ
   る第１カウンタと、上記Ｙアドレス又はＸアドレスの上
   記バースト長設定器に設定されたビット数に対応した下
   位からのビットの信号が初期設定され、上記バーストタ
   イプ設定器の設定状態によってその初期設定値に固定さ
   れた状態とクロックに同期して１ずつ増加する状態に切
   替られる第２カウンタと、これら第１カウンタと第２カ
   ウンタの出力をビット対応で排他的論理和をとるゲート
   群と、このゲート群で取り出される出力を上記バースト
   長設定器で設定したビット数分取り出すマルチプレクサ
   とによって構成したことを特徴とするメモリ試験装置。