JPH10275080A - マイクロプロセッサ - Google Patents

マイクロプロセッサ

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JPH10275080A
JPH10275080A JP10048481A JP4848198A JPH10275080A JP H10275080 A JPH10275080 A JP H10275080A JP 10048481 A JP10048481 A JP 10048481A JP 4848198 A JP4848198 A JP 4848198A JP H10275080 A JPH10275080 A JP H10275080A
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セスハン ナタラジャン
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Abstract

(57)【要約】 【課題】 データ収集または出力、機能および計算集中
型の演算の間でのプロセッサ資源に対する衝突を減ら
す、改良されたデータ処理装置、システムおよび方法を
提供する。 【解決手段】 マイクロプロセッサは、並列データ操作
を実行することができる第１のセットの機能ユニット
と、複数のデータ操作を実行することができる第２のセ
ットの機能ユニットと、第１および第２の機能ユニット
を接続するデータ相互接続経路とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、データ処理装置、
電子処理および制御システムとこれらの製造方法および
動作方法とに関する。
【０００２】
【従来の技術および発明が解決しようとする課題】マイ
クロプロセッサ・デバイスは、Ｇａｒｙ Ｗ．Ｂｏｏｎ
ｅに発行され、テキサス インスツルメンツ インコー
ポレイテッドに譲渡されている米国特許第３，７５７，
３０６号に示されているような、ＭＯＳ／ＬＳＩ技術に
よって製造された単一の半導体集積回路または「チッ
プ」に普通は含まれているディジタル・プロセッサ用の
中央処理ユニットすなわちＣＰＵである。Ｂｏｏｎｅの
特許はシングル・チップ８ビットＣＰＵを示し、このＣ
ＰＵは並列のＡＬＵとデータおよびアドレス用レジスタ
と命令レジスタと制御デコーダとを含み、すべてがノイ
マン型アーキテクチャを使って相互接続されており、デ
ータ、アドレスおよび命令に対する双方向性の並列バス
を採用している。Ｇｒａｙ Ｗ．ＢｏｏｎｅおよびＭｉ
ｃｈａｅｌ Ｊ．Ｃｏｃｈｒａｎに発行され、テキサス
インスツルメンツ インコーポレイテッドに譲渡され
ている米国特許第４，０７４，３５１号は、シングル・
チップの「マイクロコンピュータ」タイプのデバイスを
示しており、そのデバイスは４ビットの並列ＡＬＵとそ
の制御回路とを含み、それと一緒にプログラム記憶用の
オンチップＲＯＭとデータ記憶用のオンチップＲＡＭと
を備え、ハーバード・アーキテクチャで作られている。
マイクロプロセッサという用語は、普通は、プログラム
およびデータ記憶用に外部メモリを採用しているデバイ
スを指し、一方、マイクロコンピュータという用語は、
プログラムおよびデータ記憶用のオンチップのＲＯＭお
よびＲＡＭを備えているデバイスを指す。本発明の説明
で、「マイクロコンピュータ」という用語は両方のタイ
プのデバイスを含むために使われ、「マイクロプロセッ
サ」という用語は、主として、オンチップＲＯＭを備え
ていないマイクロコンピュータを指すために使われる。
この分野の技術ではその用語はしばしば同じ意味に使わ
れるので、この説明でこれらの用語を取り混ぜて使うこ
とは本発明の特徴に関する制限事項とはみなされるべき
でないことを理解されたい。
【０００３】現代のマイクロコンピュータは、２つの一
般的なクラス、すなわち、汎用マイクロプロセッサと特
殊目的のマイクロコンピュータ／マイクロプロセッサと
に分類することができる。モトローラ社によって製造さ
れているＭ６８０２０などの汎用マイクロプロセッサ
は、広い範囲の任意のタスクを実行するためにユーザに
よってプログラム可能であるように設計されており、し
たがって、それらはパーソナル・コンピュータなどの装
置の中央処理ユニットとしてよく使われる。そのような
汎用マイクロプロセッサは広い範囲の算術演算および論
理機能に対して優れた性能を備えているが、もちろん、
そのような機能の任意の特定の１つに対して特別に設計
されているわけではなく、また、それに適応されている
わけではない。これと対照的に、特殊目的のマイクロコ
ンピュータは、ユーザがそのマイクロコンピュータを使
うことを意図している特殊な所定の算術演算および論理
機能に対する性能を改善するために設計されている。そ
のマイクロコンピュータの主要な機能を知ることによっ
て、設計者は特殊目的のマイクロコンピュータによる特
殊機能の性能が、汎用マイクロプロセッサによる同じ機
能の性能より大幅に高くなるように、そのユーザによっ
て作られるプログラムとは無関係に、そのマイクロコン
ピュータを作ることができる。
【０００４】大幅に改善された速度で特殊目的のマイク
ロコンピュータによって実行することができるそのよう
な機能の１つは、ディジタル信号処理であり、さらに詳
しく言えば、ディジタル・フィルタの実装のためにおよ
び高速フーリエ変換を実行するために必要な計算であ
る。そのような計算は、整数の乗算と複数ビットのシフ
トと乗算および加算などの大量の繰返し演算になるの
で、これらの繰返し機能に対して特別に適応された特殊
目的のマイクロコンピュータを作ることができる。その
ような特殊目的のマイクロコンピュータはテキサス イ
ンスツルメンツ インコーポレイテッドに譲渡されてい
る米国特許第４，５７７，２８２号で記述されており、
この特許は引用によって本明細書の記載に援用する。こ
れらの計算用のマイクロコンピュータの特殊な設計の結
果、汎用マイクロプロセッサに比べて性能が十分改善さ
れることになり、そのような特殊目的のマイクロコンピ
ュータを音声および画像処理などのリアルタイムのアプ
リケーションで使うことができる。
【０００５】ディジタル信号処理のアプリケーション
は、その計算集中的な性質のために、メモリ・アクセス
動作も集中的に行われる。したがって、ディジタル信号
処理機能を実行する際のマイクロコンピュータの総合性
能は、単位時間当りに実行される特殊計算の数によって
決定されるだけでなく、マイクロコンピュータがシステ
ム・メモリからデータを呼び出し、データをシステム・
メモリに記憶することができる速度によっても決定され
る。前記の米国特許第４，５７７，２８２号に記述され
ているような従来の特殊目的のマイクロコンピュータ
は、データ・メモリに対するアクセスをプログラム・メ
モリのアクセスとは独立にかつ同時に行うことができる
ように、ハーバード・アーキテクチャの修正版を利用し
ていた。もちろん、そのようなアーキテクチャは性能を
さらに改善するために設けられていた。
【０００６】技術および市場の要求が高まることによっ
て、処理デバイスとアプリケーション・システムと動作
および製造の方法とにおける構造的な改善およびプロセ
スの改善がさらに望まれるようになっている。
【０００７】本発明の目的には、データ収集または出
力、機能および計算集中型の演算の間でのプロセッサ資
源に対する衝突を減らす、改良されたデータ処理装置、
システムおよび方法を提供することと、高サンプル・レ
ートのディジタル信号処理のアプリケーションにおいて
プロセッサの管理オーバヘッドを減らす、改善されたデ
ータ処理装置、システムおよび方法を提供することと、
割込み処理およびサブルーチン呼出しおよびサブルーチ
ンからの戻りを能率的に行うための改良されたデータ処
理装置、システムおよび方法を提供することと、遠隔通
信、制御システムおよび他のアプリケーションにおけ
る、プロセッサのバンド幅を増加させる改良されたデー
タ処理装置、システムおよび方法を提供することなどが
ある。
【０００８】
【課題を解決するための手段】一般に、本発明の１つの
形式は、改良された「非常に長い命令ワード」（ＶＬＩ
Ｗ）の電子プロセッサを含む改良されたデータ処理装置
である。
【０００９】一般に、本発明のもう１つの形式は、変換
のプロセスによってアナログ入力に対応するディジタル
信号を作り出すための、変換が完了したときに割込み信
号を作り出すためのアナログ／ディジタル変換器を含む
信号処理装置のシステムである。そのアナログ／ディジ
タル変換器に接続されているメモリおよびプロセッサを
備えているディジタル処理回路は、その割込み信号に応
答してディジタル信号をメモリに入れる。そのプロセッ
サは、レジスタ・セットと少なくとも１つの乗算器と少
なくとも１つの演算論理ユニットとを含む。
【００１０】マイクロプロセッサは、並列データ演算を
実行できる第１のセットの機能ユニットと、並列データ
演算を実行できる第２のセットの機能ユニットと、第１
および第２の機能ユニットを接続するデータ接続パスと
を含む。データ処理システムは、第１の複数の命令を同
時にフェッチするフェッチ回路と、第２の複数の命令を
同時に実行することができる回路とを含み、第２の複数
の命令は第１の複数の命令より少ないか等しい。データ
処理システムは、第１の複数の命令を同時にフェッチす
るフェッチ回路と、第２の複数の命令を同時に条件付き
で実行することができる回路とを含み、第２の複数の命
令は第１の複数の命令より少ないか等しい。
【００１１】本発明の他の装置、システムおよび方法の
形式も開示され、この中で特許が請求される。本発明の
他の目的が開示され、さらに他の目的はここに開示され
ていることから明らかとなる。
【００１２】本発明の革新的な特徴であると信じられる
特性が、添付の請求項に記述されている。他の特徴およ
びその利点のほか、本発明の好適な実施形態が、以下に
続く詳細な説明を付属の図面を参照しながら読むことに
よって最もよく理解される。
【００１３】
【発明の実施の形態】各種の図で対応している数値およ
び他のシンボルは対応している部分を指す。ただし、コ
ンテキストが違ったものを指している場合を除く。
【００１４】図１を参照すると、現在好まれているマイ
クロプロセッサ１１の高レベルの機能的ブロック図が示
されている。
【００１５】図１は、ディジタル信号プロセッサ（ＤＳ
Ｐ）のブロック図を示す。ＤＳＰは、図１の右の中央部
分に示されているＣＰＵ１に基づいている。ＤＳＰデバ
イス１１にはプログラム・メモリ２が付属しており、そ
れはプログラム・キャッシュとして使うことができる。
また、デバイス１１は、サイズの変化するおよび／また
は種類の異なるデータ・メモリ３も備えることができ
る。ダイレクト・メモリ・アクセス（ＤＭＡ）コントロ
ーラ４ａ，パワー・ダウン・ロジック５および外部メモ
リ・インターフェース（ＥＭＩＦ）４６などのペリフェ
ラル４は、ＣＰＵに付属していることが好ましく、ま
た、シリアル・ポート６ｂやホスト・ポート６ａなどの
ペリフェラル６は、オプションとして利用できる。
【００１６】ＤＳＰは、３２ビットのバイト・アドレス
可能なアドレス空間を備えている。内部（オンチップ）
メモリは、別々のデータ空間３およびプログラム空間２
に編成されている。オフチップ・メモリが使われると
き、これらの２つの空間は外部メモリ・インターフェー
ス（ＥＭＩＦ）４６を経由して単一のメモリ空間に統一
されることが好ましい。
【００１７】ＤＳＰは、データ・メモリ３にアクセスす
るための２つの内部ポート３ａ，３ｂを備えており、２
つの内部ポート３ａ，３ｂは３２ビットのデータおよび
３２ビットのバイト・アドレスをそれぞれ備えている。
ＤＳＰは，プログラム・メモリ２にアクセスするための
単一のポート２ａを有し、ポート２ａは、２５６ビット
幅の命令フェッチおよび３０ビットのワード（４バイ
ト）アドレスを備え、３２ビットのバイト・アドレスに
等価である。
【００１８】次のペリフェラル・モジュール、すなわ
ち、シリアル・ポートと、タイマーと、同期型および非
同期型ＳＲＡＭおよび同期型ＤＲＡＭをサポートする外
部メモリ・インターフェース（ＥＭＩＦ）と、２チャネ
ルの自動ブート・ローディングのダイレクト・メモリ・
アクセス（ＤＭＡ）コントローラと、ホスト・ポート
と、ＣＰＵアクティビティ、ペリフェラル・アクティビ
ティおよびＰＬＬアクティビティを停止させて消費電力
を削減することができるパワー・ダウン・ロジックと
が、ＤＳＰ上に提供される。
【００１９】図１をさらに詳しく参照すると、ＣＰＵ
は、プログラム・フェッチ・ユニット７ａと、命令ディ
スパッチ・ユニット７ｂと、命令デコード・ユニット７
ｃと、２つのデータ・パス８ａ，８ｂ（それぞれ４つの
機能ユニット. Ｌ１，. Ｓ１，. Ｍ１および. Ｄ１また
は. Ｌ２，. Ｓ２，. Ｍ２および. Ｄ２を備えている）
と、３２個の３２ビット・レジスタ９と、制御レジスタ
１０ａと、制御ロジック１０ａと、テスト１０ｃ，エミ
ュレーション１０ｄおよび割込み１０ｅのロジックとを
含む。
【００２０】プログラム・フェッチ７ａ、命令ディスパ
ッチ７ｂおよび命令デコード７ｃの各ユニットは、プロ
グラム・メモリ２から８個までの３２ビット命令をサイ
クルごとに機能ユニットに配送することができる。処理
は２つのデータ・パス（８ａ，８ｂ）のそれぞれにおい
て発生する。各データ・パス８は，４つの機能ユニット
（. Ｌ，. Ｓ，. Ｍおよび. Ｄ）と、１６個の３２ビッ
ト・レジスタを含む１つのレジスタ・ファイル９ａまた
は９ｂとを備える。各機能ユニットは、３２ビットの命
令によって制御される。データ・パスについては後でさ
らに詳細に説明される。制御レジスタ・ファイル１０ａ
は、各種のプロセッサ動作のコンフィギュレーションを
行うとともに制御するための手段を提供する。命令がど
のようにフェッチされ、ディスパッチされ、デコードさ
れ、データ・パスで実行されるかは、パイプライン動作
に関連して後で説明される。
【００２１】図２は、ＣＰＵ１のデータ・パスを示す。
このパスは、２つの汎用レジスタ・ファイル（９ａおよ
び９ｂ）と、８つの機能ユニット（. Ｌ１，. Ｌ２，.
Ｓ１，. Ｓ２，. Ｍ１，. Ｍ２，. Ｄ１および. Ｄ２）
と、２つのメモリからのロード・パス（ＬＤ１およびＬ
Ｄ２）と、２つのメモリへの格納パス（ＳＴ１およびＳ
Ｔ２）と、２つのレジスタ・ファイル相互接続パス（１
Ｘおよび２Ｘ）とから構成される。
【００２２】データ・パスには、２つの汎用レジスタ・
ファイル（９ａおよび９ｂ）がある。これらのファイル
はそれぞれ、１６個の３２ビット・レジスタ（ファイル
Ａに対してはＡ０〜Ａ１５、ファイルＢに対してはＢ０
〜Ｂ１５とラベルが付けられている）を含む。汎用レジ
スタは、データ用に、データ・アドレス・ポインタ用
に、または条件レジスタとして使うことができる。
【００２３】データ・パスの８つの機能ユニットは、４
個の２つのグループ（１２ａ１〜１２ａ４および１２ｂ
１〜１２ｂ４）に分けることができ、それぞれが各レジ
スタ・ファイルに対して実質的に同じである。機能ユニ
ットについては、以下の表１に説明されている。
【００２４】
【表１】
【００２５】ＣＰＵ１のほとんどのデータ信号線は３２
ビットのオペランドをサポートし、また、いくつかはロ
ング（４０ビット）オペランドをサポートする。各機能
ユニットは、汎用レジスタ・ファイルへのそれ自身の３
２ビット書込みポートを備える。名前が“１”で終わっ
ているすべてのユニット（たとえば、. Ｌ１）はレジス
タ・ファイルＡに書き込み、また、“２”で終わってい
るすべてのユニットはレジスタ・ファイルＢに書き込
む。図２で示されているように、各機能ユニットは、ソ
ース・オペランドｓｒｃ１，ｓｒｃ２用の２つの３２ビ
ット読出しポートを備える。４つのユニット（. Ｌ
１，. Ｌ２，．Ｓ１，. Ｓ２）は、４０ビット長の読出
し用の８ビット入力と、４０ビット長の書込み用の余分
な８ビット幅のポートを備える。各ユニットはそれ自身
の３２ビット書込みポートを備えているので、８個のユ
ニットはすべてパラレルにサイクルごとに使うことがで
きる。
【００２６】図２に示されているように、各汎用レジス
タ・ファイルは、１Ｘおよび２Ｘパスによって反対側の
レジスタ・ファイルの機能ユニットに接続されている。
これらのパスによって、各側からの. Ｓ，. Ｍおよび.
Ｌユニットはいずれのファイルからのオペランドにもア
クセスすることができる。
【００２７】４つのユニット（. Ｍ１，. Ｍ２，. Ｓ
１，. Ｓ２）は、同じ側のレジスタ・ファイル（“１”
で終わっているユニットにはＡ、“２”で終わっている
ユニットにはＢ）、またはクロス・パス（１Ｘおよび２
Ｘ）を経由する反対側のファイルのいずれかで選択でき
る１つの３２ビット入力マルチプレクサを備える。. Ｌ
１および. Ｌ２ユニット上の３２ビット入力は両方と
も、クロス・パスを経由してマルチプレクサ（“ｍｕ
ｘ”）によって選択できる。
【００２８】メモリからレジスタ・ファイルへデータを
ロードするための２つの３２ビット・パスがある。１つ
はレジスタ・ファイルＡに対するパス（ＬＤ１）であ
り、もう１つはレジスタ・ファイルＢに対するパス（Ｌ
Ｄ２）である。また、レジスタの値を各レジスタ・ファ
イルからメモリへ格納するための２つの３２ビット・パ
スＳＴ１，ＳＴ２もある。その格納パスは. Ｌおよび.
Ｓのロング読出し経路と共有される。
【００２９】図２に示されているように、. Ｄユニット
から出てくるデータ・アドレス・パス（ＤＡ１およびＤ
Ａ２）によって、１つのレジスタ・ファイルから発生さ
れるデータ・アドレスが他のレジスタ・ファイルからの
ロードおよびストアをサポートすることができる。
【００３０】図２に示されているように、１つのユニッ
ト（. Ｓ２）は制御レジスタ・ファイルとの間で読出し
および書込みができる。表２は制御レジスタ・ファイル
に含まれている制御レジスタをリストしており、それぞ
れ簡単に説明されている。制御レジスタについては後で
もっと詳しく説明される。各制御レジスタはＭＶＣ命令
によってアクセスされる。ＭＶＣ命令については後の説
明を参照されたい。
【００３１】
【表２】
【００３２】図３はアドレッシング・モード・レジスタ
（ＡＭＲ）を示す。８個のレジスタ（Ａ４〜Ａ７、Ｂ４
〜Ｂ７）はサーキュラ・アドレッシングを実行すること
ができる。これらのレジスタのそれぞれに対して、ＡＭ
Ｒはアドレッシング・モードを規定する。各レジスタに
対する２ビットのフィールドは、アドレス修飾モードを
選択するために使われる。それはリニア（デフォルト）
またはサーキュラ・モードである。サーキュラ・アドレ
ッシングでは、そのフィールドは、どのＢＫ（ブロック
・サイズ）フィールドがサーキュラ・バッファのために
使われるかをも規定する。さらに、そのバッファは、ブ
ロック・サイズに等しいバイト境界に整列されていなけ
ればならない。モード選択フィールド符号化が表３に示
されている。
【００３３】
【表３】
【００３４】ブロック・サイズ・フィールドＢＫ０，Ｂ
Ｋ１はサーキュラ・アドレッシングのためのブロック・
サイズを規定する。ＢＫ０およびＢＫ１の５つのビット
はその幅を規定する。ブロック・サイズの幅を計算する
ための式は次の通りである。
【００３５】 ブロック・サイズ（バイト単位）＝２(N+1) ここで、ＮはＢＫ１またはＢＫ０の中の値である。
【００３６】表４は、３２のすべての可能性に対するブ
ロック・サイズ計算を示す。
【００３７】
【表４】
【００３８】図４に示されている制御ステータス・レジ
スタ（ＣＳＲ）は制御ビットおよびステータス・ビット
を含む。ＣＳＲのビット・フィールドの機能が表５に示
されている。
【００３９】
【表５】
【００４０】図５に示されている汎用入力レジスタ（Ｉ
Ｎ）は３２個の汎用入力信号をサポートし、一方、図６
に示されている汎用出力レジスタ（ＯＵＴ）は３２個の
汎用出力信号をサポートする。これらの信号の機能につ
いては後で説明される。
【００４１】下の表６は、ここで使われる各種のシンボ
ルを説明する。
【００４２】
【表６】
【００４３】
【表７】
【００４４】表７および表８は、命令および機能ユニッ
ト間のマッピングを定義する。
【００４５】
【表８】
【００４６】
【表９】
【００４７】
【表１０】
【００４８】汎用レジスタ・ファイルは３２ビットおよ
び４０ビットのデータをサポートする。３２ビットのデ
ータは単一のレジスタに含まれる。４０ビットのデータ
は２つのレジスタにまたがって含まれる。データの３２
個のＬＳＢは偶数番号のレジスタに格納され、８個のＬ
ＳＢはその次のレジスタ（それは常に奇数番号のレジス
タである）に格納される。表９に示されているように、
４０ビットのデータに対して１６個の有効なレジスタ・
ペアがある。アセンブリ言語の構文においては、レジス
タ・ペアはレジスタ名の間にコロンを付けることによっ
て示される。奇数番号のレジスタが最初に指定される。
【００４９】
【表１１】
【００５０】図７は、４０ビットのデータに対するレジ
スタ記憶方式を示す。ロング入力を必要とする演算は、
奇数レジスタの２４個のＭＳＢを無視する。ロング結果
を発生する演算は、奇数レジスタの２４個のＭＳＢを
“０”で埋める。偶数レジスタはオペコードでエンコー
ドされている。
【００５１】ＤＳＰのオペコード・マップが図８Ａおよ
び図８Ｂに示されている。そのフィールドの構文および
値の説明については、表６および後で説明される命令の
記述を参照されたい。
【００５２】すべての命令は条件付きとすることができ
る。その条件は、テストされるレジスタを指定している
３ビットのフィールド（ｃｒｅｇ）と、ゼロか非ゼロか
をテストすることを規定している１ビット・フィールド
（ｚ）とによって制御される。すべてのオペコードの４
つのＭＳＢはｃｒｅｇおよびｚである。レジスタはすべ
ての命令に対してＥ１パイプライン・ステージの最初で
テストされる。パイプラインについては後で説明され
る。ｚ＝１の場合、そのテストは“０”に等しいことに
対するテストである。ｚ＝０の場合、そのテストは
“０”でないことに対するテストである。条件レジスタ
・フィールド（ｃｒｅｇ）＝０およびｚ＝０の場合は、
命令が無条件に実行されるようにするために常に真とし
て扱われる。ｃｒｅｇレジスタのフィールドは、表１０
に示されているようにエンコードされている。
【００５３】
【表１２】
【００５４】条件付きの命令は、その条件レジスタを囲
んでいる“［ ］”によって表される。次の実行パケッ
トは２つのＡＤＤ命令を並列に含む。第１のＡＤＤは、
Ｂ０が非ゼロの条件付きである。第２のＡＤＤは、Ｂ０
がゼロの条件付きである。“！”はその条件の「否定」
を示す。 ［Ｂ０］ ＡＤＤ . Ｌ１ Ａ１，Ａ２，Ａ３ ｜｜ ［！Ｂ０］ ＡＤＤ . Ｌ２ Ｂ１，Ｂ２，Ｂ３
【００５５】上記の命令は相互に排他的である。これ
は、１つだけが実行されることを意味する。
【００５６】それらが並列にスケジュールされていた場
合、相互に排他的な命令は、後で説明されるすべてのリ
ソース制約条件に従わなければならない。
【００５７】相互に排他的な命令が後で説明されるよう
なリソースを共有する場合、それらは１つだけが実行を
終えることになる場合であっても、並列にはスケジュー
ルする（同じ実行パケットの中に置かれる）ことはでき
ない。
【００５８】命令の実行は遅延スロットの単位で定義す
ることができる。表１１は、命令のタイプと、各タイプ
の命令が所有する遅延スロットの数と、それが使う実行
フェーズとを示す。遅延スロットは、ソース・オペラン
ドが読み出されたのちに結果が読み出されるために利用
できるようになる前にかかる余分のサイクルの数であ
る。単独サイクルのタイプの命令（たとえばＡＤＤ）の
場合、ソース・オペランドがサイクルｉにおいて読み出
された場合、その結果はサイクルｉ＋１において読み出
すことができる。乗算命令（ＭＰＹ）の場合、ソース・
オペランドがサイクルｉにおいて読み出された場合、そ
の結果はサイクルＩ＋２において読み出すことができ
る。
【００５９】
【表１３】
【００６０】命令は常に８個が同時にフェッチされる。
これはフェッチ・パケットを構成する。１つのフェッチ
・パケットの基本フォーマットが図９に示されている。
フェッチ・パケットの実行グループピングは、ｐビット
すなわち各命令のビット０によって指定される。フェッ
チ・パケットは８ワードに揃えられている。
【００６１】ｐビットは命令の並列実行を制御する。ｐ
ビットは左から右へ（低いアドレスから高いアドレスへ
向かって）走査される。命令ｉのｐビットが“１”であ
った場合、命令ｉ＋１が命令ｉと並列に（同じサイクル
で）実行される。命令ｉのｐビットが“０”であった場
合、命令ｉ＋１は命令ｉの後のサイクルにおいて実行さ
れる。並列に実行されるすべての命令が実行パケットを
構成する。実行パケットは８個までの命令を含むことが
できる。１つの実行パケットのすべての命令はユニーク
な機能ユニットを使わなければならない。
【００６２】実行パケットは８ワードの境界にまたがる
ことはできない。したがって、１つのフェッチ・パケッ
トの最後のｐビットは常に“０”に設定され、各フェッ
チ・パケットは新しい実行パケットを開始させる。次の
例は、ｐビットのシーケンスの命令をサイクルごとの実
行ストリームへ変換する様子を示している。フェッチ・
パケットに対して３種類のｐビット・パターンがある。
これらの３つのｐビット・パターンは、結果として、８
個の命令に対する次の実行シーケンス、すなわち、完全
にシリアルに、完全に並列に、または部分的にシリアル
になる。これら３つの実行シーケンスについては以下に
完全に説明される。
【００６３】図１０Ａに示されているこの完全にシリア
ルのｐビット・パターンの結果、次の実行シーケンスと
なる。
【００６４】
【表１４】
【００６５】８個の命令は順次実行される。 ３．７．２
【００６６】図１０Ｂに示されているこの完全に並列の
ｐビット・パターンの結果、次の実行シーケンスとな
る。
【００６７】
【表１５】
【００６８】８個の命令がすべて並列に実行される。
【００６９】図１０Ｃに示されているこの部分的にシリ
アルのｐビット・パターンの結果、次の実行シーケンス
となる。
【００７０】
【表１６】
【００７１】｜｜の文字は、１つの命令がその前の命令
と並列に実行されるべきであることを意味する。前の部
分的にシリアルの例において、そのコードは次のように
表される。
【００７２】実行パケットの途中への分岐が発生した場
合、それより低いアドレスにある命令はすべて無視され
る。部分的にシリアルの例において、命令Ｄを含むアド
レスに対する分岐が発生した場合、ＤとＥだけが実行さ
れる。命令Ｃは同じ実行パケットにあるが、それは無視
される。命令Ａ，Ｂも、それらが前の実行パケットにあ
るので、無視される。
【００７３】同じ実行パケットの２つの命令が同じリソ
ースを使うことはできない。また、どの命令も同じサイ
クルの間に同じレジスタに書き込むことはできない。次
に、命令が使うことができるそれぞれのリソースについ
て説明する。
【００７４】同じ機能ユニットを使っている２つの命令
は、同じ実行パケットの中で発行することはできない。
次の実行パケットは無効である。 ＡＤＤ .Ｓ１ Ａ０，Ａ１，Ａ２；＼ .Ｓ１が両方の命令に対して ｜｜ ＳＨＲ .Ｓ１ Ａ３，１５，Ａ４；／使われている。 次の実行パケットは有効である。 ＡＤＤ .Ｌ１ Ａ０，Ａ１，Ａ２；＼２つの異なる機能ユニットが ｜｜ ＳＨＲ .Ｓ１ Ａ３，１５，Ａ４；／使われている。
【００７５】クロス・パス（１Ｘおよび２Ｘ）：１つの
実行パケットについてデータ・パス当り１つのユニット
（. Ｓ，. Ｌまたは. Ｍのいずれか）がクロス・パス
（１Ｘおよび２Ｘ）を経由してその反対側のレジスタ・
ファイルからソース・オペランドを読むことができる。
たとえば、. Ｓ１は１Ｘクロス・パスを使ってＡのレジ
スタ・ファイルから両方のオペランドを読むことがで
き、あるいはＢのレジスタ・ファイルから１つのオペラ
ンドを読むことができる。これは、そのユニット名の次
のＸによって示されている。
【００７６】レジスタ・ファイル間で同じＸクロス・パ
スを使っている２つの命令は、同じ実行パケットで発行
することはできない。というのは、ＡからＢへの１つの
パスおよびＢからＡへの１つのパスがあるだけだからで
ある。次の実行パケットは無効である。 ＡＤＤ .Ｌ１Ｘ Ａ０，Ｂ１，Ａ１；＼１Ｘのクロス・パスが両方の命令に ｜｜ ＭＰＹ . ＭＩＸ Ａ４，Ｂ４，Ａ５；／対して使われている。 次の実行パケットは有効である。 ＡＤＤ .Ｌ１Ｘ Ａ０，Ｂ１，Ａ１；＼命令が１Ｘおよび２Ｘの ｜｜ ＭＰＹ . Ｍ２Ｘ Ａ４，Ｂ４，Ｂ２；／クロス・パスを使う （オペコード・マップで示されているように）命令フィ
ールドの中のｘビットがセットされている場合、そのオ
ペランドはデスティネーションの反対側のレジスタ・フ
ァイルから入ってくる。
【００７７】ロードおよびストアは、他のレジスタ・フ
ァイルとの間でロードまたはストアを行っている間、１
つのレジスタ・ファイルからのアドレス・ポインタを使
うことができる。同じレジスタ・ファイルからの１つの
アドレス・ポインタを使って２つのロードおよび／また
はストアを同じ実行パケット内で発行することはできな
い。次の実行パケットは無効である。 ＬＤＷ . Ｄ１ *Ａ０，Ａ１；＼同じレジスタ・ファイルからの ｜｜ ＬＤＷ . Ｄ１ *Ａ２，Ｂ２；／アドレス・レジスタ 次の実行パケットは有効である。 ＬＤＷ . Ｄ１ *Ａ０，Ａ１；＼異なるレジスタ・ファイルからの ｜｜ ＬＤＷ . Ｄ２ *Ｂ０，Ｂ２；／アドレス・レジスタ 同じレジスタ・ファイルとの間でロードおよびストアを
行っている２つのロード／またはストアを同じ実行パケ
ットで発行することはできない。次の実行パケットは無
効である。 ＬＤＷ .Ｄ１ *Ａ４，Ａ５；＼同じレジスタ・ファイルとの間で ｜｜ ＳＴＷ . Ｄ２ Ａ６， *Ｂ４；／ロードおよびストア 次の実行パケットは有効である。 ＬＤＷ .Ｄ１ *Ａ４，Ｂ５；＼異なるレジスタ・ファイルとの間での ｜｜ ＳＴＷ . Ｄ２ Ａ６， *Ｂ４；／ロードおよびストア
【００７８】１サイクル当りに１つのロング結果だけを
レジスタ・ファイルの各サイドにおいて書き込むことが
できる。. Ｓおよび. Ｌユニットはロング・ソース・オ
ペランドおよびロング結果に対する書込みレジスタ・ポ
ートを共有するので、１つの実行パケットで１サイド当
り１つだけを発行することができる。 次の実行パケットは無効である。 ＡＤＤ .Ｌ１ Ａ５: Ａ４, Ａ１, Ａ３: Ａ２ ；＼ Ａレジスタ・ファイ ル上で ｜｜ ＳＨＬ . Ｓ１ Ａ８, Ａ９, Ａ７: Ａ６ ；／の２つのロング書込 み 次の実行パケットは有効である。 ＡＤＤ .Ｌ１ Ａ５: Ａ４, Ａ１, Ａ３: Ａ２ ；＼各レジスタ・ファイル に対 ｜｜ ＳＨＬ . Ｓ２ Ｂ８, Ｂ９, Ｂ７: Ｂ６ ；／する１つのロング書 込み . Ｌおよび. Ｓのユニットはストア・ポートとそれぞれ
のロング読出しポートを共有するので、ロング値を読み
出す操作をストアとして同じ実行パケットの.Ｌおよび
／または. Ｓユニット上で発行することはできない。次
の実行パケットは無効である。 ＡＤＤ . Ｌ１ Ａ５: Ａ４, Ａ１, Ａ３: Ａ２ ; ＼ロング読出し操作 ｜｜ ＳＴＷ .Ｄ１ Ａ８, *Ａ９ ；／およびストア 次の実行パケットは有効である。 ＡＤＤ . Ｌ１ Ａ４, Ａ１, Ａ３: Ａ２ ; ＼ストアを伴う ｜｜ ＳＴＷ .Ｄ１ Ａ８, *Ａ９ ;／ロング読出しなし 同じサイクルにおいて同じレジスタの５回以上の読出し
は起こり得ない。条件付きレジスタはこのカウントには
含まれていない。次のコード・シーケンスは無効であ
る。 ＭＰＹ . Ｍ１ Ａ１, Ａ１, Ａ４ ;レジスタＡ１の５回の読出し ｜｜ ＡＤＤ . Ｌ１ Ａ１, Ａ１, Ａ５ ｜｜ ＳＵＢ . Ｄ１ Ａ１, Ａ２, Ａ３ 一方、次のコードは有効である。 ＭＰＹ . Ｍ１ Ａ１, Ａ１, Ａ４ ;Ａ１の４回だけの読出し ｜｜［Ａ１］ ＡＤＤ . Ｌ１ Ａ０, Ａ１, Ａ５ ｜｜ ＳＵＢ . Ｄ１ Ａ１, Ａ２, Ａ３
【００７９】同じレジスタに書き込まれる異なるラテン
シーでの命令が異なるサイクルにおいて発行された場
合、同じサイクルでの同じレジスタへの複数の書込みが
起こり得る。たとえば、サイクルｉにおいてＭＰＹが発
行され、その次にサイクルｉ＋１においてＡＤＤが発行
される場合、同じレジスタに書き込むことはできない。
というのは、両方の命令が結果をサイクルｉ＋１におい
て書き込むことになるからである。したがって、次のコ
ード・シーケンスは無効である。 ＭＰＹ . Ｍ１ Ａ０, Ａ１, Ａ２ ＡＤＤ . Ｌ１ Ａ４, Ａ５, Ａ２
【００８０】表１２は異なる複数の書込みの衝突を示
す。たとえば、実行パケットＬ１のＡＤＤおよびＳＵＢ
は同じレジスタに書き込む。この衝突は容易に検出でき
る。
【００８１】パケットＬ２のＭＰＹおよびパケットＬ３
のＡＤＤは両方とも同時にＢ２に書き込む可能性があ
る。しかし、分岐命令によってＬ２の後の実行パケット
がＬ３以外のものとなれば、これは衝突とはならない。
したがって、Ｌ２およびＬ３における潜在的な衝突はア
センブラによっては検出されない可能性がある。Ｌ４の
中の命令は書込みの衝突を起こさない。というのは、そ
れらは相互に排他的であるからである。これと対照的
に、Ｌ５の中の命令は相互に排他的であるかどうかは明
確でないので、アセンブラは衝突を判定することはでき
ない。パイプラインがコマンドを受け取って同じレジス
タに複数の書込みを実行した場合、その結果は未定義と
なる。
【００８２】
【表１７】
【００８３】アドレッシング・モードは、リニア、ＢＫ
０を使ったサーキュラ、およびＢＫ１を使ったサーキュ
ラである。そのモードは、アドレッシング・モード・レ
ジスタ（ＡＭＲ）によって指定される。
【００８４】８個のレジスタはサーキュラ・アドレッシ
ングを実行することができる。Ａ４〜Ａ７は. Ｄ１ユニ
ットによって使われ、Ｂ４〜Ｂ７は. Ｄ２ユニットによ
って使われる。他のユニットはサーキュラ・アドレッシ
ング・モードを実行することができない。これらのレジ
スタに対して、ＡＭＲはそのアドレッシング・モードを
指定する。
【００８５】ＬＤ( Ｂ)(Ｈ)(Ｗ) 、ＳＴ( Ｂ)(Ｈ)(Ｗ)
、ＡＤＤＡ( Ｂ)(Ｈ)(Ｗ) 、およびＳＵＢＡ( Ｂ)(Ｈ)
(Ｗ) 命令はすべて、ＡＭＲを使って、どのタイプのア
ドレス計算がこれらのレジスタに対して実行されるかを
決定する。すべてのレジスタはリニア・モード・アドレ
ッシングを実行することができる。
【００８６】ＬＤ／ＳＴ命令： リニア・モードは、ｏ
ｆｆｓｅｔＲ／ｃｓｔオペランドをワード、ハーフ・ワ
ードまたはバイト・アクセスに対して２，１または０だ
け左へ単純にシフトしてから、ｂａｓｅＲに対する加算
または減算（指定された動作によって変わる）を実行す
る。
【００８７】ＡＤＤＡ／ＳＵＢＡ命令： リニア・モー
ドは、ｓｒｃ１／ｃｓｔオペランドをワード、ハーフ・
ワードまたはバイト・アクセスに対して２，１または０
だけ左へ単純にシフトしてから、ｂａｓｅＲに対する加
算または減算（指定された動作によって変わる）を実行
する。
【００８８】ＡＭＲの中のＢＫ０およびＢＫ１フィール
ドはサーキュラ・アドレッシングに対するブロック・サ
イズを指定する。
【００８９】ＬＤ／ＳＴ命令： ｏｆｆｓｅｔＲ／ｃｓ
ｔをＬＤＷ、ＬＤＨまたはＬＤＢに対して２，１または
０だけ左へシフトした後、ビットＮとビットＮ＋１との
間でキャリー／ボローが禁止された状態で加算または減
算が実行される。ｂａｓｅＲのビットＮ＋１〜３１は不
変である。他のすべてのキャリー／ボローは通常のよう
に伝播する。したがって、ｏｆｆｓｅｔＲ／ｃｓｔがサ
ーキュラ・バッファ・サイズより大きい場合、２（Ｎ＋
１）が指定され、そのアドレスはサーキュラ・バッファ
の外側になる。ＡＭＲの中のサーキュラ・バッファ・サ
イズはスケールされない。たとえば、４のサイズは４バ
イトであり、（ｔｙｐｅ）の４倍のサイズではない。し
たがって、８ワードの配列についてサーキュラ・アドレ
ッシングを実行するには、３２のサイズが指定される
か、Ｎ＝４とする必要がある。表１３は、ＢＫ０＝４
で、レジスタＡ４がサーキュラ・モードにおいて実行さ
れるＬＤＷを示す。したがって、バッファ・サイズは、
３２バイト、１６ハーフ・ワードまたは８ワードであ
る。この例の場合のＡＭＲに置かれる値は、０００４０
００１ｈである。
【００９０】
【表１８】
【００９１】ＡＤＤＡ／ＳＵＢＡ命令： ｓｒｃ１／ｃ
ｓｔをＡＤＤＡＷ、ＡＤＤＡＨまたはＡＤＤＡＢに対し
て２，１または０だけ左へシフトした後、ビットＮとビ
ットＮ＋１との間でキャリー／ボローが禁止された状態
で加算または減算が実行される。ｓｒｃ２のビットＮ＋
１〜３１は不変である。他のすべてのキャリー／ボロー
は通常のように伝播する。したがって、ｓｒｃ１がサー
キュラ・バッファのサイズより大きい場合、２（Ｎ＋
１）が指定され、そのアドレスはサーキュラ・バッファ
の外側になる。ＡＭＲの中のサーキュラ・バッファ・サ
イズはスケールされない。たとえば、４のサイズは４バ
イトであり、（ｔｙｐｅ）の４倍のサイズではない。し
たがって、８ワードの配列についてサーキュラ・アドレ
ッシングを実行するには、３２のサイズが指定される
か、あるいは、Ｎ＝４とする必要がある。表１４は、Ｂ
Ｋ０＝４で、レジスタＡ４がサーキュラ・モードにおい
て実行されるＡＤＤＡＨを示している。したがって、バ
ッファ・サイズは、３２バイト、１６ハーフ・ワードま
たは８ワードである。この例の場合のＡＭＲの中に置か
れる値は、０００４０００１ｈである。
【００９２】
【表１９】
【００９３】次に、ＤＳＰ１１に対する命令セットにつ
いての詳細情報を提供する。各命令は次の情報を提示す
る。 ‐ アセンブラの構文 ‐ 機能的ユニット ‐ オペランド ‐ オペコード ‐ 記述 ‐ 実行 ‐ 命令タイプ ‐ 遅延スロット数 ‐ 例題
【００９４】構文 ＥＸＡＭＰＬＥ（. ｕｎｉｔ）ｓｒ
ｃ， これは、ＡＤＤ命令に対して構文がどのようになるかを
示す。 ＡＤＤ（. ｕｎｉｔ）ｓｒｃ１，ｓｒｃ２，ｄｓｔ ＯＲ ＡＤＤＵ（. ｕｎｉｔ）ｓｒｃ１，ｓｒｃ２，ｄｓｔ ＯＲ ＡＤＤ（. ｕｎｉｔ）ｓｒｃ２，ｓｒｃ１，ｄｓｔ ｕｎｉｔ＝. Ｌ１，. Ｌ２，. Ｓ１，. Ｄ１，. Ｄ２ ｓｒｃおよびｄｓｔは、ソースおよびデスティネーショ
ンをそれぞれ示す。（. ｕｎｉｔ）は、その命令がどの
機能ユニットに対してマップされるかを示す（. Ｌ
１，. Ｌ２，. Ｓ１，. Ｓ２，. Ｍ１，. Ｍ２，. Ｄ１
または. Ｄ２）。テーブルが、オペコード・マップ・フ
ィールド、その命令がマップされるユニット、オペラン
ド、およびオペコードを示す各命令に対して提供され
る。
【００９５】オペコード・マップは、各命令を構成する
各種のビット・フィールドに分解される。
【００９６】２つ以上の機能ユニットにおいて実行でき
る所定の命令がある。表１００は、ＡＤＤ命令に対して
これが文書化される方法を示す。この命令には、３つの
オペコード・マップ・フィールドすなわちｓｒｃ１、ｓ
ｒｃ２およびｄｓｔがある。第７行において、そのオペ
ランドのタイプは、ｓｒｃ１、ｓｒｃ２およびｄｓｔの
それぞれに対してｃｓｔ５、ｌｏｎｇおよびｌｏｎｇで
ある。これらのフィールドの順序は、ｃｓｔ５＋ｌｏｎ
ｇ３ｌｏｎｇであることを意味する。ここで、「＋」は
ＡＤＤによって実行される演算を表す。この演算は、.
Ｌ１または. Ｌ２について行うことができる（というの
は、. Ｌ１および. Ｌ２はそのユニットのカラムの中で
指定されているからである）。各オペランドの前にある
「ｓ」は、ｓｒｃ１（ｓｃｓｔ５）、ｓｒｃ２（ｓｌｏ
ｎｇ）およびｄｓｔ（ｓｌｏｎｇ）がすべて符号付きの
値であることを意味する。
【００９７】第３行において、ｓｒｃ１、ｓｒｃ２およ
びｄｓｔはそれぞれ、ｉｎｔ、ｉｎｔおよびｌｏｎｇで
ある。各オペランドの前にある「ｕ」は、すべてのオペ
ランドが符号なしであることを意味する。「ｘ」で始ま
るオペランドは、デスティネーション・レジスタ・ファ
イルとは異なるレジスタ・ファイルから読み出すことが
できる。そのオペランドは、その命令フィールドの中の
ｘビットがセットされている場合（オペコード・マップ
の中で示されている）、デスティネーションの反対側の
レジスタ・ファイルから入ってくる。
【００９８】このＤＳＰパイプラインには、性能を改善
し、コストを下げ、プログラミングを簡単にするいくつ
かの主要な特徴がある。それらは、パイプラインの増加
によって、プログラム・フェッチ、データ・アクセスお
よび乗算演算における従来のアーキテクチャ的ボトルネ
ックを解消していることと、パイプラインの制御がパイ
プラインのインターロックをなくすることによって単純
化されていることと、パイプラインはサイクルごとに８
個の並列命令をディスパッチできることと、並列の命令
は同じパイプライン・フェーズを通って同時に進行する
ことと、シーケンシャルな命令は相対的なパイプライン
・フェーズ差が同じ状態で進行することと、同じパイプ
ライン・フェーズの間にＣＰＵ境界においてロードおよ
びストア・アドレスが現われ、メモリへの書込み後の読
出しの衝突をなくしていることとである。
【００９９】複数段のメモリ・パイプラインがデータ・
アクセスおよびプログラム・フェッチの両方に対して提
供されている。これによって、オンチップおよびオフチ
ップの両方において高速の同期型のメモリを使うことが
でき、他の命令との並列な分岐によって無限にネスト可
能なゼロ・オーバヘッド・ルーピングが可能となる。
【０１００】パイプラインの実行サイクルにおける内部
インターロックがないので、新しい実行パケットはＣＰ
Ｕサイクルごとに実行に入る。したがって、特定の入力
データでの特定のアルゴリズムに対するＣＰＵサイクル
の数が固定されている。プログラム実行時にメモリ・ス
トールがなかった場合、ＣＰＵサイクルの数は、プログ
ラムが実行するためのクロック・サイクルの数に等し
い。
【０１０１】性能が発揮できないのはメモリ・サブシス
テムまたは割込みによるストールの場合だけである。メ
モリ・ストールの理由はメモリ・アーキテクチャによっ
て決定される。スピードに対してプログラムをどのよう
に最適化するかを完全に理解するためには、プログラム
・フェッチ、データ・ストアおよびプログラムが実行す
るデータ・ロード要求のシーケンスと、それらがＣＰＵ
をどのようにストールできるかとが理解される必要があ
る。
【０１０２】機能的な観点からのパイプライン動作はＣ
ＰＵサイクルに基づいている。ＣＰＵサイクルは、特定
の実行パケットが特定のパイプライン・ステージにある
期間である。ＣＰＵサイクルの境界は常にクロック・サ
イクル境界において発生するが、メモリ・ストールによ
ってＣＰＵサイクルが複数のクロック・サイクルにわた
って延びる可能性がある。ＣＰＵサイクル境界における
マシン状態を理解するためには、パイプラインの実行フ
ェーズ（Ｅ１〜Ｅ５）について注目するだけでよい。パ
イプラインのフェーズが、図１１に示されており、表１
５で説明されている。
【０１０３】
【表２０】
【０１０４】
【表２１】
【０１０５】命令のパイプライン動作は、表１６に示さ
れている７つのタイプに分類することができる。各命令
のタイプに対する遅延スロットが、第２のカラムにリス
トされている。
【０１０６】
【表２２】
【０１０７】命令の実行は遅延スロットの単位で定義す
ることができる（表１６）。遅延スロットは、その命令
からの結果が利用できない命令の第１の実行フェーズ
（Ｅ１）の後で発生するＣＰＵサイクルである。たとえ
ば、乗算命令は１遅延スロットを有し、これはその乗算
命令からの結果を他の命令が使えるまでに１ＣＰＵサイ
クルかかることを意味する。
【０１０８】単独サイクル命令はパイプラインのＥ１フ
ェーズの間に実行する。オペランドが読み出され、演算
が実行され、結果がレジスタに書き込まれる動作がすべ
て、Ｅ１の間に行われる。これらの命令には、遅延スロ
ットはない。
【０１０９】乗算命令はパイプラインのＥ２フェーズの
間にその演算を完了する。Ｅ１フェーズにおいては、オ
ペランドが読み出され、乗算が開始される。Ｅ２フェー
ズにおいて、乗算が終了し、その結果がデスティネーシ
ョン（ｄｓｔ）レジスタに書き込まれる。乗算命令は１
遅延スロットである。
【０１１０】ロード命令は２つの結果を有する。：メモ
リからロードされるデータおよびアドレス・ポインタ・
修正。
【０１１１】データ・ロードはパイプラインのＥ５フェ
ーズの間にその動作を完了する。Ｅ１フェーズにおい
て、データのアドレスが計算される。Ｅ２フェーズにお
いて、そのデータ・アドレスがデータ・メモリに送られ
る。Ｅ３フェーズにおいて、メモリの読出しが行われ
る。Ｅ４ステージにおいて、データがＣＰＵコア境界に
おいて受信される。最後に、Ｅ５フェーズにおいて、デ
ータがレジスタにロードされる。データはＥ５まではレ
ジスタに書き込まれないので、これらの命令は４遅延ス
ロットを有する。ポインタの結果はＥ１のレジスタに書
き込まれるので、そのアドレス修飾に関連した遅延スロ
ットはない。
【０１１２】ストア命令はパイプラインのＥ３フェーズ
の間にその動作を完了する。Ｅ１フェーズにおいては、
データのアドレスが計算される。Ｅ２フェーズにおい
て、そのデータ・アドレスがデータ・メモリへ送られ
る。Ｅ３フェーズにおいて、メモリの書込みが実行され
る。アドレス修飾はパイプラインのＥ１ステージにおい
て行われる。ストアはパイプラインのＥ３フェーズにお
いてその実行を完了するが、それらには遅延スロットが
なく、次の規則に従う（ｉ＝サイクル）： ‐ ストアの前にロードが実行されると、古い値がロー
ドされてからその新しい値がストアされる。 ｉ ＬＤＷ ｉ＋１ ＳＴＷ ‐ ロードの前にストアが実行されると、新しい値がス
トアされ、その新しい値がロードされる。 ｉ ＳＴＷ ｉ＋１ ＬＤＷ ‐ 命令が並列に実行されるとき、古い値がロードさ
れ、新しい値がストアされる。 ｉ ＳＴＷ ｉ＋１ ｜｜ ＬＤＷ
【０１１３】分岐命令はパイプラインのＥ１フェーズの
間に実行され、その分岐命令の５遅延スロット／ＣＰＵ
サイクルの後にパイプラインの初期Ｅ１フェーズに入
る。図１２は分岐命令フェーズを示す。図１３はクロッ
ク・サイクルおよびフェッチ・パケットに基づいたパイ
プラインの動作を示す。図１３において、分岐がフェッ
チ・パケットｎにある場合、その分岐のＥ１フェーズは
ｎ＋６のＰＧフェーズである。サイクル７において、ｎ
はＥ１フェーズにあり、ｎ＋６はＰＧフェーズにある。
分岐ターゲットはサイクル７においてＰＧにあるので、
それはサイクル１３まではＥ１には到達しない。したが
って、分岐は、実行するのに６サイクルかかる、すなわ
ち、５つの遅延スロットを有する。
【０１１４】図１４において、フェーズ・パケットｎは
３つの実行パケットを含み、その後に６つのフェッチ・
パケット（ｎ＋１〜ｎ＋６）が続いていて、それぞれが
１つずつの実行パケット（８個の並列命令を含む）を伴
っているように示されている。最初のフェッチ・パケッ
ト（ｎ）はサイクル１〜サイクル４の間にプログラム・
フェッチ・フェーズを通る。これらのサイクルの間、プ
ログラム・フェッチ・フェーズは次のフェッチ・パケッ
トのそれぞれに対して開始される。
【０１１５】プログラム・ディスパッチ（ＤＰ）フェー
ズであるサイクル５において、ＣＰＵは、ｐビットを走
査し、フェッチ・パケットｎに３つの実行パケット（ｋ
〜ｋ＋２）があることを検出する。これによって、パイ
プラインが強制的にストールし、ＤＰフェーズが実行パ
ケットｋ＋１および実行パケットｋ＋２をサイクル６お
よびサイクル７において開始することができる。実行パ
ケットｋ＋２がＤＣフェーズ（サイクル８）へ移行でき
る用意ができると、パイプライン・ストールが解放され
る。
【０１１６】フェッチ・パケットｎ＋１〜ｎ＋４はすべ
てストールされていたので、ＣＰＵはフェッチ・パケッ
トｎにおいて３つの実行パケット（ｋ〜ｋ＋２）のそれ
ぞれに対するＤＰフェーズを実行するための時間がある
ことになる。また、フェッチ・パケットｎ＋５もサイク
ル６およびサイクル７においてストールされていたの
で、パイプライン・ストールがサイクル８において解放
されるまでＰＧフェーズに入ることは許されなかった。
パイプラインは、フェッチ・パケットｎ＋５，ｎ＋６に
示されているように、複数の実行を含む別のフェッチ・
パケットまで継続する。
【０１１７】ＣＰＵは、１４の割込みが利用できる。こ
れらは、リセット、ノンマスカブル割込み（ＮＭＩ）お
よび割込み４〜割込み１５である。これらの割込みは、
ＣＰＵ境界におけるＲＥＳＥＴ、ＮＭＩおよびＩＮＴ４
〜ＩＮＴ１５信号に応答する。いくつかの実施形態の場
合、これらの信号は、そのデバイス上のピンに直接接続
することができ、オン・チップ・ペリフェラルに接続す
ることができ、またはチップ上で永久に不活性となるよ
うに接続されることによってディスエーブルすることが
できる。一般に、ＲＥＳＥＴおよびＮＭＩはそのデバイ
スのピンに直接接続される。
【０１１８】これらの割込みの優先順位が表１７に示さ
れている。割込みピン上でローからハイへの繊維が発生
すると、割込みにフラグ・レジスタ（ＩＦＲ）にその割
込みのペンディング・ステータスがセットされる。その
割込みが正しくイネーブルされていた場合、ＣＰＵはそ
の割込みの処理を開始し、プログラムの流れを割込みサ
ービス・ルーチンへ切り換える。
【０１１９】
【表２３】
【０１２０】ＣＰＵはリセットの処理を防止することが
できない。ＲＥＳＥＴがローからハイへ遷移すると、リ
セットの処理が開始される。他の割込みと違って、ＲＥ
ＳＥＴ信号はロー・アクティブであるように名付けられ
ている。ＲＥＳＥＴ信号がローであった場合、ＣＰＵの
すべての処理が停止され、すべてのレジスタがそれぞれ
のリセット値へ戻る。
【０１２１】ノンマスカブル割込み（ＮＭＩ）は２番目
に高い優先度の割込みである。２つの条件はＮＭＩが割
込み処理を発生するのを防止する。すなわち、ＣＰＵは
分岐の遅延スロットにあり、その分岐が取られるか取ら
れないかと、割込みイネーブル・レジスタ（ＩＥＲ）の
イネーブル・ビット（ＮＭＩＥ）が“０”であることで
ある。ＮＭＩＥはリセット時にクリアされてプロセッサ
の初期化を防ぎ、ＮＭＩ処理時に別のＮＭＩによってＮ
ＭＩの割込みが再度掛かるのを防止する。ＮＭＩはＮＭ
ＩＥをセットすることによって、またはＢ ＮＲＰ命令
の実行を完了することによって、再度イネーブルされ
る。
【０１２２】ＮＭＩＥが“０”の場合、ＩＮＴ４〜ＩＮ
Ｔ１５はディスエーブルされる。ＮＭＩの処理時に、戻
りポインタ（それは前のプログラムの実行を継続する）
が、ＮＭＩ戻りポインタ・レジスタ（ＮＲＰ）に格納さ
れる。したがって、Ｂ ＮＲＰ命令は、ＮＭＩをサービ
スした後、前のプログラムへ戻る。表１８は、ＮＭＩか
らの戻りがどのように行われるかを示す。
【０１２３】
【表２４】
【０１２４】次の条件によって、ＩＮＴ４〜ＩＮＴ１５
が割込み処理を発生するのを防止することができる。そ
の条件は、ＣＰＵが分岐の遅延スロットに存在するコー
ドを処理していて、「偽」条件により実行を完了しない
条件付き分岐を含むこと、割込みイネーブル・レジスタ
（ＩＥＲ）が“０”であること、ＩＥＲの対応する割込
みイネーブル（ＩＥ）ビットが“０”であること、また
は、制御ステータス・レジスタ（ＣＳＲ）の割込みイネ
ーブル・ビット（ＧＩＥ）が“０”であることである。
【０１２５】割込み処理中に、以前のプログラム実行を
継続する戻りポインタが、割込み戻り・ポインタ・レジ
スタ（ＩＲＰ）に格納される。したがって、Ｂ ＩＲＰ
命令は、その割込みをサービスした後、プログラム・フ
ローへ戻る。表１９は、マス可能割込みからの戻りがど
のように行われるかを示す。
【０１２６】
【表２５】
【０１２７】ＩＡＣＫおよびＩＮＵＭ信号は、割込みが
発生したときに、デバイス１１の外のハードウェアに対
してアラートを発する。ＩＡＣＫ信号は、ＣＰＵが割込
みの処理を開始したことを示す。ＩＮＵＭｘ信号（ＩＮ
ＵＭ０〜ＩＮＵＭ３）は、処理されている割込みの番号
（ＩＦＲにおけるビット位置）を示す。
【０１２８】表２０はデバイス上の７つの割込み制御レ
ジスタを示す。
【０１２９】
【表２６】
【０１３０】ＩＦＲおよびＩＳＲはレジスタ・アドレス
を共有する。ＩＦＲは読み出されることができ、ＩＳＲ
は書き込まれることができる。他のレジスタはユニーク
・アドレスを有する。
【０１３１】グローバル割込みイネーブル（ＧＩＥ）
は、ビットの値を制御することによってマスク可能な割
込みをイネーブルまたはディスエーブルすることを可能
にする。ＧＩＥは制御ステータス・レジスタ（ＣＳＲ）
のビット０である。
【０１３２】ＧＩＥ＝１の場合、マスク可能割込みをイ
ネーブルし、それらが処理されるようにする。
【０１３３】ＧＩＥ＝０の場合、マスク可能な割込みを
ディスエーブルし、それらが処理されないようにする。
【０１３４】ＣＳＲのビット１は、ＰＧＩＥ、すなわ
ち、前のＧＩＥである。マスク可能な割込みの処理時
に、ＰＧＩＥにはＧＩＥがロードされ、ＧＩＥはクリア
される。ＧＩＥビットはマスク可能な割込みの間にクリ
アされて、そのデバイスのステートがセーブされる前に
別のマスク可能な割込みが発生してもよいようにする。
割込みからの戻り時に、ＢＩＲＰ命令を介して、ＰＧＩ
Ｅ値がＧＩＥ（ＣＳＲの中の）へコピーされて戻され、
前と変わらない値になる。ＰＧＩＥの目的は、割込みが
既に検出されて処理を待っている間、ＧＩＥを適切にク
リアできるようにすることである。
【０１３５】ＣＰＵが割込みの処理を開始するとする。
割込みが処理され始めるのとちょうど同じように、ＧＩ
Ｅは、ＭＶＣ命令によってＣＳＲのビット０に対して
“０”を書き込むことによって、クリアされる。ＧＩＥ
は、ＰＧＩＥへコピーされる前にＭＶＣ命令によってク
リアされる。割込みからの戻り時に、ＰＧＩＥはＧＩＥ
へコピーされて戻され、結果として、ＧＩＥがそのコー
ドによって指令されたようにクリアされる。
【０１３６】表２１は割込みをディスエーブルする方法
を示し、表２２は割込みをイネーブルする方法を示す。
【０１３７】
【表２７】
【０１３８】
【表２８】
【０１３９】割込みは、割込みイネーブル・レジスタ
（ＩＥＲ）の対応するビットがセットされている場合に
のみ、割込み処理をトリガすることができる。リセット
に対応するビット０には書き込むことができず、常に
“１”として読まれる。ＲＥＳＥＴ割込みは常にイネー
ブルされている。ＲＥＳＥＴはディスエーブルすること
ができない。ビットＩＥ４〜ＩＥ１５には“１”または
“０”を書き込むことができ、それぞれ関連付けられて
いる割込みをイネーブルまたはディスエーブルすること
ができる。ＩＥＲは図１５に示されている。
【０１４０】ＮＭＩＥがクリアされている場合、ノンリ
セット割込みをすべてディスエーブルし、ＮＭＩの割込
みが禁止される。ＮＭＩイネーブル（ＮＭＩＥ）は
“０”の書込みによっては影響されないが、“１”の書
込みによってセットされる。ＮＭＩＥはリセット時に
“０”に初期化されて、イネーブルされるまでプロセッ
サの初期化のすべての割込みを防止する。リセット後
に、ＮＭＩＥをセットしてＮＭＩをイネーブルし、ＩＮ
Ｔ１５〜ＩＮＴ４がＧＩＥおよび適切なＩＥビットによ
ってイネーブルされるようにしなければならない。ＮＭ
ＩＥを手動でクリアすることはできない。ＮＭＩＥはＮ
ＭＩの発生によってクリアされる。クリアされた場合、
ＮＭＩＥは、Ｂ ＮＲＰ命令を完了することによっての
み、または、ＮＭＩＥに対する“１”の書込みによって
のみ、セットされる。
【０１４１】割込みフラグ・レジスタ（ＩＦＲ）（図１
６参照）はＩＮＴ４〜ＩＮＴ１５およびＮＭＩのステー
タスを含む。表２３は、その割込みフラグおよびそれら
が対応する割込みをリストする。割込みのステータスを
チェックしたい場合、ＭＶＣ命令を使ってＩＦＲを読み
出す。
【０１４２】
【表２９】
【０１４３】割込みセット・レジスタ（ＩＳＲ）および
割込みクリア・レジスタ（ＩＣＲ）（図１７および図１
８参照）によってＩＦＲの割込みを手動でセットまたは
クリアすることができる。ＩＳＲのＩＳ４〜ＩＳ１５に
“１”を書き込むことによって、対応する割込みフラグ
がセットされる。同様に、ＩＣＲのビットに“１”を書
き込むことによって、対応する割込みフラグがクリアさ
れる。ＩＳＲまたはＩＣＲのいずれかの任意のビットに
“０”を書き込んでも影響はない。入ってくる割込みに
は優先順位があり、ＩＣＲへの書込みに優先する。リセ
ットまたはＮＭＩをセットまたはクリアすることはでき
ない。ＩＳＲまたはＩＣＲへの書込み（ＭＶＣ命令によ
る）は、実効的に、１つの遅延スロットを持つ。という
のは、ＩＳＲまたはＩＣＲへの書込みの後、２サイクル
まではＩＦＲに結果を（ＭＶＣ命令によって）読み込む
ことはできないからである。
【０１４４】割込みサービス・フェッチ・パッケージ
（ＩＳＦＰ）は、割込みをサービスするために使われる
フェッチ・パケットである。ＩＳＦＰの８個の命令が不
十分であった場合、そのプログラムは追加の割込みサー
ビスのためにこのブロックから分岐して抜け出さなけれ
ばならない。その分岐の遅延スロットがＩＳＦＰに存在
していなかった場合、実行は次のフェッチ・パケットの
中の実行パケットから継続される。
【０１４５】割込みサービス・テーブル（ＩＳＴ）は１
６個の隣接したＩＳＦＰであり、ほとんどがＩＦＲの１
つの割込みに対応している。ＩＳＴは２５６ワード境界
（３２フェッチ・パケット×８ワード／フェッチ・パケ
ット）に整列されていなければならない。１６個の割込
みだけが定義されているが、ＩＳＴの中の空間は将来の
可能な３２個までの拡張に対して予約されている。ＩＳ
Ｔは、プログラム・フェッチによってアクセスできるメ
モリに存在する。
【０１４６】ＩＳＴの内容およびアドレスが表２４に示
されている。各フェッチ・パケットは８個の３２ビット
命令ワード（すなわち、３２バイト）を含むので、下記
の表の各アドレスは、その１つ下から３２バイトだけイ
ンクリメントされる。
【０１４７】
【表３０】
【０１４８】ＲＥＳＥＴフェッチ・パケットは“０”の
アドレスに置かれていなければならないが、割込みサー
ビス・テーブルの残りのものは、それが２５６ワード境
界上で始まる限り、プログラム・メモリのどの場所にあ
ってもよい。割込みサービス・テーブルの場所は割込み
サービス・テーブル・ベース（ＩＳＴＢ）によって決定
される。図１９はテーブルの場所に対するＩＳＴＢの関
係を示す。ＩＳＴＢは、割込みサービス・テーブル・ポ
インタ（ＩＳＴＰ）レジスタの上位ビット・フィールド
に含まれる。このレジスタは、割込みサービス・テーブ
ルをポイントするために使われるだけでなく、割込みイ
ネーブル・レジスタにイネーブルされる最高優先度のペ
ンディングの割込みを決定するためにも使うことができ
る。
【０１４９】図１９はＩＳＴＰのビット・フィールドを
示す。表２５はＩＳＴＰのビット・フィールドを記述
し、それらの使われ方を説明する。表２４は、ＩＳＴの
各ＩＳＦＰのアドレスを示している割込みサービス・テ
ーブルである。ＩＳＴＰは割込み処理のための分岐ター
ゲットとして使われる。また、それは、割込みがディス
エーブルされて、割込みフラグがセットされていてＩＥ
ビットがセットされている最高優先度の割込みのＩＳＦ
Ｐのロケーションをポイントするためにも使うことがで
きる。
【０１５０】
【表３１】
【０１５１】ＩＦＲおよびＩＥＲをポールして手動で割
込みを検出し、その後、表２６の下部に示されているよ
うにＩＳＴＰに保持されている値に分岐させるようにす
ることができる。
【０１５２】
【表３２】
【０１５３】割込みサービスの完了後に、ＩＲＰまたは
ＮＲＰレジスタに対する分岐（ＢＩＲＰまたはＢ ＮＲ
Ｐ命令をそれぞれ使って）は、以前のプログラム・フロ
ーを継続する。ＩＲＰは、マスク可能割込みのために実
行されなかったプログラム・フローの第１の実行パケッ
トの３２ビット・アドレスを含む。このレジスタに値を
書き込むことはできるが、それ以降の割込み処理によっ
てその値が書き換えられる可能性がある。ＩＲＰとは独
立のＮＲＰが必要である。というのは、ＮＭＩはマスク
可能割込みを中断することができるからである。図２０
はＩＲＰを示し、図２１はＮＲＰを示す。
【０１５４】図２２は割込みｍ（ＩＮＴｍ）の処理を示
す。次に、この図およびＩＮＴｍの処理について説明す
る。
【０１５５】ＩＮＴｍ（ＩＦｍ）に対するフラグは、Ｃ
ＰＵ境界上のＩＮＴｍ信号のローからハイへの遷移によ
ってＩＦＲでセットされる。これらの遷移はクロック・
サイクルごとのベースで検出され、ＣＰＵサイクルを延
長する可能性のあるメモリ・ストールによっては影響さ
れない。図２２において、ＩＦｍはＣＰＵサイクル５の
間にセットされる。ＭＶＣ命令を使って（ＣＰＵサイク
ル３の間に）実行パケットｎ＋３のＩＣＲのビットｍに
“１”を書き込むことにより、ビットＩＦｍをクリアし
ようとすることができる。しかし、この場合、割込み検
出論理による自動的な書込みが優先し、ＩＦｍはセット
されたままである。
【０１５６】図２２は、ＩＮＴｍが最高優先度のペンデ
ィング割込みであり、ＧＩＥおよびＮＭＩＥによって必
要に応じてイネーブルされると仮定している。そうでな
い場合、ＩＦｍは、ＩＣＲのビットｍに“１”を書き込
むことによってそれがクリアされるかＩＮＴｍの処理が
発生するときのいずれかまで、セットされたままになっ
ている。
【０１５７】図２２のＣＰＵサイクル４において、処理
する必要のある割込みが検出される。この処理されるべ
き割込みに対して、次の条件は、同じクロック・サイク
ルにおいて有効でなければならず、クロック・サイクル
ごとに評価されなければならない。 ‐ ＩＦｍはＣＰＵサイクル５の間にセットされる（こ
の決定は、割込みロジックによってＣＰＵサイクル４で
行われる）。 ‐ ＩＥＲの対応するビットがセットされる（ＩＥｍ＝
１）。 ‐ すべてのマスク可能割込みに対して、ＧＩＥ＝１で
ある。 ‐ すべての非リセット割込みに対して、ＮＭＩＥ＝１
である。 ‐ すべての非リセット割込みに対して、前の５つの実
行パケット（ｎ〜ｎ＋４）は分岐を含んでいない（分岐
が取られない場合であっても）。
【０１５８】割込みを検出することはできるが、分岐の
遅延スロットの間には取られない。ペンディングの分岐
が完了すると直ぐにペンディングの割込みがあれば取ら
れる。
【０１５９】図２２のＣＰＵサイクル５〜 ＣＰＵサイ
クル１１の間に、次の割込み処理が発生する。 ‐ それ以降の非リセット割込みの割込み処理がディス
エーブルされる。 ‐ 次の実行パケット（ｎ＋５からの）が廃棄される。
１つの実行パケットが特定のパイプライン・ステージの
間に廃棄された場合、それはＣＰＵステートを変更しな
い。また、廃棄によって命令が将来のパイプライン・ス
テージにおいて強制的に廃棄される。 ‐ 廃棄された最初の実行パケット（ｎ＋５）のアドレ
スがＮＭＩの場合にはＮＲＰにロードされ、他のすべて
の割込みの場合はＩＲＰにロードされる。 ‐ ＩＳＴＰ（ＩＮＴｍに対するＩＳＦＰに対するポイ
ンタ）に保持されているアドレスに対する分岐が、サイ
クル６の間にパイプラインのＥ１フェーズの中に強制的
に入れられる。 ‐ サイクル６の間に、ＩＡＣＫがアサートされ、適切
なＩＮＵＭ信号がアサートされてどの割込みが発生され
たかを示す。 ‐ ＩＦｍはサイクル７の間にクリアされる。 ‐ ＮＭＩを除くすべての割込みに対して、ＰＧＩＥが
ＧＩＥの値にセットされ、その後ＧＩＥがクリアされ
る。 ‐ ＮＭＩの場合、ＮＭＩＥがクリアされる。 ‐ リセットの場合、ＣＰＵレジスタはそれぞれのリセ
ット値へ戻される。ＩＳＴＰのＩＳＴＢが強制的に
“０”にされ、したがって、実行がアドレス０から開始
される。
【０１６０】次の動作は割込み処理には影響しない。 ‐ 分岐： 分岐と割込み処理とは同時には発生しな
い。というのは、分岐の遅延スロットの間は割込みはデ
ィスエーブルされているからである。それは、その分岐
が行われなかった場合でも、ディスエーブルされてい
る。 ‐ コードの並列性： フェッチ・パケットのシリアル
またはパラレル・エンコーディングはパイプラインのＥ
５ステージを通じてＤＣには影響しないので、割込みと
の衝突は存在しない。
【０１６１】次の動作は割込み処理に影響する。 ‐ マルチサイクルＮＯＰ： マルチサイクルＮＯＰ
（ＩＤＬＥを含む）は割り込まれたときに他の命令と同
じ動作をする。ただし、マルチサイクルＮＯＰの第１サ
イクル以外のどれかのサイクルが割込みによって廃棄さ
れるときを除く。次に、パイプライン内の次の実行パケ
ットのアドレスがＮＲＰまたはＩＲＰにセーブされる。
これは、割り込まれたＩＤＬＥ命令またはマルチサイク
ルＮＯＰへ戻ることを防止する。 ‐ メモリ・ストール： メモリ・ストールはＣＰＵサ
イクルを延長することによって割込み処理を遅延させ
る。ＣＰＵサイクルは、割込み処理が発生したかどうか
にかかわらず、メモリ・ストールの間、延長されること
になる。
【０１６２】割込み処理における性能： ‐ オーバヘッド： すべてのＣＰＵ割込みに対するオ
ーバヘッドは７サイクルである。これは図２２から分か
る。この図では、ＣＰＵサイクル５〜 ＣＰＵサイクル
１１の間にＥ１パイプライン・フェーズに新しい命令は
入ってきていない。 ‐ ラテンシー： 割込みラテンシーは１１サイクルで
ある。図２２において、割込みはサイクル１においてア
クティブであるが、サービス・コードの実行はサイクル
１２までは開始されない。 ‐ 頻度： ロジックは、優先順位を有する割込みが入
って来ている状態で、サイクル７において割込みをクリ
アする。したがって、割込みは１サイクルおきに認識さ
れる。また、ローからハイへの遷移が必要であるので、
割込みは１サイクルおきにだけ発生することができる。
しかし、割込み処理の頻度は、割込みサービスに対して
必要な時間および処理中に割込みを再イネーブルするこ
とによってネストされた割込みを許すかどうかによっ
て、変わる。
【０１６３】表２７および表２８は単独割当てプログラ
ミング法を示す。単独割り当てが使われるとき、ペンデ
ィングの結果を保有するレジスタは読まれない。表２７
において、ＡＤＤがＬＤＷ（および遅延スロットの余分
のＮＯＰサイクル）と並列になっていた場合、そのコー
ドは単独割り当てに従うことになる。というのは、ＬＤ
Ｗからの書込みはまだペンディングにはなっていないか
らである。
【０１６４】予測できない動作を回避するために、割り
込まれる可能性のあるコードでは単独割り当てを採用し
なければならない。割込みが発生した場合、割込み処理
の開始の前にＥ１に入っているすべての命令は実行を完
了することが許される（Ｅ５まで）。他のすべての命令
は廃棄され、割込みからの戻り時に再度フェッチされ
る。割込みからの戻りから入ってきた命令は、その割込
み処理の前の命令からの遅延スロットを経験しない。し
たがって、遅延スロット付きの命令は実際よりも少ない
遅延スロットを持つように現われる可能性がある。たと
えば、表２７においてＬＤＷとＡＤＤとの間に割込みが
発生した場合、ＡＤＤはＬＤＷによってロードされたＡ
１の新しい値を読むことになる。
【０１６５】
【表３３】
【０１６６】
【表３４】
【０１６７】トラップは、それがソフトウェア制御下で
入る以外は、割込みと同様に動作する。トラップへの入
口では、割込みはディスエーブルされる。表２９および
表３０はトラップの呼出しおよび戻りコード・シーケン
スをそれぞれ示す。この方法によって、複数のネストさ
れた割込みが可能となる。トラップ条件（ＴＣ）は条件
レジスタＡ１〜Ａ２または条件レジスタＢ０〜Ｂ２の任
意の１つとすることができる。
【０１６８】トラップ・ハンドラはＢ０およびＢ１の値
をセーブしなければならない。というのは、このコード
例においては、Ｂ０は前のＧＩＥを保持し、Ｂ１は戻り
アドレスを含むからである。ＴＲＡＰハンドラがディス
プレースメントを使っている分岐に対する２１ビット・
オフセット以内にあった場合、そのシーケンスは８サイ
クルではなく６サイクル縮められる可能性があることに
留意されたい。
【０１６９】
【表３５】
【０１７０】
【表３６】
【０１７１】一般に、割込みサービス・ルーチンに入る
とき、割込みはディスエーブルされる。その例外はノン
マスカブル割込みである。というのは、ノンマスカブル
割込みは第２レベルの割込みを許すからである。発生し
た割込みがＮＭＩである場合、それは最初のＮＭＩの処
理が完了した後まで別のＮＭＩによって割り込まれな
い。しかし、ＮＭＩは他のどの割込みも中断することが
できる。
【０１７２】１つの割込みサービス・ルーチンが別の
（特にそれより高い優先度の）割込みによって割り込ま
れるようにしたいときがあり得る。デフォールトでは、
プロセッサは割込みのソースがＮＭＩでない限り、割込
みサービス・ルーチンがさらに割り込まれることを許さ
ないが、ソフトウェアの制御下で割込みのネスティング
を可能にすることができる。そのプロセスは、元のＩＲ
Ｐ（またはＮＲＰ）およびＩＥＲをメモリまたはレジス
タ（使用されていないレジスタか、後続の割込みによっ
て使われる場合にセーブされているレジスタのいずれ
か）にセーブするステップと、ＣＳＲをセーブすること
とともにＩＳＲが侵入されたときに必要であれば割込み
イネーブルの新しいセットをセットアップするステップ
とを含む。次に、ＧＩＥビットをセットし、割込みサー
ビス・ルーチンの内部で割込みを再度イネーブルするこ
とができる。
【０１７３】本発明の現在好ましいマイクロプロセッサ
１１は３２ビットの固定小数点ディジタル信号プロセッ
サ（ＤＳＰ）１１であり、それはＶＬＩＷ ＣＰＵコア
に基づいている。そのＣＰＵコアは、２つのレジスタ・
ファイルを使って並列に動作する８個の機能ユニットを
備え、２つのレジスタ・ファイルのそれぞれが１６個の
３２ビット・レジスタを含む。デバイス１１はクロック
・サイクルごとに８個までの命令を実行し、２００ＭＨ
ｚのクロック・レートにおいて１，６００Ｍｉｐｓの性
能を達成する。プログラムの並列性はコンパイル時にコ
ンパイラによって定義される。というのは、実行時にハ
ードウェアによって行われるデータ依存のチェックはな
いからである。１メガビットのオンチップＲＡＭはデー
タ用およびプログラム用メモリに分割されている。プロ
グラム・メモリの２５６ビット幅の部分はキャッシュ・
メモリとして構成することができ、そのように構成され
たとき、それは１サイクルごとに８個の３２ビット命令
をフェッチする。外部メモリ・インターフェース（ＥＭ
ＩＦ）はＳＢＳＲＡＭおよびＳＤＲＡＭなどの各種の同
期型および非同期型メモリをサポートする。ＥＭＩＦは
ホールド／ホールド・アクノレッジ・プロトコルを使っ
てホストの制御下で外部バスを解放することができる。
さらに、ホスト・プロセッサは別の１６ビットのホスト
・ポート・インターフェースを経由してプロセッサのデ
ータ・メモリに直接アクセスすることができる。パワー
アップに続いて、ＤＳＰは、チップ上で利用できる２つ
のＤＭＡチャネルの１つを使って８、１６または３２ビ
ットの外部ＲＯＭからＤＳＰをブートすることができ
る。図２３はプロセッサ１１の高レベルの機能図を示
す。
【０１７４】本発明の「非常に長い命令ワード」（ＶＬ
ＩＷ）ＣＰＵは、２５６ビット幅の命令を使ってクロッ
ク・サイクルごとに８つの機能ユニットに対して８個ま
での３２ビット命令を供給する。ＶＬＩＷアーキテクチ
ャの機能は８個のユニットが実行準備未完了の場合、８
個のすべてのユニットに命令が供給されなくてもよいよ
うに制御する。すべての３２ビット命令の第１ビット
は、前の命令と同じ実行パケットに次の命令が所属して
いるか、あるいはそれが次の実行パケットの一部として
次のクロックにおいて実行されるべきかどうかを判定す
る。フェッチ・パケットは常に２５６ビット幅である
が、実行パケットは、図２４に交番シェーディングによ
って示されているように、サイズを変えることができ
る。この可変長の実行パケットは、そのＣＰＵを他のＶ
ＬＩＷアーキテクチャと区別する主要なメモリ節約機能
である。
【０１７５】このＣＰＵは二組の機能ユニットを特徴と
している。各機能ユニットは４個のユニットと１つのレ
ジスタ・ファイルとを含む。この２つのレジスタ・ファ
イルはそれぞれ１６個の３２ビット・レジスタを含み、
合計で３２個の汎用レジスタがあることになる。図２４
に示されているように、二組の機能ユニットは、２つの
レジスタ・ファイルとともにＣＰＵのサイドＡおよびサ
イドＢを構成する。ＣＰＵの各サイドにある４つの機能
ユニットは、そのサイドに属する１６個のレジスタを自
由に共有することができる。さらに、各サイドは、他の
サイドのすべてのレジスタに接続されている単独のデー
タ・バスを特徴とする。それによって、二組の機能ユニ
ットが反対側のレジスタ・ファイルからデータを相互に
交換することができる。ＣＰＵのレジスタ・ファイルと
同じサイドにある機能ユニットによるレジスタ・アクセ
スは、すべてのユニットに対して一つのクロック・サイ
クルでサービスされ、ＣＰＵにまたがるレジスタ・ファ
イルを使うレジスタ・アクセスは、１サイクル当たり１
つの読出しおよび１つの書込み用だけである。
【０１７６】このＣＰＵの別の主な特徴はロード／スト
ア・アーキテクチャであり、そのアーキテクチャにおい
てはすべての命令がレジスタ（メモリ内のデータに対し
てではなく）に作用する。二組のデータ・アドレッシン
グ・ユニット（. Ｄ１および. Ｄ２）はレジスタ・ファ
イルとメモリとの間のすべてのデータ転送を排他的に担
当する。. Ｄユニットによってドライブされるデータ・
アドレスによって、１つのレジスタ・ファイルから発生
されたデータ・アドレスが他のレジスタ・ファイルに作
用するデータ・ロードおよびデータ・ストアにおいて使
われるようにすることができる。ＣＰＵは、５または１
５ビット・オフセット付きのリニアまたはサーキュラ・
アドレッシング・モードのいずれかを使って、各種の間
接アドレッシング・モードをサポートする。すべての命
令は条件付きであり、ほとんどが３２個のレジスタのう
ちの任意の１つにアクセスすることができる。しかし、
いくつかのレジスタは、特定のアドレッシングをサポー
トするために、あるいは条件付き命令に対する条件を保
持するために、専用に使われる（その条件が自動的に
「真」でない場合）。２つの. Ｍ機能ユニットは乗算器
に専用になっている。２つの. Ｓおよび. Ｌの機能ユニ
ットは一般的な算術演算、論理演算および分岐機能を実
行し、その結果はクロック・サイクルごとのレートで得
られる。しかし、ラテンシーは複数ステージ実行パイプ
ラインのために１サイクル〜５サイクルの間で変化する
可能性がある。
【０１７７】ＶＬＩＷの処理フローは、２５６ビット幅
の命令フェッチ・パケット（ＩＦＰ）が内部プログラム
・メモリ（キャッシュとしても構成することができる）
からフェッチされたときに開始される。個々の機能ユニ
ットに対して向けられる３２ビットの命令は、命令フェ
ッチ・パケットの中の各命令の最下位ビット１にある第
１ビットによって一緒に「リンク」される。同時実行
（合計で８個まで）のために「チェイン」される命令は
「実行パケット」を構成する。命令のＬＳＢに“０”が
１つあると、チェインが破られ、それに続く命令が実効
的に次の実行パケットに置かれる。実行パケットがフェ
ッチ・パケット境界（２５６ビット幅）を横切る場合、
コンパイラはそれを次のフェッチ・パケットに置き、一
方、現在のフェッチ・パケットの残りの部分にはＮＯＰ
命令が埋められる。１つのフェッチ・パケットでの実行
パケットの数は“１”から“８”まで変化する可能性が
ある。実行パケットはクロック・サイクル当たりに１つ
のレートでそれぞれの機能ユニットに対してディスパッ
チされ（図「２４？？？？」参照）、また、次の２５６
ビットのフェッチ・パケットは、現在のフェッチ・パケ
ットからの実行パケットがすべてディスパッチされるま
では、フェッチされない。デコードされた後、その命令
は、すべてのクロック・サイクルにおいて８個の命令の
最大実行レートですべてのアクティブな機能ユニットを
同時にドライブする。ほとんどの結果は３２ビットのレ
ジスタに格納されるが、それらはバイトまたはハーフ・
ワードとしてメモリにも格納することができ、実効的に
すべてのストアおよびロードをバイト・アドレス可能に
することによって、所要メモリを大幅に節約することが
できる。
【０１７８】図２３の信号のピン機能は次の通りであ
る。
【０１７９】
【表３７】
【０１８０】このＣＰＵは，２つの汎用レジスタ・ファ
イルＡ，Ｂを特徴とするロード／ストア・アーキテクチ
ャに基づいたレジスタを備えている。すべてのデータ操
作命令は、レジスタに存在しているデータについて働
く。そのデータは、別のロードおよびストア命令を使っ
てレジスタとメモリとの間で転送される。汎用レジスタ
・ファイルは３２ビット幅であり、それぞれが１６個の
レジスタを含む。サイドＡのレジスタはサイドＡの４個
の機能ユニットに対する複数のパスを有し、サイドＢの
レジスタはサイドＢの機能ユニットに対する複数のデー
タ・パスを有する。データの共有を可能にする反対側の
レジスタ・ファイル／機能ユニットとの間に一つのクロ
ス・パスがあるが、最適のデータ・スループットのため
に、サイドＡの機能ユニットは主としてサイドＡのレジ
スタにあるデータに作用し、そしてサイドＢのユニット
はサイドＢのデータに作用するべきである。すべての汎
用レジスタは、レジスタをペアにグループ化することに
よって、４０ビットのデータに作用する命令で使うこと
ができる。ほとんどのレジスタをほとんどの命令で使う
ことができるが、いくつかは、以下に示されるように、
特定の使用法もある。
【０１８１】汎用レジスタ・ファイルＡ，Ｂの他に、Ｃ
ＰＵは一組の制御レジスタを有し、それらは割込み、プ
ログラム・キャッシュ操作、パワーダウン・モード、デ
ータ・サチュレーション、リニア／サーキュラおよびエ
ンディアン・アドレッシング・モードの設定、プログラ
ム・カウンタのアクセス、汎用Ｉ／Ｏの実行およびプロ
グラム・メモリへの書込みを制御するために使われる。
【０１８２】
【表３８】
【０１８３】
【表３９】
【０１８４】
【表４０】
【０１８５】
【表４１】
【０１８６】
【表４２】
【０１８７】図２５はＤＳＰのメモリ・マップを示す。
そのメモリはバイト・アドレス可能であり、また、その
合計のアドレス範囲は４Ｇバイト（３２ビットの内部ア
ドレスに対応する）である。メモリ・マップは内部プロ
グラム・メモリ、内部データ・メモリおよび３個の外部
メモリ空間および内部ペリフェラルの空間に分割されて
いる。内部メモリのセクションはホスト・ポート・イン
ターフェース（ＨＰＩ）によってアクセスされ得る。
【０１８８】内部メモリは、５１２Ｋビットのオンチッ
プ・プログラム／キャッシュ・メモリと、５１２Ｋビッ
トのオンチップ・データ・メモリとから構成されてい
る。プログラム・メモリはキャッシュまたはプログラム
として構成可能であり、２Ｋの２５６ビットのフェッチ
・パケットに編成されている。ＤＳＰはすべての命令を
一度に１つのフェッチ・パケットでフェッチする。その
パケットは、ＣＰＵサイクル当たり８個の３２ビット命
令の最大レートで、あるいは１サイクル当たり１命令の
最小のレートで、処理される。内部データ・メモリはＣ
ＰＵによってバイト・アドレス可能であり（読出しも書
込みも）、バイト、ハーフ・ワードおよびフル・ワード
の転送をサポートする。
【０１８９】ＣＰＵまたはＤＭＡによるすべての外部デ
ータ・アクセスは外部メモリ・インターフェース（ＥＭ
ＩＦ）を通過する。外部メモリは、３つの空間すなわち
ＣＥ０、ＣＥ１およびＣＥ２に分割されている。それぞ
れが、対応する空間との間のデータ・アクセス時にアサ
ートされる専用のチップ・イネーブル信号を備えてい
る。各外部空間は、非同期メモリにアクセスするときに
読出し／書込み・サイクルの形状を決定するための別の
内部ペリフェラル・バス・レジスタを割り当てている。
【０１９０】非同期メモリの他に、ＣＥ０およびＣＥ２
空間も、他のタイプのメモリに対してインターフェース
することができる。ＳＢＳＲＡＭまたはＳＤＲＡＭのメ
モリは、リセット時に信号グループＣＥ０＿ＴＹＰＥお
よびＣＥ２＿ＴＹＰＥ（ピンＤＣ２〜ピンＤＣ５）上の
信号レベルを制御することによって、それらの２つの空
間に割り当てられ得る。
【０１９１】外部メモリ空間ＣＥ１は非同期メモリに対
してだけインターフェースすることができる。しかし、
ＣＥ０およびＣＥ２空間は常に３２ビット幅であるが、
ＣＥ１メモリ空間は、信号グループＣＥ１＿ＷＩＤＴＨ
（ピンＤＣ６〜ピンＤＣ７）上の信号レベルを制御する
ことによって、８または１６ビットの幅に構成すること
もできる。ＥＭＩＦは読出しサイクル時にバイトおよび
ハーフ・ワードをワード中に自動的にパックする。これ
は８または１６ビットのＥＰＲＯＭからブートするとき
によく使われる機能である。ＣＥ１メモリ空間はＲＯＭ
にインターフェースするために使うことができる。とい
うのは、ＲＯＭサイクルは非同期ＳＲＡＭ読出しサイク
ルと似ているからである。
【０１９２】ＣＥ１空間は８または１６ビット幅のメモ
リからの読出しが可能な唯一の外部メモリ空間である
が、任意の外部メモリ空間からの読出しサイクルは３２
ビット幅の外部メモリからバイトまたはハーフ・バイト
のサイズのデータをアクセスできることに留意された
い。ＥＭＩＦデータ書込みサイクルは、バイト選択のた
めのＢＥ＿制御信号を使って、外部メモリに対してもバ
イト、ハーフ・ワードまたはワードを転送できる。デー
タ読出しサイクルは常に４バイトすべてをラッチし（４
つのＢＥ＿がすべてアクティブになる）、次に、 その
データ・サイズが３２ビットより小さい場合は、ＣＰＵ
は適切なバイトを内部的に抽出する。プログラム・メモ
リ・コントローラまたはＤＭＡによって要求されたＥＭ
ＩＦの書込みは常に（データ・メモリ・コントローラに
よって発せられる８、１６または３２ビットの転送とは
反対に）３２ビット幅であることに留意されたい。
【０１９３】リセット時のピンＤＣ１（ＭＡＰ＿ＢＯＯ
Ｔ信号グループ）の状態は、内部プログラムＲＡＭが外
部メモリ空間ＣＥ０，ＣＥ１の前後にメモリ・マップに
置かれるかどうかを決定する。選定されたメモリ・マッ
プ・モードのタイプは、普通は、デバイス・パワーアッ
プに続いて使われるスタートアップ手順によって変わる
（このデータ・シートの「リセット後のスタートアッ
プ」のセクション参照）。
【０１９４】ＬＥＮＤＩＡＮコンフィギュレーション・
ピンは、個々のバイト・アドレスがワード内部で増加す
る順序を判定する（１つのワードの下位バイトは、ビッ
ト０〜ビット７または３２ビット・ワードのうちのビッ
ト２４〜ビット３１を表すことができる）。類似の方法
で、ＬＥＮＤＩＡＮピンはワード中のハーフ・ワードの
順序も決定する。ＬＥＮＤＩＡＮピンは外部メモリ・ア
クセス以外に内部データ・メモリにも影響する。
【０１９５】ＤＳＰ上のペリフェラルは、メモリ・マッ
プド制御レジスタを経由してアクセスされ制御される。
１つの実施形態は２個のペリフェラルを含み、それらは
拡張メモリ・インターフェース（ＥＭＩＦ）および２チ
ャネルのダイレクト・メモリ・アクセス・コントローラ
（ＤＭＡ）である。ＤＭＡチャネルの１つであるＤＭＡ
０は、ブートロード・スタートアップ手順の間にプロセ
ッサによって使用され、リセット後の内部プログラム・
メモリを初期化する。
【０１９６】
【表４３】
【０１９７】
【表４４】
【０１９８】
【表４５】
【０１９９】５１２Ｋビットの内部データ・メモリは、
ＣＰＵからもホスト・ポート・インターフェース（ＨＰ
Ｉ）を介してもアクセスされ得る。ＣＰＵは、８つのカ
ラムに編成された６４Ｋバイトとして内部データ・メモ
リを見る。各カラムは１バイト幅で高さが１６Ｋ行であ
る。ＨＰＩは同じメモリを４つのカラムにわたってアド
レスし、それぞれが１ハーフ・ワード幅であり１６Ｋ行
の高さ（合計３２Ｋハーフ・ワード）である。ＣＰＵと
違って、ＨＰＩは内部データをリトル・エンディアン
（Ｅｎｄｉａｎ）モードでアドレスする機能を備えてい
るだけであり、その場合、個々のハーフ・ワードのアド
レスはフル・ワードのアドレスと同じ方向に成長する。
アドレッシングの例については図２６を参照されたい。
【０２００】最大のメモリ・アクセス性能を視覚化する
ために、ＤＳＰの内部データ・メモリを４つのブロック
に編成することができる。各ブロックは２バイト幅で１
６Ｋ行の高さである。図２７および図２８に示されてい
るように、データはＣＰＵによってバイト・アドレス可
能であり、そのアドレスは左から右へブロックにまたが
って増加する（この例はリトル・エンディアン・アドレ
ッシング・モードを使っている）。ＣＰＵの両側が同じ
ＣＰＵサイクルの間にデータを同時にアクセスするため
には、サイドＡのデータのバイトはサイドＢのデータ・
バイトと同じメモリ・ブロックには存在することはでき
ない。図２７に示されているように、１ワードのデータ
がサイドＡのレジスタにロードされるのと同時に、別の
ワードがサイドＢのレジスタからストアされる。しか
し、図２８の２つのアクセス（両方とも８ビット幅）は
２サイクル掛かる。というのは、両方のバイトが内部デ
ータ・メモリの同じブロックに存在するからである。
【０２０１】デバイス・リセットはＲＥＳＥＴ＿ピンの
信号の立下りエッジの直後から始まる。リセット時に、
プロセッサのすべての機能ブロックは既知の状態に初期
化される。それはすべてのＣＰＵおよび内部ペリフェラ
ル・バス・レジスタと同様に行われる。外部メモリ・イ
ンターフェース出力信号（ＨＯＬＤＡを除く）およびす
べてのホスト・ポート・インターフェース出力信号は、
ＲＥＳＥＴ＿の立下りエッジの直後にトライステート状
態になる。それらは、ＲＥＳＥＴ＿信号がハイ・レベル
に戻るまで、トライステートのままになっている。
【０２０２】ＨＰＩＦアドレス・ピンのほとんどはデバ
イス・リセット中に特別の機能を持つ。それらは図２９
に示されているようなデバイス・コンフィギュレーショ
ン・ピンとなる。最下位ビットＨＰＩＦアドレス・ピン
はメモリ・マップ・セレクト・ピンとなる（それはま
た、将来の改訂版においてはブートＤＭＡ転送ソース・
アドレスを選択することになる）。そのピンに対するロ
ーまたはハイ状態の選択は、普通は、リセット後のプロ
セッサ・スタートアップ・モード（ピンＤＣ１３〜ＤＣ
１１）によって変わる。
【０２０３】ＤＳＰがＲＥＳＥＴ＿信号のアサートが解
除された直後から動作を開始できるための２つの方法が
ある。信号ＤＣ１１の状態（リセット時の）が、そのデ
バイスが外部アドレス０ｈから直接のプログラム実行を
開始するか、最初に内部ＤＭＡチャネル０を使って外部
のＥＰＲＯＭから内部プログラム・メモリにブート・ロ
ードした後、内部アドレス０ｈからプログラム実行を開
始するかどうかを決定する。
【０２０４】図３０に示されているように、ＲＥＳＥＴ
時のＤＣ（１３〜１１）の０００ｂの値によって、ＤＳ
Ｐは、アドレス０ｈ（リセット・サービス・フェッチ・
パケットのロケーション）から始まるメモリから直接に
プログラム実行を開始する。使用されているＭＡＰ＿Ｂ
ＯＯＴモードによって、アドレス０ｈはチップの内部ま
たは外部に入ることになる。代表的なＭＡＰ＿ＢＯＯＴ
モード０（リセット時にピンＤＣ１ロー）が、リセット
時にホストによって正しく初期化された３２ビットの外
部のＥＰＲＯＭまたはＳＲＡＭから実行を開始するため
に使われる。メモリ・マップ１・モードはいくつかのＤ
ＳＰによって直接に実行を開始するために使われること
はほとんどない。というのは、ＤＳＰ自身による以外に
内部プログラム・メモリを初期化するメカニズムがない
からである（いくつかの実施形態はＤＭＡチャネルの１
つを経由して内部プログラム・メモリにアクセスするた
めの機能を備えた、強化されたホスト・ポート・インタ
ーフェースを含むことができる）。
【０２０５】図３１に示されているように、リセット時
のＤＣ（１３〜１１）の００１ｂの値によってＤＳＰ
ＤＡＭチャネル０が、０ｈから始まる内部プログラム・
メモリに外部メモリ空間ＣＥ１からデータのブロックを
転送する。ブート・ブロックのサイズはリセット時のＤ
Ｃ（１０〜８）の状態（図２９参照）によって決定され
る。メモリ・マップのアドレス０ｈにある内部プログラ
ム・メモリ・ロケーションはＭＡＰ＿ＢＯＯＴモード１
（リセット時にピンＤＣ１がハイ）に対応する。ＤＳＰ
は、ブート・ロード・スタートアップに対してはＭＡＰ
＿ＢＯＯＴモードをサポートすることができない。ＤＭ
Ａ転送の完了時に、プロセッサは内部プログラム・メモ
リ・アドレス０ｈからリセット・サービス・フェッチ・
パケットの実行を開始する。普通、リセット・パケット
は他の内部サービス・フェッチ・パケット（ＩＳＦＰ）
を飛び越してアプリケーション・ブートローダ・プログ
ラムへジャンプする分岐命令を含む。次に、ブートロー
ダは、アプリケーションによって初期化されたデータで
内部データ・メモリにロードする可能性が高く、外部メ
モリ空間ＣＥ０またはＣＥ２の中のいくつかのロケーシ
ョンに対して別のプログラム・ブロックをロードした
後、メイン・プログラム・ループへ分岐する。
【０２０６】割込みを自動的に処理することができる前
に、それに対応すビットが割込みイネーブル・レジスタ
（ＩＥＲ）にセットされていなければならず、また、グ
ローバル割込みイネーブル・ビット（ＧＩＥ）が制御ス
テータス・レジスタ（ＣＳＲ）に同様にセットされなけ
ればならない。割込み処理時に、プロセッサは現在のプ
ログラムの実行を停止し、次の命令のアドレスを割込み
リターン・ポインタ（ＩＲＰ）で実行するようにスケジ
ュールされる。ノンマスカブル割込み（ＮＭＩ）の場
合、戻りアドレスはＮＲＰレジスタにセーブされる。次
に、プログラム実行は、割込みサービス・テーブルの１
６のあらかじめ割り当てられた隣接したロケーションの
１つに対してリダイレクトされる（ＩＳＴベースがリセ
ットに続くアドレス０ｈに対してＩＳＴベースが割り当
てられているが、ＩＳＴＰレジスタのＩＳＴＢフィール
ドを変更することによって１Ｋバイトのアドレス境界上
の任意の場所にリロケートすることができる）。ＩＳＦ
Ｐは８個の命令から構成されており、そのうちの１つ
は、ＩＲＰアドレスに対する分岐（割込みからの戻りの
ために）であるか、割込みサービス・ルーチン（ＩＳ
Ｒ）がＩＳＦＰより大きい場合には、追加のコードに対
する分岐でなければならない（図３２参照）。他の割込
みに属するＩＳＦＰに侵入するのを防ぐために、その分
岐はＩＳＦＰの終了前に少なくとも５サイクルにおいて
実行されなければならない。これは、その分岐５非並列
命令をＩＳＦＰの終わりの前に置くことによって、また
は、その分岐をＮＯＰ５命令による分岐に従うことによ
って、実行することができる。
【０２０７】ＧＩＥビットがディスエーブルされている
状態で、ＧＩＥがイネーブルされていた場合、ライン中
の次の割込みのＩＳＦＰをポイントしているアドレスを
含むＩＳＴＰレジスタをポールすることによって、最高
優先度のアクティブ割込みを依然としてソフトウェアで
識別することができる。すべてのアクティブ割込みは、
割込みフラグ・レジスタ（ＩＦＲ）をポーリングするこ
とによっても識別することができる。割込みセットおよ
びクリア・レジスタ（ＩＳＲおよびＩＣＲ）を使って、
ソフトウェアで手動に割込みをセット／クリアすること
ができる。
【０２０８】自動割込み処理の間に、ＩＦＲビットがク
リアされ、アクティブ割込みが４つのＩＮＵＭピン上に
エンコードされる。これはＩＡＣＫパルスの先頭におい
て行われる（データ・シートのタイミング・セクション
参照）。同時に、ＧＩＥビットがＣＳＲのＰＧＩＥフィ
ールドへコピーされ、ＧＩＥビットがＮＭＩ以外のすべ
ての割込みに対してクリアされる。ＧＩＥビットはＢ
ＩＲＰまたはＢ ＮＲＰ命令を経由して、（Ｅ１フェー
ズの終りにおいて）割込みからの戻り時に再度イネーブ
ルされる。
【０２０９】ＤＳＰは外部の発振器を使ってオンチップ
ＰＬＬ（フェーズ・ロック・ループ）回路をドライブ
し、その回路がすべての内部および外部クロックを発生
する。ＰＬＬは、普通は、外部発振器の周波数を４倍ま
たは２倍にして、その結果のクロックをＣＬＫＯＵＴ１
出力ピンに供給する。ＣＬＫＯＵＴ１の内部バージョン
がプロセッサによって命令サイクル・クロックとして使
われる。このデバイスのほとんどのタイミング・パラメ
ータは、ＣＬＫＯＵＴ１クロックに、詳しくはその立上
りエッジに、相対的に定義される。ＣＬＫＯＵＴ２は、
その半分の周波数でＣＬＫＯＵＴ１から導かれる別の出
力クロックである。それは、主として、ＳＤＲＡＭなど
のいくつかの同期メモリをクロックするために使われ
る。
【０２１０】×２および×４のモードの他に、このクロ
ック回路は×１のモードでも動作することができる。そ
の場合、入力クロック周波数はＣＬＫＯＵＴ１出力クロ
ック周波数と同じである。乗算の係数を選定する際に考
慮すべき要因は、ボード・レベル・ノイズおよびクロッ
ク・ジッターなどである。×４のモードはボード・ノイ
ズが最小になり、×２のモードではジッターが減少す
る。クロック・モードは、図３３に示されているよう
に、２つのＣＬＫＭＯＤＥピンによって制御される。
【０２１１】ＰＬＬが出力周波数に同期するために必要
な時間は、ＣＬＫＩＮおよびＣＬＫＯＵＴ１の周波数に
依存し、普通は１０マイクロ秒の範囲にある。正確な時
間についてはＰＬＬのコンポーネント選択表を参照され
たい。同期時間はリセット信号の持続時間に影響し、リ
セットはＰＬＬが適切な出力周波数に同期するのに十分
な長さの時間アサートされていなければならない。
【０２１２】ＰＬＬＦＲＥＱピンは、ＰＬＬが同期する
と期待されるＣＬＫＯＵＴ１の周波数の範囲を示す。Ｐ
ＬＬはまた、２個のバイパス・キャパシタ（ＰＬＬＶと
ＰＬＬＧとの間）、外部ローパス・フィルタ・コンポー
ネント（Ｒ１、Ｃ１、Ｃ２）およびＥＭＩフィルタ）を
必要とする（図３３参照。Ｒ１、Ｃ１、Ｃ２およびフィ
ルタの値はＣＬＫＩＮおよびＣＬＫＯＵＴ１の周波数に
よって変わる。ＰＬＬ外部コンポーネントおよびＥＭＩ
フィルタに対する正しい値を選定するには、ＰＬＬコン
ポーネント選択表３１を参照されたい。
【０２１３】
【表４６】
【０２１４】ＣＭＯＳロジックの動作電力のほとんど
は、回路が１つの論理状態から別の論理状態へスイッチ
する間に消費される。チップのロジックの或る部分また
はすべてがスイッチするのを防止することによって、大
幅な電力節約が実現され、図３４に示されているように
データまたは動作コンテキストを失わずに実現される。
パワー・ダウン・モードｉｄｌｅ１およびｉｄｌｅ２の
ブロックは、そのロジックの選択されたブロックの境界
において内部クロック入力をブロックし、実効的にそれ
らがスイッチングしないようにする。ｉｄｌｅ１はＣＰ
Ｕをシャット・ダウンし、ｉｄｌｅ２モードはＣＰＵお
よびオンチップ・ペリフェラルの両方をシャット・ダウ
ンする。追加の電力節約がパワーダウン・モードｉｄｌ
ｅ３において得られる。その場合、オンチップ・クロッ
ク・ツリー全体（複数のバッファを含む）が、クロック
ＰＬＬであるクロック源において「切り離される」（図
３４参照）。
【０２１５】
【表４７】
【０２１６】パワー・ダウン・モードは、制御ステータ
ス・レジスタ（ＣＳＲ）のＰＷＲＤフィールド中のビッ
ト０〜２を設定することによってトリガされる。Ｉｄｌ
ｅ３モードはデバイス・リセットによってのみ打ち切る
ことができ、一方、Ｉｄｌｅ１およびＩｄｌｅ２モード
は、ＰＷＲＤフィールドのビット３，４によって指令さ
れるように、イネーブルされた割込みまたは任意の割込
み（イネーブルされたまたはされていない）によっても
終了することができる。ＣＳＲに書き込むとき、ＰＲＷ
Ｄフィールドのすべてのビットを同時にセットしなけれ
ばならない。２つ以上の論理“１”がＰＲＷＤフィール
ドのビット０〜２に書き込まれたとき、そのうちの最上
位のイネーブル・ビットがそのパワー・ダウン・モード
を決定する。
【０２１７】
【表４８】
【０２１８】
【表４９】
【０２１９】図３５は上記ＣＬＫＩＮタイミングを示
す。
【０２２０】
【表５０】
【０２２１】図３６は上記ＣＬＫＯＵＴ１タイミングを
示す。
【０２２２】
【表５１】
【０２２３】図３７は上記ＣＬＫＯＵＴ２タイミングを
示す。
【０２２４】外部メモリ・インターフェース（ＥＭＩ
Ｆ）は、チップの外部にあるデータのアクセスを担当す
る。図２３に示されているように、ＥＭＩＦは、３つの
機能ブロック、すなわち、データ・メモリ・コントロー
ラ、プログラム／キャッシュ・コントローラまたはＤＭ
Ａコントローラのうちの１つから外部データ・アクセス
に対する要求を受け取ることができる。ＥＭＩＦの動作
は、内部ペリフェラル・バスによってアクセスされるメ
モリ・マップされた制御レジスタを経由して構成するこ
とができる。すべてのＥＭＩＦプログラムまたはデータ
のアクセスは、共通の２３ビット・アドレス・バスおよ
び３２ビット・データ・バスを使用する。
【０２２５】メモリ・マップには３つの空間がある。そ
の各々が、３つのチップ・イネーブル、すなわち、ＣＥ
２＿、ＣＥ１＿およびＣＥ０＿の１つによって表されて
いる。プロセッサが３つのメモリ・マップ外部空間２，
１，０のどれかに対して読出しまたは書込みを行うと、
これらのチップ・イネーブルのうちの１つがアサートさ
れなければならない。バイト・イネーブル制御信号、す
なわち、ＢＥ３＿〜ＢＥ０＿は、データ・メモリ・コン
トローラによって要求されたＥＭＩＦ書込みサイクルの
間に、個々のバイト、ハーフ・ワードまたはワードを選
択する。すべてのプログラムおよびＤＭＡ要求のサイク
ルは、データ・メモリ・コントローラ読出しサイクルと
同じように、３２ビット幅であり、結果として、４個の
すべてのＢＥ＿信号はアクティブになる。データ・メモ
リ・コントローラ書込みサイクルは、個々のＢＥ＿を使
ってバイトまたはハーフ・ワード・データにアクセスし
て、アクティブなバイトを選択する。各ワード中のバイ
トのアドレッシングは、ＬＥＮＤＩＡＮピンによって高
いビットまたは低いビットの方向への順序に設定され
る。
【０２２６】ＣＥ＿空間０，２は異なるタイプのメモリ
をサポートするためにプログラムすることができるが、
ＣＥ＿空間１は、パワー・アップ時にシステムをブート
するために普通に使われるＲＯＭなどの非同期メモリ・
サイクルだけに制限される。ＲＯＭ読出しサイクルは制
御信号の観点からＣＥ０＿およびＣＥ２＿非同期メモリ
・サイクルに同じであるが、ＣＥ＿１サイクルは、ＲＯ
Ｍが８または１６ビット幅の場合、バイトをワード中に
パックする柔軟性を備える。外部ＲＯＭサイズは、リセ
ット時にピンＤＣ７，６によってエンコードされると期
待される。
【０２２７】ＣＥ＿空間０，２に割り当てられたタイプ
のメモリは、リセット時にＤＣピンを経由しても符号化
される。ピンＤＣ３，２はＣＥ０＿空間に対するメモリ
のタイプを指定し、一方、ピン５，４は空間ＣＥ２＿の
ためのメモリのタイプを指定する。サポートされている
メモリのタイプは、非同期メモリ、同期バーストＳＲＡ
Ｍ（ＳＢＳＲＡＭ）および同期ＤＲＡＭ（ＳＤＲＡＭ）
を含む。外部制御サイクルを使ってＥＭＩＦグローバル
制御レジスタの適切なビットをセットすることによっ
て、ＣＥ＿空間０およびＣＥ＿空間２をドライブするこ
とができる。外部制御サイクルは、それらが低速Ｉ／Ｏ
デバイスに本来的な長い応答時間を収容するために個々
のバス・サイクルを伸張するためにリクエスト／レディ
のハンドシェーキングを使用する点で、メモリ・サイク
ルとは異なっている。ＥＭＩＦは上記メモリ・サイクル
のそれぞれに対して別々の制御信号のセットを提供する
（図２３参照）。
【０２２８】ＥＭＩＦ ＨＯＬＤおよびＨＯＬＤＡ信号
は、ホストとＤＳＰとの間でＥＭＩＦバスの所有権を調
停するために使われる。図３８はＥＭＩＦ信号を示す。
【０２２９】非同期メモリ読出しサイクルは、ＡＸＯＥ
＿制御信号を使ってメモリ・デバイスをイネーブルし
て、そのデータをデータ・バス上に置く。ＥＭＩＦ制御
レジスタは、読出しサイクルの形状と各アドレスが有効
である時間とを定義する。図３９の読出しサイクルの形
状は、ＥＭＩＦ ＣＥ外部空間タイミング・レジスタ
（外部空間ＣＥ０，ＣＥ１，ＣＥ３を定義する３つのレ
ジスタのうちの１つ）の１サイクル・セットアップ、１
サイクル・ストローブ幅および１サイクル・ホールド・
フィールドに対応する最も高速の可能な非同期読出しで
ある。
【０２３０】非同期メモリ書込みサイクルは、ＡＸＷＥ
＿制御信号を使ってメモリ・デバイスにデータをラッチ
する。ＡＸＷＥ＿信号の形は、ＥＭＩＦ外部タイミング
・レジスタのフィールドを設定することによってプログ
ラムされる。図４０のサイクルは、１サイクル・セット
アップ、１サイクル・ストローブ幅および１サイクル・
ホールド・タイム（最高速の書込み）に対応する。非同
期メモリＡＸＯＥ＿およびＡＸＷＥ＿制御信号は外部制
御サイクルの間にも使われる。
【０２３１】
【表５２】
【０２３２】図３９は上記非同期メモリ読出しサイクル
・タイミングを示し、図４０は非同期メモリ書込みサイ
クル・タイミングを示す。
【０２３３】ＣＥ空間タイミング・レジスタは、ＡＸＷ
Ｅ＿およびＡＸＯＥ＿制御信号の形状および持続時間を
決定する３つのフィールドを含む。図３９および図４０
に示されている例は、ＣＥ空間タイミング・レジスタの
セットアップ、ストローブおよびホールド・フィールド
にプログラムされた“１”の値に対応する（最小の許容
値）。各読出しおよび書込みは、プログラム可能でない
１サイクル内部アドレス・ラッチ・タイムも含む。ＡＸ
ＯＥ＿信号が連続した読出しサイクルの間に入ってこな
い場合であっても、セットアップ、ストローブおよびホ
ールドの値の組み合わされた結果によって、各読出しの
総合の長さが決定される。
【０２３４】
【表５３】
【０２３５】ＣＥ＿空間０およびＣＥ＿空間２の任意の
外部メモリ・アクセスは、ＥＭＩＦグローバル制御レジ
スタの適切なビットをセットすることによって、外部コ
ントローラ・サイクルに変換され得る。外部コントロー
ラ・サイクルはすべて、ＡＸＯＥ＿およびＡＸＷＥ＿制
御信号を使ってデータ転送の方向を指定する。読出しお
よび書込みの両方に対して、ＤＳＰは、ＸＲＥＱ＿制御
信号をローにドライブして読出しまたは書込みサイクル
の開始を知らせる。外部デバイスがデータ転送に対して
準備ができていた場合、それはただちにＡＸＲＤＹ信号
をハイにドライブする。ＡＸＲＤＹは、外部デバイスが
転送データに対して準備ができている限り、ハイに保た
れる。外部デバイスが転送の準備ができていないとき、
それはただちにＡＸＲＤＹ信号をローにドライブして、
それがふたたびレディになるまで現在のバス・サイクル
をストールする必要がある。外部コントローラ・タイミ
ング波形については図６および図７を参照されたい。
【０２３６】
【表５４】
【０２３７】図４１は外部コントローラ読出しサイクル
・タイミングを示し、図４２は外部コントローラ書込み
サイクル・タイミングを示す。図４３および図４４は、
ＤＳＰとＳＢＳＲＡＭとの間の読出しおよび書込みサイ
クルのデータ転送を示す。ＳＢＳＲＡＭインターフェー
スは４個の専用のＳＢＳＲＡＭ制御信号から構成されて
いる。アドレス・ストローブＳＳＡＤＳ＿は、バースト
転送の最初のアドレスをＳＢＳＲＡＭデバイスにラッチ
するために使われる。書込みサイクルの場合、それはデ
ータが転送されている限り連続的にアサートされてい
る。読出しサイクルの場合、ＳＳＡＤＳ＿信号はバース
ト転送の最初のワードに対してだけアサートされ、アド
レスがシーケンスを壊すたびごとにアサートされる。バ
ースト・サイズ（１〜４読出し）はアドレスの下位２ビ
ット（ＥＡ１およびＥＡ０）によって決定される。読出
しアドレスがＳＢＳＲＡＭにラッチされると、ＤＳＰは
アドレス・アドバンス信号をアサートし、所望のアドレ
スがシーケンスの次のアドレスである限りそれをローに
保つ。ＳＳＯＥ＿信号によって、ＳＢＳＲＡＭデバイス
はデータをバス上に置き、また、ＳＳＷＥ＿によって、
ＳＢＳＲＡＭがデータを受け取ることができる。
【０２３８】
【表５５】
【０２３９】図４３はＳＢＳＲＡＭ読出しサイクル・タ
イミングを示し、図４４はＳＢＳＲＡＭ書込みサイクル
・タイミングを示す。
【０２４０】ＤＳＰの場合、ＳＤＲＡＭサイクルは非バ
ースト動作に限定されている。読出しおよび書込みサイ
クルは両方とも、ＳＤＲＡＭデバイスに対して順次送ら
れる３つのコマンドから構成されている（図４５および
図４６参照）。各コマンドは、ＣＥ＿、ＳＤＡ１０、Ｄ
ＳＲＡＳ＿、ＳＤＣＡＳ＿およびＳＤＷＥ＿制御ライン
上の信号レベルの異なる組合せによってエンコードされ
る。最初に、ＡＣＴＶコマンドが２つのＳＤＲＡＭ内部
バンクのうちの１つを活性化する。ＲＥＡＤまたはＷＲ
ＩＴＥコマンドはＤＳＰとＳＤＲＡＭメモリとの間での
データ転送を指令する。最後に、ＤＣＡＢコマンドはＳ
ＤＲＡＭの両方のバンク（バンクＡ，Ｂ）を非活性化す
る。ＳＤＲＡＭはＣＬＫＯＵＴ２クロックを使ってデー
タを転送し、コマンドをラッチする。読出しサイクルの
場合、データは、ＳＤＣＡＳ＿の立上りエッジに続く正
確に２個のＣＬＫＯＵＴ２サイクルだけＳＤＲＡＭによ
ってバス上にドライブされる。この読出しＬＡＴＥＮＣ
Ｙは、ＳＤＲＡＭ初期化時にＤＳＰによってＳＤＲＡＭ
にプログラムされる。
【０２４１】ＢＥ＿制御信号は、ＳＤＲＡＭサイクルの
間は、他のタイプのメモリの場合とは異なる動作をす
る。各ＢＥ＿信号は、対応するＳＤＲＡＭ ＤＱＭ入力
に接続されている必要がある。読出しの場合、ＳＤＱＭ
制御は出力イネーブルとなり、書込みの場合、それらは
書込みマスキング（ＳＤＲＡＭのバースト動作に関連付
けられている）の機能を仮定する。
【０２４２】図４７は、リセットに続くＳＤＲＡＭに対
して送られる初期化コマンドを示す。最初に、ＳＤＲＡ
Ｍの両方のバンクがＤＣＡＢコマンドによって非活性化
される。次に、８個のリフレッシュ・サイクルが発行さ
れ、次に、ＭＲＳ（モード・レジスタ・セット）コマン
ドが発行される。このコマンドは、適切なＥＭＩＦレジ
スタに格納されている値に従ってＳＤＲＡＭの内部の制
御レジスタを初期化する。ＭＲＳコマンドの間、ＳＤＲ
ＡＭ初期化データが、実際に、データ・バスの代わりに
アドレス・バス上に出力される。
【０２４３】ＳＤＲＡＭデバイスは定期的にリフレッシ
ュされなければならない。アドレス・ピンの１つＥＡ１
０がリフレッシュ動作に関係しているので、それは、リ
フレッシュ中にアクティブになっている可能性のある他
のメモリ・サイクルと干渉しないようにするために、Ｓ
ＤＡ１０としてＳＤＲＡＭインターフェースの排他的使
用のために複製される。図４８は非同期メモリ読出しシ
ーケンスの途中でのＳＤＲＡＭリフレッシュ・サイクル
を示す。一つのリフレッシュ・サイクルの間に、２つの
コマンドがＳＤＲＡＭに対して発行される。第１のコマ
ンドはＳＤＲＡＭバンクを非活性化し（ＤＣＡＢ）、第
２のコマンドはＣＡＳビフォアＲＡＳリフレッシュを実
行する。ＤＣＡＢコマンドによるアドレス・ピンＥＡ１
０の使用にかかわらず、非同期メモリ読出しサイクルは
複製ピンＳＤＡ１０を経由して中断されずに進行してい
ることは、図から明らかである。
【０２４４】
【表５６】
【０２４５】図４５はＳＤＲＡＭ読出しサイクル・タイ
ミングを示し、図４６はＳＤＲＡＭ書込みサイクル・タ
イミングを示す。図４７はＳＤＲＡＭ初期化サイクル・
タイミングを示し、図４８はＳＤＲＡＭリフレッシュ・
サイクル・タイミングを示す。
【０２４６】外部割込みイベントは、ＩＮＴｘ信号のハ
イ・パルスによってトリガされる。ＣＬＫＯＵＴ１の１
つの立上りエッジにおいてＩＮＴｘがローであると認識
され、かつ、次のＣＬＦＯＵＴ１の立上りエッジにおい
てＩＮＴｘがハイであると認識された場合、外部割込み
が検出される。早くも３サイクル後に、ＩＡＣＫ信号は
４本のＩＮＵＭ信号線上に符号化されたアクティブな割
込みの番号を伴って１サイクルの間パルスを発生するこ
とができる。ＩＡＣＫおよびＩＮＵＭ信号は、外部割込
みにしてだけでなく、任意の割込み処理の開始を示す。
ＩＮＵＭ識別番号は、ＩＦＲ（割込みフラグ・レジス
タ）内の処理される割込みの相対的ビット位置を反映し
ている。また、ＩＡＣＫパルスの１つ前のサイクルにお
いて、実行ステージに達していなかったすべての命令
（分岐遅延スロットを除く）が廃棄され、実行ステージ
に最も近い破棄された命令のアドレスが適当な割込み戻
りポインタ（ＩＲＰまたはＮＲＰ）にセーブされる。既
に実行を開始していた命令は、割込みサービス・フェッ
チ・パケットがフェッチされてデコードされている間
に、残りの実行ステージを完了する。７つのフェッチ／
デコード・サイクルの間に、プロセッサは新しい命令の
処理を開始しない（したがって、７サイクルの割込みオ
ーバヘッド）。割込みサービス・フェッチ・パケット
は、ＩＡＣＫに続く７番目のサイクルにおいて実行を開
始する（図４９参照）。
【０２４７】
【表５７】
【０２４８】ＲＥＳＥＴ＿信号はＣＬＫＯＵＴ１のすべ
ての立上りエッジにおいてサンプルされる。それがアク
ティブ（ロー）であると検出された場合、すべてのホス
ト・ポート・インターフェース出力信号の他、ＨＯＬＤ
Ａを除くすべてのＥＭＩＦ出力信号が、次のＣＬＫＯＵ
Ｔ１の立上りエッジにおいてトライステートにされる。
リセットのアサートが解かれた後、そのトライステート
化された信号は１クロック・サイクル以内にＤＳＰによ
ってふたたびドライブされる（図５０参照）。
【０２４９】普通、ＰＬＬは、デバイス・パワーアップ
に続く数マイクロ秒以内に、指定された出力周波数にロ
ック・アップする。実際の時間は、選定されたＰＬＬ動
作モードおよびＣＬＫＩＮ／ＣＬＫＯＵＴ１周波数範囲
によって変わる。
【０２５０】ＨＯＬＤ／ＨＯＬＤＡロジックはＲＥＳＥ
Ｔ信号の状態によっては影響されないことに留意された
い。
【０２５１】
【表５８】
【０２５２】
【表５９】
【０２５３】ＨＯＬＤ／ＨＯＬＤＡサイクルは、ホスト
によって使われ、ホスト・プロセッサが直接にシステム
・リソースをアクセスするためにシステムからＤＳＰを
電気的に切り離す。図５１に示されているように、ＨＯ
ＬＤ／ＨＯＬＤＡサイクルはＥＭＩＦ（ＨＯＬＤＡを除
く）およびＨＰＩにおけるすべての出力信号をトライス
テートにする。バスを要求するために、ホスト・プロセ
ッサはＨＯＬＤ信号をハイにドライブする。ＤＳＰがレ
ディのとき、それは、ＥＭＩＦおよびＨＰＩバスをトラ
イステートにするとともにＨＯＬＤＡ信号をアサートし
て、バスがドライブされなくなっていることをホストに
通知することによって、応答する。ＨＯＬＤおよびＨＯ
ＬＤＡ制御信号が両方ともハイである限り、ホストはバ
スを使うための許可を得ている。ＨＯＬＤＡ信号がアサ
ートされなくなると、ＤＳＰはＨＯＬＤＡ信号をローに
することによって応答し、その時点でＤＳＰはＥＭＩＦ
およびＨＰＩ出力のドライブを回復する。
【０２５４】ＨＯＬＤ／ＨＯＬＤＡロジックはＲＥＳＥ
Ｔ＿信号の状態によっては影響されないことに留意され
たい。
【０２５５】
【表６０】
【０２５６】図５２および図５３は、図５４に示されて
いる１６ビットのホスト・ポートを経由する読出しおよ
び書込みサイクルを示す。ＤＳＰ ｒｅｖ Ａ ＨＰＩ
は内部データ・メモリに対するホスト・アクセスを提供
する。データ転送が進行する前に、ホストはデータ・メ
モリ・コントローラから許可を得なければならない。デ
ータ・メモリ・コントローラは、応答するのに少し時間
が掛かる可能性がある。それはＣＰＵまたはＤＭＡから
のアクセスに対する同様な要求によって変わる。データ
・メモリに対するアクセスを要求するために、ホストは
ＨＲＥＱ制御信号をアサートする。ＤＭＣがホストに対
してアクセスを許可する準備ができているとき、それは
ＨＡＣＫ信号をハイにドライブする。その時点で、ホス
トはＤＳＰ内部データ・メモリの所有権を得る。データ
転送が完了すると、ホストはＨＲＥＱ信号のアサートを
解除する。ＤＳＰがＨＲＥＱ信号の状態の変化をセンス
した後、それはＨＡＣＫ信号をローの状態に戻し、内部
データ・メモリの制御をふたたび得る。ハンドシェーク
信号ＨＲＥＱ，ＨＡＣＫのタイミングはＣＬＫＯＵＴ１
の立上りエッジに対して相対的に規定されるが、残りの
ホスト・ポート・タイミング・パラメータはＣＬＫＯＵ
Ｔ１クロック・サイクルで規定される。
【０２５７】
【表６１】
【０２５８】データ・メモリ・システムが図５５に示さ
れている。データ・メモリ・システムは、４つのバンク
に分割されている６４Ｋバイトのメモリとデータ・メモ
リ・コントローラとを含む。ＣＰＵは、８ビット・バイ
ト、１６ビット・ハーフ・ワードおよび３２ビット・ワ
ードの長さでデータ・メモリをアクセスすることができ
る。データ・メモリ・システムは１つのサイクル中に２
つのメモリ・アクセスをサポートする。これらのアクセ
スは、ＣＰＵのＬＤ１またはＬＤ２およびＳＴ１または
ＳＴ２のデータ・パスからのロードおよびストアの組合
せであることができる。同様に、内部および外部メモリ
の同時アクセスはデータ・メモリ・システムによってサ
ポートされる。また、データ・メモリ・システムはＤＭ
Ａおよび外部ホストのアクセスもサポートする。ＤＭＡ
およびホスト・ポートの動作はこの本の中の他の章にお
いて説明されている。
【０２５９】データ・メモリは、１６ビット幅のメモリ
の４つのバンクに編成されている。このインターリーブ
されたメモリ構成は２つの同時メモリ・アクセスの１つ
の方法を提供する。１サイクル中で発生する２つの異な
る内部メモリ・バンクに対する２つの同時アクセスは、
最高のアクセス・スピードを提供する。同じ内部メモリ
・バンクに対する２つの同時アクセスは、ＣＰＵを１サ
イクルの間ストールし、２サイクル中で２つのアクセス
を提供する。同じ内部メモリ・バンクに対する同時のロ
ードおよびストアのために、そのロードはストアの前に
サービスされる。
【０２６０】２つの同時アクセスが同じメモリ・バンク
に対して行われるとき、メモリ・バンク衝突が発生す
る。メモリ・バンク衝突が発生すると、データ・メモリ
・コントローラは、ＣＰＵをストールさせ、そのアクセ
スを直列化し、各アクセスを別々に実行しなければなら
ない。２つの同時アクセスが衝突するかどうかは、各ア
クセスのサイズおよび各アクセスのアドレスによって変
わる。図５６は、ＣＰＵデータ・パス（ＬＤ１／ＳＴ１
およびＬＤ２／ＳＴ２）が同じサイクル内で内部データ
・メモリをアクセスしようとした場合に衝突するアクセ
スの異なる組合せを示す。１つのデータ・パスのみがア
クセスを行う場合、バンク衝突は発生しない。２つの同
時アクセスが発生した場合でも、１つが内部データ・メ
モリに対して、もう１つが外部メモリに対して発生した
場合は、バンク衝突は発生しないが、データ・メモリ・
コントローラは外部アクセスが完了するまでＣＰＵをス
トールさせる。
【０２６１】データのエンディアン性 バイト・アドレス可能なマイクロプロセッサにはデータ
の順序に対する次の２つの標準が存在する。 ‐ リトル・エンディアン ‐ ビッグ・エンディアン ワードおよびハーフ・ワード・データがメモリにある時
のバイトの順序は、リトル・エンディアンおよびビッグ
・エンディアン・データに対して同じである。 リトル・エンディアン ‐ リトル・エンディアンのバイト順序は、アドレスが
「ｘｘｘｘ ｘｘ００」であるバイトをワードの最下位
位置（リトル・エンド）に置く。 ‐ リトル・エンディアン・データは最下位バイトのバ
イト・アドレスによってアドレスされる。
【０２６２】ビッグ・エンディアン ‐ ビッグ・エンディアンのバイト順序は、アドレスが
「ｘｘｘｘ ｘｘ００」であるバイトをワードの最上位
位置（ビッグ・エンド）に置く。 ‐ ビッグ・エンディアン・データは最上位バイトのバ
イト・アドレスによってアドレスされる。
【０２６３】ＤＳＰは、他のプロセッサと共有される互
換性のあるデータ空間を持つために、ビッグ・エンディ
アンまたはリトル・エンディアン・データのいずれにで
もアクセスすることができる。制御ステータス・レジス
タ（ＣＳＲ）のＥＮビットがＤＳＰのデータ・エンディ
アン性を決定する。制御ステータス・レジスタのＥＮビ
ットは、ＣＰＵリセット時にデータ・エンディアン性を
設定する信号の値をラッチする。ＥＮビットは読出し専
用であり、ＣＰＵの外部でロードまたはストアされるデ
ータには影響しない。ＣＰＵは、データを適切なデータ
信号線上に置き、ＥＮビットによって指定されているＣ
ＰＵの外部のビッグ・エンディアンまたはリトル・エン
ディアン・データ・アクセスのいずれに対しても適切な
バイト・ストローブ信号を活性化する。
【０２６４】表３２は、メモリ内のデータ・ワードのど
のビットがビッグまたはリトル・エンディアン・データ
からのすべての可能なデータ・ロードに対してデスティ
ネーション・レジスタのどのビットにロードされるかを
示す。メモリ内のデータは、第１行のＬＤＷ命令からの
レジスタ結果にあるのと同じデータであると仮定され
る。
【０２６５】
【表６２】
【０２６６】表３３は、レジスタのどのビットがビッグ
およびリトル・エンディアン・データからのすべての可
能なデータ・ストアに対するデスティネーション・メモ
リ・ワードのどのビットに格納されるかを示す。ソース
・レジスタのデータは、第１行のＳＴＷ命令からのメモ
リ結果にあるのと同じデータであると仮定される。
【０２６７】
【表６３】
【０２６８】ペリフェラル・バスＤＳＰは、そのデバイ
ス上のメモリ・マップド・ペリフェラルとの間でデータ
を転送するペリフェラル・バスも制御する。これらのペ
リフェラルとしては、ＤＭＡ、外部メモリ・インターフ
ェースおよびホスト・ポートがある。ペリフェラル・バ
スを通じてアクセスされるアドレスは、これらのペリフ
ェラルを構成するために使われる。ペリフェラル・バス
のアクセスはワード幅だけが可能であり、ＣＰＵのデー
タ・パスＢ上で実行されなければならない。
【０２６９】ＤＳＰプログラム・メモリ・システムは、
６４Ｋバイトのメモリとメモリ／キャッシュ・コントロ
ーラとを含む。プログラム・メモリは、６４Ｋバイトの
内部プログラム・メモリまたはダイレクト・マップド・
プログラム・キャッシュとして動作することができる。
プログラム・メモリ・システムが動作する４つのモード
がある。それらは、プログラム・メモリ・モード、キャ
ッシュ・イネーブル・モード、キャッシュ凍結モードお
よびキャッシュ・バイパス・モードである。
【０２７０】図５７はＣＰＵ用の制御ステータス・レジ
スタ（ＣＳＲ）を示す。プログラム・メモリが動作する
モードは、ＣＳＲのプログラム・キャッシュ制御（ＰＣ
Ｃ）フィールド（ビット５〜７）によって決定される。
【０２７１】表３４は、ＴＭＳ３２０Ｃ６２０１プログ
ラム・メモリ・システムによってどのＰＣＣ値がサポー
トされているかを示す。
【０２７２】
【表６４】
【０２７３】ＣＳＲのＰＣＣフィールドが０００ｂの値
を含むとき、プログラム・メモリは有効なプログラム・
メモリ空間としてマップされる。プログラム・メモリ・
マップを構成するアドレスは、そのデバイス上のＭＡＰ
＿ＢＯＯＴピンの値によって変わる可能性がある。表３
５は、そのマップ・モード値に従ったプログラム・メモ
リ・モードでのオンチップ・プログラム・メモリ用のメ
モリ・アドレス空間を示す。
【０２７４】
【表６５】
【０２７５】ＤＭＡは、プログラム・メモリのアドレス
された空間の中にデータを書き込むことができる。ＤＭ
Ａは、プログラム・メモリ・モードでは内部プログラム
・メモリから読み出すことはできない。
【０２７６】リセット時に、プログラム・メモリ・シス
テムはプログラム・メモリ・モードになっている。これ
によって、ＤＭＡが内部プログラム・メモリにコードを
ブートロードすることができる。コードのブートロード
の詳細については、ＤＭＡの章を参照されたい。
【０２７７】プログラム・メモリ・モードにおいて、Ｓ
ＴＰ命令の実行によって行われるプログラムの格納は、
アドレスされたメモリ・ロケーションに対して適切な値
をストアする。
【０２７８】ＣＳＲのＰＣＣフィールドがキャッシュ・
モード値を含むとき、プログラム・メモリは外部プログ
ラム・データをキャッシュするために使われる。そのメ
モリは、有効なメモリ空間ではなくなり、直接アドレス
することはできない。したがって、ＤＭＡはどのキャッ
シュ・モードにおいても内部プログラム・メモリに読み
書きすることはできない。ＴＭＳ３２０Ｃ６２０１プロ
グラム・キャッシュに実装されているキャッシュ方式
は、外部プログラム・メモリ・アドレスのキャッシュ・
メモリ・アドレスへの直接マッピングである。これは、
任意の外部アドレスが１つだけのキャッシュ・ロケーシ
ョンにマップし、６４Ｋバイトだけ離れているアドレス
が同じキャッシュ・ロケーションにマップすることを意
味する。プログラム・キャッシュは２５６ビットのフレ
ームに編成されている。したがって、各フレームは１つ
のフェッチ・パケットを保持する。キャッシュは２０４
８個のフェッチ・パケットを記憶する。
【０２７９】任意のキャッシュ・モードにおける外部メ
モリへのプログラムの格納は、最初に、ターゲット・ア
ドレスに直接マップされているキャッシュ・フレームの
データをキャッシュする。これは、キャッシュ内のデー
タ・コヒーレンシーを確保するために行われる。次に、
そのデータは、アドレスされたロケーションにある外部
メモリに書き込まれる。そのアドレスがふたたびアクセ
スされたとき、キャッシュ・ミスが発生して、その記憶
されたデータが外部メモリからロードされるようにな
る。
【０２８０】ＣＳＲのＰＣＣフィールドが値０１０ｂを
含むとき、プログラム・メモリはキャッシュとしてイネ
ーブルされている。プログラム・メモリ・モードからキ
ャッシュ・イネーブル・モードへの変化時に、プログラ
ム・キャッシュはフラッシュされる。キャッシュをフラ
ッシュするためにＤＳＰによってサポートされる唯一の
方法は、プログラム・メモリ・モードからキャッシュ・
イネーブル・モードへ変更することである。キャッシュ
・イネーブル・モードにおいては、アドレスの初期プロ
グラム・フェッチによってキャッシュ・ミスが発生する
ことになる。キャッシュ・ミスにおいて、データは、外
部プログラム・メモリからロードされ、内部キャッシュ
・メモリに格納され、次にＣＰＵによって実行される。
キャッシュされたアドレスからのそれ以降の読出しは、
キャッシュ・ヒットを発生し、そのデータは内部キャッ
シュ・メモリからロードされる。
【０２８１】ＣＳＲのＰＣＣフィールドが値０１１ｂを
含むとき、プログラム・キャッシュは凍結されている。
キャッシュが凍結されている間、キャッシュはその現在
の状態を保持している。凍結されたキャッシュに対する
プログラム読出しは、イネーブルされたキャッシュに対
する読出しと同じであるが、キャッシュ・ミスにおいて
外部メモリ・インターフェースから読まれたデータはキ
ャッシュには格納されない。同じアドレスからのそれ以
降の読出しもキャッシュ・ミスを発生し、そのデータは
ふたたび外部メモリからフェッチされる。キャッシュ凍
結モードは重要なプログラム・データがキャッシュに上
書きされないことを確保するために使われるが、最適コ
ード性能より劣ることになる可能性がある。
【０２８２】ＣＳＲのＰＣＣフィールドが値１０１ｂを
含むとき、プログラム・キャッシュはバイパスされる。
キャッシュがバイパスされるとき、プログラム読出しは
外部メモリからデータをフェッチする。そのデータはキ
ャッシュ・メモリには格納されない。キャッシュ凍結と
同様に、キャッシュ・バイパスにおいてはキャッシュは
その状態を保持している。このモードは、外部プログラ
ム・データがフェッチされることを確保するために有用
である。プログラム・フェッチはすべて、それらがキャ
ッシュ・ヒットを発生するかどうかにかかわらず、外部
メモリから行われるので、性能は最適ではなくなる。
【０２８３】外部メモリ・インターフェース（ＥＭＩ
Ｆ）によってＤＳＰを複数のタイプの外部メモリにイン
ターフェースすることが可能である。それらは、同期型
デバイス−このインターフェースは各種のセットアッ
プ、ホールドおよびストローブ幅に適応するようにプロ
グラム可能であると、同期型バーストＳＲＡＭ（ＳＢＳ
ＲＡＭ）−ＳＢＳＲＡＭは一旦バーストが開始されると
ゼロ・ウエイト・ステート外部アクセスをサポートする
と、同期型ＤＲＡＭ（ＳＤＲＡＭ）と、低価格のブート
ＲＯＭメモリ（フラッシュ、ＥＥＰＲＯＭ、ＥＰＲＯＭ
およびＰＲＯＭ）をサポートするための８ビットおよび
１６ビット幅のメモリ読出し機能とである。
【０２８４】ＥＭＩＦのその他の機能は、外部メモリの
共有制御用の要求機能と、Ｉ／Ｏデバイスおよび外部メ
モリ・コントローラに対する外部的に制御されたＩ／Ｏ
タイミングとである。
【０２８５】これらのタイプのアクセスのすべてにおい
て、ＥＭＩＦは書込みのための８ビット、１６ビットお
よび３２ビットのアドレス可能性をサポートする。すべ
ての読出しは３２ビット転送として実行される。
【０２８６】ＥＭＩＦはアクセスのための３種類の要求
を受け取ることができる。その３種類の要求は下記の順
序で優先順位が付けられている。 １）ＣＰＵデータ・アクセス ２）ＣＰＵプログラム・フェッチ ３）ＤＭＡデータ・アクセス
【０２８７】別のアクセスをサービスするために利用で
きるとき、ＥＭＩＦは最高優先度の要求タイプにサービ
スする。たとえば、ＣＰＵが外部データおよびプログラ
ム・フェッチを要求しているのを止めるまで、ＤＭＡ要
求はサービスされない。
【０２８８】図５８は、すべてのインターフェースに共
通である外部メモリ信号の図を示す。表３７は、示され
た各信号について説明する。表３６は、３つの各外部メ
モリ空間（０〜２）によってサポートされるインターフ
ェースを示す。空間０および空間２は各種のインターフ
ェースに使うことが意図されている。空間１は低価格の
ＲＯＭメモリなどの非同期メモリに使うことが意図され
ている。
【０２８９】図５８は外部メモリ・インターフェース
（ＥＭＩＦ）のブロック図を示す。
【０２９０】
【表６６】
【０２９１】
【表６７】
【０２９２】
【表６８】
【０２９３】
【表６９】
【０２９４】ＤＳＰはバイ・エンディアン・マシンであ
る。ＬＥＮＤＩＡＮ入力ピンは、ハイの場合にリトル・
エンディアンを、ローの場合にビッグ・エンディアンを
選択する。ＬＥＮＤＩＡＮは内部データ・メモリおよび
外部インターフェースのエンディアンの両方に影響す
る。内部プログラム・メモリ・アクセスは常に幅が３２
ビットより大きいので、エンディアン性は影響しない。
また、すべての外部読出しアクセスは３２ビット・アク
セスなので、エンディアン性は読出しアクセスには影響
しない。代わりに、ＣＰＵまたはＤＭＡは、アドレス、
アクセス・タイプおよびエンディアン性に依存して必要
とする３２ビットの部分を単純に選択する。これと対照
的に、書込みの場合、エンディアン性は、どのＢＥ信号
がアクティブ・ローになるか、外部データ（ＥＤ）のど
のビット位置にどの値を入れるかに影響する。図５９お
よび図６０は、ＢＥおよび外部データ（ＥＤ）に及ぼす
アドレスおよびエンディアン性の効果を示す。
【０２９５】表３８は外部メモリ・インターフェース
（ＥＭＩＦ）制御レジスタをリストする。これらのレジ
スタは、３２ビット幅であり、ＣＰＵからの３２ビット
・アクセスによってアクセスされることが期待されてい
る。
【０２９６】
【表７０】
【０２９７】図６１は、ＳＲＡＭ（非同期型）またはフ
ラッシュＥＥＰＲＯＭなどの非同期デバイスに付加され
ているＥＭＩＦを示す。表３９はその非同期インターフ
ェースに対するＥＭＩＦ信号を説明する。他のＲＯＭイ
ンターフェースは、ＡＸＷＥ信号に対する接続なないこ
とを除いて、同様に働く。そのインターフェースは、非
同期型のメモリ・タイプでだけ動作する空間ＣＥ１に接
続されているように示されている。空間０または空間２
のいずれかが使われた場合、ＣＥ０＿ＴＹＰＥおよびＣ
Ｅ２＿ＴＹＰＥ信号が、非同期メモリを示す００ｂに設
定される。リセット時にはＣＥ１＿ＷＩＤＴＨ＝１０ｂ
であり、３２ビット幅のデバイスを示す。
【０２９８】
【表７１】
【０２９９】各メモリ空間レジスタは、外部メモリ空間
のそれぞれに特有のコンフィギュレーション・パラメー
タを設定する。詳しく言えば、このレジスタ内のビット
・フィールドは表４０に示されており、図６２は信号の
セットアップ、ホールドおよびストローブ幅を各種の外
部ｒａｇｅｓに対して設定する。
【０３００】空間０および空間２の制御レジスタに対す
るリセット値は、ホールド・タイムのない場合は００で
ある。非同期ＳＲＡＭＳには、一般に、セットアップ・
タイムはない。そのリセット値は空間１の制御レジスタ
に対して１１であり、ＲＯＭメモリに対する最大のホー
ルド・タイムを提供する。空間１は、ブート・ロード・
コードを自動的にロードするために、ＤＭＡによって使
われる。
【０３０１】
【表７２】
【０３０２】このセットアップおよびホールド・タイム
は、次のフレーミング信号に対して適用される。 ‐ 書込みに対する有効なＥＤ ‐ 読出しに対するハイ・インピーダンスのＥＤ ‐ ＥＡ ‐ ＣＥ０／１／２ ‐ ＢＥ［３：０］ ‐ 非活性ストローブ。非活性ストローブは、読出しの
場合はＡＸＷＥ、書込みの場合はＡＸＯＥである。
【０３０３】ストローブ・タイムは、連続的な読出しサ
イクルにおいてアクティブ・ストローブおよびアドレス
幅に対して適用される。アクティブ・ストローブは、読
出しの場合はＡＸＯＥ、書込みの場合はＡＸＷＥであ
る。
【０３０４】図６３は非同期書込みのバス・タイミング
を示す。表４１は、示されたパラメータを説明する。Ｓ
ＥＴＵＰ、ＳＴＲＯＢＥおよびＨＯＬＤフィールドはそ
れぞれ、００１１ｂ、０１０ｂおよび０１ｂであると仮
定される。これらの値はそれぞれ、４、３および２のＣ
ＬＫＯＵＴ１サイクルのセットアップ、ストローブおよ
びホールド幅であることを示す。図６３は単一の書込み
の場合を示す。複数の書込みは、連続するストローブの
期間の間にホールド・タイムの後にセットアップ・タイ
ムが入る図の繰返しとして現われる。
【０３０５】
【表７３】
【０３０６】図６４は３つの連続読出しを示す。表４１
は、示されているパラメータを説明する。ここでも、Ｓ
ＥＴＵＰ、ＳＴＲＯＢＥおよびＨＯＬＤフィールドはそ
れぞれ、００１１ｂ、０１０ｂおよび０１ｂであると仮
定されている。書込みとは対照的に、同じ空間に対する
連続的な非同期読出しは非活性ストローブの期間にはな
らない。これらの値はそれぞれ、４、３および２のＣＬ
ＫＯＵＴ１サイクルのセットアップ、ストローブおよび
ホールドの幅となる。このタイミングによって連続読出
しアクセスを速くすることができる。しかし、空間境界
にまたがるアクセスの遷移がある場合、連続的な書込み
サイクルの場合とちょうど同じように、連続的な読出し
の間にホールドおよびセットアップ時間の干渉が発生す
る。
【０３０７】空間１を使っているとき、外部インターフ
ェースの幅は読出しアクセスに対して構成可能である。
この機能によって、オンチップ・プログラム・メモリに
ブート・ロードされるコードなどのスタティックな値の
永久記憶のために安価な８ビット幅メモリを使うことが
できる。書込みアクセスはこの機能によっては影響され
ず、上位の２４ビットは８ビット幅メモリには書き込ま
れない。また、ＥＡの左シフトは発生しない。
【０３０８】図６５は８ビット幅メモリ用の読出しアク
セスを示す。普通、ＥＡ［２２：０］は３２ビット・ア
ドレスを含む。８ビット幅メモリの場合、論理アドレス
は、“２”だけ左シフトされ、ＥＡ上でドライブされ
る。４つの連続した読出しアクセスは、ＥＡ［１：０］
が００ｂから０１ｂ、１０ｂ、１１ｂと順番にインクリ
メントされて完了する。そのデータは、次に、アセンブ
ルされて３２ビット値を形成し、その後、さらに使うた
めにＣＰＵまたはＤＭＡに対して提示される。
【０３０９】空間１を使っているとき、外部インターフ
ェースの幅は読出しアクセスに対して構成可能である。
この機能によって、オンチップ・プログラム・メモリに
ブート・ロードされるコードなどのスタティックな値の
永久記憶のために安価な１６ビット幅メモリを使うこと
ができる。書込みアクセスはこの機能によっては影響さ
れず、上位１６ビットは１６ビット幅メモリには書き込
まれない。また、ＥＡの左シフトも発生しない。
【０３１０】図６６は１６ビット幅メモリ用の読出しア
クセスを示す。論理アドレスは、“１”だけ左シフトさ
れて、ＥＡ上でドライブされる。２つの連続したアクセ
スは、ＥＡ［０］を“０”から“１”へインクリメント
して完了する。そのデータはアセンブルされて３２ビッ
ト・ワードを形成し、その後、さらに使うためにＣＰＵ
またはＤＭＡに対して提示される。
【０３１１】図６７はＳＢＳＲＡＭに接続されたＥＭＩ
Ｆを示す。表４２はＳＢＳＲＡＭインターフェースに特
有のＥＭＩＦ信号を説明する。ＳＢＳＲＡＭは、空間０
に対してインターフェースされるように示されている。
したがって、リセット時には、ＴＹＰＥ０＝１０ｂであ
る。ＳＢＳＲＡＭインターフェースは、Ｍｉｃｒｏｎ
（ＭＴ５８ＬＣ３２Ｋ３２）およびＮＥＣ（μＰＤ４３
１２３２Ｌ）によって製造されているＳＢＳＲＡＭで動
作するように設計されている。他のメーカーのデバイス
も同様に、このインターフェースによって動作すること
ができる。これらのメーカーからのデータ・シートがそ
の他のタイミング情報を提供する。
【０３１２】初期スタートアップ時の後、ＳＢＳＲＡＭ
へのアクセスは単一サイクル、０ウエイト・ステートと
なる。最初のアクセスの場合、アドレスが不連続に変化
した場合またはメモリの読出しサイクルと書込みサイク
ルとの切替えが生じた場合、初期スタートアップ・ペナ
ルティは、ＣＰＵアクセスの場合においてＣＰＵに対し
てウエイト・ステートを発生する。
【０３１３】
【表７４】
【０３１４】図６８はＳＤＲＡＭに接続されたＥＭＩＦ
を示す。表４３はＳＤＲＡＭインターフェースに特有の
ＥＭＩＦ信号を説明する。ＳＤＲＡＭは空間２にインタ
ーフェースされているように示されている。したがっ
て、ＴＹＰＥ２＝１１ｂである。このインターフェース
は、ＴＭＳ６２６ｘｘｘ、ＴＭＳＣ６２７ｘｘｘおよび
ＴＭＳ６６４ｘｘｘ（データ・シート番号ＳＭＯＳ１８
２Ｃ、ＳＭＯＳ６８８およびＳＭＯＳ６８５）などのＴ
ＩのＳＤＲＡＭで動作するように設計されている。この
インターフェースの機能を強化して、ＳＤＲＡＭのバー
スト機能および他の機能を組み込むことができる。その
現在の形式においては、ＳＤＲＡＭインターフェースは
各ＣＰＵアクセスに対して１６サイクルだけＣＰＵをス
トールさせる。
【０３１５】
【表７５】
【０３１６】２つのＥＭＩＦ制御レジスタがＳＤＲＡＭ
インターフェースに影響する。 ‐ ＥＭＩＦ ＳＤＲＡＭ制御レジスタ。 ‐ ＥＭＩＦ ＳＤＲＡＭリフレッシュ周期レジスタ。
【０３１７】図６９および表４４はＳＤＲＡＭ制御レジ
スタのフィールドを説明する。ビット１１：０はＳＤＲ
ＡＭデバイスに対する内部のモード・レジスタの等価な
ビットに対応する。ビット１９：１２は、ＳＤＲＡＭの
速度、ＣＬＫＯＵＴ２に関連するタイミング・パラメー
タを設定する。予約済みの名前のフィールドおよび値は
このインターフェースの将来の改訂版における追加機能
を提供することになる。
【０３１８】
【表７６】
【０３１９】ＥＭＩＦ ＳＤＲＡＭリフレッシュ周期レ
ジスタのフィールドが図７０に示されており、それは２
段の１２ビット・リフレッシュ・カウンタをドライブす
る。ＳＤＲＡＭ周期レジスタへの書込み時には、ＰＥＲ
ＩＯＤ１およびＰＥＲＩＯＤ０に書き込まれた値がＳＤ
ＲＡＭリフレッシュ・カウンタにロードされる。このカ
ウンタはＣＬＫＯＵＴ２のレートでデクリメントを開始
する。このカウンタの４つのＬＳＢが“０”になると、
カウンタは８個のＭＳＢの値をデクリメントする。低位
のカウンタには、ＰＥＲＩＯＤ０が同時に再ロードされ
る。リフレッシュ・カウンタの８個のＭＳＢが“０”に
達すると、それらにはＰＥＲＩＯＤ１が再ロードされ
る。ＳＤＲＡＭインターフェースが初期化されていた場
合、リフレッシュ・サイクルが発生すべきであるときを
示す値がそのカウンタに再ロードされる。初期化が発生
したかどうかにかかわらず、ＭＳＢの再ロードによっ
て、ＣＰＵに対するＸＳＤＩＮＴ信号（それはＩＮＴ１
０にマップされている）が発生される。したがって、こ
のカウンタは汎用のタイマとして再使用することがで
き、その周期は（ＰＥＲＩＯＤ１＋１）×（ＰＥＲＩＯ
Ｄ０＋１）・ＣＬＫＯＵＴ２サイクルとなる。
【０３２０】図７１は外部制御インターフェースのブロ
ック図を示す。表４５はそのインターフェースに特有の
信号を説明する。外部制御の読出しおよび書込みタイミ
ング図についてはデータ・シートをチェックされたい。
【０３２１】
【表７７】
【０３２２】外部メモリ・インターフェース（ＥＭＩ
Ｆ）グローバル制御レジスタ図７２および表４６はＥＭ
ＩＦ制御レジスタのフィールドの使用法を説明する。こ
の外部Ｉ／Ｏインターフェースは、ＥＭＩＦグローバル
制御レジスタのＸＣＥ０およびＸＣＥ２フィールドがそ
れぞれ設定されるときに、空間０および空間２に対して
使われる。
【０３２３】
【表７８】
【０３２４】ホールド動作 ＨＯＬＤおよびＨＯＬＤＡ信号は、外部デバイスが値を
ＥＭＩＦ信号上にドライブする場合のハンドシェークを
提供する。外部デバイスがＨＯＬＤをアクティブ・ハイ
にアサートした後、それは、ＤＳＰがＨＯＬＤＡ信号を
アクティブ・ハイにアサートするまでの時間待たなけれ
ばならない。この信号はＣＬＫＯＵＴ１およびＣＬＫＯ
ＵＴ２以外のすべてのＥＭＩＦ信号がトライステートに
されたことを示す。ＥＭＩＦは、そのバスにインターフ
ェースされた他のデバイスにフローティング制御入力が
印加されるのを防ぐために、ＥＭＩＦ上の残りの信号
（プルアップされなければならない信号）を提供しなけ
ればならない。外部デバイスがＨＯＬＤをインアクティ
ブ・ローにデ・アサートしてその要求を放棄したとき、
それは、ＤＳＰがＨＯＬＤＡを前のインアクティブ・ロ
ーにデ・アサートするまで待たなければならない。
【０３２５】ホスト・ポートは１６ビット幅のアクセス
・ポートであり、それを通じて、ホスト（外部）プロセ
ッサが内部データ・メモリに対して読出しおよび書込み
を行うことができる。このホスト・ポートは、非同期イ
ンターフェースとして動作し、ハンドシェーク信号を使
ってデータ転送を同期化する。
【０３２６】図７３は、ホストに対するおよび内部デー
タ・メモリに対するホスト・ポートのインターフェース
を示す。表４７はホスト・ポート用の外部信号を説明す
る。
【０３２７】
【表７９】
【０３２８】内部データ・メモリに対するホスト・アク
セス ホスト・ポートを通じての内部データ・メモリに対する
ホスト・プロセッサのアクセスは、次の２つの動作から
構成される。 １）ホストは、ＨＲＥＱ／ＨＡＣＫ信号による要求／ア
クノレッジのハンドシェークを実行することによって、
ホスト・ポートについての制御権を獲得しなければなら
ない。 ２）アクセスが許可されたとき、ホストは内部データ・
メモリに対する読出しおよび書込み動作を実行すること
ができる。
【０３２９】内部メモリ・アドレスに対するホスト・ポ
ート・アドレスのマッピングは前に説明されている。
【０３３０】ホスト要求／アクノレッジのハンドシェー
ク図７４は、ホストがホスト・ポートに対してアクセス
権を得るためのハンドシェーク動作を示す。表４８は、
その関連付けられたタイミング・パラメータを示す。
【０３３１】
【表８０】
【０３３２】サイクル３〜１０‐ホストのアサート要
求：ホストはＨＲＥＱ（ホスト要求）入力をアサートす
ることによってアクセスを要求する。その要求はサイク
ル４またはサイクル５においてホスト・ポート・コント
ローラによって認識される。
【０３３３】ホストの受信アクノレッジ：ＤＭＡあるい
はＣＰＵのいずれも内部データ・メモリに対してアクセ
スを実行していないと仮定して、ホスト・ポート・コン
トローラは、ホストがＨＡＣＫ信号を７サイクル後（ｔ
ｄ（ＲＥＱＨ‐ＨＡＣＫＨ））にアサートすることによ
ってホスト・ポートに対するアクセスを持つことを通知
する。ＣＰＵまたはＤＭＡのいずれかが内部メモリにア
クセスしている場合、すべてのペンディング・アクセス
が完了するまで、また、新しいアクセスが到着していな
いようになるまで、ＨＡＣＫは遅延される。内部メモリ
に対するインターフェースがパイプライン型であるの
で、これは、ＤＭＡまたはＣＰＵが３つの連続したＣＰ
Ｕサイクルの間どのアクセスも実行できないことを意味
する。
【０３３４】サイクル１１〜ｉ＋２‐ホスト・アクセ
ス：アクノレッジを受信してからその要求を解放するま
での間、ホストは内部データＲＡＭに対する読出しおよ
び書込みサイクルを実行することができる（ｔａｃｃｅ
ｓｓ）。この時間の周期についての上限はない。また、
この間、ＣＰＵの動作は凍結される。また、ＤＭＡも、
それが内部データ・メモリにアクセスしようとしてそれ
を開始していた場合も、凍結される。
【０３３５】サイクルｉ＋３〜ｉ＋９‐ホスト解放要
求：サイクルｉ＋２の間に、ホストはＨＲＥＱをデ・ア
サートすることによってその要求を解放する。ホスト・
ポート・コントローラはそのイベントをサイクルｉ＋３
またはサイクルｉ＋４において認識する。
【０３３６】ホストが受信したデ・アサートされたアク
ノレッジ：７サイクル後（ｔｄ（ＨＲＥＱＬ‐ＨＡＣＫ
Ｌ））、アクノレッジはホスト・ポート・コントローラ
によってデ・アサートされる。
【０３３７】ＨＲＥＱの変化からＨＡＣＫの変化までの
遅延のために、連続要求の最小間隔（ＨＲＥＱがアサー
トされている）は７サイクルである。
【０３３８】ホストのデータ・アクセス 図７５は読出しおよび書込み動作に対するホスト・ポー
ト信号の図を示す。この図はホスト・ポート読出しの後
にホスト・ポート書込みが続く様子を示す。読出しおよ
び書込み動作の両方に対して、次の制約が存在する。 ‐ ＨＲＥＡＤおよびＨＷＲＩＴＥストローブは最低８
クロック・サイクルの間アクティブ・ローでなければな
らない。 ‐ ＨＲＥＡＤまたはＨＷＲＩＴＥストローブの立上り
からその次のＨＲＥＡＤまたはＨＷＲＩＲＥ立下りまで
の間に少なくとも４クロック・サイクルなければならな
い。 ‐ ＨＡＤＤＲは読出しおよび書込みアクセスのそれぞ
れに対して２クロック・サイクルだけＨＲＥＡＤおよび
ＨＷＲＩＴＥストローブを組み立てなければならない。 ‐ ２つの連続したＨＷＲＩＴＥまたはＨＷＲＩＴＥス
トローブの立下りの間に少なくとも１２クロック・サイ
クルなければならない。したがって、アクセスの最大レ
ートは１２クロック・サイクルごとに１つである。
【０３３９】ホスト・ポートは、ＨＲＥＡＤの立上りエ
ッジの後、３クロック・サイクルだけバスをハイ・イン
ピーダンスに戻す。ホストは、ＨＷＲＩＴＥの立下りの
２サイクル前に、ＨＤＡＴＡ上に値が書き込まれるよう
にセットアップしなければならない。
【０３４０】ホストは、ＨＷＲＩＴＥをアクティブ・ロ
ーにアサートすることによって書込みを開始する。
【０３４１】ホストは、ＨＷＲＩＴＥが立ち上るまでＨ
ＤＡＴＡ上の値を保持していなければならない。
【０３４２】リセットの考察 リセットが発生すると、ホスト・ポート・コントローラ
はリセットされる。したがって、リセット後、要求／ア
クノレッジのハンドシェークは、転送が開始できる前
に、再度発生しなければならない。
【０３４３】ＤＭＡの概要 オンチップ・ダイレクト・メモリ・アクセス（ＤＭＡ）
コントローラの２つのチャネルは、ＣＰＵの動作と干渉
することなしに、メモリ・マップの任意のロケーション
に対して読出しまたは書込みを行うことができる。これ
によって、ＣＰＵに対するスループットを下げずに低速
の外部メモリおよびペリフェラルにインターフェースす
ることができる。ＤＭＡコントローラは、それ自身のア
ドレス・ジェネレータ、ソースおよびデスティネーショ
ン・レジスタと、転送カウンタとを含む。ＤＭＡは、ア
ドレスおよびデータ用のそれ自身のバスを備える。これ
によって、メモリとペリフェラルとの間でのデータ転送
がＣＰＵと衝突しないようにしている。ＤＭＡ動作は、
３個のＤＳＰモジュール（図７６参照）のうちの任意の
ものとの間で３２ビット・ワードの転送を行う。 ‐ 内部データ・メモリ ‐ 転送のデスティネーションとしてのキャッシュとし
て構成されていない内部プログラム・メモリ（プログラ
ム・メモリへの書込みだけがサポートされる） ‐ ＥＭＩＦ
【０３４４】ＤＭＡコントローラのこの改訂によって、
すべての内部プログラム・メモリ、すべての内部データ
・メモリおよびＥＭＩＦにマップされたすべてのデバイ
スにアクセスすることができる。１つの例外はＤＭＡで
あり、ＤＭＡはプログラム・メモリを転送のソースとし
て使うことができない。また、それは、キャッシュまた
はメモリマップ型のオンチップ・ペリフェラル・レジス
タとして構成されたメモリにはアクセスすることはでき
ない。
【０３４５】ＤＭＡコントローラには次の特徴がある。 ‐ ２つの独立チャネル ‐ ソースおよびデスティネーション・アドレスは、同
じモジュール内または異なるモジュール内にあってよ
い。これらのアドレスは、独立にプログラム可能であ
り、一定のまま、インクリメントまたはデクリメントを
各転送ごとに行うことができる。 ‐ 転送カウントはプログラム可能である。転送カウン
トが完了すると、ＤＭＡは割込みをＣＰＵに送るように
イネーブルすることができる。
【０３４６】ＤＭＡの動作 ＤＭＡは、それがアクセスするすべてのモジュールに対
して最低優先度を有する。内部データ・メモリおよび内
部プログラム・メモリに対しては、自分がアクセスした
いメモリに対して転送が起動されていなくなるまで、待
たなければならない。内部メモリに対するＤＭＡのアク
セスはサイクル・スティーリングを実行する。したがっ
て、内部メモリのそれ以降のＣＰＵアクセスがＤＭＡア
クセスによって妨害されることはない。しかし、マルチ
サイクルＤＭＡアクセスが進行中である間にＣＰＵがＥ
ＭＩＦにアクセスする場合、ＣＰＵはそのアクセスが完
了するまで待つことになる。
【０３４７】ＤＭＡ制御レジスタは、ＤＭＡの動作を制
御するために、正しくプログラムされる必要がある。各
ＤＭＡチャネルは、表４９に示されているような独立の
レジスタ・セットを備えている。
【０３４８】これらのレジスタは、２ビット幅であり、
ＣＰＵからの３２ビット・アクセスを経由してアクセス
されることが期待されている。Ｃを使う場合、これは、
これらのレジスタに対するポインタがｉｎｔ型にキャス
トされなければならないことを意味する。このＤＭＡの
将来バージョンでのソフトウェアの互換性のために、そ
の予約済みのフィールドに書き込むときはリセット値を
書かなければならない。
【０３４９】
【表８１】
【０３５０】ＤＭＡの停止、プログラミングおよび開始 ＤＭＡチャネル制御レジスタは、関連付けられたチャネ
ルに対するＤＭＡ動作のコンフィギュレーションを行
う。図７７および表５０はそのレジスタのビット・フィ
ールドを説明する。ＤＭＡのコンフィギュレーションを
行うには、ＤＭＡチャネルが停止されなければならな
い。ＳＴＡＲＴ＝００ｂに設定することによって、この
状態を強制的に作ることができる。代わりに、この状態
は、ＳＴＡＴ＝００ｂを待つことによって確認すること
ができる。停止したとき、ＤＭＡチャネル・ソース・ア
ドレス、デスティネーション・アドレスおよび転送カウ
ンタをそれぞれの所望の値にプログラムする。次に、動
作を開始させるためのＳＴＡＲＴ＝１１ｂを含めた適当
な値をＤＭＡチャネル制御レジスタに書き込む。
【０３５１】ＤＭＡチャネルでのデータの転送 ＤＭＡはワード転送を行うのみである。ＤＭＡソースお
よびデスティネーション・レジスタの２つのＬＳＢに書
き込まれた非０ビットは、自動的に“０”に設定され
る。また、３２ビット転送だけがイネーブルされるの
で、ＤＭＡはＬＥＮＤＩＡＮ入力信号によって設定され
るエンディアン性によっては影響されない。
【０３５２】図７８に示されているＤＭＡチャネル転送
カウンタは、ＤＭＡチャネルが終了するためのデータ転
送の数を設定する。各転送の書込み部分の完了時に、カ
ウンタは自動的にデクリメントされる。
【０３５３】
【表８２】
【０３５４】ＤＭＡがデータを読み書きするソースおよ
びデスティネーションの設定 ＤＭＡチャネル・ソース・アドレス・レジスタ（図７
９）およびデスティネーション・アドレス・レジスタ
（図８０）は、ＤＭＡがデータを読み出すソースとＤＭ
Ａがデータを書き込むデスティネーションとをそれぞれ
決定する。ＤＭＡを開始する前にこれらのレジスタにそ
れぞれの所望の値をプログラムしなければならない。Ｄ
ＭＡチャネル制御レジスタのＳＲＣ ＤＩＲおよびＤＳ
Ｔ ＤＩＲフィールドを設定することによってそれらの
アドレスがインクリメントされるかデクリメントされる
か保持されるかを選択することができる。
【０３５５】これらのレジスタに関して次のことに注意
する必要がある。 ‐ ビット１：０が“０”。ワードに整列されたデータ
を意味する。 ‐ ビット３０：２６が“０”。内部プログラム・メモ
リとともに２６ビットＥＭＩＦバイト・アドレス空間を
カバーするために。 ‐ ビット３１が、内部データ・メモリを選択するため
に“１”にセットされ、外部メモリまたはオンチップ・
プログラム・メモリを選択するために“０”にセットさ
れ得る。ビット２５：２が２６ビット境界を超えてイン
クリメントまたはデクリメントされた場合でも、キャリ
ーがビット３１へリップルすることはないことに注意。 ‐ ＤＭＡの将来の改訂版とのソフトウェア互換性のた
めに、アドレスが２６ビット境界を超えてインクリメン
トまたはデクリメントしないことを確保することのほ
か、予約済みのフィールドに“０”を書き込まなければ
ならない。
【０３５６】ＤＭＡの割込み ＤＭＡチャネル制御レジスタのＴＣＩＮＴビットがイネ
ーブルされている場合、最後の転送の書込み部分の完了
後にカウンタが“０”に達すると、ＣＰＵに対して割込
みが発生される。チャネル０およびチャネル１に対する
ＤＭＡ割込みＤＭＡＩＮＴ０，ＤＭＩＮＴ１はそれぞ
れ、ＣＰＵの割込みＩＮＴ８，ＩＮＴ９にマップされ
る。
【０３５７】ブート・ロードの動作 ＤＭＡブート動作によって、空間１にマップされた８、
１６または３２ビットのメモリに格納されたプログラム
で内部プログラム・メモリをロードすることができる。
その転送が発生している間に、ＣＰＵは内部的にリセッ
ト状態に保たれる。その転送が完了した後、ＣＰＵは、
解放され、アドレス０から実行を開始する。
【０３５８】リセット時にＭＡＰ＿ＢＯＯＴ、ＢＯＯＴ
＿ＳＲＣおよびＢＯＯＴ＿ＣＮＴ入力ピンを適切な値に
設定することによって、ＤＭＡが自動的に内部プログラ
ム・メモリをブート・ロードできるようにすることがで
きる。ＣＥ１＿ＷＩＤＴＨピンは、空間１にマップされ
たメモリの幅を選択する。これらのピンは、ホスト・ポ
ートのＨＡピンと共有される。リセット時にこれらのピ
ンを適切な値にドライブしなければならない。
【０３５９】内部メモリをブート・ロードするためのＤ
ＭＡのコンフィギュレーション 次のように設定することによって、ＤＭＡチャネル０を
通じてＤＭＡが内部プログラム・メモリをブート・ロー
ドするように構成することができる。 ‐ 入力ピンＭＡＰ＿ＢＯＯＴ＝１に設定する。これは
内部プログラム・メモリをアドレス０にマップする。Ｄ
ＳＰメモリ・マップについての詳細はその特定のデバイ
ス用のデータ・シートを参照されたい。 ‐ 表５１に示されているように入力ピンＢＯＯＴ＿Ｓ
ＲＣ［２：０］＝００１ｂに設定する。ＤＭＡブート・
ロード動作をイネーブルする。ＢＯＯＴ＿ＳＲＣ［２：
０］＝０００ｂの場合、ＤＭＡはブート・ロードしない
ようにディスエーブルされ、ＣＰＵはアドレス０から実
行を開始する。ＢＯＯＴ＿ＳＲＣ［２：０］の他の値は
すべて無効である。
【０３６０】
【表８３】
【０３６１】ブート・ロードするワードの数の選択 ブート・ロードするワードの数がブート転送カウント
（ＢＯＯＴ＿ＣＮＴ［２：０］）入力ピンによって設定
される。ブート・ロードするワードの数は、表５２に示
されているように、次のようになる。 ２（ＢＯＯＴ＿ＣＮＴ＋８）
【０３６２】
【表８４】
【０３６３】非同期メモリ幅の選択 ブート・メモリのソースは、常に、外部ＣＥ１空間であ
るように構成される。ＣＥ１空間は、幅が８、１６また
は３２ビットの非同期メモリを含むことが期待されてい
る。その幅はＣＥ１＿ＷＩＤＴＨ［１：０］入力ピンを
経由して選択される（表５３）。
【０３６４】
【表８５】
【０３６５】パワー・ダウン制御 ＤＳＰは３つのパワー・ダウン・モードすなわち、Ｉｄ
ｌｅ１、Ｉｄｌｅ２およびＩｄｌｅ３をサポートする。
この３つのパワー・ダウン・モードを開始するには、図
８１に示されているように、制御ステータス・レジスタ
（ＣＳＲ）のＰＷＲＤフィールドの下位３ビットを使
う。これらのビットの１つを設定することによって、そ
のビットに対応するパワー・ダウン・モードが開始され
る。これらのＰＷＲＤビットの２つ以上がセットされた
場合、上位ビットによって選択されるパワー・ダウン・
モードがイネーブルされる。
【０３６６】パワー・ダウン・モードにあるとき、ＤＳ
Ｐは、ＲＥＳＥＴ、イネーブルされている割込みまたは
任意の割込みによって再活性化することができる。制御
ステータス・レジスタのＰＷＲＤフィールドのビット３
またはビット４が呼び覚まし条件を設定する。ビット３
およびビット４がセットされている場合、そのデバイス
は、イネーブルされた割込みによってパワー・ダウン状
態から呼び覚まされる。
【０３６７】パワー・ダウン・モード・ビット（０、１
または２）および呼び覚ましビット（３または４）は、
正しいパワー・ダウン動作を確保するために同じＭＶＣ
命令によってセットされなければならない。
【０３６８】パワー・ダウン・モード ３つのパワー・ダウン・モードの任意のモードに対し
て、ＣＰＵの内容は維持される。これによって、パワー
・ダウン・モードが終了したときに動作を継続すること
ができる。パワー・ダウン状態がイネーブル割込みによ
って終了される場合、ＤＳＰは、呼び覚ましにおける割
込みサービス・ルーチンに入り、そこからパワー・ダウ
ン命令の後の命令へ戻る。パワー・ダウン状態がディス
エーブルされた割込みによって終了させられる場合、Ｄ
ＳＰはパワー・ダウン命令の後の命令から（呼び覚まし
時）動作を開始する。
【０３６９】Ｉｄｌｅ１モード ＣＳＲのＰＷＲＤフィールドのビット０に“１”を書き
込むことによって、ＤＳＰがＩｄｌｅ１モードに置かれ
る。このモードにおいては、すべてのＣＰＵ活動が停止
される。システム・クロックおよびペリフェラルは動作
し続け、ＣＬＫＯＵＴピンはアクティブのままになって
いる。したがって、ペリフェラルは、割込みを発生する
ことによって、ＣＰＵをそのパワー・ダウン状態から呼
び覚ますことができる。
【０３７０】Ｉｄｌｅ２モード ＣＳＲのＰＷＲＤフィールドのビット１に“１”を書き
込むことによって、ＤＳＰはＩｄｌｅ２モードに置かれ
る。Ｉｄｌｅ２モードにおいては、ＣＰＵおよびオンチ
ップ・ペリフェラルは停止される。オンチップ・ペリフ
ェラルが停止されるので、ＤＳＰを呼び覚ますための割
込みを発生させるためにそのペリフェラルを使うことは
できない。外部割込みまたはＲＥＳＥＴだけがＤＳＰを
Ｉｄｌｅ２モードに呼び覚ますことができる。
【０３７１】Ｉｄｌｅ３モード ＣＳＲのＰＷＲＤフィールドのビット２に“１”を書き
込むことによって、ＤＳＰはＩｄｌｅ３モードに置かれ
る。Ｉｄｌｅ３モードにおいては、ＣＰＵ、オンチップ
・ペリフェラルおよびＰＬＬは不活性状態になる。Ｉｄ
ｌｅ３はＤＳＰの完全シャットダウンのために使われ
る。Ｉｄｌｅ３モードから脱出させるには、そのデバイ
スをリセットしなければならない。
【０３７２】表５４は本発明のＤＳＰの代表的な応用の
いくつかをリストしている。これらのＤＳＰは、従来の
信号処理の問題に適応可能な方法を提供する。また、そ
れらは、複数の動作を同時に実行する必要がしばしばあ
る複雑なアプリケーションもサポートする。
【０３７３】
【表８６】
【０３７４】１６００ＭＩＰＳ（ｍｉｌｌｉｏｎ ｉｎ
ｓｔｒｕｃｔｉｏｎｓ ｐｅｒ ｓｅｃｏｎｄ）までの
性能および超高効率Ｃコンパイラの性能によって、本発
明のディジタル信号プロセッサ（ＤＳＰ）は、システム
設計者がそれぞれの製品を差別化するための無限の可能
性を提供する。高性能と使い易さと程よい価格とによっ
て、多チャネル、多機能の次のようなアプリケーション
に対する最適なソリューションがこのＤＳＰによって提
供される。 ‐ プールされたモデム ‐ 無線基地局 ‐ リモート・アクセス・サービス（ＲＡＳ） ‐ ディジタル加入者ループ（ＤＳＬ）システム ‐ ケーブル・モデム ‐ 多チャネル電話システム。
【０３７５】また、これは次のような刺激的な新しいア
プリケーションに対する最適ソリュションでもある。 ‐ 顔および手／指紋の認識を備えたパーソナル化され
たホーム・セキュリティ ‐ ＧＰＳナビゲーションによる究極の航法制御および
事故防止 ‐ リモート医療診断。
【０３７６】そのデバイスは固定小数点ＤＳＰである。
これらのデバイスは、先進のＶＬＩＷアーキテクチャを
採用するための業界における最初のＤＳＰであることを
特徴とする。そのアーキテクチャによって、命令レベル
の並列性の増加を通じて高性能を達成するために先進の
ＶＬＩＷを使う最初の棚卸しのＤＳＰとなる。従来のＶ
ＬＩＷアーキテクチャは、並列に実行する複数の実行ユ
ニットから構成され、単一クロック・サイクルの間に複
数の命令を実行する。並列性は、極端に高い性能を得る
ためのキーであり、これらの次世代のＤＳＰが従来のス
ーパ・スケーラ設計の性能を十分に超えるものとなるた
めのキーである。このＤＳＰは高度に決定論的なアーキ
テクチャであり、命令がフェッチされ、実行されまたは
格納される方法およびタイミングについての制限事項が
ほとんどない。このアーキテクチャ的な柔軟性によっ
て、そのコンパイラの飛躍的な効率レベルが達成されて
いる。先進の機能として次のようなものがある。 ‐ 命令パッキング ‐ 条件付き分岐 ‐ 可変幅命令 ‐ プリフェッチされた分岐。
【０３７７】これらのすべての機能によって、ＶＬＩＷ
マシンの歴史的な実装に関連する従来の問題が解消され
る。
【０３７８】２００ＭＨｚにおいて、デバイスは５ｎｓ
のサイクル・タイムで動作し、８個までの３２ビット命
令を１サイクルごとに実行する。このデバイスのコアＣ
ＰＵは３２個の３２ビット・ワード長の３２個の汎用レ
ジスタおよび次の８個の機能ユニットから構成される。 ‐ ２つの乗算器 ‐ ６個のＡＬＵ。 ＤＳＰの特徴としては次のようなものがある。 ‐ ２個の乗算器と６個の算術演算ユニットとを含む８
個の機能ユニットを備えた先進のＶＬＩＷ ＣＰＵ。
【０３７９】代表的なＤＳＰの１０倍に達する性能を得
るために、１サイクル当り８個までの命令を実行する。
【０３８０】短い開発時間の間に高度に効率的なＲＩＳ
Ｃの様なコードを開発することができる。 ‐ 命令パッキング 直列または並列に実行される８個の命令に対して等価的
なコード・サイズを与える。コード・サイズ、プログラ
ム・フェッチおよび消費電力を削減する。 ‐ １００％条件付き命令 費用の掛かる分岐を削減する。より高い性能を維持する
ために並列性を増加する。 ‐ 高度に独立の機能ユニット上でプログラムされたよ
うにコードが実行する。ＤＳＰベンチマーク・スイート
上の業界で最も効率の良いＣコンパイラ。高速開発時間
のための業界最初のアセンブリ・オプティマイザ。 ‐ ８／１６／３２ビット・データ・サポート、各種ア
プリケーションに対する効率の良いメモリ・サポートを
提供する。 ‐ ボコーダおよび他の計算集中型のアプリケーション
用のより高い精度を提供する４０ビットの算術演算オプ
ション。 ‐ サチュレーションと正規化とが主要な算術演算のた
めのサポートを提供する。 ‐ ビット・フィールド操作と命令抽出、セット、クリ
アおよびビット・カウントが、制御およびデータ操作ア
プリケーションに見出される共通の動作をサポートす
る。各種のメモリおよびペリフェラル・オプションが利
用できる。 ‐ 高速アルゴリズム実行のための大容量オンチップＲ
ＡＭ ‐ ３２ビットの外部メモリ・インターフェースが、広
範囲の外部メモリ要求および最大のシステム性能を実現
するためのＳＤＲＡＭ、ＳＢＳＲＡＭ、ＳＲＡＭをサポ
ートする。 ‐ ホストがオンチップ・メモリにアクセスするための
１６ビットのホスト・ポート。 ‐ ＣＰＵ割込みを最小化して外部メモリ／ペリフェラ
ルに効率的にアクセスするためのブート・ローディング
機能付きの２つのダイレクト・メモリ・アクセス（ＤＭ
Ａ）チャネル。 ‐ 遠隔通信の幹線および／または効率的なプロセッサ
間通信に対する単純化されたインターフェース用の２つ
の機能強化されたバッファ付きシリアル・ポート（ＥＢ
ＳＰ）。 ‐ アルゴリズムを簡単に実装できる２つの３２ビット
・タイマ。
【０３８１】プロセッサ１１に対する改善によって可能
となった処理の構成およびコンポーネント回路を含んで
いる創造的なシステムが、次に説明される。汎用ディジ
タル信号処理アプリケーションに対して、これらのシス
テムは、畳み込み、相関、ヒルベルト変換、高速フーリ
エ変換、適応型フィルタリング、ウィンドウィングおよ
び波形発生を有利に実行する。あるケースにおいて上記
汎用アルゴリズムを伴う他のアプリケーションとして
は、音声メール、音声ボコーディング、音声認識、話者
検証、音声強化、音声合成およびテキストから音声への
変換システムなどがある。
【０３８２】本発明による計装は、本発明が適切に利用
されるアプリケーションに対して、改善されたスペクト
ラム・アナライザ、ファクンション・ジェネレータ、パ
ターン・マッチング・システム、地震処理システム、過
渡解析システム、ディジタル・フィルタおよびフェーズ
・ロック・ループを提供する。
【０３８３】本発明による自動車の制御およびシステム
は、エンジン制御、振動解析、アンチスキッド・ブレー
キング制御、適応ライド制御、音声コマンドおよび自動
車のトランスミッション制御を適切に提供する。
【０３８４】海軍、空軍および陸軍の分野においては、
グローバル・ポジショニング・システム、プロセッサに
よってサポートされたナビゲーション・システム、レー
ダ追跡システム、プラットホーム安定化システム、ミサ
イル誘導システム、安全な通信システム、レーダ処理お
よび他の処理システムを提供するために、本発明に従っ
て提供され改善された創造的なシステムがある。
【０３８５】本発明によるさらに他のシステムとして
は、コンピュータのディスク・ドライブ・モータ・コン
トローラ、プリンタ、プロッタ、光ディスク・コントロ
ーラ、サーボ機構制御システム、ロボット制御システム
・レーザ・プリンタの制御およびモータの制御などが一
般的に含まれている。これらの制御システムのいくつか
は工業的環境、たとえば、ロボットのコントローラ、自
動組み立て装置および検査機器、産業用ドライブ、数値
制御装置、コンピュータ化されたパワー・ツール、セキ
ュリティ・アクセス・システムおよび電力線モニタなど
において適用される。
【０３８６】ここで開示された内容および原理に従って
考えられる遠隔通信の発明としては、エコー・キャンセ
ラ、ＡＤＰＣＭトランスコーダ、ディジタルＰＢＸ、回
線リピータ、チャネル・マルチプレクサ、モデム、適応
イコライザ、ＤＴＭＦエンコーダおよびＤＴＭＦデコー
ダ、データ暗号化装置、ディジタル・ラジオ、セルラ電
話、セルラ電話の基地局、ファックス・マシン、ラウド
スピーカ電話、ディジタル音声補間（ＤＳＩ）システ
ム、パケット交換システム、ビデオ会議システムおよび
スペクトル拡散通信システムなどがある。
【０３８７】グラフィック画像の分野においては、ここ
に開示された原理、デバイスおよびシステムに基づいた
さらに他の発明としては、光学式文字認識装置、三次元
回転装置、ロボット・ビジョン・システム、画像転送お
よび圧縮装置、パターン認識システム、画像強化装置、
類似型の処理システム、ワークステーションおよびアニ
メーション・システムおよびディジタル・マッピング・
システムなどがある。
【０３８８】本発明に従ってさらに考えられる医学分野
での発明としては、補聴器、患者監視装置、超音波機
器、診断ツール、自動化された人工器官および生命維持
監視装置、などがある。本発明による消費者製品として
は、スタジオおよびテレビジョン局において使われるハ
イ・デフィニション・テレビジョン受像機、および送信
機器などのハイ・デフィニション・テレビジョン・シス
テムがある。さらに消費者用の発明としては、ミュージ
ック・シンセサイザ、ソリッド・ステートの応答マシ
ン、レーダ検出器、パワー・ツールおよび玩具およびゲ
ームなどがある。
【０３８９】ここで考えられている本発明のシステムの
側面は、システム・アーキテクチャ、システム性能、シ
ステム信頼性および経済性の改善の利点を提供すること
が強調される。
【０３９０】たとえば、図８２において、本発明による
創造的な産業用プロセスおよび保護制御システム３００
は、特定の工業環境にとって重要な物理的変数を検出す
るための工業用センサ３０１，３０３を含む。センサ３
０１，３０３からの信号は図１の信号プロセッサ・デバ
イス１１に提供される。インターフェース３０５は、レ
ジスタ・ロケーションＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ
とドライバ（図示せず）とを含む。レジスタ・ロケーシ
ョンは、ドライバおよび各回線３０７を経由して、モー
タ３１１によってドライブされた工業用プロセス装置
と、リレー３１３によって制御されたリレー動作装置
と、ソレノイド・バルブ３１５などの各種のバルブとに
接続される。
【０３９１】工業用プロセスおよび保護制御環境におい
ては、各種エンジニアリングおよび経済的な諸事項が、
相互に関連した目的で作用する。工業用プロセスの速度
すなわちスループットを高める必要がある場合、センサ
３０１，３０３によって検出されるようなリアル・タイ
ムで発生している比較的急速な変化の意味を解釈するた
めに、デバイス１１の処理機能について重い負荷が課さ
れる。一方、センサ３０１，３０３によって検出される
実世界の状態に応答する必要のある制御機能も迅速に得
られなければならない。有利なことに、複数の機能ユニ
ットの追加によって、デバイス１１におけるデマンドの
衝突を解決することができる。その際、デバイス１１が
単一の半導体チップとして製造されているとき、追加の
コストは無視できる程度である。この方法で、工業的処
理速度、保護制御の迅速性および制御の精度がかなり向
上される。
【０３９２】図８３において、発明の自動車３２１は、
車輪および車軸が取り付けられているシャーシ３２３
と、エンジン３２５と、サスペンション３２７と、ブレ
ーキ３２９とを含む。自動車のボディー３３１は、シャ
ーシ３２３に相対的なサスペンションが有利に提供され
る客室を定義する。
【０３９３】アクティブ・サスペンション３３５はスプ
リングおよび吸収材のサスペンション技法を強化し、ビ
ットＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ，Ｉ，Ｊ，Ｋ，
Ｌ，Ｍ，Ｎに対するロケーションを備えているインター
フェース３４１を経由して制御される。プロセッサ３４
３は、図１に開示されているタイプの計算ユニットを利
用し、データ・バス３５１Ｄおよびプログラム・データ
・バス・３６１Ｄに接続されている少なくとも１つのＡ
ＬＵを含む。サスペンション３３５、エンジン動作およ
びアンチスキッド・ブレーキングの機能をそれぞれ監視
するセンサ３７１，３７３，３７５を含む多くのセンサ
がある。
【０３９４】エンジン制御システム３８１はインターフ
ェース３４１のいくつかのロケーションに接続されてい
る。また、アンチスキッド・ブレーキング制御システム
３８３はインターフェース３４１の他のビットに接続さ
れている。自動車の信頼性、安全性、乗客の快適性およ
び経済性についての多くの考慮事項が、従来の自動車シ
ステムに重い要求を課している。
【０３９５】図８３の発明においては、自動車３２１
は、本発明の極端に柔軟性のある並列性および制御の利
点のお陰で、これらの分野のすべてにおいて改善されて
いる。
【０３９６】図２および図３のシステムおよびここに記
述されている他のシステムにおいて利用されているデバ
イス１１などのデバイスは、デバイスの性能向上の問題
に対処するだけでなく、ユーザの総合のシステム性能お
よびコストを決定する工業システムの問題も解決する。
【０３９７】好適な実施形態のデバイス１１は、命令を
５ナノ秒で実行し、半導体メーカーにおけるこれからの
改善によってより高い命令の速度も可能となる。オンチ
ップ・プログラム・メモリは、ＲＡＭベースであり、安
価な外部メモリからプログラムのブート・ローディング
ができるようになっている。他のバージョンは、さらに
コストを削減するために、適切にＲＯＭベースになって
いる。。
【０３９８】図８４の発明のディジタル制御型モータ・
システム４００は、図１のデバイス１１を備えているデ
ィジタル・コントローラ４０１を含む。ディジタル・コ
ントローラ４０１は、出力ｕ（ｎ）を０次ホールド回路
ＺＯＨ４０３に供給する。ＺＯＨ４０３は、工業機械、
家庭用器具、軍用機器または他のアプリケーション・シ
ステム環境におけるＤＣサーボモータ４０５に制御出力
ｕ（ｔ）を供給する。モータ４０５とディスク・ドライ
ブ４０６との接続が図８４に示されている。
【０３９９】入力ｕ（ｔ）に対するサーボモータ４０５
の動作応答が、ｙ（ｔ）で示されている。センサ４０７
は、モータ出力ｙ（ｔ）に対するトランスデューサであ
り、サンプルされてディジタル化された出力ｙ（ｎ）を
サブトラクタ４１１に供給するサンプラ４０９に出力を
提供する。また、サンプラ４０９は、割込み信号線ＩＮ
Ｔ‐を経由してディジタル・コントローラ４０１に信号
を送る。人間または自動化された監視制御からの基準入
力ｒ（ｎ）は、ループを閉じるためのさらに１つの入力
として外部的に供給される。デバイス１１は、図８２に
示されているように、サーボモータ以外に、他の要素の
処理および制御用の高いループ・バンド幅および複数の
機能をコントローラ４０１に付与する。
【０４００】図８５において、多変数ステート・コント
ローラ４２１が、デバイス１１のプロセッサを利用して
先進アルゴリズムを実行する。ステート・コントローラ
４２１は、基準入力ｒ（ｎ）を受け取り、出力ｕ（ｎ）
をモータ４２３に供給する。複数の電気的変数（位置ｘ
１、速度ｘ２、電流ｘ３およびトルクｘ４）がステート
・コントローラ４２１に対して返される。４つの変数ｘ
１〜ｘ４の任意の１つまたはそれ以上（たとえば、線形
の組合せでの）が、各種の動作目的に対して適切に制御
される。このシステムは、速度制御またはトルク制御の
アプリケーションを動作させることができ、ステッパー
・モータおよび可逆モータを回転させる。
【０４０１】図８６において、モータ４３１の動作が、
サンプラ４３３によって検出されサンプルされる。デバ
イス１１を含むプロセッサ４３５は、サンプラ４３３に
よって割込み駆動される。ユニット４３３によって求め
られた速度情報は、図１での接続において説明されてい
るような改良されたプロセッサ４３５へ戻される。図１
のプログラム・メモリのソフトウェアは、評価アルゴリ
ズム・プロセス４３７として実行される。プロセス４３
７は、速度、位置および電流の情報をプロセッサ４３５
のステート・コントローラ・プロセス４３９に提供す
る。ディジタル出力ｕ（ｎ）がステート・コントローラ
４３９から出力として０次ホールド回路４４１に供給さ
れ、０次ホールド回路４４１はモータ４３１をドライブ
する。
【０４０２】モータは、好適には、ブロック４３１のコ
ア、コイルおよびロータに関連付けられたソリッド・ス
テート電子スイッチ付きブラッシュレスＤＣモータであ
る。図８４〜図８６のシステムは、シャフト・エンコー
ダと、光学的およびホール効果・ロータ位置センシング
と、巻き線からの位置のバックｅｍｆ（逆起電力）セン
シングとを収容する。
【０４０３】図８７において、ロボット制御システム４
５１は、ロボット・アーム４５５の端にモータ駆動の把
握メカニズム４５３を備える。ロボット・アーム４５５
は、回転軸４５７．１，４５７．２，４５７．３，４５
７．４を持つ構造を備える。センサと高速応答を正確に
制御できるモータとが、関節点４５９．１，４５９．
２，４５９．３，４５９．４でアーム４５５上に置かれ
る。
【０４０４】ロボット・アーム・メカニズム４５５の正
確な位置決めおよび利用のために、多くのそのようなモ
ータおよびセンサが用意されていることが望ましい。し
かし、センサおよびモータの数が多いと、全体としてシ
ステム上におよびコントローラ４６１上にデマンドの衝
突が発生する。コントローラ４６１は、図１のデバイス
１１を含めることおよびシステム４５１の割込み駆動ア
ーキテクチャによって、これらのシステム要求を解決す
る。コントローラ４６１はＩ／Ｏインターフェース４６
３と相互に通信し、Ｉ／Ｏインターフェース４６３はロ
ボット・アーム４５５に対して並列論理ユニット４１に
よるビット操作のほかにアナログからディジタルへの変
換およびディジタルからアナログへの変換を提供する。
インターフェース４６３は、ナビゲーヨン・モータ４６
７とロボット・アーム４５５および把握メカニズム４５
３に関連付けられたセンサとからの位置および圧力の応
答を受け取る。インターフェース４６３はまた、サーボ
増幅器４６５を通じて制御コマンドをロボット・アーム
４５５の各モータ４６７に供給する。
【０４０５】コントローラ４６１は、メモリ４６７をス
タティックＲＡＭ（ＳＲＡＭ）およびプログラム可能な
読出し専用メモリ（ＰＲＯＭ）と関連付けている。
【０４０６】比較的低速のペリフェラル４６９はコント
ローラ４７１と関連付けられ、それらはコントローラ４
６１のページ境界センシティブ・ウエイト・ステート機
能によって効率的に管理される。また、コントローラ４
６１は、安全制御装置４７５に対して応答するシステム
・マネージャＣＰＵ４７３によって供給されるより高い
レベルのコマンドにも応答する。システム・マネージャ
４７３はＩ／ＯおよびＲＳ２３２ドライバ４７５を経由
してコントローラ４６１と通信する。
【０４０７】本発明によるディジタル制御システムは、
以前には得られなかった制御の精度、速度および経済性
の性能上の利点を可能にする。別の例としては、ディス
ク・ドライブがスピンドル・モータ・ユニットによって
高速で回転する情報記憶ディスクがある。アクチュエー
タと呼ばれる追加のコントロールが、読出しおよび書込
みヘッド要素を情報記憶ディスクに対して相対的に位置
合わせする。
【０４０８】好適な実施形態では、システム処理および
診断動作のほかにアクチュエータ・コントロールおよび
スピンドル・モータ・コントロールに対してシングル・
チップのソリューションを提供することもできる。コン
トローラ４６１に過剰な負荷を掛けずに高度な機能が提
供される。機械的な共鳴を打ち消すために、ディジタル
・ノッチ・フィルタをコントローラ４６１に実装するこ
とができる。ステート・エスティメータは速度および電
流を評価できる。カルマン・フィルタによってセンサ・
ノイズが減少する。適応制御によって温度変動および機
械的変動が補償される。また、デバイス１１は、スピン
ドル・モータ速度制御用のオンチップＰＷＭパルス幅変
調出力も提供する。テープ・ドライブ、プリンタ、プロ
ッタおよび光ディスク・システムにおける類似の機能が
容易に提供される。発明のディジタル・コントロール
は、より高い速度、より精密な速度制御および一般的に
Ｉ／Ｏ技術におけるより速いデータ・アクセスをほどよ
いコストで提供し、現代の技術水準を進歩させる。
【０４０９】ミサイル誘導システムにおいては、本発明
の強化された動作機能はミサイル・システムのより正確
な誘導を提供し、それによって、動作目的を達成するの
に必要な高価なミサイルの数を減らす。さらに、等価な
性能をより少ないプロセッサ・チップによって得ること
ができ、したがって、重量が減少し、機能の拡張および
ペイロードの向上が可能となる。
【０４１０】図８８において、本発明による衛星遠隔通
信は、遅延時間が２５０ミリ秒である衛星送信パスによ
って通信している第１のステーション５０１，５０３を
備える。遠隔端の電話機５０５および近端の電話機５０
７がそれぞれ、ハイブリッド５０９，５１１によって地
上局５０１，５０３に接続されている。ハイブリッド５
０９，５１１は、それぞれの地上局５０１，５０３に対
して相対的に８ミリ秒遅れている。したがって、遠隔端
の電話機５０５と近端の電話機５０７との間に満足でき
る遠隔通信を提供するためには、エコーの打ち消しが必
要である。さらに、多数の電話通話回路を一度にサービ
スするための機能が必要である。これによって、遠隔通
信機器に極端な処理負荷が課される。
【０４１１】図８９において、好適な実施形態のエコー
・キャンセラ５１５が、その通信回路の伝送を改善する
ために５１１などの各ハイブリッドと関連付けられてい
る。デバイス１１は、エコー・キャンセリング・アルゴ
リズムを高速に実行するだけではなく、チップ当りのよ
り多くの衛星通信回路を経済的にサービスする。
【０４１２】別のシステム実施形態は、改良されたモデ
ムである。図９０において、モデム送信機としてプログ
ラムされたデバイス１１の動作のプロセス・ダイアグラ
ムは、スクランブリング・ステップ５２５を含み、その
後にエンコーディング・ステップ５２７が続く。エンコ
ーディング・ステップ５２７は、直交ディジタル信号Ｉ
［ｎＴb ］およびＱ［ｎＴb ］を補間プロシージャ５２
９，５３１にそれぞれ提供する。ディジタル変調器の計
算５３３，５３５は、その補間された直交信号を三角関
数のコサインおよびサインの値をそれぞれ提供するメモ
リからの監視されている定数と掛け合わせる。次に、そ
の変調された信号は集計ステップ５３７で集計される。
デバイス１１に接続されたＤ／Ａ変換器は、ステップ５
３９で、その変調された信号をディジタルからアナログ
の形式へ変換する。次に、ファクタＧ１によるゲイン・
コントロールが、モデム送信において実行され、ＤＡＡ
に送られる。
【０４１３】図９１において、別のデバイス１１を使っ
ているモデム受信機が、ＤＡＡからのアナログ通信信号
を受信する。アナログ／ディジタル変換器（Ａ／Ｄ）５
２１は、デバイス１１を採用しているディジタル信号プ
ロセッサのためにその情報をディジタル化する。高速の
ディジタル変換は、従来のプロセッサの入力処理に重い
負荷を課している。有利なことに、ＤＳＰ１１は、Ａ／
Ｄ５２１などのディジタイジング要素からの割込みを極
端に効率的にサービスすることができ、同時にモデム・
アルゴリズムを実行するための強力なディジタル信号処
理計算機能を備えている。デバイス１１の出力は、出力
Ｄ［ｎＴ］を供給する汎用の同期型・非同期型受信機・
送信機（ＵＳＡＲＴ）５２３に供給される。
【０４１４】図９２において、図９１のシステムによる
モデム受信のプロセス・ダイアグラムは、サンプリング
周波数ｆｓでアナログからディジタルへの変換を行うた
めの信号ｓ（ｔ）を供給すＤＡＡからの受信時に、ファ
クタＧ２による自動ゲイン・コントロールを含む。その
ディジタル化された信号は、ｓ［ｎＴｓ］であり、ディ
ジタル・フィルタリング・ステップＢＰＦ１，ＢＰＦ２
の次に個々に自動化されたゲイン・コントロールが続く
ように実装されている第１および第２のバンドパス・フ
ィルタを含むディジタル処理に対して供給される。復調
アルゴリズムは、２つの復調された信号Ｉ' ［ｎＴｓ］
およびＱ' ［ｎＴｓ］を発生する。キャリア復元のため
に使われるこれらの２つの信号Ｉ' およびＱ' が復調ア
ルゴリズムに戻される。また、Ｉ' およびＱ' は、決定
アルゴリズムにも供給され、クロック復元に応答して演
算される。決定アルゴリズムの次に、デコーディング・
プロセス５５１が続く。デコーディング・プロセス５５
１の次にデ・スクランブリング・アルゴリズム５５５が
続き、それによって、入力信号ｄ［ｎｔ］を復元するた
めにＰＬＵ４１によって集中的なビット操作が行われ
る。
【０４１５】図９２に示されているように、モデム・受
信アルゴリズムの多数のステップが、集中的な数値計算
機能により単一ディジタル信号プロセッサ・デバイス１
１によって有利に実現される。
【０４１６】図９３において、デバイス１１を組み込ん
でいる計算装置５６１が、インターフェース５６５を経
由してホスト・コンピュータ５６３と共同動作してい
る。大容量の外部メモリ５６７がインターフェース５６
９によってコンピュータ５６１に対してインターフェー
スされる。コンピュータ５６１はペリフェラル・ラッチ
５７１，５７３を経由して二方向パルス・コード変調型
（ＰＣＭ）通信を有利にサポートする。ラッチ５７１
は、外部装置５７７のＰＣＭ通信を受信するための並列
変換器５７５にシリアルに結合されている。コンピュー
タ５６１は、ラッチ５７３およびパラレル／シリアル変
換ユニット５７９を経由して通信し、シリアルＰＣＭデ
ータ・ストリームを外部装置５７７に供給する。
【０４１７】図９４において、ビデオ画像システム６０
１は，ＲＯＭ６０３およびＲＡＭ６０５によってサポー
トされているデバイス１１を含む。データ収集センサ６
０７．１〜６０７．ｎが変換器６０９に入力を供給し、
変換器６０９は大量のディジタル・データをデバイス１
１に供給する。図９４は、ＡＬＵ、レジスタ・アキュム
レータ、乗算器アレイおよびレジスタを強調表示し、ア
ドレッシング・ユニットを含む。コントロール要素６１
５は、一般に、図１のデコーダおよびパイプライン・コ
ントローラを表す。オンチップＩ／Ｏペリフェラル（図
示せず）がバス６１７と通信し、非常に多くの高品質の
出力をビデオ・ディスプレイ・ユニット６１９に供給す
る。監視入力および出力Ｉ／Ｏ６２１もデバイス１１に
設けられている。
【０４１８】デバイス１１における先進のアドレッシン
グ機能のお陰で、コントロール６１５は、その出力をレ
ジスタからアドレッシング回路に直接に転送するための
コマンドで動作することができ、その転送の間、任意の
メモリ・ロケーションをバイパスする。メモリ・マッピ
ングのため、図１の計算用コア・レジスタのペアが有利
にアクセスされて、それらの図のレジスタに対する矢印
の方向とは無関係に、データ・パスを経由してそれらの
間のメモリ・バイパス転送を行う。デバイス１１の乗算
機能がアドレッシング機能で利用されるので、その回路
は電子的メモリ６０５に配列を設定し、その中で、その
配列は少なくとも三次元でメモリにアクセス可能なエン
トリーを含む。ビデオ・ディスプレイ６１９はデバイス
１１による多次元配列処理からの結果の出力を表示す
る。もちろん、メモリ６０５は多次元になっているか、
それ自身が多次元である必要がないことは理解されるべ
きであるが、そのアドレッシングはデバイス１１によっ
て迅速に行われ、複数の配列次元をそれぞれ表している
変数によってその情報に直接アクセスできるかのように
オン・デマンドでアクセスできる。たとえば、アドレス
次元Ａ１，Ａ２，Ａ３を備えている三次元の立体配列
は、式Ｎ2 ×Ａ３＋Ｎ×Ａ２＋Ａ１に従って適切にアド
レスすることができる。二次元の配列においては、図１
のレジスタからのインデックス・カウントに従った単純
な繰返し加算がアドレッシングの目的に対して十分であ
る。しかし、三次元およびそれより高い次元を扱うため
には、そのプロセスは乗算器の積の機能を導入すること
によってかなり促進される。
【０４１９】図９５および図９６は、本発明によるビデ
オ処理システムの機能指向の図およびハードウェア・ブ
ロック指向の図をそれぞれ示す。これらの発明のシステ
ムに対するアプリケーションは、新しいワークステーシ
ョン、コンピュータ・インターフェース、テレビジョン
製品およびハイ・デフィニション・テレビジョン（ＨＤ
ＴＶ）製品を提供する。
【０４２０】図９５において、ホスト・コンピュータ６
３１はデバイス１１によってデータ入力を数多くの処理
に対して提供する。ビデオ・ピクセル処理演算６３３の
次にメモリ制御演算６３５が続く。ビデオ・ディスプレ
イ用のＣＲＴ制御機能６３７は、数値処理６３９、ピク
セル処理６３３およびメモリ制御６３５によって調整さ
れる。メモリ制御６３５の動作からの出力は、フレーム
・バッファ・メモリ６４１に供給されたのち、シフト・
レジスタ６４３に供給される。フレーム・バッファ・メ
モリおよびシフト・レジスタ６４１，６４３は、テキサ
ス インスツルメンツのデバイスＴＭＳ４１６１によっ
て適切に実装される。他のシフト・レジスタ６４５は、
シフト・レジスタ６４３からのビデオ情報をカラー・パ
レット６４７に供給する。カラー・パレット６４７は、
ＣＲＴコントロール６３７によって制御されるディスプ
レイ６４９をドライブする。カラー・パレット６４７に
はＴＭＳ３４０７０が適している。
【０４２１】図９６において、ホスト６３１は、ＤＳＰ
マイクロプロセッサ６５３として動作する第１のデバイ
ス１１に信号を供給する。ＤＳＰ６５３は、ＰＲＯＭ、
ＥＰＲＯＭおよびＳＲＡＭスタティック・メモリを含む
メモリ６５１によってサポートされる。制御、アドレス
およびデータ情報が、ＤＳＰ６５３とＧＳＰ（グラフィ
ックス信号プロセッサ）６５５として動作する第２のデ
バイス１１との間の二方向通信経路によって供給され
る。ＧＳＰ６５５はカラー・パレット６４７およびディ
スプレイ・インターフェース６５７の両方をドライブす
る。インターフェース６５７はカラー・パレット６４７
によってさらにドライブされる。ディスプレイＣＲＴ６
５９はディスプレイ・インターフェース６５７によって
ドライブされる。一般の図９６に示すデバイス１１およ
びシステムは必要な機能に適したクロック・レートで動
作することを理解すべきである。デバイス１１は、特定
のアプリケーションのために必要な処理速度をサポート
するために、サブミクロンのデバイスとして製造され
る。処理パワーを増加するためのハイ・デフィニション
・テレビジョン装置の要求は、より高いクロック速度を
使うことによるだけでなく、ここに開示された回路の構
造的改良によっても満たされることは考えられる。
【０４２２】図９７において、本発明による自動音声認
識システムはマイクロホン７０１を備え、その出力がサ
ンプル・ホールド（Ｓ／Ｈ）回路７０３によってサンプ
ルされ、その後、Ａ／Ｄ回路７０５によってディジタル
に変換される。割込み駆動高速フーリエ変換プロセッサ
７０７は、デバイス１１を利用して、マイクロホン７０
１からのサンプルされた時間領域の入力をその音声の周
波数スペクトルを表すディジタル出力に変換する。プロ
セッサ７０７は、前述したように、ゼロ・オーバヘッド
割込みコンテキスト・スイッチング機能、条件付き命令
およびメモリ・アドレス空間にマップされた補助アドレ
ス・レジスタによって部分的に非常に効率が高い。
【０４２３】プロセッサ７０７は、もう１つのデバイス
１１を組み込んだ音声認識ＤＳＰ７０９に各スペクトル
を提供する。音声認識用ＤＳＰ７０９は、現在知られて
いるまたはその後開発される音声認識アルゴリズムを適
宜実行する。たとえば、テンプレート・マッチング・ア
ルゴリズムにおいては、乗算、加算および最大値または
最小値の決定を含む多数の計算が実行される。デバイス
１１は、その並列機能アーキテクチャによって、そのよ
うなアルゴリズムを迅速に実行するのに理想的に適して
いる。認識用ＤＳＰ７０９は出力をシステム・バス７１
１に供給する。ＲＯＭ７１３およびＲＡＭ７１５は、認
識用ＤＳＰ７０９により提供されるページ境界上のソフ
トウェア待ち状態のために、システムを効率的にサポー
トする。音声認識用ＤＳＰ７０９に応答する音声シンセ
サイザ７１７からの出力は、ラウドスピーカまたは他の
適切なトランスデューザ７１ｇに供給される。
【０４２４】システムＩ／Ｏ７２１は、プリンタ、テー
プ、ハード・ディスクなどのドキュメント作成装置７２
３にダウンロードする。ビデオ陰極線管（ＣＲＴ）ディ
スプレイ７２５は、図９５および図９６での接続で説明
されたように、バス７１１から供給される。キーボード
７２７は、ときどき与えられる人間の監視入力をバス７
１１に提供する。音声認識の工業用および他のプロセス
制御アプリケーションにおいて、さらにもう１つのデバ
イス１１を備えた制御インターフェース７２９がバス７
１１に接続され、ビット操作および図８２〜図８７の原
理および説明に従ってモータ、バルブおよび他のサーボ
機構要素７３１に出力を提供する。
【０４２５】音声認識ベースのディジタル・フィルタ補
聴器では、認識用ＤＳＰ７０９からの変換された音声
は、Ｄ／Ａ変換器７３５によってディジタルからアナロ
グの形式に変換され、ラウドスピーカ７３７を通じて出
力される。また、同じブロック７０１，７０３，７０
５，７０７，７０９，７３５，７３７のチェインも、音
声認識ベースのイコライゼーション、フィルタリングお
よびバンド幅圧縮に対して遠隔通信において適用でき
る。
【０４２６】先進の音声処理システムでは、辞書アクセ
ス・プロセッサ７３９は、音声認識用ＤＳＰ７０９の出
力から得られる音素要素についてシンボリック操作を実
行し、適切な辞書アクセス・アルゴリズムに従って綴
り、ワードおよび文章を作成する。
【０４２７】トップ・ダウン・プロセッサ７４１は、あ
る場合において音響入力に含まれた情報を音声のあいま
いさの分解能が上回るという原理に基づいたトップ・ダ
ウン処理のアルゴリズムを実行する。それに従って、光
センサ７４３および圧力センサ７４５などの非音響セン
サが入力システム７４７に供給され、次に、入力システ
ム７４７はパターン認識プロセッサ７４９を割込み駆動
する。プロセッサ７４９はシステム・バス７１１に直接
供給し、音声認識、パターン認識および人工機能アプリ
ケーションを強化するためにトップ・ダウン・プロセッ
サ７４１にもアクセスする。
【０４２８】デバイス１１は、図９７の音声認識装置の
あらゆるレベル、たとえば、ブロック７０７，７０９，
７１７，７２１，７２５，７２９，７３９，７４１，７
４７，７４９における処理の機能を実質的に強化する。
【０４２９】図９８は、機密通信用の暗号付きボコーダ
・モデム・システムを示す。電話機７７１は、電話回線
７７３を介して機密モードで通信する。ＤＳＰマイクロ
コンピュータ７７３は、シリアル・データをブロック７
７５に提供するために電話機７７１に接続される。ブロ
ック７７５は、ボコーダをディジタル化する機能をセク
ション７７７において実行し、ブロック７８１で暗号化
処理を実行する。ブロック７７９，７８３におけるモデ
ム・アルゴリズム処理について、図８０および図８２に
関連して説明される。ブロック７８３は、Ａ／Ｄ、Ｄ／
Ａユニット７８５との間でシリアル・データの受け渡し
を行う。ユニット７８５はアナログ通信をＤＡＡ７８７
に提供する。図１のデバイス１１の実質的に強化された
処理機能によってブロック７７５で必要なチップの数を
減らすことができ、したがって、図９８による装置にお
けるコスト削減が可能となる。いくつかの実施形態にお
いては、より進んだ暗号化手順がデバイス１１の際立っ
た処理パワーによって容易に実行される。これに従っ
て、図９８において、デバイス１１は、各機能ブロック
の機能を強化するために、または、より少数のチップで
同等程度の機能を提供して総合製品コストを下げるため
に使われる。
【０４３０】テキサス インスツルメンツの３つのＤＳ
Ｐは、ＴＭＳ ３２０Ｃ１ｘユーザーズ・ガイド，ＴＭ
Ｓ ３２０Ｃ２ｘユーザーズ・ガイドおよび第３世代Ｔ
ＭＳ３２０ユーザーズ・ガイドで説明されており、それ
らのすべてを引用によって本明細書の記載に援用する。
また、共通譲渡の米国特許第４，５７７，２８２号およ
び第４，７１３，７４８号も引用によって本明細書の記
載に援用する。
【０４３１】本発明は例示した実施形態を参照すること
によって説明されてきたが、この説明は限定の意味で解
釈されることを意図していない。本発明の他の実施形態
のほかに、この例示した実施形態の各種の変更版が当業
者にはこの説明に対する参照によって明らかとなる。し
たがって、添付の請求項が、本発明の範囲内に入るその
ような変更または実施形態をカバーすることが考えられ
る。
【０４３２】＜注意＞ （Ｃ）著作権保有１９９７年テキサス インスツルメン
ツ インコーポレイテッド。本特許ドキュメントの開示
の一部は著作権保護の対象となる資料を含む。この著作
権の所有者は、特許庁の特許ファイルまたは記録に現わ
れるとき、本特許開示について誰かがファクシミリ複写
することには反対しないが、それ以外の場合には何によ
らず著作権によって保護されている。 ＜関連出願に対する相互参照＞本出願は共願のＳ．Ｎ．
＿＿＿（ＴＩ‐２２１０６），Ｓ．Ｎ．＿＿＿（ＴＩ‐
２２１０９），Ｓ．Ｎ．＿＿＿（ＴＩ‐２３６０４），
Ｓ．Ｎ．＿＿＿（ＴＩ‐２４３３３），Ｓ．Ｎ．＿＿＿
（ＴＩ‐２４３３４），Ｓ．Ｎ．＿＿＿（ＴＩ‐２４３
３５），Ｓ．Ｎ．＿＿＿（ＴＩ‐２４９４２），Ｓ．
Ｎ．＿＿＿（ＴＩ‐２４９５６），Ｓ．Ｎ．＿＿＿（Ｔ
Ｉ‐２５２４８），Ｓ．Ｎ．＿＿＿（ＴＩ‐２５３０
９）およびＳ．Ｎ．＿＿＿（ＴＩ‐２５３１０）に関連
しており、これらはすべて同時に出願され、引用によっ
て本明細書の記載に援用する。
【図面の簡単な説明】
【図１】ディジタル信号プロセッサのブロック図を示
す。
【図２】ＣＰＵデータ・パスを示す。
【図３】アドレッシング・モード・レジスタ（ＡＭＲ）
を示す。
【図４】制御およびステータス・ビットを含んでいる制
御ステータス・レジスタ（ＣＳＲ）を示す。
【図５】３２の汎用入力信号をサポートする汎用入力レ
ジスタ（ＩＮ）を示す。
【図６】３２の汎用出力信号をサポートする汎用出力レ
ジスタ（ＯＵＴ）を示す。
【図７】４０ビットのデータのためのレジスタ記憶方式
を示す。
【図８】ＤＳＰのオペコード・マップを示す。
【図９】フェッチ・パケットの基本フォーマットを示
す。
【図１０】Ａは完全にシリアルのｐ個のビットを示す。
Ｂは完全にパラレルのｐ個のビットを示す。Ｃは部分的
にシリアルのｐ個のビットを示す。
【図１１】パイプラインのフェーズを示す。
【図１２】分岐命令フェーズを示す。
【図１３】クロック・サイクルおよびフェッチ・パケッ
トに基づいたパイプラインの動作を示す。
【図１４】フェッチ・パケットｎを示し、そのパケット
は３つの実行パケットを含み、その次に６つのフェッチ
・パケット（ｎ＋１〜ｎ＋６）が続いて示され、各パケ
ットは１つの実行パケット（８個のパラレル命令を含
む）を示す。
【図１５】割込みイネーブル・レジスタ（ＩＥＲ）を示
す。
【図１６】ＩＮＴ４〜ＩＮＴ１５およびＮＭＩのステー
タスを含む割込みフラグ・レジスタ（ＩＦＲ）を示す。
【図１７】ＩＦＲの中の割込みを手動でセットまたはク
リアすることができる割込みセット・レジスタ（ＩＳ
Ｒ）を示す。
【図１８】ＩＦＲの中の割込みを手動でセットまたはク
リアすることができる割込みクリア・レジスタ（ＩＣ
Ｒ）を示す。
【図１９】テーブル・ロケーションに対するＩＳＴＢの
関係を示す。
【図２０】割込みの戻り点（ＩＲＰ）を示す。
【図２１】ＮＭＩの戻り点（ＮＲＰ）を示す。
【図２２】割込みｍ（ＩＮＴｍ）の処理を示す。
【図２３】プロセッサ１１の高レベルの機能図を示す。
【図２４】交番のシェーディングによって示されている
ようなサイズを変化することができる実行パケットを示
す。
【図２５】ＤＳＰのメモリ・マップを示す。
【図２６】アドレッシングの例を示す。
【図２７】データがＣＰＵによってバイト単位でアドレ
ス可能であり、アドレスはブロックを通して左から右へ
増加しているデータを示す。
【図２８】データがＣＰＵによってバイト単位でアドレ
ス可能であり、アドレスはブロックを通して左から右へ
増加しているデータを示す。
【図２９】デバイス・コンフィギュレーション・ピンを
示す。
【図３０】ＲＥＳＥＴ時のＤＣ（１３‐１１）の０００
ｂの値を示す。
【図３１】ＲＥＳＥＴ時のＤＣ（３１‐１１）の００１
ｂの値を示す。
【図３２】割込みサービス・テーブルと割込みサービス
・フェッチ・パケットとの関係を示す。
【図３３】クロック・モードが２つのＣＬＫＭＯＤＥピ
ンによって制御されることを示す。
【図３４】チップ論理のいくつかまたはすべてをスイッ
チしないように防止することによってデータまたは演算
のコンテキストを失わずに大幅な電力節約が実現できる
ことを示す。
【図３５】ＣＬＫＩＮのタイミングを示す。
【図３６】ＣＬＫＯＵＴ１のタイミングを示す。
【図３７】ＣＬＫＯＵＴ２のタイミングを示す。
【図３８】ＥＭＩＦ信号を示す。
【図３９】非同期のメモリ読出しサイクルのタイミング
を示す。
【図４０】非同期のメモリ書込みサイクルのタイミング
を示す。
【図４１】外部コントローラの読出しサイクルのタイミ
ングを示す。
【図４２】外部コントローラの書込みサイクルのタイミ
ングを示す。
【図４３】ＳＢＳＲＡＭの読出しサイクルのタイミング
を示す。
【図４４】ＳＢＳＲＡＭの書込みサイクルのタイミング
を示す。
【図４５】ＳＤＲＡＭの読出しサイクルのタイミングを
示す。
【図４６】ＳＤＲＡＭの書込みサイクルのタイミングを
示す。
【図４７】ＳＤＲＡＭの初期化サイクルのタイミングを
示す。
【図４８】ＳＤＲＡＭのリフレッシュ・サイクルのタイ
ミングを示す。
【図４９】割込みサービスのフェッチ・パケットの実行
開始を示す。
【図５０】１クロック・サイクルの間にＤＳＰによって
再度ドライブされるトライステートの信号を示す。
【図５１】ＥＭＩＦ（ＨＯＬＤＡ以外）およびＨＰＩに
おけるＨＯＬＤ／ＨＯＬＤＡサイクルのトライステート
のすべての出力信号を示す。
【図５２】１６ビットのホスト・ポートを経由する読出
しサイクルおよび書込みサイクルを示す。
【図５３】１６ビットのホスト・ポートを経由する読出
しサイクルおよび書込みサイクルを示す。
【図５４】図５２および図５３の中で使われている１６
ビットのホスト・ポートを示す。
【図５５】ＤＳＰのデータ・メモリ・システムを示す。
【図５６】衝突しているアクセスの各種の組合せを示
す。
【図５７】ＣＰＵに対する制御ステータス・レジスタ
（ＣＳＲ）を示す。
【図５８】外部メモリ・インターフェース（ＥＭＩＦ）
のブロック図を示す。
【図５９】ＢＥおよび外部データ（ＥＤ）におけるアド
レスおよびエンディアン性の影響を示す。
【図６０】ＢＥおよび外部データ（ＥＤ）におけるアド
レスおよびエンディアン性の影響を示す。
【図６１】非同期デバイスに対して付加されているＥＭ
ＩＦを示す。
【図６２】信号のセットアップ、ホールドおよびストロ
ーブの時間幅を示す。
【図６３】非同期書込みのバス・タイミングを示す。
【図６４】３つの連続した読出しを示す
【図６５】８ビット幅のメモリに対する読出しアクセス
を示す。
【図６６】１６ビット幅のメモリへの読出しアクセスを
示す。
【図６７】ＳＢＳＲＡＭに接続されているＥＭＩＦを示
す。
【図６８】ＳＤＲＡＭに接続されているＥＭＩＦを示
す。
【図６９】ＳＤＲＡＭ制御レジスタの中のフィールドを
示す。
【図７０】ＥＭＩＦ ＳＤＲＡＭのリフレッシュ周期レ
ジスタの中のフィールドを示す。
【図７１】外部制御インターフェースのブロック図を示
す。
【図７２】ＥＭＩＦ制御レジスタの中のフィールドの使
用法を示す。
【図７３】ホストに対する、そして内部データ・メモリ
に対するホスト・ポートのインターフェースを示す。
【図７４】ホストがホスト・ポートに対するアクセスを
得るためのハンドシェーク動作を示す。
【図７５】読出しおよび書込みの動作のためのホスト・
ポート信号の図を示す。
【図７６】３つのＤＳＰモジュールのどれかとの間の３
２ビット・ワードの転送から構成されているＤＭＡ動作
を示す。
【図７７】そのレジスタの中のビット・フィールドを示
す。
【図７８】ＤＭＡチャネルに対するデータ転送が完了す
るためのデータの数をセットで示す。
【図７９】ＤＭＡチャネル・ソース・アドレス・レジス
タを示す。
【図８０】デスティネーション・アドレス・レジスタを
示す。
【図８１】３つのパワー・ダウン・モードの起動および
制御ステータス・レジスタ（ＣＳＲ）の中のＰＷＲＤフ
ィールドの３つの下位ビットの使用法を示す。
【図８２】改良された工業用プロセスおよび保護制御シ
ステムのブロック図である。
【図８３】改良された自動車システムの部分的に画かれ
ている部分ブロックの電気的な図である。
【図８４】改良されたモータ制御システムの電気的ブロ
ック図である。
【図８５】別の改良されたモータ制御システムの電気的
ブロック図である。
【図８６】さらに別の改良されたモータ制御システムの
電気的ブロック図である。
【図８７】改良されたロボット制御システムの電気的ブ
ロック図である。
【図８８】改良された衛星遠隔通信システムの電気的ブ
ロック図である。
【図８９】図８８のシステムに対する改良されたエコー
・キャンセリング・システムの電気的ブロック図であ
る。
【図９０】改良されたモデム送信機の電気的ブロック図
である。
【図９１】図９０の改良されたモデム送信機に対するハ
ードウェア・ブロックまたはプロセス・ブロックを等し
く表している電気的ブロック図である。
【図９２】改良されたモデム受信機に対するハードウェ
ア・ブロックまたはプロセス・ブロックを等しく表して
いる電気的ブロック図である。
【図９３】ＰＣＭ（パルス符号変調）通信のために接続
されたホスト・コンピュータおよびディジタル信号プロ
セッサを含む改良されたシステムの電気的ブロック図で
ある。
【図９４】多次元のアレイ処理を備えた改良されたビデ
オ画像システムの電気的ブロック図である。
【図９５】改良されたグラフィックス、画像およびビデ
オ処理のためのハードウェア・ブロックまたはプロセス
・ブロックを等しく表す電気的ブロック図である。
【図９６】改良されたグラフィックス、画像およびビデ
オ処理用のシステムの電気的ブロック図である。
【図９７】改良された自動音声認識システムの電気的ブ
ロック図である。
【図９８】暗号化を備えた改良されたボコーダ・モデム
・システムの電気的ブロック図である。
【符号の説明】
１１ マイクロプロセッサ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ０５Ｂ 7/02 Ｇ０５Ｂ 7/02 Ａ (72)発明者 ナタラジャン セスハン アメリカ合衆国 テキサス州ヒュースト ン，エラ リー レーン 9550，アパート メント ナンバー 408

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 並列データ操作を実行することができる
    第１のセットの機能ユニットと、 並列データ操作を実行することができる第２のセットの
    機能ユニットと、前記第１および第２の機能ユニットを
    接続するデータ相互接続経路と、を含むマイクロプロセ
    ッサ。
  2. 【請求項２】 前記各機能ユニットが一組のレジスタ・
    ファイルを含む、請求項１記載のマイクロプロセッサ。
  3. 【請求項３】 前記データ相互接続経路が前記レジスタ
    ・ファイルの組を接続する、請求項２記載のマイクロプ
    ロセッサ。
  4. 【請求項４】 前記第２および第１の機能ユニットを接
    続する第２のデータ相互接続経路をさらに含む、請求項
    １記載のマイクロプロセッサ。
  5. 【請求項５】 前記各機能ユニットが乗算器を含む、請
    求項１記載のマイクロプロセッサ。
  6. 【請求項６】 前記各機能ユニットが、選択された論理
    および算術演算を実行することができる論理ユニットを
    含む、請求項１記載のマイクロプロセッサ。
  7. 【請求項７】 前記各機能ユニットが、選択された論
    理、算術演算およびシフト操作を実行できる論理ユニッ
    トを含む、請求項１記載のマイクロプロセッサ。
  8. 【請求項８】 前記各機能ユニットが、選択された算術
    演算およびデータ操作を実行することができる論理ユニ
    ットを含む、請求項１記載のマイクロプロセッサ。
  9. 【請求項９】 電話回線に接続するためのアナログ／デ
    ィジタル変換器またはディジタル／アナログ変換器と、 前記変換器に接続された、変調または復調を実行するマ
    イクロプロセッサを含むプロセッサ回路とを具備し、 前記マイクロプロセッサが、 並列データ操作を実行することができる第１のセットの
    機能ユニットと、 並列データ操作を実行することができる第２のセットの
    機能ユニットと、前記第１の機能ユニットと前記第２の
    機能ユニットとの間のデータ相互接続経路とを含む、モ
    デム。
  10. 【請求項１０】 シャーシ、車軸および車輪と、 前記車軸の少なくとも１つに結合されたブレーキング・
    システムと、 乗客快適性を規定する自動車ボディと、 前記自動車ボディおよび前記シャーシに関連するサスペ
    ンション・システムと、 前記車軸の少なくとも１つに運動パワーを供給するエン
    ジンと、 電気的ビットによって定義された命令に応答する電子自
    動車制御システムであって、少なくとも前記ブレーキン
    グ・システム、前記サスペンション・システムまたは前
    記エンジンに結合された電子自動車制御システムと、 データ処理回路であって、 並列データ操作を実行することができる第１のセットの
    機能ユニットと、 並列データ操作を実行することができる第２のセットの
    機能ユニットと、 前記第１の機能ユニットと前記第２の機能ユニットとの
    間のデータ相互接続経路とを含むデータ処理回路と、 前記電子自動車制御システムに選択されたビットを供給
    して前記ブレーキング・システム、前記サスペンション
    ・システムまたは前記エンジンのうちの少なくとも１つ
    における変化を生じさせるインターフェースと、を含む
    自動車。
  11. 【請求項１１】 プロセス制御システムであって、 前記プロセスの状態に応答するセンサと、 電子指令に対して応答して前記プロセスの少なくとも１
    つのパラメータを変更するために動作するプロセス制御
    要素と、 前記センサおよび前記プロセス制御要素に接続されたデ
    ータ処理回路とを含み、該データ処理回路が、 並列データ操作を実行することができる第１のセットの
    機能ユニットと、 並列データ操作を実行することができる第２のセットの
    機能ユニットと、 前記第１の機能ユニットと前記第２の機能ユニットとの
    間のデータ相互接続経路と、 前記プロセス制御要素に選択された電子指令を供給する
    インターフェースとを含む、プロセス制御システム。
  12. 【請求項１２】 データ処理システムであって、 第１の複数の命令を同時にフェッチするフェッチ回路
    と、 第２の複数の命令を同時に実行することができる回路と
    を含み、 前記第２の複数の命令が前記第１の複数の命令より少な
    いか等しい、データ処理システム。
  13. 【請求項１３】 データ処理システムであって、 第１の複数の命令を同時にフェッチするフェッチ回路
    と、 第２の複数の命令を条件付きで実行することができる回
    路とを含み、 前記第２の複数の命令は前記第１の複数の命令より少な
    いか等しい、データ処理装置。
JP10048481A 1997-01-24 1998-01-23 マイクロプロセッサ Pending JPH10275080A (ja)

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