JPH10275138A - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
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- JPH10275138A JPH10275138A JP9081233A JP8123397A JPH10275138A JP H10275138 A JPH10275138 A JP H10275138A JP 9081233 A JP9081233 A JP 9081233A JP 8123397 A JP8123397 A JP 8123397A JP H10275138 A JPH10275138 A JP H10275138A
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Abstract
(57)【要約】
【課題】 複数の起動用プログラムのダウンロードを各
ＣＰＵ基板の要求毎に行い短時間で起動処理が行えるマ
ルチプロセッサシステムを提供すること。 【解決手段】 ＣＰＵと内部メモリとＩ／Ｆメモリとを
搭載したＣＰＵ基板１〜４と、複数の起動用プログラム
を格納したメモリを搭載したメモリ基板６と、このＣＰ
Ｕ基板１〜４とメモリ基板６との間のプログラムの転送
処理を司る制御基板５とを備え、制御基板５は各ＣＰＵ
基板の要求する起動用プログラムを種類フラグを介して
知り、メモリ基板６上のメモリからＣＰＵ基板へと要求
のあった起動用プログラムをダウンロードする。
ＣＰＵ基板の要求毎に行い短時間で起動処理が行えるマ
ルチプロセッサシステムを提供すること。 【解決手段】 ＣＰＵと内部メモリとＩ／Ｆメモリとを
搭載したＣＰＵ基板１〜４と、複数の起動用プログラム
を格納したメモリを搭載したメモリ基板６と、このＣＰ
Ｕ基板１〜４とメモリ基板６との間のプログラムの転送
処理を司る制御基板５とを備え、制御基板５は各ＣＰＵ
基板の要求する起動用プログラムを種類フラグを介して
知り、メモリ基板６上のメモリからＣＰＵ基板へと要求
のあった起動用プログラムをダウンロードする。
Description
【０００１】
【発明の属する技術分野】本発明は、プロセッサと記憶
装置を搭載した、複数のプロセッサ基板に対して、異な
る起動用プログラムを外部の記憶装置から個々にダウン
ロードして起動をさせる制御基板を持つマルチプロセッ
サシステムに関する。
装置を搭載した、複数のプロセッサ基板に対して、異な
る起動用プログラムを外部の記憶装置から個々にダウン
ロードして起動をさせる制御基板を持つマルチプロセッ
サシステムに関する。
【０００２】
【従来の技術】プロセッサ（以下、ＣＰＵ＝中央演算処
理装置と称す）と記憶装置とを積んだ複数のＣＰＵ基板
と、これと外部バスによって接続される記憶装置を搭載
したメモリ基板と、上記のＣＰＵ基板と上記のメモリ基
板とのデータのやりとりを司る制御基板とを有するマル
チプロセッサシステムにおいて、各ＣＰＵの起動に関し
ては、従来同報方式が使用されている。この同報方式と
は、複数のＣＰＵ基板に対して、共通の起動用プログラ
ムを一斉に転送するもので、受信側のＣＰＵ基板側は、
この起動用プログラムの必要とするもののみを取り込む
方式である。この同報方式によると、全ＣＰＵ基板に対
して同時に起動用プログラムの転送が済むために、電源
投入時等の起動時の立ち上げ時間の短縮に効果がある。
理装置と称す）と記憶装置とを積んだ複数のＣＰＵ基板
と、これと外部バスによって接続される記憶装置を搭載
したメモリ基板と、上記のＣＰＵ基板と上記のメモリ基
板とのデータのやりとりを司る制御基板とを有するマル
チプロセッサシステムにおいて、各ＣＰＵの起動に関し
ては、従来同報方式が使用されている。この同報方式と
は、複数のＣＰＵ基板に対して、共通の起動用プログラ
ムを一斉に転送するもので、受信側のＣＰＵ基板側は、
この起動用プログラムの必要とするもののみを取り込む
方式である。この同報方式によると、全ＣＰＵ基板に対
して同時に起動用プログラムの転送が済むために、電源
投入時等の起動時の立ち上げ時間の短縮に効果がある。
【０００３】以下で、従来の技術によるマルチプロセッ
サシステムを具体例を用いて説明する。図１には、同シ
ステムの構成を、図２には、その中のＣＰＵ基板のブロ
ック図を、図５には、ＣＰＵ基板内にあるＩ／Ｆメモリ
のメモリマップを、図６には、従来のマルチプロセッサ
システムにおける起動方式の手順図をそれぞれ示す。ま
ず、図１では、４枚のＣＰＵ基板１〜４とメモリ基板６
と制御基板５とがバス７によって接続されているマルチ
プロセッサシステムの例が示されている。この図１にお
ける符号１〜４のＣＰＵ基板に共通の内部のブロック図
を図２に示してあり、ＣＰＵ８と内部メモリ１０とＩ／
Ｆ（Ｉｎｔｅｒｆａｃｅ）メモリ９とがＣＰＵ基板内部
バス１１で接続されており、該Ｉ／Ｆメモリ９はバス７
にも接続されていて制御基板５から読み書きが可能であ
る。また、図５には、図２におけるＩ／Ｆメモリ９のメ
モリマップを示してあり、その先頭部分４３の内、起動
要求フラグ４１と転送フラグ４２とが使用されており、
先頭部分４３に続く領域がソフトウエア転送領域４４と
して使用される。ここで起動要求フラグ４１は、ＣＰＵ
基板が‘１’にセットすることにより、制御基板５に対
して起動用プログラムの転送を要求するもので、制御基
板５は要求された転送処理を開始する際に、この起動要
求フラグ４１を‘０’にリセットすることにより転送開
始をＣＰＵ基板に知らせる。また、上記の転送フラグ４
２は、制御基板５が‘１’にセットすることにより、起
動用プログラムのＣＰＵ基板への転送処理が終了したこ
とをＣＰＵ基板に知らせるもので、ＣＰＵ基板はその内
部における転送処理が完了した時にこれを‘０’にリセ
ットし、制御基板５に対して報告を行う。
サシステムを具体例を用いて説明する。図１には、同シ
ステムの構成を、図２には、その中のＣＰＵ基板のブロ
ック図を、図５には、ＣＰＵ基板内にあるＩ／Ｆメモリ
のメモリマップを、図６には、従来のマルチプロセッサ
システムにおける起動方式の手順図をそれぞれ示す。ま
ず、図１では、４枚のＣＰＵ基板１〜４とメモリ基板６
と制御基板５とがバス７によって接続されているマルチ
プロセッサシステムの例が示されている。この図１にお
ける符号１〜４のＣＰＵ基板に共通の内部のブロック図
を図２に示してあり、ＣＰＵ８と内部メモリ１０とＩ／
Ｆ（Ｉｎｔｅｒｆａｃｅ）メモリ９とがＣＰＵ基板内部
バス１１で接続されており、該Ｉ／Ｆメモリ９はバス７
にも接続されていて制御基板５から読み書きが可能であ
る。また、図５には、図２におけるＩ／Ｆメモリ９のメ
モリマップを示してあり、その先頭部分４３の内、起動
要求フラグ４１と転送フラグ４２とが使用されており、
先頭部分４３に続く領域がソフトウエア転送領域４４と
して使用される。ここで起動要求フラグ４１は、ＣＰＵ
基板が‘１’にセットすることにより、制御基板５に対
して起動用プログラムの転送を要求するもので、制御基
板５は要求された転送処理を開始する際に、この起動要
求フラグ４１を‘０’にリセットすることにより転送開
始をＣＰＵ基板に知らせる。また、上記の転送フラグ４
２は、制御基板５が‘１’にセットすることにより、起
動用プログラムのＣＰＵ基板への転送処理が終了したこ
とをＣＰＵ基板に知らせるもので、ＣＰＵ基板はその内
部における転送処理が完了した時にこれを‘０’にリセ
ットし、制御基板５に対して報告を行う。
【０００４】２枚のＣＰＵ基板１，２と制御基板５との
間の起動用プログラム転送時の動作手順を示した図６の
手順図に従って従来システムの動作の説明を行う。電源
投入時等の起動時には、最初に本システム全体にリセッ
トがかかり、リセット解除後に制御基板５はＣＰＵ基板
１，２上のＩ／Ｆメモリ９にある起動要求フラグ４１の
監視（４５）を始める。ＣＰＵ基板１，２は、上記リセ
ット解除後に、共に起動要求フラグ４１を‘１’にセッ
トして（４９）、制御基板５に対して起動用プログラム
の転送を要求する。制御基板５は、この起動要求フラグ
４１が‘１’になるまで起動要求フラグ監視（５０）を
続ける。そして、制御基板５は、この起動要求フラグ４
１がＣＰＵ基板によって‘１’にセットされたことを確
認して、次の起動処理に入る（４６）。この起動処理に
はメモリ基板６とＣＰＵ基板１，２に対する以下の処理
が含まれる。まず、制御基板５は、要求のあったＣＰＵ
基板１，２に対して起動要求フラグ４１を‘０’にクリ
アする。制御基板５は、これに続いて起動用プログラム
をバスを通じてＣＰＵ基板１，２上のＩ／Ｆメモリ９に
転送するダウンロードを行う（５２）。
間の起動用プログラム転送時の動作手順を示した図６の
手順図に従って従来システムの動作の説明を行う。電源
投入時等の起動時には、最初に本システム全体にリセッ
トがかかり、リセット解除後に制御基板５はＣＰＵ基板
１，２上のＩ／Ｆメモリ９にある起動要求フラグ４１の
監視（４５）を始める。ＣＰＵ基板１，２は、上記リセ
ット解除後に、共に起動要求フラグ４１を‘１’にセッ
トして（４９）、制御基板５に対して起動用プログラム
の転送を要求する。制御基板５は、この起動要求フラグ
４１が‘１’になるまで起動要求フラグ監視（５０）を
続ける。そして、制御基板５は、この起動要求フラグ４
１がＣＰＵ基板によって‘１’にセットされたことを確
認して、次の起動処理に入る（４６）。この起動処理に
はメモリ基板６とＣＰＵ基板１，２に対する以下の処理
が含まれる。まず、制御基板５は、要求のあったＣＰＵ
基板１，２に対して起動要求フラグ４１を‘０’にクリ
アする。制御基板５は、これに続いて起動用プログラム
をバスを通じてＣＰＵ基板１，２上のＩ／Ｆメモリ９に
転送するダウンロードを行う（５２）。
【０００５】ＣＰＵ基板１，２では、この起動要求フラ
グ４１が‘０’になったのを確認して、続いて転送フラ
グ４２の監視を開始する。制御基板５は、上記のダウン
ロード処理５２が終了次第、上記Ｉ／Ｆメモリ９内の転
送フラグ４２を‘１’にセットして、ＣＰＵ基板１，２
に対して起動用プログラムの転送が完了したことを報告
する（５３）。ＣＰＵ基板１，２は、この転送フラグ４
２の‘１’へのセットを確認した後に、このＩ／Ｆメモ
リ９に書き込まれた起動用プログラムを、ＣＰＵ基板内
部バス１１を通じて内部メモリ１０に転送する（４
７）。そして、この転送が終了した段階で、転送フラグ
４２を‘０’にリセットし、制御基板５に対して格納完
了報告を行う（５４）。これに続いて、ＣＰＵ基板１，
２はその内部メモリ１０に格納した起動用プログラムを
実行する（４５）ことにより、起動処理を行う。また、
制御基板５は、起動要求を受けたＣＰＵ基板全てからの
格納完了報告を受け取ることにより、起動処理４６を終
了し、起動要求フラグ監視処理４５に戻って、次なる起
動フラグの監視を始める。以上で、一連の手順が説明さ
れた。
グ４１が‘０’になったのを確認して、続いて転送フラ
グ４２の監視を開始する。制御基板５は、上記のダウン
ロード処理５２が終了次第、上記Ｉ／Ｆメモリ９内の転
送フラグ４２を‘１’にセットして、ＣＰＵ基板１，２
に対して起動用プログラムの転送が完了したことを報告
する（５３）。ＣＰＵ基板１，２は、この転送フラグ４
２の‘１’へのセットを確認した後に、このＩ／Ｆメモ
リ９に書き込まれた起動用プログラムを、ＣＰＵ基板内
部バス１１を通じて内部メモリ１０に転送する（４
７）。そして、この転送が終了した段階で、転送フラグ
４２を‘０’にリセットし、制御基板５に対して格納完
了報告を行う（５４）。これに続いて、ＣＰＵ基板１，
２はその内部メモリ１０に格納した起動用プログラムを
実行する（４５）ことにより、起動処理を行う。また、
制御基板５は、起動要求を受けたＣＰＵ基板全てからの
格納完了報告を受け取ることにより、起動処理４６を終
了し、起動要求フラグ監視処理４５に戻って、次なる起
動フラグの監視を始める。以上で、一連の手順が説明さ
れた。
【０００６】
【発明が解決しようとする課題】上記の従来方法の例で
は、大きく二つの問題点があった。第一は、システム内
の全てのＣＰＵ基板に対して、同一のプログラムのダウ
ンロードしか行えないという点である。マルチプロセッ
サシステムの高集積化および簡易化を考える上で、機能
の高密度化は不可欠であり、現在ソフトウェアをサブル
ーチン構成にすることで対処しているがソフトウェアの
容量が大きくなり、その結果、ＣＰＵ基板内蔵のメモリ
の拡大、ＣＰＵの処理能力・速度の向上等の要求で製造
費用の増加を招いてしまう。第二に、システム内におい
て、上記の第一の問題点を解決しつつ、起動処理に要す
る時間を最短に抑えなければならないという点である。
起動処理の完了に時間がかかると、システム全体の立ち
上がりに遅れが出てしまうからである。本発明はこのよ
うな事情に鑑みてなされたもので、複数のＣＰＵ基板が
制御基板に起動要求を行うマルチプロセッサシステムに
おいて、各ＣＰＵ基板に対して異なるプログラムをダウ
ンロードしこれを実行させるようなマルチプロセッサシ
ステムを提供することを目的とする。
は、大きく二つの問題点があった。第一は、システム内
の全てのＣＰＵ基板に対して、同一のプログラムのダウ
ンロードしか行えないという点である。マルチプロセッ
サシステムの高集積化および簡易化を考える上で、機能
の高密度化は不可欠であり、現在ソフトウェアをサブル
ーチン構成にすることで対処しているがソフトウェアの
容量が大きくなり、その結果、ＣＰＵ基板内蔵のメモリ
の拡大、ＣＰＵの処理能力・速度の向上等の要求で製造
費用の増加を招いてしまう。第二に、システム内におい
て、上記の第一の問題点を解決しつつ、起動処理に要す
る時間を最短に抑えなければならないという点である。
起動処理の完了に時間がかかると、システム全体の立ち
上がりに遅れが出てしまうからである。本発明はこのよ
うな事情に鑑みてなされたもので、複数のＣＰＵ基板が
制御基板に起動要求を行うマルチプロセッサシステムに
おいて、各ＣＰＵ基板に対して異なるプログラムをダウ
ンロードしこれを実行させるようなマルチプロセッサシ
ステムを提供することを目的とする。
【０００７】
【課題を解決するための手段】請求項１記載の発明は、
プロセッサと記憶装置とを搭載した複数のプロセッサ基
板がバスによって接続されているマルチプロセッサシス
テムにおいて、上記バスに接続され、複数の起動用プロ
グラムを記憶した記憶装置を搭載する記憶装置基板と、
上記バスに接続され、上記記憶装置基板上の記憶装置に
記憶される上記の複数の起動用プログラムを上記複数の
プロセッサ基板のそれぞれの要求に応じて転送する制御
装置を搭載する制御基板と、を具備してなるマルチプロ
セッサシステムである。請求項２記載の発明は、請求項
１記載のマルチプロセッサシステムにおいて、上記プロ
セッサ基板において、上記記憶装置は、上記バスに直接
に接続され、かつ、要求する上記起動用プログラムの種
類を示すフラグを記憶する領域を持つことを特徴として
いる。請求項３記載の発明は、請求項１記載のマルチプ
ロセッサシステムにおいて、上記制御基板において、要
求する上記起動用プログラムの種類が同じであるプロセ
ッサ基板に対しては、同時に上記起動用プログラムの転
送処理を行うことを特徴としている。
プロセッサと記憶装置とを搭載した複数のプロセッサ基
板がバスによって接続されているマルチプロセッサシス
テムにおいて、上記バスに接続され、複数の起動用プロ
グラムを記憶した記憶装置を搭載する記憶装置基板と、
上記バスに接続され、上記記憶装置基板上の記憶装置に
記憶される上記の複数の起動用プログラムを上記複数の
プロセッサ基板のそれぞれの要求に応じて転送する制御
装置を搭載する制御基板と、を具備してなるマルチプロ
セッサシステムである。請求項２記載の発明は、請求項
１記載のマルチプロセッサシステムにおいて、上記プロ
セッサ基板において、上記記憶装置は、上記バスに直接
に接続され、かつ、要求する上記起動用プログラムの種
類を示すフラグを記憶する領域を持つことを特徴として
いる。請求項３記載の発明は、請求項１記載のマルチプ
ロセッサシステムにおいて、上記制御基板において、要
求する上記起動用プログラムの種類が同じであるプロセ
ッサ基板に対しては、同時に上記起動用プログラムの転
送処理を行うことを特徴としている。
【０００８】
【発明の実施の形態】以下、本発明の一実施形態による
マルチプロセッサシステムを図面を参照しつつ説明す
る。図１は同実施形態のシステム構成を示す図であり、
上述の従来技術に使用したものと同一であるので、詳述
は割愛する。また、図２は同実施形態のＣＰＵ基板１〜
４に共通のＣＰＵ基板のブロック図であり、同様に詳細
の説明は上記の従来技術の説明に重複するので割愛す
る。図３は、図２におけるＩ／Ｆメモリ９のアドレス空
間の使われ方を示すメモリマップである。ここにおい
て、先頭領域１５はフラグ類に当てられており、具体的
には、起動要求フラグ１２と転送フラグ１３と種類フラ
グ１４とがある。この内、起動要求フラグ１２と転送フ
ラグ１３とは上記の従来技術の説明におけるものと同一
であるので重複する説明は割愛する。上記の種類フラグ
１４は、当該ＣＰＵ基板が起動時に必要とするプログラ
ムの種類を制御基板に知らせるためのものである。メモ
リ基板に収められていて選択の可能な起動用プログラム
の数に応じてこの種類フラグのビット数は決まる。例え
ば、ソフトウエアの種類が２種であれば１ビット、４種
であれば２ビットといった具合である。上記のフラグの
内、起動要求フラグ１２と転送フラグとはＣＰＵ基板１
〜４と制御基板５との両方から書き込みと読み出しが可
能であり、種類フラグ１４はＣＰＵ基板１〜４からのみ
書き込みが可能であり、制御基板５からは読み出しのみ
許されている。また、図３の符号１６は、ソフトウエア
転送領域であり、起動用プログラムの転送に使用され
る。図４は本発明の一実施形態による動作の手順図であ
る。
マルチプロセッサシステムを図面を参照しつつ説明す
る。図１は同実施形態のシステム構成を示す図であり、
上述の従来技術に使用したものと同一であるので、詳述
は割愛する。また、図２は同実施形態のＣＰＵ基板１〜
４に共通のＣＰＵ基板のブロック図であり、同様に詳細
の説明は上記の従来技術の説明に重複するので割愛す
る。図３は、図２におけるＩ／Ｆメモリ９のアドレス空
間の使われ方を示すメモリマップである。ここにおい
て、先頭領域１５はフラグ類に当てられており、具体的
には、起動要求フラグ１２と転送フラグ１３と種類フラ
グ１４とがある。この内、起動要求フラグ１２と転送フ
ラグ１３とは上記の従来技術の説明におけるものと同一
であるので重複する説明は割愛する。上記の種類フラグ
１４は、当該ＣＰＵ基板が起動時に必要とするプログラ
ムの種類を制御基板に知らせるためのものである。メモ
リ基板に収められていて選択の可能な起動用プログラム
の数に応じてこの種類フラグのビット数は決まる。例え
ば、ソフトウエアの種類が２種であれば１ビット、４種
であれば２ビットといった具合である。上記のフラグの
内、起動要求フラグ１２と転送フラグとはＣＰＵ基板１
〜４と制御基板５との両方から書き込みと読み出しが可
能であり、種類フラグ１４はＣＰＵ基板１〜４からのみ
書き込みが可能であり、制御基板５からは読み出しのみ
許されている。また、図３の符号１６は、ソフトウエア
転送領域であり、起動用プログラムの転送に使用され
る。図４は本発明の一実施形態による動作の手順図であ
る。
【０００９】次に、図４の手順図を用いて本実施形態の
動作を説明する。ここでは、例として、メモリ基板６に
は起動用のプログラムとして、プログラムＡとプログラ
ムＢとの２種類が収められており、３種のＣＰＵ基板１
〜３のうち、ＣＰＵ基板１，３は上記のプログラムＡを
要求し、ＣＰＵ基板２は上記のプログラムＢを要求する
ものとする。また、種類フラグ１４はプログラムＡを示
す時に‘０’、プログラムＢを示す時に‘１’であると
する。まず、マルチプロセッサシステムに対するリセッ
トが解除された後、制御基板５はＣＰＵ基板１〜３の起
動要求フラグ１２の監視処理（２２）をポーリングによ
り始める。ＣＰＵ基板１〜３は、共に起動要求フラグ１
２を‘１’にセットし、種類フラグ１４をＣＰＵ基板
１，３は‘０’に、ＣＰＵ基板２は‘１’にそれぞれ設
定する（２０，２１）。これらの初期設定が済むと、起
動要求フラグ監視（３０）を行っていた制御基板５はＣ
ＰＵ基板１〜３の起動要求フラグ１２が‘１’にセット
されたことを確認した後に、起動処理（２３）を開始す
る。
動作を説明する。ここでは、例として、メモリ基板６に
は起動用のプログラムとして、プログラムＡとプログラ
ムＢとの２種類が収められており、３種のＣＰＵ基板１
〜３のうち、ＣＰＵ基板１，３は上記のプログラムＡを
要求し、ＣＰＵ基板２は上記のプログラムＢを要求する
ものとする。また、種類フラグ１４はプログラムＡを示
す時に‘０’、プログラムＢを示す時に‘１’であると
する。まず、マルチプロセッサシステムに対するリセッ
トが解除された後、制御基板５はＣＰＵ基板１〜３の起
動要求フラグ１２の監視処理（２２）をポーリングによ
り始める。ＣＰＵ基板１〜３は、共に起動要求フラグ１
２を‘１’にセットし、種類フラグ１４をＣＰＵ基板
１，３は‘０’に、ＣＰＵ基板２は‘１’にそれぞれ設
定する（２０，２１）。これらの初期設定が済むと、起
動要求フラグ監視（３０）を行っていた制御基板５はＣ
ＰＵ基板１〜３の起動要求フラグ１２が‘１’にセット
されたことを確認した後に、起動処理（２３）を開始す
る。
【００１０】この起動処理２３には以下の種々の処理ス
テップが含まれる。まず、制御基板５はＣＰＵ基板１〜
３上のＩ／Ｆメモリ９中の種類フラグ１４の値を読み込
んで、各ＣＰＵ基板１〜３に対して転送すべき起動用プ
ログラムの種類を知ると共に全てのＣＰＵ基板の起動要
求フラグ１２を‘０’にリセットする（３１）。このフ
ラグのリセットによりＣＰＵ基板１〜３はこれから要求
を起こしたプログラムが転送されてくるのを待ち、転送
フラグ１３の値を監視する。しかる後に、制御基板５は
プログラムＡをＣＰＵ基板１〜３に対してダウンロード
する（３２）。そして、この転送が終了した時点で、制
御基板５は上記ＣＰＵ基板１，３の転送フラグ１３を
‘１’にセットし、転送完了報告（３３）を行う。ＣＰ
Ｕ基板１，３ではこの転送フラグ１３の‘１’へのセッ
トを確認した後に、制御基板５によってＩ／Ｆメモリ９
に書き込まれた上記起動用プログラムを内部メモリ１０
内のソフトウエア転送領域１６へと格納する（２４）。
ＣＰＵ基板１，３はこの格納処理が終了した時点で、転
送フラグ１３を‘０’にリセットすることにより、制御
基板５に対して格納完了報告をし（３４）、上記の内部
メモリ１０へと転送をした起動用プログラムの実行を開
始する（２５）。
テップが含まれる。まず、制御基板５はＣＰＵ基板１〜
３上のＩ／Ｆメモリ９中の種類フラグ１４の値を読み込
んで、各ＣＰＵ基板１〜３に対して転送すべき起動用プ
ログラムの種類を知ると共に全てのＣＰＵ基板の起動要
求フラグ１２を‘０’にリセットする（３１）。このフ
ラグのリセットによりＣＰＵ基板１〜３はこれから要求
を起こしたプログラムが転送されてくるのを待ち、転送
フラグ１３の値を監視する。しかる後に、制御基板５は
プログラムＡをＣＰＵ基板１〜３に対してダウンロード
する（３２）。そして、この転送が終了した時点で、制
御基板５は上記ＣＰＵ基板１，３の転送フラグ１３を
‘１’にセットし、転送完了報告（３３）を行う。ＣＰ
Ｕ基板１，３ではこの転送フラグ１３の‘１’へのセッ
トを確認した後に、制御基板５によってＩ／Ｆメモリ９
に書き込まれた上記起動用プログラムを内部メモリ１０
内のソフトウエア転送領域１６へと格納する（２４）。
ＣＰＵ基板１，３はこの格納処理が終了した時点で、転
送フラグ１３を‘０’にリセットすることにより、制御
基板５に対して格納完了報告をし（３４）、上記の内部
メモリ１０へと転送をした起動用プログラムの実行を開
始する（２５）。
【００１１】続いて、制御基板５はＣＰＵ基板１，３か
らの上記格納完了報告を確認した後に、プログラムＢを
ＣＰＵ基板１〜３に対して、それぞれのＩ／Ｆメモリ９
に向かってダウンロードする（３５）。このダウンロー
ドが終了した時点で、制御基板５はＣＰＵ基板２の転送
フラグ１３を‘１’にセットすることにより、転送完了
報告をする（３３）。ＣＰＵ基板２は、このダウンロー
ドされた起動用プログラムをＩ／Ｆメモリ９から内部メ
モリ１０へと転送する（２４）。ＣＰＵ基板２は上記の
内部での転送が終了した時点で転送フラグ１３を‘０’
にリセットし、制御基板５に対して格納完了報告を行う
（３４）。しかる後に、ＣＰＵ基板２はこのプログラム
の実行を開始する（２５）。制御基板５は以上の格納完
了報告により、先の起動要求フラグ監視処理（２２）の
際に、起動要求フラグ１２によって要求のあったＣＰＵ
基板全てに対して起動処理が完了したことを認め、引き
続き次の起動要求フラグ監視処理２２に移行し、各ＣＰ
Ｕ基板の起動要求フラグを監視する。
らの上記格納完了報告を確認した後に、プログラムＢを
ＣＰＵ基板１〜３に対して、それぞれのＩ／Ｆメモリ９
に向かってダウンロードする（３５）。このダウンロー
ドが終了した時点で、制御基板５はＣＰＵ基板２の転送
フラグ１３を‘１’にセットすることにより、転送完了
報告をする（３３）。ＣＰＵ基板２は、このダウンロー
ドされた起動用プログラムをＩ／Ｆメモリ９から内部メ
モリ１０へと転送する（２４）。ＣＰＵ基板２は上記の
内部での転送が終了した時点で転送フラグ１３を‘０’
にリセットし、制御基板５に対して格納完了報告を行う
（３４）。しかる後に、ＣＰＵ基板２はこのプログラム
の実行を開始する（２５）。制御基板５は以上の格納完
了報告により、先の起動要求フラグ監視処理（２２）の
際に、起動要求フラグ１２によって要求のあったＣＰＵ
基板全てに対して起動処理が完了したことを認め、引き
続き次の起動要求フラグ監視処理２２に移行し、各ＣＰ
Ｕ基板の起動要求フラグを監視する。
【００１２】上記の説明において、要求の無いＣＰＵ基
板に対しても同一の起動用プログラムのダウンロードを
行って、それぞれのＣＰＵ基板上のＩ／Ｆメモリに書き
込みを行っているが、ＣＰＵ基板側では要求しない起動
用プログラムに対しては、内部メモリ１０への内部転送
を行わないので該プログラムは実行には至らない。
板に対しても同一の起動用プログラムのダウンロードを
行って、それぞれのＣＰＵ基板上のＩ／Ｆメモリに書き
込みを行っているが、ＣＰＵ基板側では要求しない起動
用プログラムに対しては、内部メモリ１０への内部転送
を行わないので該プログラムは実行には至らない。
【００１３】なお、上記の説明においては、メモリ基板
６から各ＣＰＵ基板１〜３に転送する、起動用プログラ
ムの種類が２種である場合を示したが、それ以上の種類
がある場合には、ＣＰＵ基板上のＩ／Ｆメモリ内の種類
フラグ１３のビット数を増やすことにより対応する。例
えば、４種類のプログラムＡ，Ｂ，Ｃ，Ｄが存在すると
すると、上記種類フラグ１３を２ビットとし、例えば、
‘００’をプログラムＡ、‘０１’をプログラムＢ、
‘１０’をプログラムＣ、‘１１’をプログラムＤにそ
れぞれ割り当てればよい。
６から各ＣＰＵ基板１〜３に転送する、起動用プログラ
ムの種類が２種である場合を示したが、それ以上の種類
がある場合には、ＣＰＵ基板上のＩ／Ｆメモリ内の種類
フラグ１３のビット数を増やすことにより対応する。例
えば、４種類のプログラムＡ，Ｂ，Ｃ，Ｄが存在すると
すると、上記種類フラグ１３を２ビットとし、例えば、
‘００’をプログラムＡ、‘０１’をプログラムＢ、
‘１０’をプログラムＣ、‘１１’をプログラムＤにそ
れぞれ割り当てればよい。
【００１４】上記の様に、各ＣＰＵ基板上のＩ／Ｆメモ
リ内に、起動要求フラグの他に種類フラグを新設するこ
とにより、制御基板がＣＰＵ基板からの起動要求フラグ
を確認して起動処理に移った後、起動要求をしているＣ
ＰＵ基板の種類フラグによって必要なプログラムの種類
を判断し、同報方式によって同じプログラムを一斉に転
送し、これがＣＰＵ基板の要求しているものであった場
合のみ、該当ＣＰＵ基板の転送フラグを制御して、内部
メモリに格納させる。これにより、各ＣＰＵ基板から異
なった起動要求があった場合に、制御基板は同じ起動用
プログラムの要求があったＣＰＵ基板に対して一斉にダ
ウンロードが可能となり、また要求されたプログラムが
全て同種であった場合には、１種類のプログラムのダウ
ンロードのみで済むために、起動に要する時間の無駄を
生じない。
リ内に、起動要求フラグの他に種類フラグを新設するこ
とにより、制御基板がＣＰＵ基板からの起動要求フラグ
を確認して起動処理に移った後、起動要求をしているＣ
ＰＵ基板の種類フラグによって必要なプログラムの種類
を判断し、同報方式によって同じプログラムを一斉に転
送し、これがＣＰＵ基板の要求しているものであった場
合のみ、該当ＣＰＵ基板の転送フラグを制御して、内部
メモリに格納させる。これにより、各ＣＰＵ基板から異
なった起動要求があった場合に、制御基板は同じ起動用
プログラムの要求があったＣＰＵ基板に対して一斉にダ
ウンロードが可能となり、また要求されたプログラムが
全て同種であった場合には、１種類のプログラムのダウ
ンロードのみで済むために、起動に要する時間の無駄を
生じない。
【００１５】
【発明の効果】以上説明したように、この発明によるマ
ルチプロセッサシステムによれば、下記の効果を得るこ
とができる。１．複数のＣＰＵ基板を持ったマルチプロ
セッサシステムにおいて、ＣＰＵ基板毎に設けられてい
た従来の起動要求フラグと転送フラグに加えて、上述の
種類フラグを備えたことにより、ＣＰＵ基板は必要な起
動用プログラムの種類を制御基板に知らせることが可能
となり、複数の起動用プログラムを必要なＣＰＵ基板に
一斉に転送し起動をかけることができる。２．上記の第
一の効果と併せて、各ＣＰＵ基板からの要求に応じて最
短の所要時間で必要な起動用プログラムの転送が行える
ため、システム全体の起動処理自体を短時間で済ますこ
とができる。
ルチプロセッサシステムによれば、下記の効果を得るこ
とができる。１．複数のＣＰＵ基板を持ったマルチプロ
セッサシステムにおいて、ＣＰＵ基板毎に設けられてい
た従来の起動要求フラグと転送フラグに加えて、上述の
種類フラグを備えたことにより、ＣＰＵ基板は必要な起
動用プログラムの種類を制御基板に知らせることが可能
となり、複数の起動用プログラムを必要なＣＰＵ基板に
一斉に転送し起動をかけることができる。２．上記の第
一の効果と併せて、各ＣＰＵ基板からの要求に応じて最
短の所要時間で必要な起動用プログラムの転送が行える
ため、システム全体の起動処理自体を短時間で済ますこ
とができる。
【図１】 本発明による一実施形態によるマルチプロセ
ッサシステムのブロック図である。
ッサシステムのブロック図である。
【図２】 図１に示すＣＰＵ基板のブロック図である。
【図３】 図２に示すＩ／Ｆメモリのメモリ・マップで
ある。
ある。
【図４】 本発明による一実施形態によるマルチプロセ
ッサシステムの動作の手順図である。
ッサシステムの動作の手順図である。
【図５】 従来技術におけるＩ／Ｆメモリのメモリ／マ
ップである。
ップである。
【図６】 従来技術によるマルチプロセッサシステムの
動作の手順図である。
動作の手順図である。
１〜４…ＣＰＵ基板、 ５…制御基板、 ６…メモリ基板、 ７…バス、 ８…ＣＰＵ、 ９…Ｉ／Ｆメモリ、 １０…内部メモリ、 １１…ＣＰＵ基板内部バス
Claims (3)
- 【請求項１】 プロセッサと記憶装置とを搭載した複数
のプロセッサ基板がバスによって接続されているマルチ
プロセッサシステムにおいて、 上記バスに接続され、複数の起動用プログラムを記憶し
た記憶装置を搭載する記憶装置基板と、 上記バスに接続され、上記記憶装置基板上の記憶装置に
記憶される上記の複数の起動用プログラムを上記複数の
プロセッサ基板のそれぞれの要求に応じて転送する制御
装置を搭載する制御基板と、 を具備してなるマルチプロセッサシステム。 - 【請求項２】 上記プロセッサ基板において、上記記憶
装置は、上記バスに直接に接続され、かつ、要求する上
記起動用プログラムの種類を示すフラグを記憶する領域
を持つことを特徴とする請求項１記載のマルチプロセッ
サシステム。 - 【請求項３】 上記制御基板において、要求する上記起
動用プログラムの種類が同じであるプロセッサ基板に対
しては、同時に上記起動用プログラムの転送処理を行う
ことを特徴とする請求項１記載のマルチプロセッサシス
テム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9081233A JPH10275138A (ja) | 1997-03-31 | 1997-03-31 | マルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9081233A JPH10275138A (ja) | 1997-03-31 | 1997-03-31 | マルチプロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10275138A true JPH10275138A (ja) | 1998-10-13 |
Family
ID=13740741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9081233A Pending JPH10275138A (ja) | 1997-03-31 | 1997-03-31 | マルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10275138A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010124134A (ja) * | 2008-11-18 | 2010-06-03 | Fuji Xerox Co Ltd | 画像形成装置およびプログラム |
| JP2016099882A (ja) * | 2014-11-25 | 2016-05-30 | Ｎｅｃプラットフォームズ株式会社 | ソフトウェア管理装置、ソフトウェア管理システム、ソフトウェア管理方法、及び、ソフトウェア管理プログラム |
| JP2024078527A (ja) * | 2022-11-30 | 2024-06-11 | 株式会社デンソー | 情報処理装置および情報処理装置の起動方法 |
-
1997
- 1997-03-31 JP JP9081233A patent/JPH10275138A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010124134A (ja) * | 2008-11-18 | 2010-06-03 | Fuji Xerox Co Ltd | 画像形成装置およびプログラム |
| JP2016099882A (ja) * | 2014-11-25 | 2016-05-30 | Ｎｅｃプラットフォームズ株式会社 | ソフトウェア管理装置、ソフトウェア管理システム、ソフトウェア管理方法、及び、ソフトウェア管理プログラム |
| JP2024078527A (ja) * | 2022-11-30 | 2024-06-11 | 株式会社デンソー | 情報処理装置および情報処理装置の起動方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000118 |