JPH10275485A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH10275485A JPH10275485A JP7986897A JP7986897A JPH10275485A JP H10275485 A JPH10275485 A JP H10275485A JP 7986897 A JP7986897 A JP 7986897A JP 7986897 A JP7986897 A JP 7986897A JP H10275485 A JPH10275485 A JP H10275485A
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 不揮発性半導体記憶装置において、書込動作
及び消去動作の特性を自動書込動作及び自動消去動作を
用いて測定する。 【解決手段】 電気的に書換可能な不揮発性メモリセル
Ｍ１１１〜Ｍ１ｎｍに対し、自動動作内の書込動作や消
去動作及びそれぞれの判定動作を実施する際にメモリセ
ルＭ１１１〜Ｍ１ｎｍの各ノードに対し任意の電位を印
加する電位制御回路ＶＳＣと、複数の電位を生成し選択
する電位生成回路とを有している。
及び消去動作の特性を自動書込動作及び自動消去動作を
用いて測定する。 【解決手段】 電気的に書換可能な不揮発性メモリセル
Ｍ１１１〜Ｍ１ｎｍに対し、自動動作内の書込動作や消
去動作及びそれぞれの判定動作を実施する際にメモリセ
ルＭ１１１〜Ｍ１ｎｍの各ノードに対し任意の電位を印
加する電位制御回路ＶＳＣと、複数の電位を生成し選択
する電位生成回路とを有している。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的に書換可能
な不揮発性メモリセルを備えた不揮発性半導体記憶装置
に関する。
な不揮発性メモリセルを備えた不揮発性半導体記憶装置
に関する。
【０００２】
【従来の技術】電気的に書込み及び一括消去可能な不揮
発性半導体記憶装置（以下、フラッシュメモリという）
は、動作電源として第１の電源（以下、Ｖｃｃとする）
と書込消去電源として第２の電源（以下、Ｖｐｐとす
る）とを有している。フラッシュメモリにおいて、メモ
リセルへのデータ書込時には、制御ゲート及びドレイン
に必要な電位を印加し、消去時には、制御ゲート及びソ
ースに必要な電位を印加する。また、書込時や消去時の
判定時には、制御ゲートに必要な電位を印加する。これ
らの印加電圧は、メモリ内部でＶｐｐからの抵抗分割段
より取り出して使用するため、Ｖｐｐにより一律に決定
される。
発性半導体記憶装置（以下、フラッシュメモリという）
は、動作電源として第１の電源（以下、Ｖｃｃとする）
と書込消去電源として第２の電源（以下、Ｖｐｐとす
る）とを有している。フラッシュメモリにおいて、メモ
リセルへのデータ書込時には、制御ゲート及びドレイン
に必要な電位を印加し、消去時には、制御ゲート及びソ
ースに必要な電位を印加する。また、書込時や消去時の
判定時には、制御ゲートに必要な電位を印加する。これ
らの印加電圧は、メモリ内部でＶｐｐからの抵抗分割段
より取り出して使用するため、Ｖｐｐにより一律に決定
される。
【０００３】以下に、フラッシュメモリのセルアレイ構
成及び書込み消去動作を説明する。図１２は、フラッシ
ュメモリのアレイを示す構成図である。図１２に示され
るフラッシュメモリは、複数のメモリセルデータを一括
消去するためソースを共通接続したメモリセルＭ１１
１，…Ｍ１ｎｍと、メモリセルＭ１１１，…Ｍ１ｎｍを
格子状に配置したセルアレイブロックＭＣＡと、セルア
レイブロックＭＣＡのソースに電位を供給するための消
去回路ＳＣと、メモリセルＭ１１１，…Ｍ１ｎｍのゲー
トに接続されたワード線Ｗ１，…Ｗｎと、ワード線Ｗ
１，…Ｗｎを選択するワード線選択回路Ｘ Ｄｅｃ．
と、メモリセルＭ１１１，…Ｍ１ｎｍのドレインに接続
されたディジット線Ｄ１１，…Ｄ１ｍと、ディジット線
Ｄ１１，…Ｄ１ｍを選択するディジット線選択回路Ｙ
Ｄｅｃ．と、ＩＣ内部で設定され、書込時や書込判定時
及び消去や消去判定時の電位を生成する回路ＶＳＣ２
と、生成された生成電位を制御しワード線Ｗ１，…Ｗｎ
に供給する電位制御回路ＶＳＣと、書込時に前記生成電
位をディジット線Ｄ１１，…Ｄ１ｍに供給する書込回路
ＷＣとにから構成されている。
成及び書込み消去動作を説明する。図１２は、フラッシ
ュメモリのアレイを示す構成図である。図１２に示され
るフラッシュメモリは、複数のメモリセルデータを一括
消去するためソースを共通接続したメモリセルＭ１１
１，…Ｍ１ｎｍと、メモリセルＭ１１１，…Ｍ１ｎｍを
格子状に配置したセルアレイブロックＭＣＡと、セルア
レイブロックＭＣＡのソースに電位を供給するための消
去回路ＳＣと、メモリセルＭ１１１，…Ｍ１ｎｍのゲー
トに接続されたワード線Ｗ１，…Ｗｎと、ワード線Ｗ
１，…Ｗｎを選択するワード線選択回路Ｘ Ｄｅｃ．
と、メモリセルＭ１１１，…Ｍ１ｎｍのドレインに接続
されたディジット線Ｄ１１，…Ｄ１ｍと、ディジット線
Ｄ１１，…Ｄ１ｍを選択するディジット線選択回路Ｙ
Ｄｅｃ．と、ＩＣ内部で設定され、書込時や書込判定時
及び消去や消去判定時の電位を生成する回路ＶＳＣ２
と、生成された生成電位を制御しワード線Ｗ１，…Ｗｎ
に供給する電位制御回路ＶＳＣと、書込時に前記生成電
位をディジット線Ｄ１１，…Ｄ１ｍに供給する書込回路
ＷＣとにから構成されている。
【０００４】ここで、図中のメモリセルＭ１１１に対し
てデータを書込む際の各回路の動作及び各端子の電位を
説明する。書込動作時、図１３に示す電位制御回路ＶＳ
Ｃ内の書込信号ＴＰＲＧがハイレベル、書込判定信号Ｔ
ＰＲＧＶ，請求判定信号ＴＥＲＳＶ，ＴＶＥＲがそれぞ
ロウレベルとなる。そのＴＡＭＥ、図６（ａ），（ｂ）
に示すレベルシフタ回路ＬＳ１２０１，ＬＳ１２０２の
出力がロウレベルとなり、ＮチャネルトランジスタＮ１
２０１，Ｎ１２０２がＯＦＦ状態となる。
てデータを書込む際の各回路の動作及び各端子の電位を
説明する。書込動作時、図１３に示す電位制御回路ＶＳ
Ｃ内の書込信号ＴＰＲＧがハイレベル、書込判定信号Ｔ
ＰＲＧＶ，請求判定信号ＴＥＲＳＶ，ＴＶＥＲがそれぞ
ロウレベルとなる。そのＴＡＭＥ、図６（ａ），（ｂ）
に示すレベルシフタ回路ＬＳ１２０１，ＬＳ１２０２の
出力がロウレベルとなり、ＮチャネルトランジスタＮ１
２０１，Ｎ１２０２がＯＦＦ状態となる。
【０００５】ＮＯＲ回路ＮＯＲ１２０１の出力がロウレ
ベルとなり、レベルシフタ回路ＬＳ１２０３の出力がＶ
ｐｐレベルとなるため、ＮチャネルトランジスタＮ１２
０３がＯＮ状態となり、出力端ＶＧＡＴＥにＶｐｐから
ＮチャネルトランジスタＮ１２０３のしきい値を引いた
値（Ｖｐｐ−Ｖｔｈ）が出力される。出力端ＶＧＡＴＥ
は、公知なワード線選択回路Ｘ Ｄｅｃ．により選択さ
れたワード線Ｗ１に接続され、メモリセルＭ１１１のゲ
ートに印加される。
ベルとなり、レベルシフタ回路ＬＳ１２０３の出力がＶ
ｐｐレベルとなるため、ＮチャネルトランジスタＮ１２
０３がＯＮ状態となり、出力端ＶＧＡＴＥにＶｐｐから
ＮチャネルトランジスタＮ１２０３のしきい値を引いた
値（Ｖｐｐ−Ｖｔｈ）が出力される。出力端ＶＧＡＴＥ
は、公知なワード線選択回路Ｘ Ｄｅｃ．により選択さ
れたワード線Ｗ１に接続され、メモリセルＭ１１１のゲ
ートに印加される。
【０００６】また、図１５に示す書込回路ＷＣ内の信号
ＴＰＲＧのハイレベルとなり、選択されたディジット線
に対し書込データが“０”の場合、信号ＴＳＤＩＧもま
たハイレベルとなる。
ＴＰＲＧのハイレベルとなり、選択されたディジット線
に対し書込データが“０”の場合、信号ＴＳＤＩＧもま
たハイレベルとなる。
【０００７】そのため、ＮＡＮＤ回路ＮＡＮＤ１４０１
の出力がロウレベル、インバータ回路ＩＮＶ１００１の
出力がハイレベルとなり、レベルシフタ回路ＬＳ１４０
１の出力がＶｐｐレベルとなる。その結果、Ｎチャネル
トランジスタＮ１４０１がＯＮ状態となり、図１０に示
す電位生成回路ＶＳＣ２において、Ｖｐｐから抵抗分割
により生成された書込ディジット線印加電位ＶＰＲＧＤ
が、出力端ＶＤＩＧより出力される。
の出力がロウレベル、インバータ回路ＩＮＶ１００１の
出力がハイレベルとなり、レベルシフタ回路ＬＳ１４０
１の出力がＶｐｐレベルとなる。その結果、Ｎチャネル
トランジスタＮ１４０１がＯＮ状態となり、図１０に示
す電位生成回路ＶＳＣ２において、Ｖｐｐから抵抗分割
により生成された書込ディジット線印加電位ＶＰＲＧＤ
が、出力端ＶＤＩＧより出力される。
【０００８】出力端ＶＤＩＧは、公知なディジット線選
択回路Ｙ Ｄｅｃ．により選択されたディジット線Ｄ１
１に接続され、メモリセルＭ１１１のドレインに印加さ
れる。このとき、図７に示すソース回路ＳＣ内の消去信
号ＴＥＲＳはロウレベルのため、インバータ回路ＩＮＶ
６０１の出力はハイレベルとなり、レベルシフタ回路Ｌ
Ｓ６０１の出力はＶｐｐレベルとなる。そのため、イン
バータ回路を構成するＰチャネルトランジスタＰ６０１
はＯＦＦ状態、ＮチャネルトランジスタＮ６０１はＯＮ
状態となり、接地電位が出力端Ｓ１より出力される。
択回路Ｙ Ｄｅｃ．により選択されたディジット線Ｄ１
１に接続され、メモリセルＭ１１１のドレインに印加さ
れる。このとき、図７に示すソース回路ＳＣ内の消去信
号ＴＥＲＳはロウレベルのため、インバータ回路ＩＮＶ
６０１の出力はハイレベルとなり、レベルシフタ回路Ｌ
Ｓ６０１の出力はＶｐｐレベルとなる。そのため、イン
バータ回路を構成するＰチャネルトランジスタＰ６０１
はＯＦＦ状態、ＮチャネルトランジスタＮ６０１はＯＮ
状態となり、接地電位が出力端Ｓ１より出力される。
【０００９】出力端Ｓ１からの電位は、メモリセルアレ
イＭＣＡ内の全てのメモリセルのソースに印加される。
このように、メモリセルＭ１１１の各接点に電圧が印加
され、ホットエレクトロン注入によりメモリセルにデー
タの書込が行われる。
イＭＣＡ内の全てのメモリセルのソースに印加される。
このように、メモリセルＭ１１１の各接点に電圧が印加
され、ホットエレクトロン注入によりメモリセルにデー
タの書込が行われる。
【００１０】次に書込動作後における書込判定時の各回
路の動作及び各端子の電位を説明する。書込判定時、図
１４に示す電位制御回路ＶＳＣ内の信号ＴＰＲＧＶがハ
イレベル、信号ＴＰＲＧ，ＴＥＲＳＶ，ＴＶＥＲがそれ
ぞれロウレベルとなる。そのため、レベルシフタ回路Ｌ
Ｓ１２０２の出力がロウレベルとなり、Ｎチャネルトラ
ンジスタＮ１２０２がＯＦＦ状態となる。また、ＮＯＲ
回路ＮＯＲ１２０１の出力がハイレベルとなり、レベル
シフタ回路ＬＳ１２０３の出力がロウレベルとなり、Ｎ
チャネルトランジスタＮ１２０３がＯＦＦ状態となる。
路の動作及び各端子の電位を説明する。書込判定時、図
１４に示す電位制御回路ＶＳＣ内の信号ＴＰＲＧＶがハ
イレベル、信号ＴＰＲＧ，ＴＥＲＳＶ，ＴＶＥＲがそれ
ぞれロウレベルとなる。そのため、レベルシフタ回路Ｌ
Ｓ１２０２の出力がロウレベルとなり、Ｎチャネルトラ
ンジスタＮ１２０２がＯＦＦ状態となる。また、ＮＯＲ
回路ＮＯＲ１２０１の出力がハイレベルとなり、レベル
シフタ回路ＬＳ１２０３の出力がロウレベルとなり、Ｎ
チャネルトランジスタＮ１２０３がＯＦＦ状態となる。
【００１１】また、レベルシフタ回路ＬＳ１２０１の出
力がＶｐｐレベルとなるため、Ｎチャネルトランジスタ
Ｎ１２０１がＯＮ状態となり、図１４に示す電位生成回
路ＶＳＣ２において、Ｖｐｐから抵抗分割により生成さ
れた書込判定電位ＶＰＲＧＶが、出力端ＶＧＡＴＥより
出力される。
力がＶｐｐレベルとなるため、Ｎチャネルトランジスタ
Ｎ１２０１がＯＮ状態となり、図１４に示す電位生成回
路ＶＳＣ２において、Ｖｐｐから抵抗分割により生成さ
れた書込判定電位ＶＰＲＧＶが、出力端ＶＧＡＴＥより
出力される。
【００１２】出力端ＶＧＡＴＥは、公知なワード線選択
回路Ｘ Ｄｅｃ．により選択されたワード線Ｗ１に接続
されているため、メモリセルＭ１１１のゲートに書込判
定電位ＶＰＲＧが印加される。又、メモリセルＭ１１１
のドレインには、図示しない公知なセンスアンプより読
み出しドレイン電圧が、公知なディジット線選択回路Ｙ
Ｄｅｃ．により選択されたディジット線Ｄ１１経由で
印加される。
回路Ｘ Ｄｅｃ．により選択されたワード線Ｗ１に接続
されているため、メモリセルＭ１１１のゲートに書込判
定電位ＶＰＲＧが印加される。又、メモリセルＭ１１１
のドレインには、図示しない公知なセンスアンプより読
み出しドレイン電圧が、公知なディジット線選択回路Ｙ
Ｄｅｃ．により選択されたディジット線Ｄ１１経由で
印加される。
【００１３】このとき、図７に示すソース回路ＳＣ内の
消去信号ＴＥＲＳは、書込動作時と同様に、ロウレベル
のため、接地電位が出力端Ｓ１より出力され、接地電位
は、メモリセルアレイＭＣＡ内の全てのメモリセルのソ
ースに印加される。これらの電位がメモリセルの各接点
に印加されてデータの読み出しが行われ、所望のデータ
と比較することにより、書込判定が実施される。
消去信号ＴＥＲＳは、書込動作時と同様に、ロウレベル
のため、接地電位が出力端Ｓ１より出力され、接地電位
は、メモリセルアレイＭＣＡ内の全てのメモリセルのソ
ースに印加される。これらの電位がメモリセルの各接点
に印加されてデータの読み出しが行われ、所望のデータ
と比較することにより、書込判定が実施される。
【００１４】次に消去時の各回路の動作及び各端子の電
位を説明する。消去動作時、公知なワード線選択回路Ｘ
Ｄｅｃ．によりワード線は全て非選択状態となり、全
てのメモリセルのゲートは接地電位となる。又、公知な
ディジット線選択回路Ｙ Ｄｅｃ．によりディジット線
も全て非選択状態となり、全てのディジット線がフロー
ティング状態となる。従って、メモリセルのドレインも
フローティング状態となる。このとき、図７に示すソー
ス回路ＳＣ内の消去信号ＴＥＲＳはハイレベルとなり、
インバータ回路ＩＮＶ６０１の出力はロウレベルとな
り、レベルシフタ回路ＬＳ６０１の出力はロウレベルと
なる。
位を説明する。消去動作時、公知なワード線選択回路Ｘ
Ｄｅｃ．によりワード線は全て非選択状態となり、全
てのメモリセルのゲートは接地電位となる。又、公知な
ディジット線選択回路Ｙ Ｄｅｃ．によりディジット線
も全て非選択状態となり、全てのディジット線がフロー
ティング状態となる。従って、メモリセルのドレインも
フローティング状態となる。このとき、図７に示すソー
ス回路ＳＣ内の消去信号ＴＥＲＳはハイレベルとなり、
インバータ回路ＩＮＶ６０１の出力はロウレベルとな
り、レベルシフタ回路ＬＳ６０１の出力はロウレベルと
なる。
【００１５】そのため、インバータ回路を構成するＰチ
ャネルトランジスタＰ６０１はＯＮ状態、Ｎチャネルト
ランジスタＮ６０１はＯＦＦ状態となり、Ｖｐｐの電位
が出力端Ｓ１より出力される。出力端Ｓ１からの電位
は、メモリセルアレイＭＣＡ内の全てのメモリセルのソ
ースに印加される。これらの電界の下、メモリセルのゲ
ートとソース感の電界によりフローティングゲートに蓄
積された電荷がソースへと引き抜かれ、消去動作が実施
される。
ャネルトランジスタＰ６０１はＯＮ状態、Ｎチャネルト
ランジスタＮ６０１はＯＦＦ状態となり、Ｖｐｐの電位
が出力端Ｓ１より出力される。出力端Ｓ１からの電位
は、メモリセルアレイＭＣＡ内の全てのメモリセルのソ
ースに印加される。これらの電界の下、メモリセルのゲ
ートとソース感の電界によりフローティングゲートに蓄
積された電荷がソースへと引き抜かれ、消去動作が実施
される。
【００１６】次に前記消去動作後の消去判定時の動作を
説明する。消去判定時、図１３に示す電位制御回路ＶＳ
Ｃ内の信号ＴＥＲＳＶがハイレベル、信号ＴＰＲＧ，Ｔ
ＰＲＧＶ，ＴＶＥＲがそれぞれロウレベルとなる。その
ため、回路動作は、書込判定動作と同様に、Ｖｐｐから
抵抗分割により生成された消去判定電位ＶＥＲＳＶがメ
モリセルのゲートに印加され、データを読み出すことに
より消去判定が実施される。
説明する。消去判定時、図１３に示す電位制御回路ＶＳ
Ｃ内の信号ＴＥＲＳＶがハイレベル、信号ＴＰＲＧ，Ｔ
ＰＲＧＶ，ＴＶＥＲがそれぞれロウレベルとなる。その
ため、回路動作は、書込判定動作と同様に、Ｖｐｐから
抵抗分割により生成された消去判定電位ＶＥＲＳＶがメ
モリセルのゲートに印加され、データを読み出すことに
より消去判定が実施される。
【００１７】一般的な書込動作及び消去動作である自動
書込動作や自動消去動作においては、上記の書込動作や
消去動作を一定期間実施した後に、自動的に書込判定動
作や消去判定動作を実施する。上記自動判定動作を実施
した際に、自動書込動作時には書込判定電位以上まで書
込レベルが上昇した場合、あるいは自動消去動作時には
消去判定電位以下まで消去レベルが下降した場合には、
ＩＣ内部より自動動作完了のステータスが出力される。
又、書込レベルや消去レベルが判定電位に対し不十分に
場合には、再度書込動作及び書込判定動作又は再度消去
動作及び消去判定動作を実施する。
書込動作や自動消去動作においては、上記の書込動作や
消去動作を一定期間実施した後に、自動的に書込判定動
作や消去判定動作を実施する。上記自動判定動作を実施
した際に、自動書込動作時には書込判定電位以上まで書
込レベルが上昇した場合、あるいは自動消去動作時には
消去判定電位以下まで消去レベルが下降した場合には、
ＩＣ内部より自動動作完了のステータスが出力される。
又、書込レベルや消去レベルが判定電位に対し不十分に
場合には、再度書込動作及び書込判定動作又は再度消去
動作及び消去判定動作を実施する。
【００１８】そのため、自動書込や自動消去時には、ス
テータスの出力のみをモニタするだけで書込速度や消去
速度の特性が評価可能である。又、ステータスのモニタ
であるため、自動動作終了後にモニタを継続しても過剰
なストレスをメモリに与えることはなく、メモリセルの
書込速度や消去速度のサンプル間のバラツキを考慮せず
に多数個を同時に測定することが可能となる。
テータスの出力のみをモニタするだけで書込速度や消去
速度の特性が評価可能である。又、ステータスのモニタ
であるため、自動動作終了後にモニタを継続しても過剰
なストレスをメモリに与えることはなく、メモリセルの
書込速度や消去速度のサンプル間のバラツキを考慮せず
に多数個を同時に測定することが可能となる。
【００１９】以上、従来の自動書き込み及び自動消去に
ついて説明したように、これらの動作時にメモリセルの
ゲート、ドレイン、ソース各端子に印加される電位は、
全てＶｐｐからの抵抗分割段により生成されているた
め、Ｖｐｐにより一律に決定されている。そのため、図
１に示すように、メモリセルの書込特性を判定する際に
Ｖｐｐを低い状態（１１．０Ｖ）で書込動作を実施した
場合には、書込判定電位も低く（６．０Ｖ）設定されて
しまい規格値となる書込判定電位（７．０Ｖ）までの書
込特性が測定不可能となる。
ついて説明したように、これらの動作時にメモリセルの
ゲート、ドレイン、ソース各端子に印加される電位は、
全てＶｐｐからの抵抗分割段により生成されているた
め、Ｖｐｐにより一律に決定されている。そのため、図
１に示すように、メモリセルの書込特性を判定する際に
Ｖｐｐを低い状態（１１．０Ｖ）で書込動作を実施した
場合には、書込判定電位も低く（６．０Ｖ）設定されて
しまい規格値となる書込判定電位（７．０Ｖ）までの書
込特性が測定不可能となる。
【００２０】又、メモリセルの消去特性を判定する際も
同様に、Ｖｐｐを高い状態（１３Ｖ）で消去動作を実施
した場合には、消去判定電圧が高く（３．５Ｖ）設定さ
れ、規格値となる消去判定電位（３．０Ｖ）までの消去
特性が測定不可能となる。
同様に、Ｖｐｐを高い状態（１３Ｖ）で消去動作を実施
した場合には、消去判定電圧が高く（３．５Ｖ）設定さ
れ、規格値となる消去判定電位（３．０Ｖ）までの消去
特性が測定不可能となる。
【００２１】そこで、従来メモリセルの書込の特性を判
定するためには、テスト装置により書込動作のみを実施
させ、別途書込判定動作を実施させるテストモードを用
いてきた。
定するためには、テスト装置により書込動作のみを実施
させ、別途書込判定動作を実施させるテストモードを用
いてきた。
【００２２】テストモードの書込動作時の各回路動作
は、図１３に示す範囲において、自動書込動作と同一で
あり、出力端ＶＧＡＴＥにＶＰＰが出力される。但し、
書込時間は外部より制御ピンを操作することにより設定
され、また書込動作終了後も自動的に書込判定動作は実
施しない。そのため、書込動作を一定時間（数十〜数百
ｎＳｅｃ）行った後、新たに書込判定動作を実施する必
要がある。
は、図１３に示す範囲において、自動書込動作と同一で
あり、出力端ＶＧＡＴＥにＶＰＰが出力される。但し、
書込時間は外部より制御ピンを操作することにより設定
され、また書込動作終了後も自動的に書込判定動作は実
施しない。そのため、書込動作を一定時間（数十〜数百
ｎＳｅｃ）行った後、新たに書込判定動作を実施する必
要がある。
【００２３】テストモード書込判定動作時、図１３に示
す電位制御回路ＶＳＣ内の信号ＴＶＥＲがハイレベル、
信号ＴＰＲＧ，ＴＰＲＧＶ，ＴＥＲＳＶがそれぞれロウ
レベルとなる。その結果、レベルシフタ回路ＬＳ１２０
１，ＬＳ１２０２の出力がロウレベルとなり、Ｎチャネ
ルトランジスタＮ１２０１，Ｎ１２０２がＯＦＦ状態と
なる。またＮＯＲ回路ＮＯＲ１２０１の出力がロウレベ
ルとなり、レベルシフタ回路ＬＳ１２０３の出力がＶｐ
ｐレベルとなり、ＮチャネルトランジスタＮ１２０３が
ＯＮ状態となる。そのため、出力端ＶＧＡＴＥにＶｐｐ
からＮ１２０３のしきい値を引いた値Ｖｐｐ−Ｖｔｈが
出力される。出力端ＶＧＡＴＥは、公知なワード線選択
回路Ｘ Ｄｅｃ．により選択されたワード線Ｗ１に接続
されているため、書込判定を実施するメモリセルＭ１１
１のゲートにＶｐｐが印加される。このときのＶｐｐ
は、書込電位ではなく、書込判定電位（７．０Ｖ）とし
て入力される。
す電位制御回路ＶＳＣ内の信号ＴＶＥＲがハイレベル、
信号ＴＰＲＧ，ＴＰＲＧＶ，ＴＥＲＳＶがそれぞれロウ
レベルとなる。その結果、レベルシフタ回路ＬＳ１２０
１，ＬＳ１２０２の出力がロウレベルとなり、Ｎチャネ
ルトランジスタＮ１２０１，Ｎ１２０２がＯＦＦ状態と
なる。またＮＯＲ回路ＮＯＲ１２０１の出力がロウレベ
ルとなり、レベルシフタ回路ＬＳ１２０３の出力がＶｐ
ｐレベルとなり、ＮチャネルトランジスタＮ１２０３が
ＯＮ状態となる。そのため、出力端ＶＧＡＴＥにＶｐｐ
からＮ１２０３のしきい値を引いた値Ｖｐｐ−Ｖｔｈが
出力される。出力端ＶＧＡＴＥは、公知なワード線選択
回路Ｘ Ｄｅｃ．により選択されたワード線Ｗ１に接続
されているため、書込判定を実施するメモリセルＭ１１
１のゲートにＶｐｐが印加される。このときのＶｐｐ
は、書込電位ではなく、書込判定電位（７．０Ｖ）とし
て入力される。
【００２４】また、メモリセルＭ１１１のドレインに
は、図示しない公知なセンスアンプより読み出しドレイ
ン電圧が、公知なディジット線選択回路Ｙ Ｄｅｃ．に
より選択されたディジット線Ｄ１１経由で印加される。
は、図示しない公知なセンスアンプより読み出しドレイ
ン電圧が、公知なディジット線選択回路Ｙ Ｄｅｃ．に
より選択されたディジット線Ｄ１１経由で印加される。
【００２５】このとき、図７に示すソース回路ＳＣ内の
消去信号ＴＥＲＳは、自動書込動作時と同様に、ロウレ
ベルのため、接地電位が出力端Ｓ１より出力される。出
力端Ｓ１からの電位は、メモリセルアレイＭＣＡ内の全
てのメモリセルのソースに印加される。これらの電位が
メモリセルの各接点に印加されてデータの読み出しが行
われ、所望のデータと比較することにより、書込判定が
実施される。
消去信号ＴＥＲＳは、自動書込動作時と同様に、ロウレ
ベルのため、接地電位が出力端Ｓ１より出力される。出
力端Ｓ１からの電位は、メモリセルアレイＭＣＡ内の全
てのメモリセルのソースに印加される。これらの電位が
メモリセルの各接点に印加されてデータの読み出しが行
われ、所望のデータと比較することにより、書込判定が
実施される。
【００２６】消去の特性を判定する場合も、同様に消去
動作及び消去判定動作を用いてきた。テストモードの消
去動作時の各回路動作は、図７に示す範囲において自動
書込動作と同一であり、出力端Ｓ１にＶｐｐが出力され
る。但し、消去時間は、外部より制御ピンを操作するこ
とにより設定され、また消去動作終了後も自動的に消去
判定動作は実施しない。そのため、消去動作を一定時間
１０ｍＳｅｃ行った後、新たに消去判定動作を実施する
必要がある。テストモード消去判定動作時、図１３に示
す電位制御回路ＶＳＣ内の信号ＴＶＥＲがハイレベル、
信号ＴＰＲＧ，ＴＰＲＧＶ，ＴＥＲＳＶがそれぞれロウ
レベルとなる。このとき、上述のテストモード書込判定
動作と同様な動作状態となり、Ｖｐｐを所望の消去判定
電位（３．０Ｖ程度）にすることにより、メモリセルＭ
１１１のデータ読み出しが実施され、消去判定が行われ
る。
動作及び消去判定動作を用いてきた。テストモードの消
去動作時の各回路動作は、図７に示す範囲において自動
書込動作と同一であり、出力端Ｓ１にＶｐｐが出力され
る。但し、消去時間は、外部より制御ピンを操作するこ
とにより設定され、また消去動作終了後も自動的に消去
判定動作は実施しない。そのため、消去動作を一定時間
１０ｍＳｅｃ行った後、新たに消去判定動作を実施する
必要がある。テストモード消去判定動作時、図１３に示
す電位制御回路ＶＳＣ内の信号ＴＶＥＲがハイレベル、
信号ＴＰＲＧ，ＴＰＲＧＶ，ＴＥＲＳＶがそれぞれロウ
レベルとなる。このとき、上述のテストモード書込判定
動作と同様な動作状態となり、Ｖｐｐを所望の消去判定
電位（３．０Ｖ程度）にすることにより、メモリセルＭ
１１１のデータ読み出しが実施され、消去判定が行われ
る。
【００２７】しかし、書き込み及び消去動作とそれぞれ
の判定動作を繰り返し実施することは、全てテスト装置
によるＶｐｐ及び判定電位の制御が必要であり、これら
の測定には、実動作（印加）時間以外に、電源の設定の
変動に伴う余分な時間や毎回繰り返される判定時間に伴
う余分な時間が必要となり、測定時間が２〜３倍と大幅
に増加するという不利な点があった。
の判定動作を繰り返し実施することは、全てテスト装置
によるＶｐｐ及び判定電位の制御が必要であり、これら
の測定には、実動作（印加）時間以外に、電源の設定の
変動に伴う余分な時間や毎回繰り返される判定時間に伴
う余分な時間が必要となり、測定時間が２〜３倍と大幅
に増加するという不利な点があった。
【００２８】また、サンプルにより書込や消去の特性の
バラツキが存在するため、ウェハ状態でのテストや組立
後の製品のテストにおいて同時に多数個判定する場合に
は、書込動作や消去動作がそれぞれの判定値に達した時
点で過剰書込や過剰消去等の過剰なストレスをさけるた
めに、判定値に達したサンプルは終了させ、未達成のサ
ンプルは再度書込動作や消去判定を実施させる必要があ
る。そのため、多くの場合、特性のテストにおいては多
数個を同時に測定することが困難となり、１個ずつの測
定を余儀なくされてしまい、テスト時間の増大となって
いた。
バラツキが存在するため、ウェハ状態でのテストや組立
後の製品のテストにおいて同時に多数個判定する場合に
は、書込動作や消去動作がそれぞれの判定値に達した時
点で過剰書込や過剰消去等の過剰なストレスをさけるた
めに、判定値に達したサンプルは終了させ、未達成のサ
ンプルは再度書込動作や消去判定を実施させる必要があ
る。そのため、多くの場合、特性のテストにおいては多
数個を同時に測定することが困難となり、１個ずつの測
定を余儀なくされてしまい、テスト時間の増大となって
いた。
【００２９】
【発明が解決しようとする課題】しかしながら、従来例
のように、フラッシュメモリのメモリセルについて自動
動作を用いた書込速度や消去速度の特性をテストする際
に、メモリ内部で書込動作及び書込判定動作や消去動作
及び消去判定動作が自動で実施される自動書込や自動消
去では、Ｖｐｐが変動した場合に、それぞれの規格値
（書込判定では７．０Ｖ、消去判定では３．０Ｖ）まで
の特性がテスト不可能であった。
のように、フラッシュメモリのメモリセルについて自動
動作を用いた書込速度や消去速度の特性をテストする際
に、メモリ内部で書込動作及び書込判定動作や消去動作
及び消去判定動作が自動で実施される自動書込や自動消
去では、Ｖｐｐが変動した場合に、それぞれの規格値
（書込判定では７．０Ｖ、消去判定では３．０Ｖ）まで
の特性がテスト不可能であった。
【００３０】その理由は、自動書込動作や自動消去動作
において、書込判定電位や消去判定電位は、図１４及び
図１に示したように外部から印加される書込Ｖｐｐによ
り一律に決定され、Ｖｐｐが低い状態（１１．０Ｖ）で
書込判定電位のみを高く（７．０Ｖ）設定することや、
Ｖｐｐが高い状態（１３．０Ｖ）で消去判定電位のみを
低く（３．０Ｖ）設定するといった任意の判定電位の設
定ができないためである。
において、書込判定電位や消去判定電位は、図１４及び
図１に示したように外部から印加される書込Ｖｐｐによ
り一律に決定され、Ｖｐｐが低い状態（１１．０Ｖ）で
書込判定電位のみを高く（７．０Ｖ）設定することや、
Ｖｐｐが高い状態（１３．０Ｖ）で消去判定電位のみを
低く（３．０Ｖ）設定するといった任意の判定電位の設
定ができないためである。
【００３１】さらに、書込判定電位や消去判定電位を外
部より直接設定可能なため、フラッシュメモリのメモリ
セルの書込速度や消去速度の特性をテストする手段とし
て用いていた書込動作と書込判定動作あるいは消去動作
と消去判定動作の繰り返しは、多くの余分な時間が必要
であるという問題があった。
部より直接設定可能なため、フラッシュメモリのメモリ
セルの書込速度や消去速度の特性をテストする手段とし
て用いていた書込動作と書込判定動作あるいは消去動作
と消去判定動作の繰り返しは、多くの余分な時間が必要
であるという問題があった。
【００３２】その理由は、書込動作と書込判定動作及び
消去動作と消去判定動作をそれぞれ単独で制御できる
が、しかしながら、全てテスト装置によるＶｐｐ及び判
定電位の制御が必要となり、これらのテストには実動作
（印加）時間以外に、電源の設定の変動に伴う余分な時
間や毎回繰り返される判定時間に伴う余分な時間が必要
なためである。
消去動作と消去判定動作をそれぞれ単独で制御できる
が、しかしながら、全てテスト装置によるＶｐｐ及び判
定電位の制御が必要となり、これらのテストには実動作
（印加）時間以外に、電源の設定の変動に伴う余分な時
間や毎回繰り返される判定時間に伴う余分な時間が必要
なためである。
【００３３】本発明の目的は、メモリセルの書込速度や
消去速度を測定する際に、実動作時間以外に余分な時間
を伴う書込動作と書込判定及び消去動作と消去判定の繰
り返しによる測定を、ＩＣから出力されるステータスの
モニタのみで測定可能な自動書込や自動消去を用いて実
施することが可能な不揮発性半導体記憶装置を提供する
ことにある。
消去速度を測定する際に、実動作時間以外に余分な時間
を伴う書込動作と書込判定及び消去動作と消去判定の繰
り返しによる測定を、ＩＣから出力されるステータスの
モニタのみで測定可能な自動書込や自動消去を用いて実
施することが可能な不揮発性半導体記憶装置を提供する
ことにある。
【００３４】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る不揮発性半導体記憶装置は、電位供給
部を有し、電気的に書換可能な不揮発性メモリセルを備
えた不揮発性半導体記憶装置であって、電位供給部は、
前記メモリセルに自動書込動作を行う際に前記メモリセ
ルのドレインに、半導体記憶装置内で生成された複数の
電位を外部より入力される信号により選択して書込ドレ
イン電圧として供給するものである。
め、本発明に係る不揮発性半導体記憶装置は、電位供給
部を有し、電気的に書換可能な不揮発性メモリセルを備
えた不揮発性半導体記憶装置であって、電位供給部は、
前記メモリセルに自動書込動作を行う際に前記メモリセ
ルのドレインに、半導体記憶装置内で生成された複数の
電位を外部より入力される信号により選択して書込ドレ
イン電圧として供給するものである。
【００３５】また本発明に係る不揮発性半導体記憶装置
は、電位供給部を有し、電気的に書換可能な不揮発性メ
モリセルを備えた不揮発性半導体記憶装置であって、電
位供給部は、前記メモリセルに自動書込判定動作を行う
際に前記メモリセルのゲートに、半導体記憶装置内で生
成された複数の電位を外部より入力される信号により選
択して書込判定ゲート電圧として供給するものである。
は、電位供給部を有し、電気的に書換可能な不揮発性メ
モリセルを備えた不揮発性半導体記憶装置であって、電
位供給部は、前記メモリセルに自動書込判定動作を行う
際に前記メモリセルのゲートに、半導体記憶装置内で生
成された複数の電位を外部より入力される信号により選
択して書込判定ゲート電圧として供給するものである。
【００３６】また本発明に係る不揮発性半導体記憶装置
は、電位供給部を有し、電気的に書換可能な不揮発性メ
モリセルを備えた不揮発性半導体記憶装置であって、電
位供給部は、前記メモリセルに自動消去判定動作を行う
際に前記メモリセルのゲートに、半導体記憶装置内で生
成された複数の電位を外部より入力される信号により選
択して消去判定ゲート電圧として供給するものである。
は、電位供給部を有し、電気的に書換可能な不揮発性メ
モリセルを備えた不揮発性半導体記憶装置であって、電
位供給部は、前記メモリセルに自動消去判定動作を行う
際に前記メモリセルのゲートに、半導体記憶装置内で生
成された複数の電位を外部より入力される信号により選
択して消去判定ゲート電圧として供給するものである。
【００３７】また本発明に係る不揮発性半導体記憶装置
は、電位供給部を有し、電気的に書換可能な不揮発性メ
モリセルを備えた不揮発性半導体記憶装置であって、電
位供給部は、前記メモリセルに自動消去動作を行う際に
前記メモリセルのゲートに、半導体記憶装置外部より入
力端子を経由し入力される電位を外部より入力される信
号により選択して消去ゲート電圧として供給し、かつメ
モリセルのソースに消去ソース電位を供給するものであ
る。
は、電位供給部を有し、電気的に書換可能な不揮発性メ
モリセルを備えた不揮発性半導体記憶装置であって、電
位供給部は、前記メモリセルに自動消去動作を行う際に
前記メモリセルのゲートに、半導体記憶装置外部より入
力端子を経由し入力される電位を外部より入力される信
号により選択して消去ゲート電圧として供給し、かつメ
モリセルのソースに消去ソース電位を供給するものであ
る。
【００３８】また前記メモリセルのゲートに書込判定ゲ
ート電圧を供給する回路を有し、該回路は、前記半導体
記憶装置外部より入力端子を経由し入力される電位を外
部より入力される信号により選択し、書込判定ゲート電
圧として前記メモリセルのゲートに印加させる回路であ
る。
ート電圧を供給する回路を有し、該回路は、前記半導体
記憶装置外部より入力端子を経由し入力される電位を外
部より入力される信号により選択し、書込判定ゲート電
圧として前記メモリセルのゲートに印加させる回路であ
る。
【００３９】また前記メモリセルゲートに消去判定ゲー
ト電圧を供給する回路を有し、該回路は、前記半導体記
憶装置外部より入力端子を経由し入力される電位を外部
より入力される信号により選択し、消去判定ゲート電圧
として前記メモリセルゲートに印加させる回路である。
ト電圧を供給する回路を有し、該回路は、前記半導体記
憶装置外部より入力端子を経由し入力される電位を外部
より入力される信号により選択し、消去判定ゲート電圧
として前記メモリセルゲートに印加させる回路である。
【００４０】また前記電気的に書換可能な不揮発性メモ
リセルを備えた不揮発性半導体記憶装置において、前記
半導体記憶装置内において使用される複数の電位を入力
端子より入力されるデータにより制御する回路を有する
ものである。
リセルを備えた不揮発性半導体記憶装置において、前記
半導体記憶装置内において使用される複数の電位を入力
端子より入力されるデータにより制御する回路を有する
ものである。
【００４１】
【作用】自動書込や自動消去時の各ノードの電位を任意
に設定することが可能となるため、それぞれの判定電位
を任意に設定し、メモリセルの書込特性や消去特性をこ
れらの動作を用いて評価することが可能となる。
に設定することが可能となるため、それぞれの判定電位
を任意に設定し、メモリセルの書込特性や消去特性をこ
れらの動作を用いて評価することが可能となる。
【００４２】自動動作を用いることにより、書込特性や
消去特性を測定するためのテスト装置による余分な時間
が減少する。また、ステータスのモニタによりそれぞれ
の動作時間を測定できるため、同時に多数個を測定する
ことが可能となる。
消去特性を測定するためのテスト装置による余分な時間
が減少する。また、ステータスのモニタによりそれぞれ
の動作時間を測定できるため、同時に多数個を測定する
ことが可能となる。
【００４３】自動書込や自動消去を行う際のメモリセル
の各リードに対し任意の電位を印加することにより、実
使用条件下でのメモリセルの特性の評価ばかりでなく、
ゲートに負電位を印加した場合など、特別な環境下での
メモリセルの評価を実施することが可能となる。
の各リードに対し任意の電位を印加することにより、実
使用条件下でのメモリセルの特性の評価ばかりでなく、
ゲートに負電位を印加した場合など、特別な環境下での
メモリセルの評価を実施することが可能となる。
【００４４】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００４５】（実施形態１）図２は、本発明における自
動書込時や自動消去時にメモリセルの各ノードに対し任
意の電位を印加させる構成を示す図である。
動書込時や自動消去時にメモリセルの各ノードに対し任
意の電位を印加させる構成を示す図である。
【００４６】図２において、本発明に係る不揮発性半導
体記憶装置は、電気的に書換可能な不揮発性メモリセル
Ｍ１１１〜Ｍ１ｎｍを配置したメモリセルアレイＭＣＡ
と、メモリセルＭ１１１〜Ｍ１ｎｍのゲートに接続され
たワード線Ｗ１〜Ｗｎと、メモリセルＭ１１１〜Ｍ１ｎ
ｍのドレインに接続されたディジット線Ｄ１１〜Ｄ１ｍ
と、メモリセルのＭ１１１〜Ｍ１ｎｍのソースを共通接
続されたソース線Ｓ１と、ワード線Ｗ１〜Ｗｎを選択す
るワード線選択回路Ｘ Ｄｅｃ．と、ディジット線Ｄ１
１〜Ｄ１ｍを選択回路Ｙ Ｄｅｃ．と、書込時や書込判
定時及び消去判定時等にワード線Ｗ１〜Ｗｎに任意の電
位の印加をする電位制御回路ＶＳＣと、書込時にディジ
ット線Ｄ１１〜Ｄ１ｍに任意の電位の印加をする書込回
路ＷＣと、ワード線Ｗ１〜Ｗｎ又はディジット線Ｄ１１
〜Ｄ１ｍに印加する前記任意電位を生成する電位生成回
路ＶＳＣ２と、電位生成回路ＶＳＣ２を制御するコマン
ド回路ＣＯＭＣと、ソース線Ｓ１に電位を印加するソー
ス回路ＳＣとを有している。ここに、電位制御回路ＶＳ
Ｃ，電位生成回路ＶＳＣ２等により、メモリセルに自動
書込動作を行う際にメモリセルのドレインに、半導体記
憶装置内で生成された複数の電位を外部より入力される
信号により選択して書込ドレイン電圧として供給する電
位供給部が構成される。
体記憶装置は、電気的に書換可能な不揮発性メモリセル
Ｍ１１１〜Ｍ１ｎｍを配置したメモリセルアレイＭＣＡ
と、メモリセルＭ１１１〜Ｍ１ｎｍのゲートに接続され
たワード線Ｗ１〜Ｗｎと、メモリセルＭ１１１〜Ｍ１ｎ
ｍのドレインに接続されたディジット線Ｄ１１〜Ｄ１ｍ
と、メモリセルのＭ１１１〜Ｍ１ｎｍのソースを共通接
続されたソース線Ｓ１と、ワード線Ｗ１〜Ｗｎを選択す
るワード線選択回路Ｘ Ｄｅｃ．と、ディジット線Ｄ１
１〜Ｄ１ｍを選択回路Ｙ Ｄｅｃ．と、書込時や書込判
定時及び消去判定時等にワード線Ｗ１〜Ｗｎに任意の電
位の印加をする電位制御回路ＶＳＣと、書込時にディジ
ット線Ｄ１１〜Ｄ１ｍに任意の電位の印加をする書込回
路ＷＣと、ワード線Ｗ１〜Ｗｎ又はディジット線Ｄ１１
〜Ｄ１ｍに印加する前記任意電位を生成する電位生成回
路ＶＳＣ２と、電位生成回路ＶＳＣ２を制御するコマン
ド回路ＣＯＭＣと、ソース線Ｓ１に電位を印加するソー
ス回路ＳＣとを有している。ここに、電位制御回路ＶＳ
Ｃ，電位生成回路ＶＳＣ２等により、メモリセルに自動
書込動作を行う際にメモリセルのドレインに、半導体記
憶装置内で生成された複数の電位を外部より入力される
信号により選択して書込ドレイン電圧として供給する電
位供給部が構成される。
【００４７】次に動作について図２を用いて説明する。
【００４８】まずデータ書込の動作について説明する。
電源Ｖｐｐからの電位は、電位制御回路ＶＳＣよりワー
ド線選択回路Ｘ Ｄｅｃ．により選択されたワード線Ｗ
１〜Ｗｎを経由しメモリセルＭ１１１〜Ｍ１ｎｍのゲー
トに印加される。又、電位生成回路ＶＳＣ２より生成さ
れた任意の電位は、書き込むべきデータに応じて書込回
路ＷＣから、ディジット線選択回路Ｙ Ｄｅｃ．により
選択されたディジット線Ｄ１１〜Ｄ１ｍを経由したメモ
リセルＭ１１１〜Ｍ１ｎｍのドレインに印加される。こ
のとき、ソース回路ＳＣよりの接地電位は、ソース線Ｓ
１を経由しメモリセルＭ１１１〜Ｍ１ｎｍのソースに印
加する。これらの電位をメモリセルＭ１１１〜Ｍ１ｎｍ
の各接点に印加し、ホットエレクトロン注入によりメモ
リセルＭ１１１〜Ｍ１ｎｍにデータの書込を行う。
電源Ｖｐｐからの電位は、電位制御回路ＶＳＣよりワー
ド線選択回路Ｘ Ｄｅｃ．により選択されたワード線Ｗ
１〜Ｗｎを経由しメモリセルＭ１１１〜Ｍ１ｎｍのゲー
トに印加される。又、電位生成回路ＶＳＣ２より生成さ
れた任意の電位は、書き込むべきデータに応じて書込回
路ＷＣから、ディジット線選択回路Ｙ Ｄｅｃ．により
選択されたディジット線Ｄ１１〜Ｄ１ｍを経由したメモ
リセルＭ１１１〜Ｍ１ｎｍのドレインに印加される。こ
のとき、ソース回路ＳＣよりの接地電位は、ソース線Ｓ
１を経由しメモリセルＭ１１１〜Ｍ１ｎｍのソースに印
加する。これらの電位をメモリセルＭ１１１〜Ｍ１ｎｍ
の各接点に印加し、ホットエレクトロン注入によりメモ
リセルＭ１１１〜Ｍ１ｎｍにデータの書込を行う。
【００４９】次に書込判定動作又は消去判定の動作につ
いて説明する。電位生成回路ＶＳＣ２より生成された書
込判定電位又は消去判定電位は、電位制御回路ＶＳＣ、
ワード線選択回路Ｘ Ｄｅｃ．を経由し、メモリセルＭ
１１１〜Ｍ１ｎｍのゲートに印加する。又、図示しない
公知なセンスアンプより読み出し電位は、ディジット線
選択回路Ｘ Ｄｅｃ．を経由し、メモリセルＭ１１１〜
Ｍ１ｎｍのドレインに印加する。このとき、ソース回路
ＳＣより接地電位は、ソース線Ｓ１を経由しメモリセル
Ｍ１１１〜Ｍ１ｎｍのソースに印加する。これらの電位
をメモリセルＭ１１１〜Ｍ１ｎｍの各接点に印加し、メ
モリセルＭ１１１〜Ｍ１ｎｍのデータを読み出し、所望
のデータとの判定を行うことにより、書込判定動作又は
消去判定動作を実施する。
いて説明する。電位生成回路ＶＳＣ２より生成された書
込判定電位又は消去判定電位は、電位制御回路ＶＳＣ、
ワード線選択回路Ｘ Ｄｅｃ．を経由し、メモリセルＭ
１１１〜Ｍ１ｎｍのゲートに印加する。又、図示しない
公知なセンスアンプより読み出し電位は、ディジット線
選択回路Ｘ Ｄｅｃ．を経由し、メモリセルＭ１１１〜
Ｍ１ｎｍのドレインに印加する。このとき、ソース回路
ＳＣより接地電位は、ソース線Ｓ１を経由しメモリセル
Ｍ１１１〜Ｍ１ｎｍのソースに印加する。これらの電位
をメモリセルＭ１１１〜Ｍ１ｎｍの各接点に印加し、メ
モリセルＭ１１１〜Ｍ１ｎｍのデータを読み出し、所望
のデータとの判定を行うことにより、書込判定動作又は
消去判定動作を実施する。
【００５０】次にデータ消去の動作について説明する。
接地電位は、ワード線選択回路ＸＤｅｃ．より全てのワ
ード線Ｗ１〜Ｗｎを経由し全てのメモリセルＭ１１１〜
Ｍ１ｎｍのゲートに印加する。又、ディジット線選択回
路Ｙ Ｄｅｃ．により全てのディジット線が非選択状態
となり、全てのメモリセルＭ１１１〜Ｍ１ｎｍのドレイ
ンがフローティング状態となる。このとき、ソース回路
ＳＣより電源Ｖｐｐからの電位は、ソース線Ｓ１を経由
しメモリセルＭ１１１〜Ｍ１ｎｍのソースに印加する。
これらの電界の下、消去動作を実施する。
接地電位は、ワード線選択回路ＸＤｅｃ．より全てのワ
ード線Ｗ１〜Ｗｎを経由し全てのメモリセルＭ１１１〜
Ｍ１ｎｍのゲートに印加する。又、ディジット線選択回
路Ｙ Ｄｅｃ．により全てのディジット線が非選択状態
となり、全てのメモリセルＭ１１１〜Ｍ１ｎｍのドレイ
ンがフローティング状態となる。このとき、ソース回路
ＳＣより電源Ｖｐｐからの電位は、ソース線Ｓ１を経由
しメモリセルＭ１１１〜Ｍ１ｎｍのソースに印加する。
これらの電界の下、消去動作を実施する。
【００５１】（実施形態１）次に、本発明の実施形態１
を図面を参照して説明する。
を図面を参照して説明する。
【００５２】図２は、本発明の実施形態１における自動
書込時や自動消去時にメモリセルの各ノードに対し任意
の電位を印加させる方式を示す構成図である。図２にお
いて、本発明の実施例に係る不揮発性半導体装置は、電
気的に書換可能な不揮発性メモリセルＭ１１１〜Ｍ１ｎ
ｍを配置したメモリセルアレイＭＣＡと、メモリセルＭ
１１１〜Ｍ１ｎｍのゲートに接続されたワード線Ｗ１〜
Ｗｎと、メモリセルＭ１１１〜Ｍ１ｎｍのドレインに接
続されたディジット線Ｄ１１〜Ｄ１ｍと、メモリセルＭ
１１１〜Ｍ１ｎｍのソースに共通接続されたソース線Ｓ
１と、ワード線Ｗ１〜Ｗｎを選択する公知なワード線選
択回路Ｘ Ｄｅｃ．と、ディジット線Ｄ１１〜Ｄ１ｍを
選択する公知なディジット線選択回路Ｙ Ｄｅｃ．と、
書込時や書込判定時及び消去判定時にワード線Ｗ１〜Ｗ
ｎに任意の電位の印加をする電位制御回路ＶＳＣと、書
込時にディジット線Ｄ１１〜Ｄ１ｍに任意の電位の印加
をする書込回路ＷＣと、ワード線Ｗ１〜Ｗｎ又はディジ
ット線Ｄ１１〜Ｄ１ｍに印加する任意電位を生成する電
位生成回路ＶＳＣ２と、外部からのデータ入力（コマン
ド）に対して内部動作を規定する回路（以下、コマンド
回路ＣＯＭＣという）と、ソース線Ｓ１に電位を印加す
るソース回路ＳＣとを有している。
書込時や自動消去時にメモリセルの各ノードに対し任意
の電位を印加させる方式を示す構成図である。図２にお
いて、本発明の実施例に係る不揮発性半導体装置は、電
気的に書換可能な不揮発性メモリセルＭ１１１〜Ｍ１ｎ
ｍを配置したメモリセルアレイＭＣＡと、メモリセルＭ
１１１〜Ｍ１ｎｍのゲートに接続されたワード線Ｗ１〜
Ｗｎと、メモリセルＭ１１１〜Ｍ１ｎｍのドレインに接
続されたディジット線Ｄ１１〜Ｄ１ｍと、メモリセルＭ
１１１〜Ｍ１ｎｍのソースに共通接続されたソース線Ｓ
１と、ワード線Ｗ１〜Ｗｎを選択する公知なワード線選
択回路Ｘ Ｄｅｃ．と、ディジット線Ｄ１１〜Ｄ１ｍを
選択する公知なディジット線選択回路Ｙ Ｄｅｃ．と、
書込時や書込判定時及び消去判定時にワード線Ｗ１〜Ｗ
ｎに任意の電位の印加をする電位制御回路ＶＳＣと、書
込時にディジット線Ｄ１１〜Ｄ１ｍに任意の電位の印加
をする書込回路ＷＣと、ワード線Ｗ１〜Ｗｎ又はディジ
ット線Ｄ１１〜Ｄ１ｍに印加する任意電位を生成する電
位生成回路ＶＳＣ２と、外部からのデータ入力（コマン
ド）に対して内部動作を規定する回路（以下、コマンド
回路ＣＯＭＣという）と、ソース線Ｓ１に電位を印加す
るソース回路ＳＣとを有している。
【００５３】図３は、図２に示した電位生成回路ＶＳＣ
２の具体例の一例を示す回路図であり、図４は、図２に
示した電位制御回路ＶＳＣの具体例の一例を示す回路図
であり、図５は、図２に示した書込回路ＷＣの具体例の
一例を示す回路図であり、図６（ａ），（ｂ）は、図３
及び図４並びに図７で使用している公知なレベルシフタ
回路ＬＳ１，ＬＳ２を示す回路図であり、図７は、図２
に示した消去回路ＳＣの具体例の一例を示す回路図であ
る。
２の具体例の一例を示す回路図であり、図４は、図２に
示した電位制御回路ＶＳＣの具体例の一例を示す回路図
であり、図５は、図２に示した書込回路ＷＣの具体例の
一例を示す回路図であり、図６（ａ），（ｂ）は、図３
及び図４並びに図７で使用している公知なレベルシフタ
回路ＬＳ１，ＬＳ２を示す回路図であり、図７は、図２
に示した消去回路ＳＣの具体例の一例を示す回路図であ
る。
【００５４】図３に示すように、電位生成回路ＶＳＣ２
は、書込消去用電位Ｖｐｐと接地電位間を抵抗分割する
抵抗Ｒ２００〜Ｒ２１４と、コマンド回路から発生する
設定電位選択信号Ｖ００〜Ｖ２３を入力信号とするレベ
ルシフタ回路ＬＳ２００〜ＬＳ２２３と、レベルシフタ
回路ＬＳ２００〜ＬＳ２２３の出力をゲートに、抵抗Ｒ
２００〜Ｒ２１４の出力をソースにそれぞれ入力するＮ
チャネルトランジスタＮ２００〜Ｎ２２３と、消去判定
信号ＴＥＲＳＶと書込判定信号ＴＰＲＧＶを入力とする
ＮＯＲ回路ＮＯＲ２００と、ＮＯＲ回路ＮＯＲ２００の
出力を入力とするレベルシフタ回路ＬＳ２３０と、ソー
スにＮチャネルトランジスタＮ２００〜Ｎ２３０，Ｎ２
１０〜Ｎ２１３のドレインを共通接続し、ゲートにＮＯ
Ｒ回路ＮＯＲ２００の出力を接続し、ドレインをテスト
用判定電位ＶＶＥＲＩＴの出力端としたＮチャネルトラ
ンジスタＮ２３０と、ＮチャネルトランジスタＮ２２０
〜Ｎ２２３のドレインを共通接続し出力端としたテスト
用書込ディジット電位ＶＰＲＧＤＴと、消去判定信号Ｔ
ＥＲＳＶを入力とするレベルシフタ回路ＬＳ２３１と、
書込判定信号ＴＰＲＧＶを入力とするレベルシフタ回路
ＬＳ２３２と、レベルシフタ回路ＬＳ２３１の出力をゲ
ートに、抵抗Ｒ２０２，Ｒ２０３間より出力される消去
判定電位をドレインに、ソースを判定電位ＶＶＥＲＩの
出力端とするＮチャネルトランジスタＮ２３１と、レベ
ルシフタ回路ＬＳ２３２の出力をゲートに、抵抗Ｒ２１
２，Ｒ２１３間より出力される書込判定電位をドレイン
に、ソースを判定電位ＶＶＥＲＩの出力端とするＮチャ
ネルトランジスタＮ２３２とから構成されており、抵抗
Ｒ２１３，Ｒ２１４間より書込ディジット電位ＶＰＲＧ
Ｄを出力するようになっている。
は、書込消去用電位Ｖｐｐと接地電位間を抵抗分割する
抵抗Ｒ２００〜Ｒ２１４と、コマンド回路から発生する
設定電位選択信号Ｖ００〜Ｖ２３を入力信号とするレベ
ルシフタ回路ＬＳ２００〜ＬＳ２２３と、レベルシフタ
回路ＬＳ２００〜ＬＳ２２３の出力をゲートに、抵抗Ｒ
２００〜Ｒ２１４の出力をソースにそれぞれ入力するＮ
チャネルトランジスタＮ２００〜Ｎ２２３と、消去判定
信号ＴＥＲＳＶと書込判定信号ＴＰＲＧＶを入力とする
ＮＯＲ回路ＮＯＲ２００と、ＮＯＲ回路ＮＯＲ２００の
出力を入力とするレベルシフタ回路ＬＳ２３０と、ソー
スにＮチャネルトランジスタＮ２００〜Ｎ２３０，Ｎ２
１０〜Ｎ２１３のドレインを共通接続し、ゲートにＮＯ
Ｒ回路ＮＯＲ２００の出力を接続し、ドレインをテスト
用判定電位ＶＶＥＲＩＴの出力端としたＮチャネルトラ
ンジスタＮ２３０と、ＮチャネルトランジスタＮ２２０
〜Ｎ２２３のドレインを共通接続し出力端としたテスト
用書込ディジット電位ＶＰＲＧＤＴと、消去判定信号Ｔ
ＥＲＳＶを入力とするレベルシフタ回路ＬＳ２３１と、
書込判定信号ＴＰＲＧＶを入力とするレベルシフタ回路
ＬＳ２３２と、レベルシフタ回路ＬＳ２３１の出力をゲ
ートに、抵抗Ｒ２０２，Ｒ２０３間より出力される消去
判定電位をドレインに、ソースを判定電位ＶＶＥＲＩの
出力端とするＮチャネルトランジスタＮ２３１と、レベ
ルシフタ回路ＬＳ２３２の出力をゲートに、抵抗Ｒ２１
２，Ｒ２１３間より出力される書込判定電位をドレイン
に、ソースを判定電位ＶＶＥＲＩの出力端とするＮチャ
ネルトランジスタＮ２３２とから構成されており、抵抗
Ｒ２１３，Ｒ２１４間より書込ディジット電位ＶＰＲＧ
Ｄを出力するようになっている。
【００５５】図４に示すように電位制御回路ＶＳＣは、
テスト信号ＴＥＳＴを入力とするレベルシフタ回路ＬＳ
３０１，ＬＳ３０２と、レベルシフタ回路ＬＳ３０１の
出力をゲートに、判定電位ＶＶＥＲＩをソースに、本回
路の出力ＶＧＡＴＥをドレインに入力するＮチャネルト
ランジスタＮ３０１と、レベルシフタ回路ＬＳ３０２の
出力をゲートに、テスト用判定電位ＶＶＥＲＩＴをソー
スに、本回路の出力ＶＧＡＴＥをドレインに入力するＮ
チャネルトランジスタＮ３０２と、書込信号ＴＰＲＧを
入力とするレベルシフタ回路ＬＳ３０３と、レベルシフ
タ回路ＬＳ３０３の出力をゲートに、Ｖｐｐをソース
に、本回路の出力ＶＧＡＴＥをドレインに入力するＮチ
ャネルトランジスタＮ３０３とから構成されている。
テスト信号ＴＥＳＴを入力とするレベルシフタ回路ＬＳ
３０１，ＬＳ３０２と、レベルシフタ回路ＬＳ３０１の
出力をゲートに、判定電位ＶＶＥＲＩをソースに、本回
路の出力ＶＧＡＴＥをドレインに入力するＮチャネルト
ランジスタＮ３０１と、レベルシフタ回路ＬＳ３０２の
出力をゲートに、テスト用判定電位ＶＶＥＲＩＴをソー
スに、本回路の出力ＶＧＡＴＥをドレインに入力するＮ
チャネルトランジスタＮ３０２と、書込信号ＴＰＲＧを
入力とするレベルシフタ回路ＬＳ３０３と、レベルシフ
タ回路ＬＳ３０３の出力をゲートに、Ｖｐｐをソース
に、本回路の出力ＶＧＡＴＥをドレインに入力するＮチ
ャネルトランジスタＮ３０３とから構成されている。
【００５６】図５に示すように書込回路ＷＣは、書込信
号ＴＰＲＧとディジット線選択信号ＴＳＤＩＧとを入力
とするＮＡＮＤ回路ＮＡＮＤ４０１と、ＮＡＮＤ回路Ｎ
ＡＮＤ４０１とテスト信号ＴＥＳＴを入力とするＮＯＲ
回路ＮＯＲ４０１と、ＮＯＲ回路ＮＯＲ４０１の出力を
入力としＰチャネルトランジスタＰ４０１，Ｐ４０２と
ＮチャネルトランジスタＮ４０１，Ｎ４０２とインバー
タ回路ＩＮＶ４０１とから構成され書込ディジット電位
ＶＰＲＧＤを電源とするレベルシフタ回路と、レベルシ
フタ回路をゲートにＶｐｐをソースに本回路の出力ＶＤ
ＩＧＩＴをドレインに接続されたＮチャネルトランジス
タＮ４０３と、テスト信号ＴＥＳＴを入力とするインバ
ータ回路ＩＮＶ４０３と、インバータ回路ＩＮＶ４０３
とＮＡＮＤ回路ＮＡＮＤ４０１の出力を入力とするＮＯ
Ｒ回路ＮＯＲ４０２と、ＮＯＲ回路ＮＯＲ４０２の出力
を入力としＰチャネルトランジスタＰ４０３，Ｐ４０４
とＮチャネルトランジスタＮ４０５，Ｎ４０６とインバ
ータ回路ＩＮＶ４０２とから構成されテスト用書込ディ
ジット電位ＶＰＲＧＤＴを電源とするレベルシフタ回路
と、レベルシフタ回路をゲートに、Ｖｐｐをソースに、
本回路の出力ＶＤＩＧＩＴをドレインに接続されたＮチ
ャネルトランジスタＮ４０４から構成されている。
号ＴＰＲＧとディジット線選択信号ＴＳＤＩＧとを入力
とするＮＡＮＤ回路ＮＡＮＤ４０１と、ＮＡＮＤ回路Ｎ
ＡＮＤ４０１とテスト信号ＴＥＳＴを入力とするＮＯＲ
回路ＮＯＲ４０１と、ＮＯＲ回路ＮＯＲ４０１の出力を
入力としＰチャネルトランジスタＰ４０１，Ｐ４０２と
ＮチャネルトランジスタＮ４０１，Ｎ４０２とインバー
タ回路ＩＮＶ４０１とから構成され書込ディジット電位
ＶＰＲＧＤを電源とするレベルシフタ回路と、レベルシ
フタ回路をゲートにＶｐｐをソースに本回路の出力ＶＤ
ＩＧＩＴをドレインに接続されたＮチャネルトランジス
タＮ４０３と、テスト信号ＴＥＳＴを入力とするインバ
ータ回路ＩＮＶ４０３と、インバータ回路ＩＮＶ４０３
とＮＡＮＤ回路ＮＡＮＤ４０１の出力を入力とするＮＯ
Ｒ回路ＮＯＲ４０２と、ＮＯＲ回路ＮＯＲ４０２の出力
を入力としＰチャネルトランジスタＰ４０３，Ｐ４０４
とＮチャネルトランジスタＮ４０５，Ｎ４０６とインバ
ータ回路ＩＮＶ４０２とから構成されテスト用書込ディ
ジット電位ＶＰＲＧＤＴを電源とするレベルシフタ回路
と、レベルシフタ回路をゲートに、Ｖｐｐをソースに、
本回路の出力ＶＤＩＧＩＴをドレインに接続されたＮチ
ャネルトランジスタＮ４０４から構成されている。
【００５７】図７に示したソース回路ＳＣは、消去信号
ＴＥＲＳを入力とするレベルシフタ回路ＬＳ６０１と、
レベルシフタ回路ＬＳ６０１の出力端をゲートにＶｐｐ
をソースにソース回路ＳＣの出力端Ｓ１をドレインに接
続されたＰチャネルトランジスタＰ６０１と、レベルシ
フタ回路ＬＳ６０１の出力端をゲートにソース回路ＳＣ
の出力端Ｓ１をドレインに接地電位をソースに接続され
たＮチャネルトランジスタＮ６０１から構成されてい
る。
ＴＥＲＳを入力とするレベルシフタ回路ＬＳ６０１と、
レベルシフタ回路ＬＳ６０１の出力端をゲートにＶｐｐ
をソースにソース回路ＳＣの出力端Ｓ１をドレインに接
続されたＰチャネルトランジスタＰ６０１と、レベルシ
フタ回路ＬＳ６０１の出力端をゲートにソース回路ＳＣ
の出力端Ｓ１をドレインに接地電位をソースに接続され
たＮチャネルトランジスタＮ６０１から構成されてい
る。
【００５８】次に本発明の実施形態１の動作について、
図２，図３，図４，図５，図７を用いて説明する。
図２，図３，図４，図５，図７を用いて説明する。
【００５９】まず、任意の電位を用いた書込動作を説明
する。本動作時、図８に示すタイミングによって外部よ
り書込テストコマンド、書込ディジット電位コマンド、
書込判定ワード電位コマンド、書込アドレスデータ、書
込データが図示しない外部入力端子に与えられる。
する。本動作時、図８に示すタイミングによって外部よ
り書込テストコマンド、書込ディジット電位コマンド、
書込判定ワード電位コマンド、書込アドレスデータ、書
込データが図示しない外部入力端子に与えられる。
【００６０】電位生成回路ＶＳＣ２において、図示しな
い外部入力端子より入力された書込ディジット電位コマ
ンドにより書込ディジット電位選択信号Ｖ２０〜Ｖ２３
のいずれかが選択され、選択されたディジット電位がテ
スト用書込ディジット印加電位ＶＰＲＧＤＴとして出力
される。このとき、書込判定信号ＴＰＲＧＶ及び消去判
定信号ＴＥＲＳＶは共にロウレベルとなっているため、
判定電位ＶＶＥＲＩ及びテスト用判定電位ＶＶＥＲＩＴ
は、共にフローティング状態となっている。
い外部入力端子より入力された書込ディジット電位コマ
ンドにより書込ディジット電位選択信号Ｖ２０〜Ｖ２３
のいずれかが選択され、選択されたディジット電位がテ
スト用書込ディジット印加電位ＶＰＲＧＤＴとして出力
される。このとき、書込判定信号ＴＰＲＧＶ及び消去判
定信号ＴＥＲＳＶは共にロウレベルとなっているため、
判定電位ＶＶＥＲＩ及びテスト用判定電位ＶＶＥＲＩＴ
は、共にフローティング状態となっている。
【００６１】書込回路ＷＣにおいて、図示しない外部入
力回路より入力された書込テストコマンドにより書込信
号ＴＰＲＧ、テスト信号ＴＥＳＴ及び、書込データによ
り選択されたディジット線に対し書込動作を実施するた
めにディジット線選択信号ＴＳＤＩＧがハイレベルとな
る。その結果、ＮチャネルトランジスタＮ４０４のゲー
トにテスト用書込ディジット電位ＶＰＲＧＤが印加さ
れ、ＮチャネルトランジスタＮ４０３のゲートは接地電
位となる。そのため、テスト用書込ディジット印加電位
からＮチャネルトランジスタＮ４０３のしきい値電位を
引いた値ＶＰＲＧＤ−Ｖｔｈが出力端ＶＤＩＧＩＴより
出力される。
力回路より入力された書込テストコマンドにより書込信
号ＴＰＲＧ、テスト信号ＴＥＳＴ及び、書込データによ
り選択されたディジット線に対し書込動作を実施するた
めにディジット線選択信号ＴＳＤＩＧがハイレベルとな
る。その結果、ＮチャネルトランジスタＮ４０４のゲー
トにテスト用書込ディジット電位ＶＰＲＧＤが印加さ
れ、ＮチャネルトランジスタＮ４０３のゲートは接地電
位となる。そのため、テスト用書込ディジット印加電位
からＮチャネルトランジスタＮ４０３のしきい値電位を
引いた値ＶＰＲＧＤ−Ｖｔｈが出力端ＶＤＩＧＩＴより
出力される。
【００６２】電位制御回路ＶＳＣにおいて、図示しない
外部入力回路より入力された書込テストコマンドによ
り、書込信号ＴＰＲＧ及びテスト信号ＴＥＳＴがハイレ
ベルとなる。このとき、テスト用判定電位ＶＶＥＲＩＴ
はフローティング状態となっており、電源Ｖｐｐからの
電位が出力端ＶＧＡＴＥより出力される。
外部入力回路より入力された書込テストコマンドによ
り、書込信号ＴＰＲＧ及びテスト信号ＴＥＳＴがハイレ
ベルとなる。このとき、テスト用判定電位ＶＶＥＲＩＴ
はフローティング状態となっており、電源Ｖｐｐからの
電位が出力端ＶＧＡＴＥより出力される。
【００６３】消去回路ＳＣにおいて、図示しない外部入
力回路より入力された書込テストコマンドにより消去信
号ＴＥＲＳがロウレベルとなるため、接地電位が出力端
Ｓ１より出力される。
力回路より入力された書込テストコマンドにより消去信
号ＴＥＲＳがロウレベルとなるため、接地電位が出力端
Ｓ１より出力される。
【００６４】上記動作により図２において選択されたメ
モリセルに対し、公知なディジット線選択回路Ｙ Ｄｅ
ｃ．を通しテスト用書込ディジット印加電位ＶＰＲＧＤ
Ｔがメモリセルのドレインに印加され、公知なワード線
選択回路Ｘ Ｄｅｃ．を通し電源Ｖｐｐからの電位がメ
モリセルのゲートに印加され、消去回路ＳＣより接地電
位がメモリセルのソースに印加される。これら任意の書
込ディジット電位及びワード電位を選択されたメモリセ
ルの各接点に印加することにより、ホットエレクトロン
注入による書込動作を実施する。
モリセルに対し、公知なディジット線選択回路Ｙ Ｄｅ
ｃ．を通しテスト用書込ディジット印加電位ＶＰＲＧＤ
Ｔがメモリセルのドレインに印加され、公知なワード線
選択回路Ｘ Ｄｅｃ．を通し電源Ｖｐｐからの電位がメ
モリセルのゲートに印加され、消去回路ＳＣより接地電
位がメモリセルのソースに印加される。これら任意の書
込ディジット電位及びワード電位を選択されたメモリセ
ルの各接点に印加することにより、ホットエレクトロン
注入による書込動作を実施する。
【００６５】次に、任意の判定電位を用いた書込判定動
作を説明する。書込判定動作は、前記書込動作に続き連
続して実行される。
作を説明する。書込判定動作は、前記書込動作に続き連
続して実行される。
【００６６】電位生成回路ＶＳＣ２において、図示しな
い外部入力回路より入力された書込テストコマンドによ
る書込判定動作時に書込判定信号ＴＰＲＧＶがハイレベ
ル、消去判定信号ＴＥＲＳＶがロウレベルとなる。又書
込判定ワード電位コマンドにより書込判定電位選択信号
Ｖ１０〜Ｖ１３のいずれかが選択され、選択された書込
判定電位がテスト用判定電位ＶＶＥＲＩＴとして出力さ
れる。
い外部入力回路より入力された書込テストコマンドによ
る書込判定動作時に書込判定信号ＴＰＲＧＶがハイレベ
ル、消去判定信号ＴＥＲＳＶがロウレベルとなる。又書
込判定ワード電位コマンドにより書込判定電位選択信号
Ｖ１０〜Ｖ１３のいずれかが選択され、選択された書込
判定電位がテスト用判定電位ＶＶＥＲＩＴとして出力さ
れる。
【００６７】電位制御回路ＶＳＣにおいて書込判定動作
時、書込判定信号ＴＰＲＧＶ及びテスト信号ＴＥＳＴが
ハイレベル、書込信号ＴＰＲＧがロウレベルとなる。そ
の結果、テスト用判定電位ＶＶＥＲＩＴが出力端ＶＧＡ
ＴＥより出力される。
時、書込判定信号ＴＰＲＧＶ及びテスト信号ＴＥＳＴが
ハイレベル、書込信号ＴＰＲＧがロウレベルとなる。そ
の結果、テスト用判定電位ＶＶＥＲＩＴが出力端ＶＧＡ
ＴＥより出力される。
【００６８】消去回路ＳＣにおいて、書込判定動作時、
消去信号ＴＥＲＳがロウレベルとなるため、接地電位が
出力端Ｓ１より出力される。
消去信号ＴＥＲＳがロウレベルとなるため、接地電位が
出力端Ｓ１より出力される。
【００６９】上記動作により図２において選択されたメ
モリセルに対し、図示しない公知なセンスアンプから公
知なディジット線選択回路Ｙ Ｄｅｃ．を通し読み出し
ディジット電位がメモリセルのドレインに印加され、公
知なワード線選択回路Ｘ Ｄｅｃ．を通しテスト用判定
電位ＶＶＥＲＩＴがメモリセルのゲートに印加され、消
去回路ＳＣより接地電位がメモリセルのソースに印加さ
れる。上記電位を選択されたメモリセルの各接点に印加
し、データを読み出し、期待データと比較することによ
り、判定動作を実施する。
モリセルに対し、図示しない公知なセンスアンプから公
知なディジット線選択回路Ｙ Ｄｅｃ．を通し読み出し
ディジット電位がメモリセルのドレインに印加され、公
知なワード線選択回路Ｘ Ｄｅｃ．を通しテスト用判定
電位ＶＶＥＲＩＴがメモリセルのゲートに印加され、消
去回路ＳＣより接地電位がメモリセルのソースに印加さ
れる。上記電位を選択されたメモリセルの各接点に印加
し、データを読み出し、期待データと比較することによ
り、判定動作を実施する。
【００７０】次に、任意の電位を用いた消去動作を説明
する。本動作時、図９に示すタイミングによって外部よ
り消去テストコマンド、消去判定ワード電位コマンド、
消去アドレスデータが図示しない外部入力端子に与えら
れる。
する。本動作時、図９に示すタイミングによって外部よ
り消去テストコマンド、消去判定ワード電位コマンド、
消去アドレスデータが図示しない外部入力端子に与えら
れる。
【００７１】消去回路ＳＣにおいて、消去テストコマン
ドにより消去信号ＴＥＲＳがハイレベルとなるため、Ｖ
ｐｐが出力端Ｓ１より出力される。このとき、公知なデ
ィジット線選択回路Ｙ Ｄｅｃ．により全ディジット線
が非選択状態となりフローティング状態となる。公知な
ワード線選択回路Ｘ Ｄｅｃ．により全ワード線非選択
状態となり接地電位が印加される。
ドにより消去信号ＴＥＲＳがハイレベルとなるため、Ｖ
ｐｐが出力端Ｓ１より出力される。このとき、公知なデ
ィジット線選択回路Ｙ Ｄｅｃ．により全ディジット線
が非選択状態となりフローティング状態となる。公知な
ワード線選択回路Ｘ Ｄｅｃ．により全ワード線非選択
状態となり接地電位が印加される。
【００７２】以上により、メモリセルのドレインはフロ
ーティング状態となり、ゲートに接地電位が印加され又
ソースには、電源Ｖｐｐからの電位が印加される。上記
電界の下、メモリセルのフローティングゲートに蓄えら
れた電荷を引き抜き、消去動作を実施する。
ーティング状態となり、ゲートに接地電位が印加され又
ソースには、電源Ｖｐｐからの電位が印加される。上記
電界の下、メモリセルのフローティングゲートに蓄えら
れた電荷を引き抜き、消去動作を実施する。
【００７３】次に任意の電位を用いた消去判定動作を説
明する。消去判定動作は、上記第３の消去動作に続き連
続して実行される。このとき、消去判定信号ＴＥＲＳＶ
がハイレベル、書込判定信号ＴＰＲＧＶがロウレベルと
なり、書込判定動作時と同様に消去判定ワード電位コマ
ンドにより選択された消去判定電位がメモリセルのゲー
トに印加される。これらの電位を選択されたメモリセル
の各接点に印加し、データを読み出し、期待データと比
較することにより、判定動作を実施する。
明する。消去判定動作は、上記第３の消去動作に続き連
続して実行される。このとき、消去判定信号ＴＥＲＳＶ
がハイレベル、書込判定信号ＴＰＲＧＶがロウレベルと
なり、書込判定動作時と同様に消去判定ワード電位コマ
ンドにより選択された消去判定電位がメモリセルのゲー
トに印加される。これらの電位を選択されたメモリセル
の各接点に印加し、データを読み出し、期待データと比
較することにより、判定動作を実施する。
【００７４】次に通常の書込動作時、電位生成回路ＶＳ
Ｃ２より一定の書込ディジット電位ＶＰＲＧＤが書込回
路ＷＣ、ディジット線選択回路Ｙ Ｄｅｃ．、ディジッ
ト線を経由しメモリセルのドレインに供給され、電位制
御回路ＶＳＣより電源Ｖｐｐからの電位がワード線選択
回路Ｘ Ｄｅｃ．、ワード線を経由しメモリセルのゲー
トに供給され、消去回路ＳＣより接地電位がソース線を
経由しメモリセルのソースに供給される。選択されたメ
モリセルの各接点にこれらの電位を印加することによ
り、ホットエレクトロン注入による書込動作を実施す
る。
Ｃ２より一定の書込ディジット電位ＶＰＲＧＤが書込回
路ＷＣ、ディジット線選択回路Ｙ Ｄｅｃ．、ディジッ
ト線を経由しメモリセルのドレインに供給され、電位制
御回路ＶＳＣより電源Ｖｐｐからの電位がワード線選択
回路Ｘ Ｄｅｃ．、ワード線を経由しメモリセルのゲー
トに供給され、消去回路ＳＣより接地電位がソース線を
経由しメモリセルのソースに供給される。選択されたメ
モリセルの各接点にこれらの電位を印加することによ
り、ホットエレクトロン注入による書込動作を実施す
る。
【００７５】次に通常の書込あるいは消去判定動作時、
電位生成回路ＶＳＣ２より一定の判定電位が電位制御回
路ＶＳＣ、ワード線選択回路Ｘ Ｄｅｃ．、ワード線を
経由しメモリセルのゲートに供給され、読み出し電位が
図示しないセンスアンプ、ディジット線選択回路Ｙ Ｄ
ｅｃ．、ディジット線を経由しメモリセルのドレインに
供給され、消去回路ＳＣより接地電位がソース線を経由
しメモリセルのソースに供給される。これらの電位を選
択されたメモリセルの各接点に印加し、データを読み出
し、期待データと比較することにより、判定動作を実施
する。
電位生成回路ＶＳＣ２より一定の判定電位が電位制御回
路ＶＳＣ、ワード線選択回路Ｘ Ｄｅｃ．、ワード線を
経由しメモリセルのゲートに供給され、読み出し電位が
図示しないセンスアンプ、ディジット線選択回路Ｙ Ｄ
ｅｃ．、ディジット線を経由しメモリセルのドレインに
供給され、消去回路ＳＣより接地電位がソース線を経由
しメモリセルのソースに供給される。これらの電位を選
択されたメモリセルの各接点に印加し、データを読み出
し、期待データと比較することにより、判定動作を実施
する。
【００７６】
【実施形態２】次に、本発明の実施形態２について図面
を参照して説明する。まず回路構成について説明する。
を参照して説明する。まず回路構成について説明する。
【００７７】図１０は、本発明の実施形態２に係る電位
生成回路ＶＳＣ２を示す回路図であり、図１１は、本発
明の実施形態２に係る電位制御回路ＶＳＣを示す回路図
である。
生成回路ＶＳＣ２を示す回路図であり、図１１は、本発
明の実施形態２に係る電位制御回路ＶＳＣを示す回路図
である。
【００７８】電位生成回路ＶＳＣ２は、書込消去用電位
Ｖｐｐと接地電位間を抵抗分割する抵抗Ｒ９００〜Ｒ９
１４と、消去判定信号ＴＥＲＳＶを入力とするレベルシ
フタ回路ＬＳ９００と、レベルシフタ回路ＬＳ９００の
出力をゲートに、抵抗Ｒ９０２，Ｒ９０３間より出力さ
れる電位をソースに、判定電位ＶＶＥＲＩの出力をドレ
インにそれぞれ入力するＮチャネルトランジスタＮ９０
０と、書込判定信号ＴＰＲＧＶを入力とするレベルシフ
タ回路ＬＳ９０１と、レベルシフタ回路ＬＳ９０１の出
力をゲートに、抵抗分Ｒ９１２，Ｒ９１３間より出力さ
れる電位をソースに、判定電位ＶＶＥＲＩの出力をドレ
インにそれぞれ入力するＮチャネルトランジスタＮ９０
とから構成されており、抵抗Ｒ９１３，Ｒ９１４間より
書込ディジット電位ＶＰＲＧＤが出力されるようになっ
ている。
Ｖｐｐと接地電位間を抵抗分割する抵抗Ｒ９００〜Ｒ９
１４と、消去判定信号ＴＥＲＳＶを入力とするレベルシ
フタ回路ＬＳ９００と、レベルシフタ回路ＬＳ９００の
出力をゲートに、抵抗Ｒ９０２，Ｒ９０３間より出力さ
れる電位をソースに、判定電位ＶＶＥＲＩの出力をドレ
インにそれぞれ入力するＮチャネルトランジスタＮ９０
０と、書込判定信号ＴＰＲＧＶを入力とするレベルシフ
タ回路ＬＳ９０１と、レベルシフタ回路ＬＳ９０１の出
力をゲートに、抵抗分Ｒ９１２，Ｒ９１３間より出力さ
れる電位をソースに、判定電位ＶＶＥＲＩの出力をドレ
インにそれぞれ入力するＮチャネルトランジスタＮ９０
とから構成されており、抵抗Ｒ９１３，Ｒ９１４間より
書込ディジット電位ＶＰＲＧＤが出力されるようになっ
ている。
【００７９】電位制御回路ＶＳＣは、外部印加テスト信
号ＴＥＳＴＩを入力とするレベルシフタ回路ＬＳ１００
１と、レベルシフタ回路ＬＳ１００１の出力をゲート
に、判定電位ＶＶＥＲＩをソースに、Ｐチャネルトラン
ジスタＰ１００１のソースをドレインに接続されたＮチ
ャネルトランジスタＮ１００１と、書込信号ＴＰＲＧを
入力とするレベルシフタ回路ＬＳ１００２と、レベルシ
フタ回路ＬＳ１００２の出力をゲートにＶｐｐをソース
にＰチャネルトランジスタＰ１００１のソースをドレイ
ンに接続されたＮチャネルトランジスタＮ１００２と、
接地電位をゲートにＮチャネルトランジスタＮ１００
１，Ｎ１００２のドレインをソースに電位制御回路ＶＳ
Ｃの出力ＶＧＡＴＥをドレインに接続されたＰチャネル
トランジスタＰ１００１と、消去信号ＴＥＲＳと消去判
定信号ＴＥＲＳＶと書込判定信号ＴＰＲＧＶとを入力信
号とするＮＯＲ回路ＮＯＲ１００１と、外部印加テスト
信号ＴＥＳＴＩとテスト信号ＴＥＳＴとを入力信号とす
るＮＡＮＤ回路ＮＡＮＤ１００１と、ＮＯＲ回路ＮＯＲ
１００１の出力と前記ＮＡＮＤ回路ＮＡＮＤ１００１の
出力を入力とするＮＯＲ回路ＮＯＲ１００２と、ＮＯＲ
回路ＮＯＲ１００２の出力を入力とするレベルシフタ回
路ＬＳ１００３と、レベルシフタ回路ＬＳ１００３の出
力をゲートに第３の電位としてテスト端子より入力され
る外部印加テスト電位ＶＴＧＩをソースに電位制御回路
ＶＳＣの出力端ＶＧＡＴＥをドレインに接続されたＮチ
ャネルトランジスタＮ１００３とから構成されている。
号ＴＥＳＴＩを入力とするレベルシフタ回路ＬＳ１００
１と、レベルシフタ回路ＬＳ１００１の出力をゲート
に、判定電位ＶＶＥＲＩをソースに、Ｐチャネルトラン
ジスタＰ１００１のソースをドレインに接続されたＮチ
ャネルトランジスタＮ１００１と、書込信号ＴＰＲＧを
入力とするレベルシフタ回路ＬＳ１００２と、レベルシ
フタ回路ＬＳ１００２の出力をゲートにＶｐｐをソース
にＰチャネルトランジスタＰ１００１のソースをドレイ
ンに接続されたＮチャネルトランジスタＮ１００２と、
接地電位をゲートにＮチャネルトランジスタＮ１００
１，Ｎ１００２のドレインをソースに電位制御回路ＶＳ
Ｃの出力ＶＧＡＴＥをドレインに接続されたＰチャネル
トランジスタＰ１００１と、消去信号ＴＥＲＳと消去判
定信号ＴＥＲＳＶと書込判定信号ＴＰＲＧＶとを入力信
号とするＮＯＲ回路ＮＯＲ１００１と、外部印加テスト
信号ＴＥＳＴＩとテスト信号ＴＥＳＴとを入力信号とす
るＮＡＮＤ回路ＮＡＮＤ１００１と、ＮＯＲ回路ＮＯＲ
１００１の出力と前記ＮＡＮＤ回路ＮＡＮＤ１００１の
出力を入力とするＮＯＲ回路ＮＯＲ１００２と、ＮＯＲ
回路ＮＯＲ１００２の出力を入力とするレベルシフタ回
路ＬＳ１００３と、レベルシフタ回路ＬＳ１００３の出
力をゲートに第３の電位としてテスト端子より入力され
る外部印加テスト電位ＶＴＧＩをソースに電位制御回路
ＶＳＣの出力端ＶＧＡＴＥをドレインに接続されたＮチ
ャネルトランジスタＮ１００３とから構成されている。
【００８０】次に動作について図１０及び図１１を用い
て説明する。
て説明する。
【００８１】まず任意の電位を用いた書込判定動作を説
明する。本書込判定動作は、上記実施形態１と同様な書
込動作に続き連続して実行される。
明する。本書込判定動作は、上記実施形態１と同様な書
込動作に続き連続して実行される。
【００８２】電位制御回路ＶＳＣにおいて、任意の電位
を用いた書込判定動作時、書込判定信号ＴＰＲＧＶ、テ
スト信号ＴＥＳＴ及び外部印加テスト信号ＴＥＳＴＩが
ハイレベル、書込信号ＴＰＲＧ、消去信号ＴＥＲＳ及び
消去判定信号ＴＥＲＳＶがロウレベルとなる。その結果
ＮチャネルトランジスタＮ１００１，Ｎ１００２がＯＦ
Ｆ状態ＮチャネルトランジスタＮ１００３がＯＮ状態と
なり、第３の電位である外部印加テスト電位ＶＴＧＩが
判定電位として出力端ＶＧＡＴＥより出力される。
を用いた書込判定動作時、書込判定信号ＴＰＲＧＶ、テ
スト信号ＴＥＳＴ及び外部印加テスト信号ＴＥＳＴＩが
ハイレベル、書込信号ＴＰＲＧ、消去信号ＴＥＲＳ及び
消去判定信号ＴＥＲＳＶがロウレベルとなる。その結果
ＮチャネルトランジスタＮ１００１，Ｎ１００２がＯＦ
Ｆ状態ＮチャネルトランジスタＮ１００３がＯＮ状態と
なり、第３の電位である外部印加テスト電位ＶＴＧＩが
判定電位として出力端ＶＧＡＴＥより出力される。
【００８３】消去回路ＳＣにおいて、書込判定動作時、
消去信号ＴＥＲＳがロウレベルとなるため、接地電位が
出力端Ｓ１より出力される。
消去信号ＴＥＲＳがロウレベルとなるため、接地電位が
出力端Ｓ１より出力される。
【００８４】上記動作により、図２において選択された
メモリセルに対し、図示しない公知なセンスアンプから
公知なディジット線選択回路Ｙ Ｄｅｃ．を通し読み出
しディジット電位がメモリセルのドレインに印加され、
公知なワード線選択回路ＸＤｅｃ．を通し外部入力の判
定電位ＶＴＧＩがメモリセルのゲートに印加され、消去
回路ＳＣより接地電位がメモリセルのソースに印加され
る。これらの電位を選択されたメモリセルの各接点に印
加し、データを読み出し、期待データと比較することに
より、判定動作を実施する。
メモリセルに対し、図示しない公知なセンスアンプから
公知なディジット線選択回路Ｙ Ｄｅｃ．を通し読み出
しディジット電位がメモリセルのドレインに印加され、
公知なワード線選択回路ＸＤｅｃ．を通し外部入力の判
定電位ＶＴＧＩがメモリセルのゲートに印加され、消去
回路ＳＣより接地電位がメモリセルのソースに印加され
る。これらの電位を選択されたメモリセルの各接点に印
加し、データを読み出し、期待データと比較することに
より、判定動作を実施する。
【００８５】次に任意の電位を用いた消去判定動作を説
明する。消去判定動作は、実施形態１と同様な消去動作
に続き連続して実行される。このとき、消去判定信号Ｔ
ＥＲＳＶがハイレベル、書込判定信号ＴＰＲＧＶがロウ
レベルとなり、書込判定動作時と同様に外部印加テスト
電位ＶＴＧＩが判定電位がメモリセルのゲートに印加さ
れる。これらの電位を選択されたメモリセルの各接点に
印加し、データを読み出し、期待データと比較すること
により、判定動作を実施するる。
明する。消去判定動作は、実施形態１と同様な消去動作
に続き連続して実行される。このとき、消去判定信号Ｔ
ＥＲＳＶがハイレベル、書込判定信号ＴＰＲＧＶがロウ
レベルとなり、書込判定動作時と同様に外部印加テスト
電位ＶＴＧＩが判定電位がメモリセルのゲートに印加さ
れる。これらの電位を選択されたメモリセルの各接点に
印加し、データを読み出し、期待データと比較すること
により、判定動作を実施するる。
【００８６】次に外部から印加される任意の電位を用い
た消去動作を説明する。本動作時、外部より消去テスト
コマンド、消去アドレイデータが図示しない外部入力端
子に与えられる。
た消去動作を説明する。本動作時、外部より消去テスト
コマンド、消去アドレイデータが図示しない外部入力端
子に与えられる。
【００８７】電位制御回路ＶＳＣにおいて、外部から印
加される任意の電位を用いた消去動作時、消去信号ＴＥ
ＲＳ、テスト信号ＴＥＳＴ及び外部印加テスト信号ＴＥ
ＳＴＩがハイレベル、書込信号ＴＰＲＧ、書込判定信号
ＴＰＲＧＶ及び消去判定信号ＴＥＲＳＶがロウレベルと
なる。その結果ＮチャネルトランジスタＮ１００１，Ｎ
１００２がＯＦＦ状態ＮチャネルトランジスタＮ１００
３がＯＮ状態となり、第３の電位である外部印加テスト
電位ＶＴＧＩが消去時メモリセルゲート電位として出力
端ＶＧＡＴＥより出力される。
加される任意の電位を用いた消去動作時、消去信号ＴＥ
ＲＳ、テスト信号ＴＥＳＴ及び外部印加テスト信号ＴＥ
ＳＴＩがハイレベル、書込信号ＴＰＲＧ、書込判定信号
ＴＰＲＧＶ及び消去判定信号ＴＥＲＳＶがロウレベルと
なる。その結果ＮチャネルトランジスタＮ１００１，Ｎ
１００２がＯＦＦ状態ＮチャネルトランジスタＮ１００
３がＯＮ状態となり、第３の電位である外部印加テスト
電位ＶＴＧＩが消去時メモリセルゲート電位として出力
端ＶＧＡＴＥより出力される。
【００８８】消去回路ＳＣにおいて、消去テストコマン
ドにより消去消去信号ＴＥＲＳがハイレベルとなるた
め、Ｖｐｐが出力端Ｓ１より出力される。このとき、公
知なディジット線選択回路Ｙ Ｄｅｃ．により全ディジ
ット線が非選択状態となりフローティング状態となる。
公知なワード線選択回路Ｘ Ｄｅｃ．により全ワード線
に対し外部入力電位ＶＴＧＩが印加される。
ドにより消去消去信号ＴＥＲＳがハイレベルとなるた
め、Ｖｐｐが出力端Ｓ１より出力される。このとき、公
知なディジット線選択回路Ｙ Ｄｅｃ．により全ディジ
ット線が非選択状態となりフローティング状態となる。
公知なワード線選択回路Ｘ Ｄｅｃ．により全ワード線
に対し外部入力電位ＶＴＧＩが印加される。
【００８９】上記電界の下、メモリセルのフローティン
グゲートに蓄えられた電荷が引き抜かれ消去動作が実施
される。このとき、外部入力電位として負電位を印加す
ることによる評価を実施することも可能となる。
グゲートに蓄えられた電荷が引き抜かれ消去動作が実施
される。このとき、外部入力電位として負電位を印加す
ることによる評価を実施することも可能となる。
【００９０】
【発明の効果】以上説明したように本発明によれば、書
込判定や消去判定に用いるメモリセルのワード線の電位
を切り換えて設定する方式と、直接外部より電位を印加
する方式と、設計時に設定した電位を印加する方式とを
選択可能としたため、フラッシュメモリのメモリセルの
書込や消去の特性の測定が自動書込動作や自動消去動作
を用いて実施できる。そのため、書込動作又は消去動作
とそれぞれの判定動作との繰り返しを用いていた場合に
必要であった電源の設定の変動に伴う余分な時間や毎回
繰り返される判定時間に伴う余分な時間を短縮すること
ができ、したがって、テスト時間を短縮することができ
る。
込判定や消去判定に用いるメモリセルのワード線の電位
を切り換えて設定する方式と、直接外部より電位を印加
する方式と、設計時に設定した電位を印加する方式とを
選択可能としたため、フラッシュメモリのメモリセルの
書込や消去の特性の測定が自動書込動作や自動消去動作
を用いて実施できる。そのため、書込動作又は消去動作
とそれぞれの判定動作との繰り返しを用いていた場合に
必要であった電源の設定の変動に伴う余分な時間や毎回
繰り返される判定時間に伴う余分な時間を短縮すること
ができ、したがって、テスト時間を短縮することができ
る。
【００９１】また、一定の判定電位までの書込や消去の
特性の測定に自動動作を用いることが可能であるため、
これらの自動動作を用いることによりテスト装置による
制御項目が減少し、自動判定後に内部より出力されるス
テータスをモニターする事により同時多数個測定も可能
となり、操作性の向上となる。
特性の測定に自動動作を用いることが可能であるため、
これらの自動動作を用いることによりテスト装置による
制御項目が減少し、自動判定後に内部より出力されるス
テータスをモニターする事により同時多数個測定も可能
となり、操作性の向上となる。
【図１】不揮発性半導体記憶装置の自動書込動作時にお
けるメモリセルのゲート電位の推移を示す図である。
けるメモリセルのゲート電位の推移を示す図である。
【図２】本発明に係る不揮発性半導体記憶装置を示す構
成図である。
成図である。
【図３】本発明の不揮発性半導体記憶装置において基準
電位を生成する電位生成回路を示す回路図である。
電位を生成する電位生成回路を示す回路図である。
【図４】本発明の不揮発性半導体記憶装置においてワー
ド線に電位を選択し供給する電位制御回路を示す回路図
である。
ド線に電位を選択し供給する電位制御回路を示す回路図
である。
【図５】本発明の不揮発性半導体記憶装置においてディ
ジット線に電位を選択し供給する書込回路を示す回路図
である。
ジット線に電位を選択し供給する書込回路を示す回路図
である。
【図６】公知なレベルシフタ回路を示す回路図である。
【図７】本発明の不揮発性半導体記憶装置においてソー
ス線に電位を供給する消去回路を示す回路図である。
ス線に電位を供給する消去回路を示す回路図である。
【図８】本発明の不揮発性半導体記憶装置における書込
時のタイミングチャートである。
時のタイミングチャートである。
【図９】本発明の不揮発性半導体記憶装置における消去
時のタイミングチャートである。
時のタイミングチャートである。
【図１０】本発明の不揮発性半導体記憶装置において基
準電位を生成する電位生成回路を示す回路図である。
準電位を生成する電位生成回路を示す回路図である。
【図１１】本発明の不揮発性半導体記憶装置においてワ
ード線に電位を選択し供給する電位制御回路を示す回路
図である。
ード線に電位を選択し供給する電位制御回路を示す回路
図である。
【図１２】従来の不揮発性半導体記憶装置において自動
書込時や自動消去時にメモリセルの各ノードに対し電位
を印加させる方式を示す構成図である。
書込時や自動消去時にメモリセルの各ノードに対し電位
を印加させる方式を示す構成図である。
【図１３】従来の半導体記憶装置のワード線に電位を選
択し供給する電位制御回路を示す回路図である。
択し供給する電位制御回路を示す回路図である。
【図１４】従来の半導体記憶装置の基準電位を生成する
電位生成回路を示す回路図である。
電位生成回路を示す回路図である。
【図１５】従来の半導体記憶装置のディジット線に電位
を選択し供給する書込回路を示す回路図である。
を選択し供給する書込回路を示す回路図である。
Ｄ１１〜Ｄ１ｍ ビット線 Ｗ１〜Ｗｎ ワード線 Ｓ１ ソース線 ＳＣ 消去回路 ＸＤｅｃ ワード線選択回路 ＹＤｅｃ ディジット線選択回路 Ｍ１１１〜Ｍ１ｎｍ メモリセル ＭＣＡ メモリセルアレイ ＶＳＣ 電位制御回路 ＶＳＣ２ 電位生成回路 ＣＭＯＣ コマンド回路 ＷＣ 書込回路 Ｖｐｐ 書込／消去電位 Ｖ００〜Ｖ２３ 設定電位選択信号 ＶＶＥＲＩ 判定電位 ＶＶＥＲＩＴ テスト用判定電位 ＶＰＲＧＤ 書込ディジット電位 ＶＰＲＧＤＴ テスト用書込ディジット電位 ＴＥＳＴ テスト信号 ＴＥＳＴＩ 外部印加テスト信号 ＴＰＲＧ 書込信号 ＴＰＲＧＶ 書込判定信 ＴＥＲＳ 消去信号 ＴＥＲＳＶ 消去判定信号 ＶＴＧＩ 外部印加テスト電位（第３の電位） ＶＧＡＴＥ 電位制御回路出力端（ワード線印加電位） ＴＳＤＩＧ ディジット線選択信号 ＶＤＩＧＩＴ 書込回路出力端（ディジット線印加電
位） Ｒ２００〜Ｒ２１４，Ｒ９００〜Ｒ９１４ 抵抗 ＬＳ２００〜ＬＳ２３１，ＬＳ３０１〜ＬＳ３０３，Ｌ
Ｓ６０１，ＬＳ９００〜ＬＳ９０１，ＬＳ１００１〜Ｌ
Ｓ１００３，ＬＳ１２０１〜ＬＳ１２０３，ＬＳ１４０
１ レベルシフタ回路 ＬＳＩ レベルシフタ回路１ ＬＳ２ レベルシフタ回路２ Ｎ２００〜Ｎ２３２，Ｎ３０１〜Ｎ３０３，Ｎ４０１〜
Ｎ４０６，Ｎ６０１，Ｎ９００〜Ｎ９０１，Ｎ１００１
〜Ｎ１００３，Ｎ１２０１〜Ｎ１２０３，Ｎ１４０１
Ｎチャネルエンハンスメントトランジスタ ＩＮＶ４０１〜ＩＮＶ４０３ インバータ回路 ＮＡＮＤ４０１，ＮＡＮＤ１００１，ＮＡＮＤ１４０１
ＮＡＮＤ回路 ＮＯＲ２００，ＮＯＲ４０１，ＮＯＲ４０２，ＮＯＲ１
００１，ＮＯＲ１００２ ＮＯＲ回路 Ｐ４０１〜Ｐ４０４，Ｐ１００１，Ｐ１００２ Ｐチャ
ネルエンハンスメントトランジスタ
位） Ｒ２００〜Ｒ２１４，Ｒ９００〜Ｒ９１４ 抵抗 ＬＳ２００〜ＬＳ２３１，ＬＳ３０１〜ＬＳ３０３，Ｌ
Ｓ６０１，ＬＳ９００〜ＬＳ９０１，ＬＳ１００１〜Ｌ
Ｓ１００３，ＬＳ１２０１〜ＬＳ１２０３，ＬＳ１４０
１ レベルシフタ回路 ＬＳＩ レベルシフタ回路１ ＬＳ２ レベルシフタ回路２ Ｎ２００〜Ｎ２３２，Ｎ３０１〜Ｎ３０３，Ｎ４０１〜
Ｎ４０６，Ｎ６０１，Ｎ９００〜Ｎ９０１，Ｎ１００１
〜Ｎ１００３，Ｎ１２０１〜Ｎ１２０３，Ｎ１４０１
Ｎチャネルエンハンスメントトランジスタ ＩＮＶ４０１〜ＩＮＶ４０３ インバータ回路 ＮＡＮＤ４０１，ＮＡＮＤ１００１，ＮＡＮＤ１４０１
ＮＡＮＤ回路 ＮＯＲ２００，ＮＯＲ４０１，ＮＯＲ４０２，ＮＯＲ１
００１，ＮＯＲ１００２ ＮＯＲ回路 Ｐ４０１〜Ｐ４０４，Ｐ１００１，Ｐ１００２ Ｐチャ
ネルエンハンスメントトランジスタ
Claims (7)
- 【請求項１】 電位供給部を有し、電気的に書換可能な
不揮発性メモリセルを備えた不揮発性半導体記憶装置で
あって、 電位供給部は、前記メモリセルに自動書込動作を行う際
に前記メモリセルのドレインに、半導体記憶装置内で生
成された複数の電位を外部より入力される信号により選
択して書込ドレイン電圧として供給するものであること
を特徴とする不揮発性半導体記憶装置。 - 【請求項２】 電位供給部を有し、電気的に書換可能な
不揮発性メモリセルを備えた不揮発性半導体記憶装置で
あって、 電位供給部は、前記メモリセルに自動書込判定動作を行
う際に前記メモリセルのゲートに、半導体記憶装置内で
生成された複数の電位を外部より入力される信号により
選択して書込判定ゲート電圧として供給するものである
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項３】 電位供給部を有し、電気的に書換可能な
不揮発性メモリセルを備えた不揮発性半導体記憶装置で
あって、 電位供給部は、前記メモリセルに自動消去判定動作を行
う際に前記メモリセルのゲートに、半導体記憶装置内で
生成された複数の電位を外部より入力される信号により
選択して消去判定ゲート電圧として供給するものである
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項４】 電位供給部を有し、電気的に書換可能な
不揮発性メモリセルを備えた不揮発性半導体記憶装置で
あって、 電位供給部は、前記メモリセルに自動消去動作を行う際
に前記メモリセルのゲートに、半導体記憶装置外部より
入力端子を経由し入力される電位を外部より入力される
信号により選択して消去ゲート電圧として供給し、かつ
メモリセルのソースに消去ソース電位を供給するもので
あることを特徴とする不揮発性半導体記憶装置。 - 【請求項５】 前記メモリセルのゲートに書込判定ゲー
ト電圧を供給する回路を有し、 該回路は、前記半導体記憶装置外部より入力端子を経由
し入力される電位を外部より入力される信号により選択
し、書込判定ゲート電圧として前記メモリセルのゲート
に印加させる回路であることを特徴とする請求項２に記
載の不揮発性半導体記憶装置。 - 【請求項６】 前記メモリセルゲートに消去判定ゲート
電圧を供給する回路を有し、 該回路は、前記半導体記憶装置外部より入力端子を経由
し入力される電位を外部より入力される信号により選択
し、消去判定ゲート電圧として前記メモリセルゲートに
印加させる回路であることを特徴とする請求項３に記載
の不揮発性半導体記憶装置。 - 【請求項７】 電気的に書換可能な不揮発性メモリセル
を備えた不揮発性半導体記憶装置において、前記半導体
記憶装置内において使用される複数の電位を入力端子よ
り入力されるデータにより制御する回路を有することを
特徴とする請求項１、２、３又は４に記載の不揮発性半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7986897A JPH10275485A (ja) | 1997-03-31 | 1997-03-31 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7986897A JPH10275485A (ja) | 1997-03-31 | 1997-03-31 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10275485A true JPH10275485A (ja) | 1998-10-13 |
Family
ID=13702198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7986897A Pending JPH10275485A (ja) | 1997-03-31 | 1997-03-31 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10275485A (ja) |
-
1997
- 1997-03-31 JP JP7986897A patent/JPH10275485A/ja active Pending
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