JPH10275487A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH10275487A JPH10275487A JP8284397A JP8284397A JPH10275487A JP H10275487 A JPH10275487 A JP H10275487A JP 8284397 A JP8284397 A JP 8284397A JP 8284397 A JP8284397 A JP 8284397A JP H10275487 A JPH10275487 A JP H10275487A
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- 239000004065 semiconductor Substances 0.000 title claims description 14
- 239000011159 matrix material Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 10
- 239000000470 constituent Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G—PHYSICS
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- G11C—STATIC STORES
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】
【課題】 ドレインディスターブを防ぐための電圧を供
給する配線と電源を不要にする。 【解決手段】 選択ワード線を含むブロックに対応する
ブロックデコーダ３ａ，３ｂからはブロック選択信号が
出力される。メモリセルアレイ１のうち、選択ワード線
を含むブロック１ａ，１ｂのトランジスタＱ0 〜Ｑm が
オンして、選択ブロックの副ビット線ＳＢ0 〜ＳＢm が
主ビット線Ｂ0 〜Ｂm に接続される。プリデコーダ２の
出力のうち、選択ワード線に対応する出力からは、読み
出し時及び書き込み時に正電圧が出力され、消去時に負
電圧が出力される。メインデコーダのうち、選択ブロッ
クに対応するトランジスタＱ11，Ｑ12が導通し、選択ワ
ード線には正電圧又は負電圧が出力され、非選択ワード
線には０Ｖが出力される。
給する配線と電源を不要にする。 【解決手段】 選択ワード線を含むブロックに対応する
ブロックデコーダ３ａ，３ｂからはブロック選択信号が
出力される。メモリセルアレイ１のうち、選択ワード線
を含むブロック１ａ，１ｂのトランジスタＱ0 〜Ｑm が
オンして、選択ブロックの副ビット線ＳＢ0 〜ＳＢm が
主ビット線Ｂ0 〜Ｂm に接続される。プリデコーダ２の
出力のうち、選択ワード線に対応する出力からは、読み
出し時及び書き込み時に正電圧が出力され、消去時に負
電圧が出力される。メインデコーダのうち、選択ブロッ
クに対応するトランジスタＱ11，Ｑ12が導通し、選択ワ
ード線には正電圧又は負電圧が出力され、非選択ワード
線には０Ｖが出力される。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電気的に消去、書
き込み可能な不揮発性半導体記憶装置（フラッシュＥＥ
ＰＲＯＭ）に関するものである。
き込み可能な不揮発性半導体記憶装置（フラッシュＥＥ
ＰＲＯＭ）に関するものである。
【０００２】
【従来の技術】フラッシュＥＥＰＲＯＭは、スタック構
造のメモリセルトランジスタを有し、データの書き込み
はチャネルホットエレクトロンにより行われ、消去はフ
ァウラー・ノルトハイム（Fowler-Nordheim ）のトンネ
ル電流により行われるメモリである。このようなメモリ
では、書き込み及び消去時にワード線を選択するための
Ｘ（行）デコーダが必要とされる。しかし、従来のフラ
ッシュＥＥＰＲＯＭにおける消去は、全ビット一括の消
去を前提に考えられており、細かな単位でのブロック消
去に対応できるものではなかった。そこで、細かな単位
でのブロック消去を可能にするメモリが提案されている
（特開平６−２１５５９１号公報）。
造のメモリセルトランジスタを有し、データの書き込み
はチャネルホットエレクトロンにより行われ、消去はフ
ァウラー・ノルトハイム（Fowler-Nordheim ）のトンネ
ル電流により行われるメモリである。このようなメモリ
では、書き込み及び消去時にワード線を選択するための
Ｘ（行）デコーダが必要とされる。しかし、従来のフラ
ッシュＥＥＰＲＯＭにおける消去は、全ビット一括の消
去を前提に考えられており、細かな単位でのブロック消
去に対応できるものではなかった。そこで、細かな単位
でのブロック消去を可能にするメモリが提案されている
（特開平６−２１５５９１号公報）。
【０００３】図５（ａ）は特開平６−２１５５９１号公
報に開示されているフラッシュＥＥＰＲＯＭのブロック
図、図５（ｂ）はこのフラッシュＥＥＰＲＯＭのＸデコ
ーダのブロック図である。このフラッシュＥＥＰＲＯＭ
は、メモリセルトランジスタＭ00〜Ｍ11がマトリクス状
に配置されたメモリセルアレイ４１、各行のメモリセル
トランジスタの制御ゲートに共通に接続されたワード線
Ｗ0 ，Ｗ1 、各列のメモリセルトランジスタのドレイン
に共通に接続されたビット線Ｂ0 ，Ｂ1 、外部からのＸ
アドレスに従って所定のワード線を選択するＸデコーダ
４２、外部からのＹアドレスに従って所定のビット線を
選択するＹデコーダ４３から構成されている。
報に開示されているフラッシュＥＥＰＲＯＭのブロック
図、図５（ｂ）はこのフラッシュＥＥＰＲＯＭのＸデコ
ーダのブロック図である。このフラッシュＥＥＰＲＯＭ
は、メモリセルトランジスタＭ00〜Ｍ11がマトリクス状
に配置されたメモリセルアレイ４１、各行のメモリセル
トランジスタの制御ゲートに共通に接続されたワード線
Ｗ0 ，Ｗ1 、各列のメモリセルトランジスタのドレイン
に共通に接続されたビット線Ｂ0 ，Ｂ1 、外部からのＸ
アドレスに従って所定のワード線を選択するＸデコーダ
４２、外部からのＹアドレスに従って所定のビット線を
選択するＹデコーダ４３から構成されている。
【０００４】Ｘデコーダ４２は、図示しないプリデコー
ダ回路、ＮＡＮＤゲートＧ41、このＮＡＮＤゲートＧ41
の出力信号を反転するインバータゲートＩＶ41、各ワー
ド線に対してそれぞれ設けられた２個のトランスファゲ
ートＴ１，Ｔ２から構成されている。そして、トランス
ファゲートＴ１は、ＮチャネルＭＯＳトランジスタＱ4
1、ＰチャネルＭＯＳトランジスタＱ42から構成され、
トランスファゲートＴ２は、ＮチャネルＭＯＳトランジ
スタＱ43、ＰチャネルＭＯＳトランジスタＱ44から構成
されている。また、ＮＡＮＤゲートＧ41、インバータゲ
ートＩＶ41は所定の本数のワード線ごとに設けられてい
る。プリデコーダ回路の出力Ａ0 ，Ａ1 のうち、選択ワ
ード線に対応する出力からは、データの読み出し時及び
書き込み時に正電圧（読み出し時５Ｖ／書き込み時１２
Ｖ）が出力され、消去時に−１０Ｖが出力され、非選択
のワード線に対応する出力からは、データの読み出し時
及び書き込み時に０Ｖが出力され、消去時に３Ｖが出力
される、また、トランジスタＱ43，Ｑ44のソースに与え
られる図示しない電源からの電圧ＶWLは、消去時に３Ｖ
となり、消去時以外のときには０Ｖとなる。
ダ回路、ＮＡＮＤゲートＧ41、このＮＡＮＤゲートＧ41
の出力信号を反転するインバータゲートＩＶ41、各ワー
ド線に対してそれぞれ設けられた２個のトランスファゲ
ートＴ１，Ｔ２から構成されている。そして、トランス
ファゲートＴ１は、ＮチャネルＭＯＳトランジスタＱ4
1、ＰチャネルＭＯＳトランジスタＱ42から構成され、
トランスファゲートＴ２は、ＮチャネルＭＯＳトランジ
スタＱ43、ＰチャネルＭＯＳトランジスタＱ44から構成
されている。また、ＮＡＮＤゲートＧ41、インバータゲ
ートＩＶ41は所定の本数のワード線ごとに設けられてい
る。プリデコーダ回路の出力Ａ0 ，Ａ1 のうち、選択ワ
ード線に対応する出力からは、データの読み出し時及び
書き込み時に正電圧（読み出し時５Ｖ／書き込み時１２
Ｖ）が出力され、消去時に−１０Ｖが出力され、非選択
のワード線に対応する出力からは、データの読み出し時
及び書き込み時に０Ｖが出力され、消去時に３Ｖが出力
される、また、トランジスタＱ43，Ｑ44のソースに与え
られる図示しない電源からの電圧ＶWLは、消去時に３Ｖ
となり、消去時以外のときには０Ｖとなる。
【０００５】このようなメモリにおいて、選択ワード線
を含むブロックのＮＡＮＤゲートＧ41には全て「Ｈ」レ
ベルの信号が入力されるので、このブロックのインバー
タゲートＩＶ41の出力信号は「Ｈ」レベルとなる。これ
により、トランスファゲートＴ１，Ｔ２のうちＴ１が導
通する。また、非選択のワード線を含むブロックのＮＡ
ＮＤゲートＧ41には全て「Ｌ」レベルの信号が入力され
るので、このブロックのインバータゲートＩＶ41の出力
信号は「Ｌ」レベルとなる。これにより、トランスファ
ゲートＴ１，Ｔ２のうちＴ２が導通する。
を含むブロックのＮＡＮＤゲートＧ41には全て「Ｈ」レ
ベルの信号が入力されるので、このブロックのインバー
タゲートＩＶ41の出力信号は「Ｈ」レベルとなる。これ
により、トランスファゲートＴ１，Ｔ２のうちＴ１が導
通する。また、非選択のワード線を含むブロックのＮＡ
ＮＤゲートＧ41には全て「Ｌ」レベルの信号が入力され
るので、このブロックのインバータゲートＩＶ41の出力
信号は「Ｌ」レベルとなる。これにより、トランスファ
ゲートＴ１，Ｔ２のうちＴ２が導通する。
【０００６】こうして、データの読み出し時及び書き込
み時には、プリデコーダ回路からの正電圧（読み出し時
５Ｖ／書き込み時１２Ｖ）がトランスファゲートＴ１を
介して選択ワード線に出力され、プリデコーダ回路ある
いは内部電源からの０ＶがトランスファゲートＴ１ある
いはＴ２を介して非選択ワード線に出力される。また、
消去時には、プリデコーダ回路からの−１０Ｖがトラン
スファゲートＴ１を介して選択ワード線に出力され、プ
リデコーダ回路あるいは内部電源からの３Ｖがトランス
ファゲートＴ１あるいはＴ２を介して非選択ワード線に
出力される。こうして、複数のワード線を含むブロック
単位の消去を行うことができる。なお、消去時に非選択
のワード線に３Ｖを与えているのは、非選択のメモリセ
ルトランジスタのコントロールゲートに０Ｖよりも高い
電圧を印加して、ソース・ゲート間の電位差を小さく
し、非選択のメモリセルトランジスタで誤消去（ドレイ
ンディスターブ）が起こらないようにするためである。
み時には、プリデコーダ回路からの正電圧（読み出し時
５Ｖ／書き込み時１２Ｖ）がトランスファゲートＴ１を
介して選択ワード線に出力され、プリデコーダ回路ある
いは内部電源からの０ＶがトランスファゲートＴ１ある
いはＴ２を介して非選択ワード線に出力される。また、
消去時には、プリデコーダ回路からの−１０Ｖがトラン
スファゲートＴ１を介して選択ワード線に出力され、プ
リデコーダ回路あるいは内部電源からの３Ｖがトランス
ファゲートＴ１あるいはＴ２を介して非選択ワード線に
出力される。こうして、複数のワード線を含むブロック
単位の消去を行うことができる。なお、消去時に非選択
のワード線に３Ｖを与えているのは、非選択のメモリセ
ルトランジスタのコントロールゲートに０Ｖよりも高い
電圧を印加して、ソース・ゲート間の電位差を小さく
し、非選択のメモリセルトランジスタで誤消去（ドレイ
ンディスターブ）が起こらないようにするためである。
【０００７】
【発明が解決しようとする課題】以上のように従来のフ
ラッシュＥＥＰＲＯＭでは、ドレインディスターブを防
ぐために、Ｘデコーダ内に３Ｖあるいは０Ｖの電圧ＶWL
を供給するための配線が必要となってＸデコーダが複雑
になり、また電圧ＶWLを発生する電源が必要になるとい
う問題点があった。本発明は、上記課題を解決するため
になされたもので、ドレインディスターブを防ぐための
電圧ＶWLを供給する配線と電圧ＳWLを発生する電源が不
要な不揮発性半導体記憶装置を提供することを目的とす
る。
ラッシュＥＥＰＲＯＭでは、ドレインディスターブを防
ぐために、Ｘデコーダ内に３Ｖあるいは０Ｖの電圧ＶWL
を供給するための配線が必要となってＸデコーダが複雑
になり、また電圧ＶWLを発生する電源が必要になるとい
う問題点があった。本発明は、上記課題を解決するため
になされたもので、ドレインディスターブを防ぐための
電圧ＶWLを供給する配線と電圧ＳWLを発生する電源が不
要な不揮発性半導体記憶装置を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】本発明は、請求項１に記
載のように、複数のブロックから構成され、各ブロック
内に、マトリクス状に配置された複数のメモリセルトラ
ンジスタ、及びソースが各列のメモリセルトランジスタ
のドレインに共通の副ビット線に接続された複数のＮチ
ャネルトランジスタを備えるメモリセルアレイと、メモ
リセルアレイの各行のメモリセルトランジスタの制御ゲ
ートに共通に接続されたワード線と、メモリセルアレイ
の各列のＮチャネルトランジスタのドレインに共通に接
続された主ビット線と、入力アドレスに応じて所定のワ
ード線を選択するためのプリデコーダ、入力アドレスに
応じて所定のブロックのＮチャネルトランジスタにブロ
ック選択信号を出力することによりブロックを選択する
ブロックデコーダ、プリデコーダ及びブロックデコーダ
の出力に応じて所定のワード線を選択するメインデコー
ダからなるＸデコーダとを有し、上記メインデコーダ
は、各ワード線に対してそれぞれ、ドレインがプリデコ
ーダの対応する出力に接続され、ソースが対応する１つ
のワード線に接続され、ゲートにブロック選択信号が入
力される第１のＮチャネルトランジスタと、ドレインが
プリデコーダの対応する出力に接続され、ソースが対応
する１つのワード線に接続され、ゲートに上記ブロック
選択信号の反転信号が入力される第１のＰチャネルトラ
ンジスタと、ドレインが対応する１つのワード線に接続
され、ソースが接地され、ゲートに上記ブロック選択信
号の反転信号が入力される第２のＮチャネルトランジス
タとを備えるものである。選択ワード線を含むブロック
に対応するブロックデコーダからはブロック選択信号
（ＶDD／ＶPP）が出力される。その結果、選択ワード線
を含むブロックのＮチャネルトランジスタがオンして、
この選択ブロックの副ビット線のみが主ビット線に接続
される。プリデコーダの出力のうち、選択ワード線に対
応する出力からは、データの読み出し時に正電圧ＶDDが
出力され、書き込み時に正電圧ＶPP又は負電圧ＶEEが出
力され、消去時に負電圧ＶEE又は正電圧ＶPPが出力され
る。また、非選択ワード線に対応する出力からは、デー
タの読み出し、書き込み、消去時共に０Ｖが出力され
る。これにより、メインデコーダのうち、選択ワード線
を含むブロックに対応するトランスファゲート（第１の
Ｎチャネルトランジスタ及び第１のＰチャネルトランジ
スタ）が導通し、選択ワード線にはトランスファゲート
を通して正電圧又は負電圧が出力され、非選択ワード線
にはトランスファゲートを通して０Ｖが出力される。ま
た、メインデコーダのうち、選択ワード線を含まないブ
ロックに対応する第２のＮチャネルトランジスタが導通
し、非選択ワード線に第２のＮチャネルトランジスタを
通して０Ｖが出力される。
載のように、複数のブロックから構成され、各ブロック
内に、マトリクス状に配置された複数のメモリセルトラ
ンジスタ、及びソースが各列のメモリセルトランジスタ
のドレインに共通の副ビット線に接続された複数のＮチ
ャネルトランジスタを備えるメモリセルアレイと、メモ
リセルアレイの各行のメモリセルトランジスタの制御ゲ
ートに共通に接続されたワード線と、メモリセルアレイ
の各列のＮチャネルトランジスタのドレインに共通に接
続された主ビット線と、入力アドレスに応じて所定のワ
ード線を選択するためのプリデコーダ、入力アドレスに
応じて所定のブロックのＮチャネルトランジスタにブロ
ック選択信号を出力することによりブロックを選択する
ブロックデコーダ、プリデコーダ及びブロックデコーダ
の出力に応じて所定のワード線を選択するメインデコー
ダからなるＸデコーダとを有し、上記メインデコーダ
は、各ワード線に対してそれぞれ、ドレインがプリデコ
ーダの対応する出力に接続され、ソースが対応する１つ
のワード線に接続され、ゲートにブロック選択信号が入
力される第１のＮチャネルトランジスタと、ドレインが
プリデコーダの対応する出力に接続され、ソースが対応
する１つのワード線に接続され、ゲートに上記ブロック
選択信号の反転信号が入力される第１のＰチャネルトラ
ンジスタと、ドレインが対応する１つのワード線に接続
され、ソースが接地され、ゲートに上記ブロック選択信
号の反転信号が入力される第２のＮチャネルトランジス
タとを備えるものである。選択ワード線を含むブロック
に対応するブロックデコーダからはブロック選択信号
（ＶDD／ＶPP）が出力される。その結果、選択ワード線
を含むブロックのＮチャネルトランジスタがオンして、
この選択ブロックの副ビット線のみが主ビット線に接続
される。プリデコーダの出力のうち、選択ワード線に対
応する出力からは、データの読み出し時に正電圧ＶDDが
出力され、書き込み時に正電圧ＶPP又は負電圧ＶEEが出
力され、消去時に負電圧ＶEE又は正電圧ＶPPが出力され
る。また、非選択ワード線に対応する出力からは、デー
タの読み出し、書き込み、消去時共に０Ｖが出力され
る。これにより、メインデコーダのうち、選択ワード線
を含むブロックに対応するトランスファゲート（第１の
Ｎチャネルトランジスタ及び第１のＰチャネルトランジ
スタ）が導通し、選択ワード線にはトランスファゲート
を通して正電圧又は負電圧が出力され、非選択ワード線
にはトランスファゲートを通して０Ｖが出力される。ま
た、メインデコーダのうち、選択ワード線を含まないブ
ロックに対応する第２のＮチャネルトランジスタが導通
し、非選択ワード線に第２のＮチャネルトランジスタを
通して０Ｖが出力される。
【０００９】また、請求項２に記載のように、上記メイ
ンデコーダは、各ワード線に対してそれぞれ、ドレイン
が対応する１つのワード線に接続され、ソースが接地さ
れ、ゲートに上記ブロック選択信号が入力される第２の
Ｐチャネルトランジスタを備えるものである。また、請
求項３に記載のように、上記メインデコーダは、各ワー
ド線に対してそれぞれ、上記ブロックデコーダに入力さ
れるアドレスの否定論理積をとるＮＡＮＤゲートと、こ
のＮＡＮＤゲートの出力信号を反転するインバータゲー
トと、ドレインがインバータゲートの出力に接続され、
ソースが対応する１つのワード線に接続され、ゲートに
読み出しモードであることを示すリード信号が入力され
る第３のＮチャネルトランジスタを備えるものである。
ンデコーダは、各ワード線に対してそれぞれ、ドレイン
が対応する１つのワード線に接続され、ソースが接地さ
れ、ゲートに上記ブロック選択信号が入力される第２の
Ｐチャネルトランジスタを備えるものである。また、請
求項３に記載のように、上記メインデコーダは、各ワー
ド線に対してそれぞれ、上記ブロックデコーダに入力さ
れるアドレスの否定論理積をとるＮＡＮＤゲートと、こ
のＮＡＮＤゲートの出力信号を反転するインバータゲー
トと、ドレインがインバータゲートの出力に接続され、
ソースが対応する１つのワード線に接続され、ゲートに
読み出しモードであることを示すリード信号が入力され
る第３のＮチャネルトランジスタを備えるものである。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の第１の実施
の形態を示すフラッシュＥＥＰＲＯＭのブロック図であ
る。この半導体メモリは、メモリセルアレイ１、ワード
線Ｗ0 〜Ｗn 、主ビット線Ｂ0 〜Ｂm 、ソース線ＳＬ、
外部からのＸアドレスに従って所定のワード線を選択す
るＸ（行）デコーダ、外部からのＹアドレスに従って所
定の主ビット線を選択するＹ（列）デコーダ５から構成
されている。
て図面を参照して説明する。図１は本発明の第１の実施
の形態を示すフラッシュＥＥＰＲＯＭのブロック図であ
る。この半導体メモリは、メモリセルアレイ１、ワード
線Ｗ0 〜Ｗn 、主ビット線Ｂ0 〜Ｂm 、ソース線ＳＬ、
外部からのＸアドレスに従って所定のワード線を選択す
るＸ（行）デコーダ、外部からのＹアドレスに従って所
定の主ビット線を選択するＹ（列）デコーダ５から構成
されている。
【００１１】メモリセルアレイ１は、複数のブロック１
ａ、１ｂ・・・から構成され、各ブロック内に、マトリ
クス状に配置された複数のメモリセルトランジスタＭ00
〜Ｍnm、及びソースが各列のメモリセルトランジスタＭ
00〜Ｍn0，Ｍ01〜Ｍn1，Ｍ0m〜Ｍnmのドレインに共通の
副ビット線ＳＢ0 〜ＳＢm に接続された複数のＮチャネ
ルＭＯＳトランジスタＱ0 〜Ｑm を備えている。
ａ、１ｂ・・・から構成され、各ブロック内に、マトリ
クス状に配置された複数のメモリセルトランジスタＭ00
〜Ｍnm、及びソースが各列のメモリセルトランジスタＭ
00〜Ｍn0，Ｍ01〜Ｍn1，Ｍ0m〜Ｍnmのドレインに共通の
副ビット線ＳＢ0 〜ＳＢm に接続された複数のＮチャネ
ルＭＯＳトランジスタＱ0 〜Ｑm を備えている。
【００１２】ワード線Ｗ0 〜Ｗn は、各行のメモリセル
トランジスタＭ00〜Ｍ0m，Ｍ10〜Ｍ1m，Ｍn0〜Ｍnmのコ
ントロールゲートにそれぞれ接続されている。また、各
行のメモリセルトランジスタＭ00〜Ｍ0m，Ｍ10〜Ｍ1m，
Ｍn0〜Ｍnmのソースはソース線ＳＬに接続されている。
トランジスタＭ00〜Ｍ0m，Ｍ10〜Ｍ1m，Ｍn0〜Ｍnmのコ
ントロールゲートにそれぞれ接続されている。また、各
行のメモリセルトランジスタＭ00〜Ｍ0m，Ｍ10〜Ｍ1m，
Ｍn0〜Ｍnmのソースはソース線ＳＬに接続されている。
【００１３】Ｘデコーダは、外部からのＸアドレスに応
じて所定のワード線を選択するためのプリデコーダ回路
２、メモリセルアレイ１のブロック１ａ，１ｂ毎に設け
られるブロックデコーダ回路３ａ，３ｂ、プリデコーダ
回路及びブロックデコーダ回路の出力に応じて所定のワ
ード線を選択するメインデコーダ回路４から構成されて
いる。
じて所定のワード線を選択するためのプリデコーダ回路
２、メモリセルアレイ１のブロック１ａ，１ｂ毎に設け
られるブロックデコーダ回路３ａ，３ｂ、プリデコーダ
回路及びブロックデコーダ回路の出力に応じて所定のワ
ード線を選択するメインデコーダ回路４から構成されて
いる。
【００１４】プリデコーダ回路２は、外部からのＸアド
レスを入力とするＮＡＮＤゲートＧ0 〜Ｇn 、ＮＡＮＤ
ゲートＧ0 〜Ｇn の出力信号を入力とするインバータゲ
ートＩＶ0 〜ＩＶn から構成されている。このプリデコ
ーダ回路２の各出力、すなわちインバータゲートＩＶ0
〜ＩＶn の各出力は、ワード線Ｗ0 〜Ｗn にそれぞれ対
応している。
レスを入力とするＮＡＮＤゲートＧ0 〜Ｇn 、ＮＡＮＤ
ゲートＧ0 〜Ｇn の出力信号を入力とするインバータゲ
ートＩＶ0 〜ＩＶn から構成されている。このプリデコ
ーダ回路２の各出力、すなわちインバータゲートＩＶ0
〜ＩＶn の各出力は、ワード線Ｗ0 〜Ｗn にそれぞれ対
応している。
【００１５】ブロックデコーダ回路３ａ，３ｂは、メモ
リセルアレイ１のブロック１ａ，１ｂ毎に設けられてお
り、各ブロックデコーダ回路は、外部からのＸアドレス
を入力とするＮＡＮＤゲートＧ11、ＮＡＮＤゲートＧ11
の出力信号を入力とするインバータゲートＩＶ11から構
成されている。そして、ブロックデコーダ回路３ａ，３
ｂの各出力線（ゲートＩＶ11の出力）が、ブロック選択
線ＸＢａ，ＸＢｂとして対応するブロック１ａ，１ｂ内
のＮチャネルトランジスタＱ0 〜Ｑm のゲートに接続さ
れている。
リセルアレイ１のブロック１ａ，１ｂ毎に設けられてお
り、各ブロックデコーダ回路は、外部からのＸアドレス
を入力とするＮＡＮＤゲートＧ11、ＮＡＮＤゲートＧ11
の出力信号を入力とするインバータゲートＩＶ11から構
成されている。そして、ブロックデコーダ回路３ａ，３
ｂの各出力線（ゲートＩＶ11の出力）が、ブロック選択
線ＸＢａ，ＸＢｂとして対応するブロック１ａ，１ｂ内
のＮチャネルトランジスタＱ0 〜Ｑm のゲートに接続さ
れている。
【００１６】メインデコーダ回路４は、ブロック１ａ，
１ｂにそれぞれ対応する構成単位４ａ，４ｂからなり、
各構成単位は、ワード線Ｗ0 〜Ｗn 毎に、第１のＮチャ
ネルＭＯＳトランジスタＱ11、第１のＰチャネルＭＯＳ
トランジスタＱ12、第２のＮチャネルＭＯＳトランジス
タＱ13を備えている。ＮチャネルＭＯＳトランジスタＱ
11は、ドレインがプリデコーダ回路２の対応する出力に
接続され、ソースが対応する１つのワード線に接続さ
れ、ゲートがインバータゲートＩＶ11の出力（ブロック
選択線）に接続されている。
１ｂにそれぞれ対応する構成単位４ａ，４ｂからなり、
各構成単位は、ワード線Ｗ0 〜Ｗn 毎に、第１のＮチャ
ネルＭＯＳトランジスタＱ11、第１のＰチャネルＭＯＳ
トランジスタＱ12、第２のＮチャネルＭＯＳトランジス
タＱ13を備えている。ＮチャネルＭＯＳトランジスタＱ
11は、ドレインがプリデコーダ回路２の対応する出力に
接続され、ソースが対応する１つのワード線に接続さ
れ、ゲートがインバータゲートＩＶ11の出力（ブロック
選択線）に接続されている。
【００１７】ＰチャネルＭＯＳトランジスタＱ12は、ド
レインがプリデコーダ回路２の対応する出力に接続さ
れ、ソースが対応する１つのワード線に接続され、ゲー
トがＮＡＮＤゲートＧ11の出力に接続されている。そし
て、ＮチャネルＭＯＳトランジスタＱ13は、ドレインが
対応する１つのワード線に接続され、ソースが接地さ
れ、ゲートがＮＡＮＤゲートＧ11の出力に接続されてい
る。
レインがプリデコーダ回路２の対応する出力に接続さ
れ、ソースが対応する１つのワード線に接続され、ゲー
トがＮＡＮＤゲートＧ11の出力に接続されている。そし
て、ＮチャネルＭＯＳトランジスタＱ13は、ドレインが
対応する１つのワード線に接続され、ソースが接地さ
れ、ゲートがＮＡＮＤゲートＧ11の出力に接続されてい
る。
【００１８】次に、メモリセルアレイ１に対する読み出
し、書き込み、消去の各動作について説明する。表１、
表２に各モードにおける主要部の動作電圧を示す。
し、書き込み、消去の各動作について説明する。表１、
表２に各モードにおける主要部の動作電圧を示す。
【００１９】
【表１】
【００２０】
【表２】
【００２１】なお、表１では、「／」の左側が選択時の
電圧を示し、右側が非選択時の電圧を示している。ま
た、表２における電圧ＶBNは、Ｎチャネルトランジスタ
Ｑ11，Ｑ13が形成されるＰウエルに与えられる電圧、電
圧ＶBPは、ＰチャネルトランジスタＱ12が形成されるＮ
ウエルに与えられる電圧である。これらの電圧により、
これらトランジスタがエンハンスメントモードで動作す
る。
電圧を示し、右側が非選択時の電圧を示している。ま
た、表２における電圧ＶBNは、Ｎチャネルトランジスタ
Ｑ11，Ｑ13が形成されるＰウエルに与えられる電圧、電
圧ＶBPは、ＰチャネルトランジスタＱ12が形成されるＮ
ウエルに与えられる電圧である。これらの電圧により、
これらトランジスタがエンハンスメントモードで動作す
る。
【００２２】まず、データの読み出しモードでは、図示
しないアドレス発生手段によりプリデコーダ回路２のＮ
ＡＮＤゲートＧ0 〜Ｇn に入力されるアドレスのうち、
選択ワード線に対応するＮＡＮＤゲートに入力されるア
ドレスが全て「１」となる。これにより、このＮＡＮＤ
ゲートの出力信号は「Ｌ」レベルとなり、このＮＡＮＤ
ゲートに接続されているインバータゲートの出力には正
電圧ＶDD（例えば３Ｖ）が出力される。
しないアドレス発生手段によりプリデコーダ回路２のＮ
ＡＮＤゲートＧ0 〜Ｇn に入力されるアドレスのうち、
選択ワード線に対応するＮＡＮＤゲートに入力されるア
ドレスが全て「１」となる。これにより、このＮＡＮＤ
ゲートの出力信号は「Ｌ」レベルとなり、このＮＡＮＤ
ゲートに接続されているインバータゲートの出力には正
電圧ＶDD（例えば３Ｖ）が出力される。
【００２３】これに対して、ＮＡＮＤゲートＧ0 〜Ｇn
に入力されるアドレスのうち、非選択のワード線に対応
するＮＡＮＤゲートに入力されるアドレスは全て「０」
となる。これにより、このＮＡＮＤゲートの出力信号は
「Ｈ」レベルとなり、このＮＡＮＤゲートに接続されて
いるインバータゲートの出力には０Ｖが出力される。し
たがって、選択ワード線に対応するプリデコーダ回路２
の出力には正の電圧ＶDDが出力され、非選択ワード線に
対応するプリデコーダ回路２の出力には０Ｖが出力され
る。
に入力されるアドレスのうち、非選択のワード線に対応
するＮＡＮＤゲートに入力されるアドレスは全て「０」
となる。これにより、このＮＡＮＤゲートの出力信号は
「Ｈ」レベルとなり、このＮＡＮＤゲートに接続されて
いるインバータゲートの出力には０Ｖが出力される。し
たがって、選択ワード線に対応するプリデコーダ回路２
の出力には正の電圧ＶDDが出力され、非選択ワード線に
対応するプリデコーダ回路２の出力には０Ｖが出力され
る。
【００２４】一方、図示しないアドレス発生手段により
ブロックデコーダ回路３ａ，３ｂに入力されるアドレス
のうち、選択ワード線を含むブロックに対応するブロッ
クデコーダ回路のＮＡＮＤゲートＧ11に入力されるアド
レスが全て「１」となる。これにより、ＮＡＮＤゲート
Ｇ11の出力信号は「Ｌ」レベルとなり、このゲートＧ11
に接続されているインバータゲートＩＶ11の出力には電
圧ＶDDが出力される。
ブロックデコーダ回路３ａ，３ｂに入力されるアドレス
のうち、選択ワード線を含むブロックに対応するブロッ
クデコーダ回路のＮＡＮＤゲートＧ11に入力されるアド
レスが全て「１」となる。これにより、ＮＡＮＤゲート
Ｇ11の出力信号は「Ｌ」レベルとなり、このゲートＧ11
に接続されているインバータゲートＩＶ11の出力には電
圧ＶDDが出力される。
【００２５】これに対してブロックデコーダ回路３ａ，
３ｂに入力されるアドレスのうち、選択ワード線を含ま
ないブロックに対応するブロックデコーダ回路のＮＡＮ
ＤゲートＧ11に入力される１アドレス以上が「０」とな
る。これにより、ＮＡＮＤゲートＧ11の出力信号は
「Ｈ」レベルとなり、このゲートＧ11に接続されている
インバータゲートＩＶ11の出力には０Ｖが出力される。
３ｂに入力されるアドレスのうち、選択ワード線を含ま
ないブロックに対応するブロックデコーダ回路のＮＡＮ
ＤゲートＧ11に入力される１アドレス以上が「０」とな
る。これにより、ＮＡＮＤゲートＧ11の出力信号は
「Ｈ」レベルとなり、このゲートＧ11に接続されている
インバータゲートＩＶ11の出力には０Ｖが出力される。
【００２６】したがって、選択ワード線を含むブロック
に対応するブロック選択線にはブロック選択信号として
電圧ＶDDが出力され、選択ワード線を含まないブロック
に対応するブロック選択線には０Ｖが出力される。ま
た、Ｙデコーダ５は、主ビット線Ｂ0 〜Ｂm のうち、選
択すべき主ビット線に１Ｖを印加し、非選択の主ビット
線をオープン状態にする。そして、全てのソース線ＳＬ
には図示しない電圧発生手段により０Ｖが印加される。
に対応するブロック選択線にはブロック選択信号として
電圧ＶDDが出力され、選択ワード線を含まないブロック
に対応するブロック選択線には０Ｖが出力される。ま
た、Ｙデコーダ５は、主ビット線Ｂ0 〜Ｂm のうち、選
択すべき主ビット線に１Ｖを印加し、非選択の主ビット
線をオープン状態にする。そして、全てのソース線ＳＬ
には図示しない電圧発生手段により０Ｖが印加される。
【００２７】選択ワード線を含むブロックに対応するブ
ロックデコーダ回路のＮＡＮＤゲートＧ11の出力が
「Ｌ」、ブロック選択信号がＶDDとなっていることか
ら、メインデコーダ回路の構成単位４ａ，４ｂのうち、
選択ワード線を含むブロックに対応する構成単位のＮチ
ャネルトランジスタＱ11、ＰチャネルトランジスタＱ12
が全てオン状態となる。
ロックデコーダ回路のＮＡＮＤゲートＧ11の出力が
「Ｌ」、ブロック選択信号がＶDDとなっていることか
ら、メインデコーダ回路の構成単位４ａ，４ｂのうち、
選択ワード線を含むブロックに対応する構成単位のＮチ
ャネルトランジスタＱ11、ＰチャネルトランジスタＱ12
が全てオン状態となる。
【００２８】このとき、選択ワード線に対応するプリデ
コーダ回路２の出力には電圧ＶDDが出力され、非選択ワ
ード線に対応する出力には０Ｖが出力されるので、この
ブロック中の選択ワード線にはトランジスタＱ11，Ｑ12
のドレイン、ソースを通して電圧ＶDDが印加され、非選
択ワード線には０Ｖが印加される。
コーダ回路２の出力には電圧ＶDDが出力され、非選択ワ
ード線に対応する出力には０Ｖが出力されるので、この
ブロック中の選択ワード線にはトランジスタＱ11，Ｑ12
のドレイン、ソースを通して電圧ＶDDが印加され、非選
択ワード線には０Ｖが印加される。
【００２９】一方、選択ワード線を含まないブロックに
対応するブロックデコーダ回路のＮＡＮＤゲートＧ11の
出力が「Ｈ」、ブロック選択信号が０Ｖとなっているこ
とから、メインデコーダ回路の構成単位４ａ，４ｂのう
ち、選択ワード線を含まないブロックに対応する構成単
位のトランジスタＱ11，Ｑ12は全てオフ状態となり、こ
の構成単位のＮチャネルトランジスタＱ13が全てオン状
態となる。よって、このブロックに対応する非選択ワー
ド線にはトランジスタＱ13のソース、ドレインを通して
０Ｖの接地電圧が印加される。
対応するブロックデコーダ回路のＮＡＮＤゲートＧ11の
出力が「Ｈ」、ブロック選択信号が０Ｖとなっているこ
とから、メインデコーダ回路の構成単位４ａ，４ｂのう
ち、選択ワード線を含まないブロックに対応する構成単
位のトランジスタＱ11，Ｑ12は全てオフ状態となり、こ
の構成単位のＮチャネルトランジスタＱ13が全てオン状
態となる。よって、このブロックに対応する非選択ワー
ド線にはトランジスタＱ13のソース、ドレインを通して
０Ｖの接地電圧が印加される。
【００３０】そして、選択ワード線を含むブロックに対
応するブロック選択線には電圧ＶDDが出力され、選択ワ
ード線を含まないブロックに対応するブロック選択線に
は０Ｖが出力されるので、メモリセルアレイ１のうち、
選択ワード線を含むブロック内のＮチャネルトランジス
タＱ0 〜Ｑm がオン状態となり、選択ワード線を含まな
いブロック内のＮチャネルトランジスタＱ0 〜Ｑm がオ
フ状態となる。
応するブロック選択線には電圧ＶDDが出力され、選択ワ
ード線を含まないブロックに対応するブロック選択線に
は０Ｖが出力されるので、メモリセルアレイ１のうち、
選択ワード線を含むブロック内のＮチャネルトランジス
タＱ0 〜Ｑm がオン状態となり、選択ワード線を含まな
いブロック内のＮチャネルトランジスタＱ0 〜Ｑm がオ
フ状態となる。
【００３１】こうして、ブロック選択線で選択されるブ
ロック内のメモリセルトランジスタＭ00〜Ｍnmのうち、
選択ワード線及び選択主ビット線で選択されるメモリセ
ルトランジスタのコントロールゲートに電圧ＶDDが印加
され、ドレインにトランジスタＱ0 〜Ｑm のドレイン、
ソース、副ビット線ＳＢ0 〜ＳＢm を介して１Ｖが印加
され、ソースにソース線ＳＬを介して０Ｖが印加され
る。その結果、この選択メモリセルトランジスタのフロ
ーティングゲート中の電子の量に応じてドレインの電位
が変化するので、これにより読み出しが行われる。
ロック内のメモリセルトランジスタＭ00〜Ｍnmのうち、
選択ワード線及び選択主ビット線で選択されるメモリセ
ルトランジスタのコントロールゲートに電圧ＶDDが印加
され、ドレインにトランジスタＱ0 〜Ｑm のドレイン、
ソース、副ビット線ＳＢ0 〜ＳＢm を介して１Ｖが印加
され、ソースにソース線ＳＬを介して０Ｖが印加され
る。その結果、この選択メモリセルトランジスタのフロ
ーティングゲート中の電子の量に応じてドレインの電位
が変化するので、これにより読み出しが行われる。
【００３２】次に、データの書き込みモードでは、アド
レス発生手段によりプリデコーダ回路２のＮＡＮＤゲー
トＧ0 〜Ｇn に入力されるアドレスのうち、選択ワード
線に対応するＮＡＮＤゲートに入力されるアドレスが全
て「１」となる。これにより、このＮＡＮＤゲートに接
続されているインバータゲートの出力には正電圧ＶPP
（例えば１２Ｖ）が出力される。
レス発生手段によりプリデコーダ回路２のＮＡＮＤゲー
トＧ0 〜Ｇn に入力されるアドレスのうち、選択ワード
線に対応するＮＡＮＤゲートに入力されるアドレスが全
て「１」となる。これにより、このＮＡＮＤゲートに接
続されているインバータゲートの出力には正電圧ＶPP
（例えば１２Ｖ）が出力される。
【００３３】これに対して、ＮＡＮＤゲートＧ0 〜Ｇn
に入力されるアドレスのうち、非選択のワード線に対応
するＮＡＮＤゲートに入力される１アドレス以上が
「０」となる。これにより、このＮＡＮＤゲートに接続
されているインバータゲートの出力には０Ｖが出力され
る。したがって、選択ワード線に対応するプリデコーダ
回路２の出力には正の電圧ＶPPが出力され、非選択ワー
ド線に対応する出力には０Ｖが出力される。
に入力されるアドレスのうち、非選択のワード線に対応
するＮＡＮＤゲートに入力される１アドレス以上が
「０」となる。これにより、このＮＡＮＤゲートに接続
されているインバータゲートの出力には０Ｖが出力され
る。したがって、選択ワード線に対応するプリデコーダ
回路２の出力には正の電圧ＶPPが出力され、非選択ワー
ド線に対応する出力には０Ｖが出力される。
【００３４】一方、アドレス発生手段によりブロックデ
コーダ回路３ａ，３ｂに入力されるアドレスのうち、選
択ワード線を含むブロックに対応するブロックデコーダ
回路のＮＡＮＤゲートＧ11に入力されるアドレスが全て
「１」となる。これにより、このＮＡＮＤゲートＧ11に
接続されているインバータゲートＩＶ11の出力には電圧
ＶPPが出力される。
コーダ回路３ａ，３ｂに入力されるアドレスのうち、選
択ワード線を含むブロックに対応するブロックデコーダ
回路のＮＡＮＤゲートＧ11に入力されるアドレスが全て
「１」となる。これにより、このＮＡＮＤゲートＧ11に
接続されているインバータゲートＩＶ11の出力には電圧
ＶPPが出力される。
【００３５】これに対してブロックデコーダ回路３ａ，
３ｂに入力されるアドレスのうち、選択ワード線を含ま
ないブロックに対応するブロックデコーダ回路のＮＡＮ
ＤゲートＧ11に入力される１アドレス以上が「０」とな
る。これにより、このＮＡＮＤゲートＧ11に接続されて
いるインバータゲートＩＶ11の出力には０Ｖが出力され
る。
３ｂに入力されるアドレスのうち、選択ワード線を含ま
ないブロックに対応するブロックデコーダ回路のＮＡＮ
ＤゲートＧ11に入力される１アドレス以上が「０」とな
る。これにより、このＮＡＮＤゲートＧ11に接続されて
いるインバータゲートＩＶ11の出力には０Ｖが出力され
る。
【００３６】したがって、選択ワード線を含むブロック
に対応するブロック選択線にはブロック選択信号として
電圧ＶPPが出力され、選択ワード線を含まないブロック
に対応するブロック選択線には０Ｖが出力される。ま
た、Ｙデコーダ５は、主ビット線Ｂ0 〜Ｂm のうち、選
択すべき主ビット線に５Ｖを印加し、非選択の主ビット
線をオープン状態にする。そして、全てのソース線ＳＬ
には電圧発生手段により０Ｖが印加される。
に対応するブロック選択線にはブロック選択信号として
電圧ＶPPが出力され、選択ワード線を含まないブロック
に対応するブロック選択線には０Ｖが出力される。ま
た、Ｙデコーダ５は、主ビット線Ｂ0 〜Ｂm のうち、選
択すべき主ビット線に５Ｖを印加し、非選択の主ビット
線をオープン状態にする。そして、全てのソース線ＳＬ
には電圧発生手段により０Ｖが印加される。
【００３７】その結果、選択ワード線を含むブロックに
対応するブロックデコーダ回路のＮＡＮＤゲートＧ11の
出力が「Ｌ」、ブロック選択信号がＶPPとなっているこ
とから、メインデコーダ回路の構成単位４ａ，４ｂのう
ち、選択ワード線を含むブロックに対応する構成単位の
ＮチャネルトランジスタＱ11、Ｐチャネルトランジスタ
Ｑ12が全てオン状態となる。これにより、このブロック
中の選択ワード線にはトランジスタＱ11，Ｑ12のドレイ
ン、ソースを通して電圧ＶPPが印加され、非選択ワード
線には０Ｖが印加される。
対応するブロックデコーダ回路のＮＡＮＤゲートＧ11の
出力が「Ｌ」、ブロック選択信号がＶPPとなっているこ
とから、メインデコーダ回路の構成単位４ａ，４ｂのう
ち、選択ワード線を含むブロックに対応する構成単位の
ＮチャネルトランジスタＱ11、Ｐチャネルトランジスタ
Ｑ12が全てオン状態となる。これにより、このブロック
中の選択ワード線にはトランジスタＱ11，Ｑ12のドレイ
ン、ソースを通して電圧ＶPPが印加され、非選択ワード
線には０Ｖが印加される。
【００３８】一方、選択ワード線を含まないブロックに
対応するブロックデコーダ回路のＮＡＮＤゲートＧ11の
出力が「Ｈ」、ブロック選択信号が０Ｖとなっているこ
とから、メインデコーダ回路の構成単位４ａ，４ｂのう
ち、選択ワード線を含まないブロックに対応する構成単
位のＮチャネルトランジスタＱ13が全てオン状態とな
る。よって、このブロックに対応する非選択ワード線に
はトランジスタＱ13のソース、ドレインを通して０Ｖの
接地電圧が印加される。
対応するブロックデコーダ回路のＮＡＮＤゲートＧ11の
出力が「Ｈ」、ブロック選択信号が０Ｖとなっているこ
とから、メインデコーダ回路の構成単位４ａ，４ｂのう
ち、選択ワード線を含まないブロックに対応する構成単
位のＮチャネルトランジスタＱ13が全てオン状態とな
る。よって、このブロックに対応する非選択ワード線に
はトランジスタＱ13のソース、ドレインを通して０Ｖの
接地電圧が印加される。
【００３９】そして、選択ワード線を含むブロックに対
応するブロック選択線には電圧ＶPPが出力され、選択ワ
ード線を含まないブロックに対応するブロック選択線に
は０Ｖが出力されるので、メモリセルアレイ１のうち、
選択ワード線を含むブロック内のＮチャネルトランジス
タＱ0 〜Ｑm がオン状態となり、選択ワード線を含まな
いブロック内のＮチャネルトランジスタＱ0 〜Ｑm がオ
フ状態となる。
応するブロック選択線には電圧ＶPPが出力され、選択ワ
ード線を含まないブロックに対応するブロック選択線に
は０Ｖが出力されるので、メモリセルアレイ１のうち、
選択ワード線を含むブロック内のＮチャネルトランジス
タＱ0 〜Ｑm がオン状態となり、選択ワード線を含まな
いブロック内のＮチャネルトランジスタＱ0 〜Ｑm がオ
フ状態となる。
【００４０】こうして、ブロック選択線で選択されるブ
ロック内のメモリセルトランジスタＭ00〜Ｍnmのうち、
選択ワード線及び選択主ビット線で選択されるメモリセ
ルトランジスタのコントロールゲートに電圧ＶPPが印加
され、ドレインにトランジスタＱ0 〜Ｑm のドレイン、
ソース、副ビット線ＳＢ0 〜ＳＢm を介して５Ｖが印加
され、ソースにソース線ＳＬを介して０Ｖが印加され
る。その結果、この選択メモリセルトランジスタのフロ
ーティングゲートに電子が注入され、データ「１」が書
き込まれる。
ロック内のメモリセルトランジスタＭ00〜Ｍnmのうち、
選択ワード線及び選択主ビット線で選択されるメモリセ
ルトランジスタのコントロールゲートに電圧ＶPPが印加
され、ドレインにトランジスタＱ0 〜Ｑm のドレイン、
ソース、副ビット線ＳＢ0 〜ＳＢm を介して５Ｖが印加
され、ソースにソース線ＳＬを介して０Ｖが印加され
る。その結果、この選択メモリセルトランジスタのフロ
ーティングゲートに電子が注入され、データ「１」が書
き込まれる。
【００４１】次に、消去モードでは、アドレス発生手段
によりプリデコーダ回路２のＮＡＮＤゲートＧ0 〜Ｇn
に入力されるアドレスのうち、選択ワード線に対応する
ＮＡＮＤゲートに入力されるアドレスが全て「１」とな
る。これにより、このＮＡＮＤゲートに接続されている
インバータゲートの出力には負電圧ＶEE（例えば−１０
Ｖ）が出力される。
によりプリデコーダ回路２のＮＡＮＤゲートＧ0 〜Ｇn
に入力されるアドレスのうち、選択ワード線に対応する
ＮＡＮＤゲートに入力されるアドレスが全て「１」とな
る。これにより、このＮＡＮＤゲートに接続されている
インバータゲートの出力には負電圧ＶEE（例えば−１０
Ｖ）が出力される。
【００４２】これに対して、ＮＡＮＤゲートＧ0 〜Ｇn
に入力されるアドレスのうち、非選択のワード線に対応
するＮＡＮＤゲートに入力される１アドレス以上が
「０」となる。これにより、このＮＡＮＤゲートに接続
されているインバータゲートの出力には０Ｖが出力され
る。したがって、選択ワード線に対応するプリデコーダ
回路２の出力には負電圧ＶEEが出力され、非選択ワード
線に対応する出力には０Ｖが出力される。
に入力されるアドレスのうち、非選択のワード線に対応
するＮＡＮＤゲートに入力される１アドレス以上が
「０」となる。これにより、このＮＡＮＤゲートに接続
されているインバータゲートの出力には０Ｖが出力され
る。したがって、選択ワード線に対応するプリデコーダ
回路２の出力には負電圧ＶEEが出力され、非選択ワード
線に対応する出力には０Ｖが出力される。
【００４３】一方、アドレス発生手段によりブロックデ
コーダ回路３ａ，３ｂに入力されるアドレスのうち、選
択ワード線を含むブロックに対応するブロックデコーダ
回路のＮＡＮＤゲートＧ11に入力されるアドレスが全て
「１」となる。これにより、このＮＡＮＤゲートＧ11に
接続されているインバータゲートＩＶ11の出力には電圧
ＶDDが出力される。
コーダ回路３ａ，３ｂに入力されるアドレスのうち、選
択ワード線を含むブロックに対応するブロックデコーダ
回路のＮＡＮＤゲートＧ11に入力されるアドレスが全て
「１」となる。これにより、このＮＡＮＤゲートＧ11に
接続されているインバータゲートＩＶ11の出力には電圧
ＶDDが出力される。
【００４４】これに対してブロックデコーダ回路３ａ，
３ｂに入力されるアドレスのうち、選択ワード線を含ま
ないブロックに対応するブロックデコーダ回路のＮＡＮ
ＤゲートＧ11に入力される１アドレス以上が「０」とな
る。これにより、このＮＡＮＤゲートＧ11に接続されて
いるインバータゲートＩＶ11の出力には０Ｖが出力され
る。
３ｂに入力されるアドレスのうち、選択ワード線を含ま
ないブロックに対応するブロックデコーダ回路のＮＡＮ
ＤゲートＧ11に入力される１アドレス以上が「０」とな
る。これにより、このＮＡＮＤゲートＧ11に接続されて
いるインバータゲートＩＶ11の出力には０Ｖが出力され
る。
【００４５】したがって、選択ワード線を含むブロック
に対応するブロック選択線にはブロック選択信号として
電圧ＶDDが出力され、選択ワード線を含まないブロック
に対応するブロック選択線には０Ｖが出力される。ま
た、Ｙデコーダ５は、全ての主ビット線Ｂ0 〜Ｂm をオ
ープン状態にする。そして、選択メモリセルトランジス
タのソースに接続されたソース線ＳＬには電圧発生手段
により５Ｖが印加され、選択メモリセルトランジスタに
接続されていないソース線ＳＬには０Ｖが印加される。
に対応するブロック選択線にはブロック選択信号として
電圧ＶDDが出力され、選択ワード線を含まないブロック
に対応するブロック選択線には０Ｖが出力される。ま
た、Ｙデコーダ５は、全ての主ビット線Ｂ0 〜Ｂm をオ
ープン状態にする。そして、選択メモリセルトランジス
タのソースに接続されたソース線ＳＬには電圧発生手段
により５Ｖが印加され、選択メモリセルトランジスタに
接続されていないソース線ＳＬには０Ｖが印加される。
【００４６】その結果、選択ワード線を含むブロックに
対応するブロックデコーダ回路のＮＡＮＤゲートＧ11の
出力が「Ｌ」、ブロック選択信号がＶDDとなっているこ
とから、メインデコーダ回路の構成単位４ａ，４ｂのう
ち、選択ワード線を含むブロックに対応する構成単位の
ＮチャネルトランジスタＱ11、Ｐチャネルトランジスタ
Ｑ12が全てオン状態となる。これにより、このブロック
中の選択ワード線にはトランジスタＱ11，Ｑ12のドレイ
ン、ソースを通して負電圧ＶEEが印加され、非選択ワー
ド線には０Ｖが印加される。
対応するブロックデコーダ回路のＮＡＮＤゲートＧ11の
出力が「Ｌ」、ブロック選択信号がＶDDとなっているこ
とから、メインデコーダ回路の構成単位４ａ，４ｂのう
ち、選択ワード線を含むブロックに対応する構成単位の
ＮチャネルトランジスタＱ11、Ｐチャネルトランジスタ
Ｑ12が全てオン状態となる。これにより、このブロック
中の選択ワード線にはトランジスタＱ11，Ｑ12のドレイ
ン、ソースを通して負電圧ＶEEが印加され、非選択ワー
ド線には０Ｖが印加される。
【００４７】一方、選択ワード線を含まないブロックに
対応するブロックデコーダ回路のＮＡＮＤゲートＧ11の
出力が「Ｈ」、ブロック選択信号が０Ｖとなっているこ
とから、メインデコーダ回路の構成単位４ａ，４ｂのう
ち、選択ワード線を含まないブロックに対応する構成単
位のＮチャネルトランジスタＱ13が全てオン状態とな
る。よって、このブロックに対応する非選択ワード線に
はトランジスタＱ13のソース、ドレインを通して０Ｖの
接地電圧が印加される。
対応するブロックデコーダ回路のＮＡＮＤゲートＧ11の
出力が「Ｈ」、ブロック選択信号が０Ｖとなっているこ
とから、メインデコーダ回路の構成単位４ａ，４ｂのう
ち、選択ワード線を含まないブロックに対応する構成単
位のＮチャネルトランジスタＱ13が全てオン状態とな
る。よって、このブロックに対応する非選択ワード線に
はトランジスタＱ13のソース、ドレインを通して０Ｖの
接地電圧が印加される。
【００４８】そして、選択ワード線を含むブロックに対
応するブロック選択線には電圧ＶDDが出力され、選択ワ
ード線を含まないブロックに対応するブロック選択線に
は０Ｖが出力されるので、メモリセルアレイ１のうち、
選択ワード線を含むブロック内のＮチャネルトランジス
タＱ0 〜Ｑm がオン状態となり、選択ワード線を含まな
いブロック内のＮチャネルトランジスタＱ0 〜Ｑm がオ
フ状態となる。
応するブロック選択線には電圧ＶDDが出力され、選択ワ
ード線を含まないブロックに対応するブロック選択線に
は０Ｖが出力されるので、メモリセルアレイ１のうち、
選択ワード線を含むブロック内のＮチャネルトランジス
タＱ0 〜Ｑm がオン状態となり、選択ワード線を含まな
いブロック内のＮチャネルトランジスタＱ0 〜Ｑm がオ
フ状態となる。
【００４９】こうして、ブロック選択線で選択されるブ
ロック内のメモリセルトランジスタＭ00〜Ｍnmのうち、
選択ワード線及び選択ソース線で選択されるメモリセル
トランジスタのコントロールゲートに負電圧ＶEEが印加
され、ドレインがオープン状態となり、ソースにソース
線ＳＬを介して５Ｖが印加される。その結果、この選択
メモリセルトランジスタのフローティングゲート中の電
子がソースにトンネル放出され、データ「１」が消去さ
れる。
ロック内のメモリセルトランジスタＭ00〜Ｍnmのうち、
選択ワード線及び選択ソース線で選択されるメモリセル
トランジスタのコントロールゲートに負電圧ＶEEが印加
され、ドレインがオープン状態となり、ソースにソース
線ＳＬを介して５Ｖが印加される。その結果、この選択
メモリセルトランジスタのフローティングゲート中の電
子がソースにトンネル放出され、データ「１」が消去さ
れる。
【００５０】よって、選択ブロック内の全てのワード線
と全てのソース線を選択すれば、このブロック内の全メ
モリセルトランジスタのデータを消去することができ、
ブロック消去が可能となる。
と全てのソース線を選択すれば、このブロック内の全メ
モリセルトランジスタのデータを消去することができ、
ブロック消去が可能となる。
【００５１】以上のように、本実施の形態のフラッシュ
ＥＥＰＲＯＭでは、メモリセルアレイ１に主ビット線Ｂ
0 〜Ｂm 、副ビット線ＳＢ0 〜ＳＢm 、主ビット線と副
ビット線の導通を制御するＮチャネルトランジスタＱ0
〜Ｑm を設け、トランジスタＱ0 〜Ｑm を制御してブロ
ックを選択するブロックデコーダ３ａ，３ｂを設けるこ
とにより、ブロックデコーダで所定のブロック内の全副
ビット線を選択し、かつ主ビット線でこれらの副ビット
線のうちから任意の副ビット線を選択することができ
る。
ＥＥＰＲＯＭでは、メモリセルアレイ１に主ビット線Ｂ
0 〜Ｂm 、副ビット線ＳＢ0 〜ＳＢm 、主ビット線と副
ビット線の導通を制御するＮチャネルトランジスタＱ0
〜Ｑm を設け、トランジスタＱ0 〜Ｑm を制御してブロ
ックを選択するブロックデコーダ３ａ，３ｂを設けるこ
とにより、ブロックデコーダで所定のブロック内の全副
ビット線を選択し、かつ主ビット線でこれらの副ビット
線のうちから任意の副ビット線を選択することができ
る。
【００５２】つまり、従来のメモリのようにビット線で
メモリセルトランジスタを直接選択するのではないの
で、主ビット線の容量を軽くすることができ、データ読
み出しを高速にすることができる。主ビット線の容量が
軽くなるのは、各ブロックのＮチャネルトランジスタＱ
0 〜Ｑm により、選択ブロックの副ビット線のみが主ビ
ット線に接続され、非選択ブロックの副ビット線が主ビ
ット線から切り離されるからである。また、このような
構成により、本実施の形態のフラッシュＥＥＰＲＯＭで
は、非選択のメモリセルトランジスタのデータを誤って
消去してしまうドレインディスターブが発生しない。
メモリセルトランジスタを直接選択するのではないの
で、主ビット線の容量を軽くすることができ、データ読
み出しを高速にすることができる。主ビット線の容量が
軽くなるのは、各ブロックのＮチャネルトランジスタＱ
0 〜Ｑm により、選択ブロックの副ビット線のみが主ビ
ット線に接続され、非選択ブロックの副ビット線が主ビ
ット線から切り離されるからである。また、このような
構成により、本実施の形態のフラッシュＥＥＰＲＯＭで
は、非選択のメモリセルトランジスタのデータを誤って
消去してしまうドレインディスターブが発生しない。
【００５３】したがって、図５のフラッシュＥＥＰＲＯ
Ｍのように、消去時に非選択のワード線に３Ｖの電圧を
供給する必要がなく、０Ｖを供給すればよいので、Ｎチ
ャネルトランジスタＱ13のソースは接地すればよく、図
５のＰチャネルトランジスタＱ44が不要となり、３Ｖを
供給する電源も不要となる。こうして、ワード線当たり
のトランジスタの数をＱ41〜Ｑ44の４個からＱ11〜Ｑ13
の３個に減らすことができる。
Ｍのように、消去時に非選択のワード線に３Ｖの電圧を
供給する必要がなく、０Ｖを供給すればよいので、Ｎチ
ャネルトランジスタＱ13のソースは接地すればよく、図
５のＰチャネルトランジスタＱ44が不要となり、３Ｖを
供給する電源も不要となる。こうして、ワード線当たり
のトランジスタの数をＱ41〜Ｑ44の４個からＱ11〜Ｑ13
の３個に減らすことができる。
【００５４】なお、本実施の形態では、各モードにおい
て、インバータゲートＩＶ0 〜ＩＶn ，ＩＶ11から出力
される電圧に種々の値が存在するが、これらはインバー
タゲート内の図示しない切換回路によって切り換えるこ
とができる。
て、インバータゲートＩＶ0 〜ＩＶn ，ＩＶ11から出力
される電圧に種々の値が存在するが、これらはインバー
タゲート内の図示しない切換回路によって切り換えるこ
とができる。
【００５５】図２は本発明の他の実施の形態を示すフラ
ッシュＥＥＰＲＯＭのブロック図であり、図１と同一の
構成には同一の符号を付してある。本実施の形態のフラ
ッシュＥＥＰＲＯＭでは、メインデコーダ回路１４が、
ブロック１ａ，１ｂにそれぞれ対応する構成単位１４
ａ，１４ｂからなり、各構成単位が、ワード線Ｗ0 〜Ｗ
n 毎に、第１のＮチャネルＭＯＳトランジスタＱ11、第
１のＰチャネルＭＯＳトランジスタＱ12、第２のＮチャ
ネルＭＯＳトランジスタＱ13、第２のＰチャネルＭＯＳ
トランジスタＱ14を備えている。
ッシュＥＥＰＲＯＭのブロック図であり、図１と同一の
構成には同一の符号を付してある。本実施の形態のフラ
ッシュＥＥＰＲＯＭでは、メインデコーダ回路１４が、
ブロック１ａ，１ｂにそれぞれ対応する構成単位１４
ａ，１４ｂからなり、各構成単位が、ワード線Ｗ0 〜Ｗ
n 毎に、第１のＮチャネルＭＯＳトランジスタＱ11、第
１のＰチャネルＭＯＳトランジスタＱ12、第２のＮチャ
ネルＭＯＳトランジスタＱ13、第２のＰチャネルＭＯＳ
トランジスタＱ14を備えている。
【００５６】つまり、本実施の形態は、図１のフラッシ
ュＥＥＰＲＯＭに対してトランジスタＱ14を追加したも
のであり、このトランジスタＱ14は、ドレインが対応す
る１つのワード線に接続され、ソースが接地され、ゲー
トがインバータゲートＩＶ11の出力に接続されている。
ュＥＥＰＲＯＭに対してトランジスタＱ14を追加したも
のであり、このトランジスタＱ14は、ドレインが対応す
る１つのワード線に接続され、ソースが接地され、ゲー
トがインバータゲートＩＶ11の出力に接続されている。
【００５７】図１のフラッシュＥＥＰＲＯＭでは、電圧
ＶBNによりＮチャネルトランジスタＱ13のしきい値電圧
が高くなり、ワード線の非選択時にトランジスタＱ13が
オンしにくくなることがある。そこで、ＰチャネルＭＯ
ＳトランジスタＱ14を追加することにより、確実なオン
状態を実現することができる。
ＶBNによりＮチャネルトランジスタＱ13のしきい値電圧
が高くなり、ワード線の非選択時にトランジスタＱ13が
オンしにくくなることがある。そこで、ＰチャネルＭＯ
ＳトランジスタＱ14を追加することにより、確実なオン
状態を実現することができる。
【００５８】図３は本発明の他の実施の形態を示すフラ
ッシュＥＥＰＲＯＭのブロック図であり、図１と同一の
構成には同一の符号を付してある。本実施の形態のフラ
ッシュＥＥＰＲＯＭでは、メインデコーダ回路２４が、
ブロック１ａ，１ｂにそれぞれ対応する構成単位２４
ａ，２４ｂからなり、各構成単位が、ワード線Ｗ0 〜Ｗ
n 毎に、トランジスタＱ11〜Ｑ13、ＮＡＮＤゲートＧ1
2、インバータゲートＩＶ12、第３のＮチャネルＭＯＳ
トランジスタＱ15を備えている。
ッシュＥＥＰＲＯＭのブロック図であり、図１と同一の
構成には同一の符号を付してある。本実施の形態のフラ
ッシュＥＥＰＲＯＭでは、メインデコーダ回路２４が、
ブロック１ａ，１ｂにそれぞれ対応する構成単位２４
ａ，２４ｂからなり、各構成単位が、ワード線Ｗ0 〜Ｗ
n 毎に、トランジスタＱ11〜Ｑ13、ＮＡＮＤゲートＧ1
2、インバータゲートＩＶ12、第３のＮチャネルＭＯＳ
トランジスタＱ15を備えている。
【００５９】ＮＡＮＤゲートＧ12は、対応するブロック
デコーダ回路に入力されるアドレスの否定論理積をと
り、インバータゲートＩＶ12はＮＡＮＤゲートＧ12の出
力信号を反転する。そして、ＮチャネルトランジスタＱ
15は、ドレインがインバータゲートＩＶ12の出力に接続
され、ソースが対応する１つのワード線に接続され、ゲ
ートにリード信号Ｒが入力される。
デコーダ回路に入力されるアドレスの否定論理積をと
り、インバータゲートＩＶ12はＮＡＮＤゲートＧ12の出
力信号を反転する。そして、ＮチャネルトランジスタＱ
15は、ドレインがインバータゲートＩＶ12の出力に接続
され、ソースが対応する１つのワード線に接続され、ゲ
ートにリード信号Ｒが入力される。
【００６０】このリード信号Ｒは、読み出しモード時に
「Ｈ」レベルとなる。このように、図１のフラッシュＥ
ＥＰＲＯＭに対してＮＡＮＤゲートＧ12、インバータゲ
ートＩＶ12、ＮチャネルトランジスタＱ15を追加する
と、データ読み出しを更に高速にすることができる。な
お、リード信号Ｒは、全ワード線で共通である。これ
は、図１のフラッシュＥＥＰＲＯＭでは、ワード線に様
々な負荷容量が接続されている分だけ読み出しが遅くな
るのに対し、本実施の形態では、選択ワード線をトラン
ジスタＱ15で直接選択することができるからである。
「Ｈ」レベルとなる。このように、図１のフラッシュＥ
ＥＰＲＯＭに対してＮＡＮＤゲートＧ12、インバータゲ
ートＩＶ12、ＮチャネルトランジスタＱ15を追加する
と、データ読み出しを更に高速にすることができる。な
お、リード信号Ｒは、全ワード線で共通である。これ
は、図１のフラッシュＥＥＰＲＯＭでは、ワード線に様
々な負荷容量が接続されている分だけ読み出しが遅くな
るのに対し、本実施の形態では、選択ワード線をトラン
ジスタＱ15で直接選択することができるからである。
【００６１】図４は半導体基板上に形成された図２のフ
ラッシュＥＥＰＲＯＭの一部の素子構造を示す断面図で
あり、図２と同一の構成には同一の符号を付してある。
Ｐ- 型Ｓｉからなる基板３０には、０Ｖの接地電位が供
給される。３１及び３２はＮウエル、３３はＰウエルで
ある。
ラッシュＥＥＰＲＯＭの一部の素子構造を示す断面図で
あり、図２と同一の構成には同一の符号を付してある。
Ｐ- 型Ｓｉからなる基板３０には、０Ｖの接地電位が供
給される。３１及び３２はＮウエル、３３はＰウエルで
ある。
【００６２】ＮチャネルＭＯＳトランジスタＱ11，Ｑ13
はＰウエル３３内に形成される。そして、ＮチャネルＭ
ＯＳトランジスタＱ11は、Ｎ+ 型Ｓｉからなるドレイン
領域３４ａ、Ｎ+ 型Ｓｉからなるソース領域３４ｂ、ポ
リＳｉからなるゲート電極３４ｃ、Ｓｉ領域とゲート電
極３４ｃの間に形成される絶縁膜（不図示）から構成さ
れている。ＮチャネルトランジスタＱ13についても同様
である。また、Ｐウエル３３内にはＰ+ 型Ｓｉ領域３５
が形成され、電圧ＶBNが与えられている。
はＰウエル３３内に形成される。そして、ＮチャネルＭ
ＯＳトランジスタＱ11は、Ｎ+ 型Ｓｉからなるドレイン
領域３４ａ、Ｎ+ 型Ｓｉからなるソース領域３４ｂ、ポ
リＳｉからなるゲート電極３４ｃ、Ｓｉ領域とゲート電
極３４ｃの間に形成される絶縁膜（不図示）から構成さ
れている。ＮチャネルトランジスタＱ13についても同様
である。また、Ｐウエル３３内にはＰ+ 型Ｓｉ領域３５
が形成され、電圧ＶBNが与えられている。
【００６３】ＰチャネルＭＯＳトランジスタＱ12，Ｑ14
はＮウエル３２内に形成される。そして、ＰチャネルＭ
ＯＳトランジスタＱ12は、Ｐ+ 型Ｓｉからなるドレイン
領域３６ａ、Ｐ+ 型Ｓｉからなるソース領域３６ｂ、ポ
リＳｉからなるゲート電極３６ｃ、Ｓｉ領域とゲート電
極３６ｃの間に形成される絶縁膜（不図示）から構成さ
れている。ＰチャネルトランジスタＱ14についても同様
である。また、Ｎウエル３２内にはＮ+ 型Ｓｉ領域３７
が形成され、電圧ＶBPが与えられている。
はＮウエル３２内に形成される。そして、ＰチャネルＭ
ＯＳトランジスタＱ12は、Ｐ+ 型Ｓｉからなるドレイン
領域３６ａ、Ｐ+ 型Ｓｉからなるソース領域３６ｂ、ポ
リＳｉからなるゲート電極３６ｃ、Ｓｉ領域とゲート電
極３６ｃの間に形成される絶縁膜（不図示）から構成さ
れている。ＰチャネルトランジスタＱ14についても同様
である。また、Ｎウエル３２内にはＮ+ 型Ｓｉ領域３７
が形成され、電圧ＶBPが与えられている。
【００６４】メモリセルトランジスタＭ00は、Ｎ+ 型Ｓ
ｉからなるドレイン領域３８ａ、Ｎ+ 型Ｓｉからなるソ
ース領域３８ｂ、フローティングゲート３８ｃ、コント
ロールゲート３８ｄ、Ｓｉ領域とフローティングゲート
の間およびフローティングゲートとコントロールゲート
の間に形成される絶縁膜（不図示）から構成されてい
る。
ｉからなるドレイン領域３８ａ、Ｎ+ 型Ｓｉからなるソ
ース領域３８ｂ、フローティングゲート３８ｃ、コント
ロールゲート３８ｄ、Ｓｉ領域とフローティングゲート
の間およびフローティングゲートとコントロールゲート
の間に形成される絶縁膜（不図示）から構成されてい
る。
【００６５】また、ＮチャネルＭＯＳトランジスタＱ0
は、Ｎ+ 型Ｓｉからなるドレイン領域３９ａ（ソース領
域はメモリセルトランジスタＭ00のドレイン領域３８ａ
と共有）、ポリＳｉからなるゲート電極３９ｂ、Ｓｉ領
域とゲート電極３９ｂの間に形成される絶縁膜（不図
示）から構成されている。図４では、図２の素子の断面
構造を示しているが、図１あるいは図３の素子について
も同様に形成できることは言うまでもない。
は、Ｎ+ 型Ｓｉからなるドレイン領域３９ａ（ソース領
域はメモリセルトランジスタＭ00のドレイン領域３８ａ
と共有）、ポリＳｉからなるゲート電極３９ｂ、Ｓｉ領
域とゲート電極３９ｂの間に形成される絶縁膜（不図
示）から構成されている。図４では、図２の素子の断面
構造を示しているが、図１あるいは図３の素子について
も同様に形成できることは言うまでもない。
【００６６】なお、以上の実施の形態では、書き込みモ
ードにおいて、選択セルのコントロールゲートに正電圧
ＶPP、非選択セルのコントロールゲートに０Ｖを印加
し、消去モードにおいて、選択セルのコントロールゲー
トに負電圧ＶEE、非選択セルのコントロールゲートに０
Ｖを印加するタイプのメモリセルトランジスタを用いて
いるが、書き込みと消去の電圧が逆（つまり、表１、表
２において書き込みモードが消去モードとなり、消去モ
ードが書き込みモードとなる）のタイプのメモリセルト
ランジスタを用いてもよい。
ードにおいて、選択セルのコントロールゲートに正電圧
ＶPP、非選択セルのコントロールゲートに０Ｖを印加
し、消去モードにおいて、選択セルのコントロールゲー
トに負電圧ＶEE、非選択セルのコントロールゲートに０
Ｖを印加するタイプのメモリセルトランジスタを用いて
いるが、書き込みと消去の電圧が逆（つまり、表１、表
２において書き込みモードが消去モードとなり、消去モ
ードが書き込みモードとなる）のタイプのメモリセルト
ランジスタを用いてもよい。
【００６７】
【発明の効果】本発明によれば、請求項１に記載のよう
に、不揮発性半導体記憶装置を、複数のブロックから構
成され、各ブロック内に複数のメモリセルトランジスタ
及び複数のＮチャネルトランジスタを備えるメモリセル
アレイと、ワード線と、主ビット線と、プリデコーダ、
ブロックデコーダ及びメインデコーダからなるＸデコー
ダとから構成することにより、ドレインディスターブを
防止することができるので、従来の不揮発性半導体記憶
装置のように、非選択のワード線に３Ｖの電圧ＶWLを供
給する必要がなく、電圧ＶWLを供給する配線が不要とな
る。その結果、Ｘデコーダの構成を簡略化することがで
き、Ｘデコーダの面積を減らすことができる。また、電
圧ＶWLを発生する電源を設ける必要がなくなる。更に、
Ｘデコーダにおけるワード線当たりのトランジスタの数
を従来の４個から第１のＮチャネルトランジスタ、第１
のＰチャネルトランジスタ、第２のＮチャネルトランジ
スタの３個に減らすことができるので、Ｘデコーダをよ
り簡略化することができる。
に、不揮発性半導体記憶装置を、複数のブロックから構
成され、各ブロック内に複数のメモリセルトランジスタ
及び複数のＮチャネルトランジスタを備えるメモリセル
アレイと、ワード線と、主ビット線と、プリデコーダ、
ブロックデコーダ及びメインデコーダからなるＸデコー
ダとから構成することにより、ドレインディスターブを
防止することができるので、従来の不揮発性半導体記憶
装置のように、非選択のワード線に３Ｖの電圧ＶWLを供
給する必要がなく、電圧ＶWLを供給する配線が不要とな
る。その結果、Ｘデコーダの構成を簡略化することがで
き、Ｘデコーダの面積を減らすことができる。また、電
圧ＶWLを発生する電源を設ける必要がなくなる。更に、
Ｘデコーダにおけるワード線当たりのトランジスタの数
を従来の４個から第１のＮチャネルトランジスタ、第１
のＰチャネルトランジスタ、第２のＮチャネルトランジ
スタの３個に減らすことができるので、Ｘデコーダをよ
り簡略化することができる。
【００６８】また、請求項２に記載のように、メインデ
コーダが各ワード線に対してそれぞれ第２のＰチャネル
トランジスタを備えることにより、非選択のワード線を
確実に０Ｖにすることができる。
コーダが各ワード線に対してそれぞれ第２のＰチャネル
トランジスタを備えることにより、非選択のワード線を
確実に０Ｖにすることができる。
【００６９】また、請求項３に記載のように、メインデ
コーダが各ワード線に対してそれぞれＮＡＮＤゲート、
インバータゲート、第３のＮチャネルトランジスタを備
えることにより、データ読み出しを更に高速にすること
ができる。
コーダが各ワード線に対してそれぞれＮＡＮＤゲート、
インバータゲート、第３のＮチャネルトランジスタを備
えることにより、データ読み出しを更に高速にすること
ができる。
【図１】 本発明の第１の実施の形態を示すフラッシュ
ＥＥＰＲＯＭのブロック図である。
ＥＥＰＲＯＭのブロック図である。
【図２】 本発明の他の実施の形態を示すフラッシュＥ
ＥＰＲＯＭのブロック図である。
ＥＰＲＯＭのブロック図である。
【図３】 本発明の他の実施の形態を示すフラッシュＥ
ＥＰＲＯＭのブロック図である。
ＥＰＲＯＭのブロック図である。
【図４】 半導体基板上に形成された図２のフラッシュ
ＥＥＰＲＯＭの一部の素子構造を示す断面図である。
ＥＥＰＲＯＭの一部の素子構造を示す断面図である。
【図５】 従来のフラッシュＥＥＰＲＯＭのブロック図
及びＸデコーダのブロック図である。
及びＸデコーダのブロック図である。
１…メモリセルアレイ、１ａ、１ｂ…ブロック、２…プ
リデコーダ回路、３ａ、３ｂ…ブロックデコーダ回路、
４、１４、２４…メインデコーダ回路、５…Ｙデコー
ダ、Ｍ00〜Ｍnm…メモリセルトランジスタ、Ｑ0 〜Ｑm
…ＮチャネルＭＯＳトランジスタ、Ｗ0 〜Ｗn …ワード
線、Ｂ0 〜Ｂm …主ビット線、ＳＢ0 〜ＳＢm …副ビッ
ト線、Ｑ11…第１のＮチャネルＭＯＳトランジスタ、Ｑ
12…第１のＰチャネルＭＯＳトランジスタ、Ｑ13…第２
のＮチャネルＭＯＳトランジスタ、Ｑ14…第２のＰチャ
ネルＭＯＳトランジスタ、Ｑ15…第３のＮチャネルＭＯ
Ｓトランジスタ。
リデコーダ回路、３ａ、３ｂ…ブロックデコーダ回路、
４、１４、２４…メインデコーダ回路、５…Ｙデコー
ダ、Ｍ00〜Ｍnm…メモリセルトランジスタ、Ｑ0 〜Ｑm
…ＮチャネルＭＯＳトランジスタ、Ｗ0 〜Ｗn …ワード
線、Ｂ0 〜Ｂm …主ビット線、ＳＢ0 〜ＳＢm …副ビッ
ト線、Ｑ11…第１のＮチャネルＭＯＳトランジスタ、Ｑ
12…第１のＰチャネルＭＯＳトランジスタ、Ｑ13…第２
のＮチャネルＭＯＳトランジスタ、Ｑ14…第２のＰチャ
ネルＭＯＳトランジスタ、Ｑ15…第３のＮチャネルＭＯ
Ｓトランジスタ。
Claims (3)
- 【請求項１】 複数のブロックから構成され、各ブロッ
ク内に、マトリクス状に配置された複数のメモリセルト
ランジスタ、及びソースが各列のメモリセルトランジス
タのドレインに共通の副ビット線に接続された複数のＮ
チャネルトランジスタを備えるメモリセルアレイと、 メモリセルアレイの各行のメモリセルトランジスタの制
御ゲートに共通に接続されたワード線と、 メモリセルアレイの各列のＮチャネルトランジスタのド
レインに共通に接続された主ビット線と、 入力アドレスに応じて所定のワード線を選択するための
プリデコーダ、入力アドレスに応じて所定のブロックの
Ｎチャネルトランジスタにブロック選択信号を出力する
ことによりブロックを選択するブロックデコーダ、プリ
デコーダ及びブロックデコーダの出力に応じて所定のワ
ード線を選択するメインデコーダからなるＸデコーダと
を有し、 前記メインデコーダは、各ワード線に対してそれぞれ、 ドレインがプリデコーダの対応する出力に接続され、ソ
ースが対応する１つのワード線に接続され、ゲートにブ
ロック選択信号が入力される第１のＮチャネルトランジ
スタと、 ドレインがプリデコーダの対応する出力に接続され、ソ
ースが対応する１つのワード線に接続され、ゲートに前
記ブロック選択信号の反転信号が入力される第１のＰチ
ャネルトランジスタと、 ドレインが対応する１つのワード線に接続され、ソース
が接地され、ゲートに前記ブロック選択信号の反転信号
が入力される第２のＮチャネルトランジスタとを備える
ものであることを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 請求項１記載の不揮発性半導体記憶装置
において、 前記メインデコーダは、各ワード線に対してそれぞれ、 ドレインが対応する１つのワード線に接続され、ソース
が接地され、ゲートに前記ブロック選択信号が入力され
る第２のＰチャネルトランジスタを備えるものであるこ
とを特徴とする不揮発性半導体記憶装置。 - 【請求項３】 請求項１記載の不揮発性半導体記憶装置
において、 前記メインデコーダは、各ワード線に対してそれぞれ、 前記ブロックデコーダに入力されるアドレスの否定論理
積をとるＮＡＮＤゲートと、 このＮＡＮＤゲートの出力信号を反転するインバータゲ
ートと、 ドレインがインバータゲートの出力に接続され、ソース
が対応する１つのワード線に接続され、ゲートにリード
信号が入力される第３のＮチャネルトランジスタを備え
るものであることを特徴とする不揮発性半導体記憶装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8284397A JP2964982B2 (ja) | 1997-04-01 | 1997-04-01 | 不揮発性半導体記憶装置 |
| US09/049,124 US5880995A (en) | 1997-04-01 | 1998-03-27 | Nonvolatile semiconductor storage including main decoder with predecoder |
| KR1019980011286A KR100277600B1 (ko) | 1997-04-01 | 1998-03-31 | 비휘발성 반도체 기억 장치 |
| EP98105846A EP0869509A3 (en) | 1997-04-01 | 1998-03-31 | Nonvolatile semiconductor storage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8284397A JP2964982B2 (ja) | 1997-04-01 | 1997-04-01 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10275487A true JPH10275487A (ja) | 1998-10-13 |
| JP2964982B2 JP2964982B2 (ja) | 1999-10-18 |
Family
ID=13785679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8284397A Expired - Fee Related JP2964982B2 (ja) | 1997-04-01 | 1997-04-01 | 不揮発性半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5880995A (ja) |
| EP (1) | EP0869509A3 (ja) |
| JP (1) | JP2964982B2 (ja) |
| KR (1) | KR100277600B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2004503898A (ja) * | 2000-06-13 | 2004-02-05 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | ワード線及び選択線における電圧を正確に制御するためにフラッシュメモリｘデコーダの容量性負荷を減少させる方法 |
| KR100614237B1 (ko) * | 2000-03-09 | 2006-08-18 | 삼성전자주식회사 | 음의 고전압 비교 회로를 구비한 플래시 메모리 장치 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH10326493A (ja) * | 1997-05-23 | 1998-12-08 | Ricoh Co Ltd | 複合化フラッシュメモリ装置 |
| JP3223877B2 (ja) * | 1998-03-27 | 2001-10-29 | 日本電気株式会社 | 半導体記憶装置 |
| EP0991075B1 (en) | 1998-09-30 | 2004-05-06 | STMicroelectronics S.r.l. | Circuit device for providing a hierarchical row decoding in semiconductor memory devices |
| KR100301047B1 (ko) * | 1998-10-02 | 2001-09-06 | 윤종용 | 2비트프리페치용칼럼어드레스디코더를갖는반도체메모리장치 |
| IT1318158B1 (it) | 2000-07-13 | 2003-07-23 | St Microelectronics Srl | Dispositivo circuitale per effettuare una decodifica gerarchica diriga in dispositivi di memoria non-volatile. |
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| KR100781977B1 (ko) * | 2006-11-02 | 2007-12-06 | 삼성전자주식회사 | 불휘발성 메모리 장치에서의 디코더 및 그에 의한 디코딩방법 |
| KR100781980B1 (ko) * | 2006-11-02 | 2007-12-06 | 삼성전자주식회사 | 불휘발성 메모리 장치에서의 디코더 및 그에 의한 디코딩방법 |
| US7490994B2 (en) * | 2006-11-29 | 2009-02-17 | Adc Telecommunications, Inc. | Hybrid fiber/copper connector system and method |
| US8189396B2 (en) * | 2006-12-14 | 2012-05-29 | Mosaid Technologies Incorporated | Word line driver in a hierarchical NOR flash memory |
| JP2023053542A (ja) * | 2021-10-01 | 2023-04-13 | キオクシア株式会社 | 半導体記憶装置 |
| US11875854B2 (en) * | 2022-03-31 | 2024-01-16 | Macronix International Co., Ltd. | Memory device and word line driver thereof |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5245570A (en) * | 1990-12-21 | 1993-09-14 | Intel Corporation | Floating gate non-volatile memory blocks and select transistors |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR100277600B1 (ko) | 2001-01-15 |
| EP0869509A2 (en) | 1998-10-07 |
| EP0869509A3 (en) | 1999-08-25 |
| US5880995A (en) | 1999-03-09 |
| JP2964982B2 (ja) | 1999-10-18 |
| KR19980080956A (ko) | 1998-11-25 |
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