JPH10275900A

JPH10275900A - 半導体装置の製造方法

Info

Publication number: JPH10275900A
Application number: JP10001655A
Authority: JP
Inventors: Kiyoko Yoshida; 聖子吉田; Yoshitaka Tsunashima; 祥隆綱島; Takashi Nakao; 隆中尾
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-01-28
Filing date: 1998-01-07
Publication date: 1998-10-13

Abstract

(57)【要約】【課題】薄いＯＮ誘電体構造を形成しても窒化膜の表
面が粗くなるのを抑制でき、誘電体構造の物理的及び電
気的特性の低下を防止できる半導体装置の製造方法を提
供することを目的とする。【解決手段】基板を準備し（ステップ１）、二酸化シ
リコン等の酸化層を形成（ステップ２）した後、分圧が
８００ミリトール以上のアンモニアを含む雰囲気中で上
記酸化層をアニールし（ステップ４）、その後、窒化シ
リコン層等の窒化層を堆積する（ステップ５）ことを特
徴とする。ＮＨ₃ を用いて酸化層を焼成した上に窒化層
を形成すると、窒化層の表面を平坦化でき、物理的及び
電気的特性を改良した誘電体構造が得られる。すなわ
ち、この発明の製造方法に従って形成された誘電体構造
は、後に行われる酸化工程に対する耐性が良好であり、
表面面積が小さいために表面準位を減少でき、リーク電
流を低減できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置の製
造方法に関するもので、特に誘電体構造の形成方法に係
り、更に詳しくは、酸化層上に窒化層を形成する方法、
基板上に誘電体を形成する方法、及びキャパシタの形成
方法に関する。

【０００２】

【従来の技術】図７は、ダイナミック・ランダム・アク
セス・メモリ（ＤＲＡＭ）で使用される通常のメモリセ
ル１０の回路図を示している。メモリセル１０は、電荷
を蓄積するための蓄積キャパシタ１５と、電荷転送を制
御するためのＭＯＳ転送トランジスタ（あるいは転送ゲ
ート）２０とを含んでいる。ＭＯＳ転送トランジスタ２
０のソース・ドレイン通路の一端はビット線ＢＬに接続
され、他端はキャパシタ１５の第１の電極に接続されて
いる。このキャパシタ１５の第２の電極は、接地電位等
の所定の電位に接続されている。上記ＭＯＳ転送トラン
ジスタ２０のゲートはワード線ＷＬに接続されており、
記憶キャパシタ１５とビット線ＢＬとの間の電荷の移動
を制御することによってデータの読み出しと書き込みを
行う。上記ＭＯＳ転送トランジスタ２０と蓄積キャパシ
タ１５を小さくすることによって、メモリチップ上での
メモリセルの集積密度を増加させることが望まれてい
る。しかしながら、蓄積キャパシタ１５はデータを正確
にメモリセルから読み出し且つ書き込むために十分な電
荷を蓄積する必要があり、サイズを小さくしても十分な
容量を備えていることが要求される。メモリセルの集積
密度が増加するに従って、メモリセルのキャパシタの誘
電体層は薄くなる。キャパシタの誘電体層を薄くする
と、誘電体係数が大きくなり、小さいメモリセルで大き
な容量を確保でき、集積密度が高いメモリセルを製造で
きる。

【０００３】従来、セルキャパシタのための誘電体とし
て広く用いられてきた一つの構造は、ＯＮ（酸化物／窒
化物）誘電体構造である。この誘電体構造は、例えば、
熱成長された二酸化シリコン（ＳｉＯ₂ ）層上に（例え
ば化学気相成長によって）窒化シリコン（Ｓｉ₃ Ｎ₄ ）
層を形成することによって製造できる。しかしながら、
熱成長された酸化物上に窒化シリコンを化学気相成長す
る場合、堆積が開始する前に通常“潜伏時間”がある。
すなわち、窒化シリコンが酸化物上に堆積し始める前に
幾らかの遅延がある。この潜伏時間中、酸化物上でアイ
ランド状成長プロセスによって堆積が実際に行われ、結
果的には堆積された窒化膜の表面が粗くなってしまう。

【０００４】図８は、酸化層上に形成した厚さ５２オン
グストロームの窒化シリコン層の表面粗さの原子間力顕
微鏡（ＡＦＭ）写真である。図８に示した表面は、平均
値が０．３２０ｎｍ、標準偏差（ＲＭＳ）が０．４０４
ｎｍ、及び表面の最上点と最下点間の差が２．８３９ｎ
ｍである。窒化層の表面におけるこれらの変動によっ
て、誘電体構造の物理的及び電気的特性が低下する。例
えば、窒化層を堆積形成した後、いわゆるＯＮＯ（酸化
物／窒化物／酸化物）誘電体構造を形成するために上記
窒化層の酸化が実行されるが、薄い窒化層の表面が粗い
と、その後に行われる酸化に対する耐性が低下する。す
なわち、第２の酸化層を形成するための酸化中、品質の
粗悪な薄い窒化層は下方にある基板を酸化から保護する
ことができず、この結果、第１の酸化層の厚さが増加し
てしまう。更に、多数の凹凸を有する粗い表面は、表面
面積が大きく且つ電荷をトラップし得る多数の表面準位
を有することになる。このトラップされた電荷は、誘電
体構造が組込まれるデバイスの電気的特性に悪影響を及
ぼす可能性がある。しかも、品質の粗悪な誘電体によっ
て高いレベルのリーク電流が生じることがある（破壊電
圧が低下する）。誘電体構造のこれらの粗悪な特性によ
って、メモリセルのサイズを低減するのに悪影響が及ぼ
される。

【０００５】また、上記ＯＮ構造は、浅いトレンチ型素
子分離（ＳＴＩ）の底部層としても使用されるが、この
構造においては、窒化物が、結晶欠陥等の原因となる後
の酸化工程に対して基板を保護するのに役立つ。セルキ
ャパシタの誘電体用のＯＮＯ構造では、後の酸化工程か
ら基板を保護し、且つ高い素子分離電圧を有するために
後酸化に対する耐性が改良され、表面準位が少なく、リ
ーク電流のレベルが低いことが望まれている。

【０００６】

【発明が解決しようとする課題】上記のように従来の半
導体装置の製造方法は、薄いＯＮ誘電体構造を形成する
と窒化膜の表面が粗くなり、誘電体構造の物理的及び電
気的特性が低下するという問題があった。

【０００７】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、薄いＯＮ誘電体
構造を形成しても窒化膜の表面が粗くなるのを抑制で
き、誘電体構造の物理的及び電気的特性の低下を防止で
きる半導体装置の製造方法を提供することにある。

【０００８】

【課題を解決するための手段】この発明の請求項１に記
載した酸化層上に窒化層を形成する方法は、酸化層を形
成する工程と、アンモニアを含み、このアンモニアの分
圧が８００ミリトール以上の雰囲気中で前記酸化層をア
ニールする工程と、前記酸化層上に窒化層を堆積する工
程とを具備することを特徴としている。

【０００９】また、この発明の請求項１２に記載した基
板上に誘電体を形成する方法は、基板上に第１の酸化層
を形成する工程と、アンモニアを含む雰囲気中で８５０
℃以上の温度で前記第１の酸化層をアニールする工程
と、前記第１の酸化層上に窒化層を堆積する工程とを具
備することを特徴としている。

【００１０】更に、この発明の請求項１４に記載したキ
ャパシタの形成方法は、第１の導電層を形成する工程
と、前記導電層上に第１の酸化層を形成する工程と、ア
ンモニアを含む雰囲気中で８５０℃以上の温度で前記第
１の酸化層をアニールする工程と、前記第１の酸化層上
に窒化層を形成する工程と、前記窒化層上に第２の導電
層を形成する工程とを具備することを特徴としている。

【００１１】すなわち、この発明における酸化物／窒化
物構造を形成するための方法は、酸化層の形成後で、且
つ窒化層の形成の前にアンモニア（ＮＨ₃ ）アニールあ
るいは焼成を行うことを特徴としている。約８５０℃以
上の温度で約６トール（Ｔｏｒｒ）の分圧でＮＨ₃ を用
いて熱処理すると、窒化層の物理的特性を著しく改良で
き（窒化層の表面を平坦化でき）、誘電体構造の物理的
及び電気的特性を改良できる。すなわち、この発明の半
導体装置の製造方法に従って形成された誘電体構造は、
後酸化に対する耐性が良好であり、表面面積が小さいた
めに表面準位を減少でき、リーク電流を低減できる。こ
の発明の上述及びその他の特徴および効果は、添付図面
に関連して以下の詳細な説明の内容からより良く理解さ
れる。

【００１２】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。この発明の概略的な半導
体装置の製造方法は、図１を参照して説明される。まず
最初に、基板を準備する（ステップ１）。この発明は、
特定のタイプの基板に限定されることはない。例示的な
基板は、シリコン（Ｓｉ）、ポリシリコン、ガリウム砒
素（ＧａＡｓ）、及びタングステン（Ｗ）、チタン（Ｔ
ｉ）、アルミニウム（Ａｌ）等の金属、及びアルミニウ
ム銅（Ａｌ−Ｃｕ）等の合金を含んでいるが、もちろん
これらに限定されるものではない。また、本明細書にお
いて使用される“基板”とは、平坦な基板に限定されな
い。例えば、以下に詳細に説明されるように、シリコン
基板にトレンチが形成された基板であってもよい。

【００１３】次に、上記基板上に酸化層を形成する（ス
テップ２）。この酸化層は自然酸化層でないことが望ま
しく、また少なくとも約５オングストロームの厚さを有
していることが好ましく、さらには少なくとも約１０オ
ングストロームの厚さを有していることがより好まし
い。上記酸化層は、例えば減圧化学気相成長（ＬＰＣＶ
Ｄ）やテトラエチルオルトケイ酸（Ｓｉ（ＯＣ₂ Ｈ
₅ ））（ＴＥＯＳ）ＰＥＣＶＤ等のプラズマ増強化学気
相成長（ＰＥＣＶＤ）のような任意の周知技術により堆
積することができる。また、上記酸化層は、適切な温度
と圧力状態を用いた熱酸化によって形成することもでき
る。必要に応じて、酸化層を清浄にするためにＨＦ、希
釈されたＨＦ、Ｈ₂ Ｏ₂ 、ＨＣｌ、ＮＨ₃ （液体）、オ
ゾン、あるいはこれらのいくつかの混合物等の洗浄液を
使用する清浄プロセス（ステップ３）を施しても良い
が、この工程は必ずしも施さなくても良い。

【００１４】その後、温度約８５０℃以上、約６トール
の分圧下でアンモニア（ＮＨ₃ ）焼成あるいはアニール
を行う（ステップ４）。分圧は少なくとも８００ミリト
ールであることが好ましいが、分圧が６トール以下の場
合、温度は８５０℃より高くするべきである。この発明
の効果は、上記アンモニアを用いた熱処理時の温度と圧
力の様々な組合わせによって達成でき、圧力が低い場合
には高い温度で熱処理することにより同様な効果が得ら
れる。また、例えばＮ₂ やＡｒ等の不活性ガスがＮＨ₃
に含まれていても良いが、もちろんこれらのガスは必須
でない。一般的に、ＮＨ₃ 焼成のための分圧は、次に施
される窒化物の堆積のためのＮＨ₃ の分圧よりも大き
い。同様に、ＮＨ₃ 焼成のための温度は、次に施される
窒化物の堆積のためのＮＨ₃ の温度よりも高い。ＮＨ₃
焼成は、従来のどのような熱処理炉によっても行える
が、高速熱アニール（ＲＴＡ）で行うこともできる。上
記焼成は５分以上行われることが好ましく、さらには３
０分以上行われることがより好ましい。

【００１５】その後、酸化層上に窒化層を形成する（ス
テップ５）。この窒化層は、ＮＨ₃を含む雰囲気中で温
度約７００乃至８００℃、分圧約２００乃至６００ミリ
トールで堆積工程によって形成する。この堆積工程は、
ＮＨ₃ 焼成と同じ炉を用い、この炉の加熱状態を変える
ことによって行うこともできる。従って、焼成工程と堆
積工程は、同一工程内で行うこともできる。

【００１６】上述したような形成方法に従って形成され
たＯＮ誘電体構造は、従来の方法で形成されたＯＮ誘電
体構造を著しく改良できる。第１に、約３０オングスト
ロームにまで薄膜化できる窒化層の、後酸化に対する耐
性が良好である、ということである。後酸化に対する耐
性が良好な薄い窒化膜を形成できるので、非常に薄い誘
電体を形成でき、容量が大きく且つサイズの小さいキャ
パシタを製造することができる。加えて、上述したよう
な工程で形成した窒化膜は、表面が平坦になる。平坦な
表面は粗い表面よりも面積が小さいので、表面準位の数
を減少でき、これによってトラップされる電荷の数を減
少できる。また、品質の良い誘電体が形成できるのでリ
ーク電流も低減できる。

【００１７】この発明による半導体装置の製造方法は、
ＯＮＯ（酸化物／窒化物／酸化物）膜を形成するときに
特に有効である。この発明によれば、２つの酸化層間の
窒化層を非常に薄くすることができる。これによって、
誘電体の実効的な厚さを減少でき、この結果、キャパシ
タの容量を大きくできる。また、窒化層の平坦な表面に
よって、高い破壊電圧が得られる（すなわち、リーク電
流を低減できる）。

【００１８】次に、半導体メモリセルのキャパシタのた
めの誘電体の形成にこの発明を適用する例を図２を参照
して説明する。本明細書において参照されている２５６
ＭビットのＢＥＳＴ（埋設ストラップ）セルが参照文献
“ＩＥＤＭＴｅｃｈｎｉｃａｌＤｉｇｅｓｔ”（１
９９３，ｐｐ．６２７−６３０）に記載されている。
図２に示すように、埋設Ｎウェル領域３１は半導体基板
３０の表面領域上に形成され、Ｐウェル領域３２はＮウ
ェル領域３１の表面領域上に形成される。トレンチ３３
は、Ｐウェル領域３２の表面からＮウェル領域３１に延
在するように形成されている。酸化物／窒化物／酸化物
（ＯＮＯ）誘電層３４は、トレンチ３３の底部に形成さ
れる。次に、第１のＮ⁺ 型ポリシリコン層３５は、トレ
ンチ３３の底部に埋め込み形成される。第２のＮ⁺ 型ポ
リシリコン層３７は、ポリシリコン層３５上のトレンチ
３３に埋め込み形成される。第３のＮ⁺ 型ポリシリコン
層３８は、トレンチ３３の最上部に形成される。埋設ス
トラップ３９は、Ｐウェル領域３２の表面領域からトレ
ンチ３３の側壁部分に延在するように形成される。ワー
ド線として働くゲート電極（ポリシリコン層）４１は、
Ｐウェル領域３２上及びトレンチ３３上のＳＴＩ（浅い
トレンチ分離）上に設けられる。窒化シリコン膜４７
は、上記ゲート電極４１上に形成される。窒化シリコン
からなるスペーサ４８は、ゲート電極４１、窒化シリコ
ン膜４７、及び埋設ストラップ３９の露出面上に形成さ
れる。上述した構造上には、ＢＰＳＧ等の絶縁層４２が
形成される。ビット線コンタクト部は、ゲート電極４１
に隣接した絶縁層４２に設けられ、第４のＮ⁺ 型ポリシ
リコン層４４で充填される。ソース／ドレイン領域とし
て働くＮ^- 型拡散層４９は、コンタクト部４３の底部の
Ｐウェル領域３２中に形成される。ビット線４５は、絶
縁層４２上に形成され、上記ポリシリコン層４４を介し
てＮ^- 型拡散層４９と電気的に接続される。上記ゲート
電極４１とトレンチ３３との間の領域は、活性領域とし
て使用される。

【００１９】上記のような構成を有するＢＥＳＴセル
は、次のようなプロセスに従って製造される。まず最初
に、埋設Ｎウェル領域３１とＰウェル領域３２を半導体
基板３０中に形成し、その後、半導体基板３０にトレン
チ３３を形成する。次に、ＯＮＯ（酸化物／窒化物／酸
化物）膜３４を、トレンチ３３の内部壁上に形成する。
このＯＮＯ膜の代りに、ＯＮ膜を形成しても良い。上記
ＯＮＯ膜３４は、この発明による技術を使用して形成す
る。すなわち、トレンチ３３によって露出されたシリコ
ン基板の一部上に、例えば熱酸化等により酸化層を形成
する。次に、ＮＨ₃ を含む雰囲気中で８５０℃以上（好
ましくは約９５０℃以上）の温度でアンモニアの分圧が
少なくとも６トールの状態で焼成あるいはアニールを行
う。このアニールの後に、窒化シリコン層を堆積形成す
る。その後、必要に応じて、上記堆積形成した窒化シリ
コン層上に酸化層を形成するための酸化処理を行う。こ
の後、キャパシタを形成するようにトレンチ３３を第１
のＮ⁺ 型ポリシリコン層３５で充填する。ＯＮＯ層３４
はキャパシタの絶縁膜として機能し、Ｎ⁺ 型ポリシリコ
ン層３５と埋設Ｎウェル領域３１が電極として機能す
る。その後、上記ポリシリコン層３５は、Ｐウェル領域
３２とＮウェル領域３１との接合面の下方までエッチバ
ックし、トレンチ３３の上部の内部壁上に酸化物カラー
膜３６を形成する。第２のＮ⁺ 型ポリシリコン領域３７
は、トレンチ３３の残りを充填することによって形成す
る。第２のＮ⁺ 型ポリシリコン層３７と酸化物カラー膜
３６をエッチバックした後、第３のＮ⁺ 型ポリシリコン
層３８をトレンチ３３の残りの部分に充填する。埋設ス
トラップ３９は、不純物をＮ⁺ 型ポリシリコン領域から
外方拡散することによって形成する。ＳＴＩ４０を形成
した後、ゲート絶縁膜（図示せず）を介して半導体基板
上にワード線として機能するゲート電極（ポリシリコ
ン）４１を形成する。上述した構造上にＢＰＳＧ等の絶
縁膜４２を形成し、その表面をリフローや化学機械研磨
（ＣＭＰ）等の方法によって平坦化する。その後、ビッ
ト線コンタクト部（コンタクト孔）４３をゲート電極４
１と自己整合的に形成し、コンタクト孔を第４のＮ⁺ 型
ポリシリコン層４４で充填する。そして、絶縁膜４２上
に導電層を形成した後、ビット線４５を形成するように
パターニングする。このビット線４５は、Ｎ^- 型拡散層
４９と電気的に接続され、ポリシリコン層４４を介して
ソース／ドレインとして働く。

【００２０】もちろん、上述したメモリセルを形成する
方法は、単なる例示の目的のためのものであり、この発
明はこの例に制限されるものではない。加えて、上述し
たような誘電体構造を形成する方法はトレンチ型キャパ
シタへの適用に限定されず、スタック型キャパシタにも
適用できる。広義において、上述した誘電体構造の形成
方法は、ＯＮ構造が形成され、特に薄いＯＮ構造が要求
される部分であればどこにでも適用可能である。［例１］図３は、この発明の技術に従ってＮＨ₃ 焼成の
後に形成した窒化層がパンチスルー酸化に対して良好に
保護するかどうか（すなわち、“後酸化の耐性が良好か
どうか”）を表す試験結果を示している。上述したよう
に、パンチスルー酸化に対する保護とは、（例えばＯＮ
Ｏ構造を形成するための）連続する酸化工程によって下
部の基板がさらに酸化され、これによって窒化層が形成
されている下地酸化層の厚さが増加されるのを防ぐ窒化
層の能力のことである。図３には、様々な厚さと様々な
形成方法での窒化シリコン層の後酸化に対する耐性が示
されている。試験は、８００℃で６０分間のウェット酸
化の期間中に３２５±８オングストローム酸化される条
件を用い、酸化層上に形成した窒化シリコン層に対して
行った。分圧が６トールで９５０℃でのＮＨ₃ 焼成後に
洗浄していない酸化層上に形成された窒化層の場合（図
３において黒く塗りつぶした三角形で示している）、約
３０オングストロームもの薄い窒化層に対しても、下部
の酸化層が酸化処理によって実質的に変化しないで残っ
ていることがわかる。これは、ＮＨ₃ 焼成せずに洗浄し
ていない酸化層上に形成した窒化層（図３において
“×”で示している）、あるいは７００℃あるいは８５
０℃でＮＨ₃ 焼成した後に洗浄していない酸化層上に形
成した窒化層と比較しても著しく改良されている。［例２］４つの異なる２００ｍｍの半導体ウェハの表面
粗さを原子間力顕微鏡（ＡＦＭ）によって評価した。ウ
ェハ１（図８参照）は、二酸化シリコン（ＳｉＯ₂ ）層
上に５２オングストロームの窒化シリコン（Ｓｉ₃ Ｎ
₄ ）層が形成されているウェハである。ウェハ２（図４
参照）は、二酸化シリコン層に洗浄処理が施され、この
二酸化シリコン層上に５２オングストロームの窒化シリ
コン層が形成されているウェハである。ウェハ３（図５
参照）は酸化層だけが形成されたウェハである。ウェハ
４（図６参照）はこの発明の形成方法に従って処理され
たウェハである。すなわち、二酸化シリコン層が形成さ
れ、温度９５０℃、分圧６トールでアンモニアを用いて
熱処理され、６１オングストロームの厚さを有する窒化
シリコン層が堆積されたウェハである。以下の表１、図
８、図４乃至図６に要約された表面特性と粗さの分析結
果は、各ウェハの中央における３０００×３０００オン
グストロームの面積の区域において測定されたものであ
る。表面の粗さのデータは下表１で説明される。表１に
は粗さのデータＲｍｓ、Ｒａ、Ｒｍａｘが示されてい
る。ここで、Ｒｍｓは表面の標準偏差であり、Ｒａは表
面の平均値であり、Ｒｍａｘは表面上の最上点と最下点
の間の差である。

【００２１】

【表１】

【００２２】表１、図８、図４乃至図６から分かるよう
に、この発明の技術に従って形成されたＮＨ₃ 焼成を用
いたウェハ４の酸化／窒化層の表面は、図８及び図４の
酸化／窒化層よりも表面の粗さが著しく少ない。実際
に、この発明に従って形成された酸化／窒化層の表面
は、図５の熱酸化膜に匹敵する平滑さを有していること
がわかる。

【００２３】なお、この発明を添付図面を参照して詳細
に説明してきたが、この発明は特許請求の範囲によって
のみ技術的範囲が限定される。更に、本明細書において
参照された文献は、この発明の開示の基本であると考え
られる任意の主題に関して参照されていると解釈すべき
である。

【００２４】

【発明の効果】以上説明したようにこの発明によれば、
薄いＯＮ誘電体構造を形成しても窒化膜の表面が粗くな
るのを抑制でき、誘電体構造の物理的及び電気的特性の
低下を防止できる半導体装置の製造方法が得られる。

【図面の簡単な説明】

【図１】この発明の実施の形態に係る半導体装置の製造
方法について説明するためのもので、誘電体構造の形成
工程を概略的に示すフローチャート。

【図２】半導体メモリセルのキャパシタのための誘電体
にこの発明を適用する例について説明するための回路
図。

【図３】この発明に従って形成された窒化層のパンチス
ルー酸化の試験結果を示す図。

【図４】この発明の効果について説明するためのもの
で、二酸化シリコン層に洗浄処理が施され、この二酸化
シリコン層上に５２オングストロームの窒化シリコン層
が形成されているウェハの原子間力顕微鏡写真。

【図５】この発明の効果について説明するためのもの
で、酸化層だけが形成されたウェハの原子間力顕微鏡写
真。

【図６】この発明の形成方法に従って処理されたウェハ
の原子間力顕微鏡写真。

【図７】ダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）において使用される通常のメモリセルの回
路図。

【図８】従来の半導体装置の製造方法について説明する
ためのもので、酸化層上に５２オングストロームの厚さ
の窒化シリコン層が形成されたウェハの原子間力顕微鏡
写真。

【符号の説明】

３０…半導体基板、３１…埋設Ｎウェル領域、３２…Ｐ
ウェル領域、３３…トレンチ、３４…酸化物／窒化物／
酸化物（ＯＮＯ）誘電層、３５…第１のＮ⁺ 型ポリシリ
コン層、３７…第２のＮ⁺ 型ポリシリコン層、３８…第
３のＮ⁺ 型ポリシリコン層、３９…埋設ストラップ、４
１…ゲート電極、４２…絶縁層、４３…コンタクト部、
４４…第４のＮ⁺ 型ポリシリコン層、４５…ビット線、
４７…窒化シリコン膜、４８…スペーサ、４９…Ｎ^- 型
拡散層。

Claims

【特許請求の範囲】

【請求項１】酸化層を形成する工程と、アンモニアを含み、このアンモニアの分圧が８００ミリ
トール以上の雰囲気中で前記酸化層をアニールする工程
と、前記酸化層上に窒化層を堆積する工程とを具備すること
を特徴とする酸化層上に窒化層を形成する方法。
【請求項２】前記酸化層は、二酸化シリコン層である
ことを特徴とする請求項１に記載の酸化層上に窒化層を
形成する方法。
【請求項３】前記二酸化シリコン層の厚さは、約５オ
ングストローム以上であることを特徴とする請求項２に
記載の酸化層上に窒化層を形成する方法。
【請求項４】前記窒化層は、窒化シリコン層であるこ
とを特徴とする請求項１に記載の酸化層上に窒化層を形
成する方法。
【請求項５】前記アニールは、前記窒化層を堆積する
工程の直前に、前記窒化層を堆積する装置により施され
ることを特徴とする請求項１に記載の酸化層上に窒化層
を形成する方法。
【請求項６】前記アニールの温度は、前記窒化層を堆
積する工程中の温度以上であることを特徴とする請求項
１に記載の酸化層上に窒化層を形成する方法。
【請求項７】前記アニール工程は、８５０℃以上の温
度で行うことを特徴とする請求項１に記載の酸化層上に
窒化層を形成する方法。
【請求項８】前記アニール工程中の圧力は、前記窒化
層を堆積する工程中の圧力以上であることを特徴とする
請求項７に記載の酸化層上に窒化層を形成する方法。
【請求項９】前記窒化層は、少なくとも３０オングス
トロームの厚さを有していることを特徴とする請求項７
に記載の酸化層上に窒化層を形成する方法。
【請求項１０】前記酸化層は、アニールの前に洗浄液
を使用して洗浄されることを特徴とする請求項７に記載
の酸化層上に窒化層を形成する方法。
【請求項１１】前記アニール工程の温度は、約９５０
℃であることを特徴とする請求項１に記載の酸化層上に
窒化層を形成する方法。
【請求項１２】基板上に第１の酸化層を形成する工程
と、アンモニアを含む雰囲気中で８５０℃以上の温度で前記
第１の酸化層をアニールする工程と、前記第１の酸化層上に窒化層を堆積する工程とを具備す
ることを特徴とする基板上に誘電体を形成する方法。
【請求項１３】前記窒化層上に第２の酸化層を形成す
る工程を更に具備することを特徴とする請求項１２に記
載の基板上に誘電体を形成する方法。
【請求項１４】第１の導電層を形成する工程と、前記導電層上に第１の酸化層を形成する工程と、アンモニアを含む雰囲気中で８５０℃以上の温度で前記
第１の酸化層をアニールする工程と、前記第１の酸化層上に窒化層を形成する工程と、前記窒化層上に第２の導電層を形成する工程とを具備す
ることを特徴とするキャパシタの形成方法。
【請求項１５】前記第２の導電層を形成する前に、前
記窒化層上に第２の酸化層を形成する工程を更に具備す
ることを特徴とする請求項１４に記載のキャパシタの形
成方法。