JPH10275904A - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法Info
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- JPH10275904A JPH10275904A JP7782397A JP7782397A JPH10275904A JP H10275904 A JPH10275904 A JP H10275904A JP 7782397 A JP7782397 A JP 7782397A JP 7782397 A JP7782397 A JP 7782397A JP H10275904 A JPH10275904 A JP H10275904A
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】動作速度が速く高周波領域でも動作可能なトラ
ンジスタを提供する。 【解決手段】ＩＧＦＥＴ１１は、ソース・ドレイン領域
１２、ゲート電極１３、ゲート絶縁膜１４、チャネル領
域１５から構成される。各ソース・ドレイン領域１２は
単結晶シリコン基板２１中に形成されている。ゲート電
極１３は、ゲート絶縁膜１４を介して、各ソース・ドレ
イン領域１２間の単結晶シリコン基板１６上に形成され
ている。チャネル領域１５は、ゲート電極１３の下側の
単結晶シリコン基板１６中に形成されている。すなわ
ち、各ソース・ドレイン領域１２間の単結晶シリコン基
板１６には、膜厚の薄い部分１６ａと厚い部分１６ｂと
が交互に形成されている。また、各部分１６ａ，１６ｂ
によって各ソース・ドレイン領域１２間は繋がれてい
る。そして、膜厚の薄い部分１６ａがチャネル領域１５
として機能するようになっている。
ンジスタを提供する。 【解決手段】ＩＧＦＥＴ１１は、ソース・ドレイン領域
１２、ゲート電極１３、ゲート絶縁膜１４、チャネル領
域１５から構成される。各ソース・ドレイン領域１２は
単結晶シリコン基板２１中に形成されている。ゲート電
極１３は、ゲート絶縁膜１４を介して、各ソース・ドレ
イン領域１２間の単結晶シリコン基板１６上に形成され
ている。チャネル領域１５は、ゲート電極１３の下側の
単結晶シリコン基板１６中に形成されている。すなわ
ち、各ソース・ドレイン領域１２間の単結晶シリコン基
板１６には、膜厚の薄い部分１６ａと厚い部分１６ｂと
が交互に形成されている。また、各部分１６ａ，１６ｂ
によって各ソース・ドレイン領域１２間は繋がれてい
る。そして、膜厚の薄い部分１６ａがチャネル領域１５
として機能するようになっている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置および半
導体装置の製造方法に係り、詳しくは、シリコン量子細
線の機能を備えた半導体装置およびその製造方法、シリ
コン量子細線をチャネル領域に用いるＩＧＦＥＴを備え
た半導体装置およびその製造方法に関するものである。
導体装置の製造方法に係り、詳しくは、シリコン量子細
線の機能を備えた半導体装置およびその製造方法、シリ
コン量子細線をチャネル領域に用いるＩＧＦＥＴを備え
た半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】近年、ＬＳＩの寸法がナノメータスケー
ルに近づくにつれて、従来のデバイス構造ではＬＳＩの
動作速度の向上に限界が見えはじめている。ＬＳＩの動
作速度を向上させるにはキャリア移動度を高くすればよ
く、高キャリア移動度を実現する技術として一次元の量
子デバイスが注目されている。
ルに近づくにつれて、従来のデバイス構造ではＬＳＩの
動作速度の向上に限界が見えはじめている。ＬＳＩの動
作速度を向上させるにはキャリア移動度を高くすればよ
く、高キャリア移動度を実現する技術として一次元の量
子デバイスが注目されている。
【０００３】一次元の量子デバイスでは、量子効果が表
れるレベルまで細く形成されたシリコン量子細線と呼ば
れるシリコンの極細線にキャリアを走行させることによ
り、高キャリア移動度を得ることができる。また、キャ
リア移動度の高い一次元の量子デバイスを用いれば、高
周波領域でも動作可能なトランジスタを実現することが
できる。
れるレベルまで細く形成されたシリコン量子細線と呼ば
れるシリコンの極細線にキャリアを走行させることによ
り、高キャリア移動度を得ることができる。また、キャ
リア移動度の高い一次元の量子デバイスを用いれば、高
周波領域でも動作可能なトランジスタを実現することが
できる。
【０００４】図４に、従来のシリコン量子細線および一
次元の量子デバイスを用いたＩＧＦＥＴ（Insulated Ga
te Field Effect Transistor）の製造方法を示す。 工程１（図４（ａ）参照）；単結晶シリコン基板５１上
にシリコン酸化膜５２を形成し、シリコン酸化膜５２上
に単結晶シリコン層５３を形成することにより、各部材
（５１〜５３）から成るＳＯＩ（Silicon On Insulato
r）基板５４を形成する。次に、単結晶シリコン層５３
上に、一定線幅のシリコン酸化膜５５を形成する。
次元の量子デバイスを用いたＩＧＦＥＴ（Insulated Ga
te Field Effect Transistor）の製造方法を示す。 工程１（図４（ａ）参照）；単結晶シリコン基板５１上
にシリコン酸化膜５２を形成し、シリコン酸化膜５２上
に単結晶シリコン層５３を形成することにより、各部材
（５１〜５３）から成るＳＯＩ（Silicon On Insulato
r）基板５４を形成する。次に、単結晶シリコン層５３
上に、一定線幅のシリコン酸化膜５５を形成する。
【０００５】工程２（図４（ｂ）参照）；エチレンジア
ミン系のエッチング液を用いたウェットエッチング法に
より、シリコン酸化膜５５をエッチングマスクとして単
結晶シリコン層５３をパターニングする。このとき、エ
ッチング液がシリコン酸化膜５５の周縁部から単結晶シ
リコン層５３を浸食するオーバーエッチングが起こり、
パターニングされた単結晶シリコン層５３から成るシリ
コン細線５６の線幅は、シリコン酸化膜５５の線幅より
も細くなる。尚、シリコン細線５６の両端部（図示略）
は、パターニングされなかった単結晶シリコン層５３
（図示略）に繋がっている。
ミン系のエッチング液を用いたウェットエッチング法に
より、シリコン酸化膜５５をエッチングマスクとして単
結晶シリコン層５３をパターニングする。このとき、エ
ッチング液がシリコン酸化膜５５の周縁部から単結晶シ
リコン層５３を浸食するオーバーエッチングが起こり、
パターニングされた単結晶シリコン層５３から成るシリ
コン細線５６の線幅は、シリコン酸化膜５５の線幅より
も細くなる。尚、シリコン細線５６の両端部（図示略）
は、パターニングされなかった単結晶シリコン層５３
（図示略）に繋がっている。
【０００６】工程３（図４（ｃ）参照）；エッチング液
としてフッ酸溶液を用いたウェットエッチング法によ
り、シリコン酸化膜５５とシリコン細線５６の下側のシ
リコン酸化膜５２とを除去する。尚、シリコン細線５６
の両端部（図示略）は、パターニングされなかった単結
晶シリコン層５３（図示略）によって保持されている。
としてフッ酸溶液を用いたウェットエッチング法によ
り、シリコン酸化膜５５とシリコン細線５６の下側のシ
リコン酸化膜５２とを除去する。尚、シリコン細線５６
の両端部（図示略）は、パターニングされなかった単結
晶シリコン層５３（図示略）によって保持されている。
【０００７】工程４（図４（ｄ）参照）；熱酸化法を用
いて、シリコン細線５６の外周面にシリコン酸化膜５７
を形成する。次に、ＣＶＤ（Phisical Vapor Depositio
n ）法を用いて、シリコン細線５６を含むデバイスの全
面にドープドポリシリコン膜５８を形成する。
いて、シリコン細線５６の外周面にシリコン酸化膜５７
を形成する。次に、ＣＶＤ（Phisical Vapor Depositio
n ）法を用いて、シリコン細線５６を含むデバイスの全
面にドープドポリシリコン膜５８を形成する。
【０００８】その後、シリコン細線５６の両端部に繋が
る単結晶シリコン層５３（図示略）に不純物イオンを注
入してソース・ドレイン領域（図示略）を形成する。そ
の結果、ドープドポリシリコン膜５８をゲート電極と
し、シリコン細線５６をチャネル領域とするＩＧＦＥＴ
５９が完成する。
る単結晶シリコン層５３（図示略）に不純物イオンを注
入してソース・ドレイン領域（図示略）を形成する。そ
の結果、ドープドポリシリコン膜５８をゲート電極と
し、シリコン細線５６をチャネル領域とするＩＧＦＥＴ
５９が完成する。
【０００９】ここで、シリコン細線５６の線幅および線
高を量子効果が表れるレベルまで細くすることにより、
シリコン細線５６をシリコン量子細線として機能させる
ことができる。そして、ＩＧＦＥＴ５９においては、チ
ャネル領域を構成するシリコン細線５６にキャリアを走
行させることにより、高キャリア移動度を得ることがで
きる。その結果、ＩＧＦＥＴ５９の動作速度は速くな
り、加えて高周波領域でも動作可能になる。
高を量子効果が表れるレベルまで細くすることにより、
シリコン細線５６をシリコン量子細線として機能させる
ことができる。そして、ＩＧＦＥＴ５９においては、チ
ャネル領域を構成するシリコン細線５６にキャリアを走
行させることにより、高キャリア移動度を得ることがで
きる。その結果、ＩＧＦＥＴ５９の動作速度は速くな
り、加えて高周波領域でも動作可能になる。
【００１０】
【発明が解決しようとする課題】ＩＧＦＥＴ５９におい
ては、シリコン細線５６の外周がシリコン酸化膜５７に
よって囲まれている。そのため、シリコン細線５６にお
けるキャリアの走行は、シリコン細線５６とシリコン酸
化膜５７との界面の状態や、シリコン酸化膜５７からシ
リコン細線５６にかかる応力に影響を受けやすい。
ては、シリコン細線５６の外周がシリコン酸化膜５７に
よって囲まれている。そのため、シリコン細線５６にお
けるキャリアの走行は、シリコン細線５６とシリコン酸
化膜５７との界面の状態や、シリコン酸化膜５７からシ
リコン細線５６にかかる応力に影響を受けやすい。
【００１１】つまり、シリコン細線５６とシリコン酸化
膜５７との界面準位が必要以上に発生したり、シリコン
酸化膜５７からシリコン細線５６にかかる応力が大きく
なると、量子効果が表れなくなりシリコン細線５６はシ
リコン量子細線として機能しなくなる。その結果、ＩＧ
ＦＥＴ５９は高キャリア移動度を得ることができなくな
り、動作速度が遅くなる上に、高周波領域では動作不能
になってしまう。
膜５７との界面準位が必要以上に発生したり、シリコン
酸化膜５７からシリコン細線５６にかかる応力が大きく
なると、量子効果が表れなくなりシリコン細線５６はシ
リコン量子細線として機能しなくなる。その結果、ＩＧ
ＦＥＴ５９は高キャリア移動度を得ることができなくな
り、動作速度が遅くなる上に、高周波領域では動作不能
になってしまう。
【００１２】本発明は上記問題点を解決するためになさ
れたものであって、以下の目的を有するものである。 １〕シリコン量子細線の機能を備えた半導体装置および
その製造方法を提供する。
れたものであって、以下の目的を有するものである。 １〕シリコン量子細線の機能を備えた半導体装置および
その製造方法を提供する。
【００１３】２〕動作速度が速く高周波領域でも動作可
能なＩＧＦＥＴを備えた半導体装置およびその製造方法
を提供する。
能なＩＧＦＥＴを備えた半導体装置およびその製造方法
を提供する。
【００１４】
【課題を解決するための手段】請求項１に記載の発明
は、シリコン層に膜厚の薄い部分が線状に形成されたこ
とをその要旨とする。
は、シリコン層に膜厚の薄い部分が線状に形成されたこ
とをその要旨とする。
【００１５】請求項２に記載の発明は、ＳＯＩ基板にお
けるシリコン層に膜厚の薄い部分が線状に形成されたこ
とをその要旨とする。請求項３に記載の発明は、ＳＯＩ
基板におけるシリコン層に膜厚の薄い部分と厚い部分と
が交互にストライブ状に形成されたことをその要旨とす
る。
けるシリコン層に膜厚の薄い部分が線状に形成されたこ
とをその要旨とする。請求項３に記載の発明は、ＳＯＩ
基板におけるシリコン層に膜厚の薄い部分と厚い部分と
が交互にストライブ状に形成されたことをその要旨とす
る。
【００１６】請求項４に記載の発明は、請求項１〜３の
いずれか１項に記載の半導体装置における前記シリコン
層の膜厚の薄い部分をチャネル領域として使用するＩＧ
ＦＥＴを備えたことをその要旨とする。
いずれか１項に記載の半導体装置における前記シリコン
層の膜厚の薄い部分をチャネル領域として使用するＩＧ
ＦＥＴを備えたことをその要旨とする。
【００１７】請求項５に記載の発明は、第１のシリコン
基板に溝を形成する工程と、溝の内部を含む第１のシリ
コン基板の上に絶縁膜を形成する工程と、絶縁膜上にシ
リコン膜を形成する工程と、シリコン膜上に第２のシリ
コン基板を貼り合わせる工程と、第１のシリコン基板に
おける溝が形成された面とは反対側の面を均一に研磨し
て平坦化することにより、第１のシリコン基板と絶縁膜
とから成るＳＯＩ基板を形成し、第１のシリコン基板の
溝の底部に膜厚の薄い部分を線状に形成する工程とを備
えたことをその要旨とする。
基板に溝を形成する工程と、溝の内部を含む第１のシリ
コン基板の上に絶縁膜を形成する工程と、絶縁膜上にシ
リコン膜を形成する工程と、シリコン膜上に第２のシリ
コン基板を貼り合わせる工程と、第１のシリコン基板に
おける溝が形成された面とは反対側の面を均一に研磨し
て平坦化することにより、第１のシリコン基板と絶縁膜
とから成るＳＯＩ基板を形成し、第１のシリコン基板の
溝の底部に膜厚の薄い部分を線状に形成する工程とを備
えたことをその要旨とする。
【００１８】請求項６に記載の発明は、請求項５に記載
の半導体装置の製造方法において、前記第１のシリコン
基板における膜厚の薄い部分の上にゲート絶縁膜を形成
する工程と、ゲート絶縁膜上にゲート電極を形成する工
程と、第１のシリコン基板における膜厚の薄い部分を挟
む部分に不純物をドープしてソース・ドレイン領域を形
成する工程とを備えたことをその要旨とする。
の半導体装置の製造方法において、前記第１のシリコン
基板における膜厚の薄い部分の上にゲート絶縁膜を形成
する工程と、ゲート絶縁膜上にゲート電極を形成する工
程と、第１のシリコン基板における膜厚の薄い部分を挟
む部分に不純物をドープしてソース・ドレイン領域を形
成する工程とを備えたことをその要旨とする。
【００１９】尚、以下に述べる発明の実施の形態におい
て、特許請求の範囲または課題を解決するための手段に
記載の「シリコン層」は単結晶シリコン基板１６に対応
し、同じく「絶縁膜」はシリコン酸化膜１７に対応し、
同じく「第１のシリコン基板」は単結晶シリコン基板１
６に対応し、同じく「第２のシリコン基板」は単結晶シ
リコン基板１９に対応する。
て、特許請求の範囲または課題を解決するための手段に
記載の「シリコン層」は単結晶シリコン基板１６に対応
し、同じく「絶縁膜」はシリコン酸化膜１７に対応し、
同じく「第１のシリコン基板」は単結晶シリコン基板１
６に対応し、同じく「第２のシリコン基板」は単結晶シ
リコン基板１９に対応する。
【００２０】
【発明の実施の形態】以下、本発明を具体化した一実施
形態を図面に従って説明する。図１（ａ）に、本実施形
態のＩＧＦＥＴ１１の平面図を示す。図１（ｂ）に、図
１（ａ）のＸ−Ｘ線断面図を示す。
形態を図面に従って説明する。図１（ａ）に、本実施形
態のＩＧＦＥＴ１１の平面図を示す。図１（ｂ）に、図
１（ａ）のＸ−Ｘ線断面図を示す。
【００２１】ＩＧＦＥＴ１１は、ソース・ドレイン領域
１２、ゲート電極１３、ゲート絶縁膜１４、チャネル領
域１５から構成されている。各ソース・ドレイン領域１
２は単結晶シリコン基板２１中に形成されている。
１２、ゲート電極１３、ゲート絶縁膜１４、チャネル領
域１５から構成されている。各ソース・ドレイン領域１
２は単結晶シリコン基板２１中に形成されている。
【００２２】ゲート電極１３は、ゲート絶縁膜１４を介
して、各ソース・ドレイン領域１２間の単結晶シリコン
基板１６上に形成されている。チャネル領域１５は、ゲ
ート電極１３の下側の単結晶シリコン基板１６中に形成
されている。すなわち、各ソース・ドレイン領域１２間
の単結晶シリコン基板１６には、ＩＧＦＥＴ１１のチャ
ネル方向に沿って、膜厚の薄い部分１６ａと厚い部分１
６ｂとが交互にストライブ状に形成されている。つま
り、線状の各部分１６ａ，１６ｂによって各ソース・ド
レイン領域１２間は繋がれている。そして、膜厚の薄い
部分１６ａがチャネル領域１５として機能するようにな
っている。
して、各ソース・ドレイン領域１２間の単結晶シリコン
基板１６上に形成されている。チャネル領域１５は、ゲ
ート電極１３の下側の単結晶シリコン基板１６中に形成
されている。すなわち、各ソース・ドレイン領域１２間
の単結晶シリコン基板１６には、ＩＧＦＥＴ１１のチャ
ネル方向に沿って、膜厚の薄い部分１６ａと厚い部分１
６ｂとが交互にストライブ状に形成されている。つま
り、線状の各部分１６ａ，１６ｂによって各ソース・ド
レイン領域１２間は繋がれている。そして、膜厚の薄い
部分１６ａがチャネル領域１５として機能するようにな
っている。
【００２３】単結晶シリコン基板１６において、ゲート
電極１３およびゲート絶縁膜１４が形成されている面と
は反対側の面には溝３３が形成されている。つまり、単
結晶シリコン基板１６において、溝３３の底部に対応す
る部分が膜厚の薄い部分１６ａとなり、溝３３のない部
分が膜厚の厚い部分１６ｂとなる。
電極１３およびゲート絶縁膜１４が形成されている面と
は反対側の面には溝３３が形成されている。つまり、単
結晶シリコン基板１６において、溝３３の底部に対応す
る部分が膜厚の薄い部分１６ａとなり、溝３３のない部
分が膜厚の厚い部分１６ｂとなる。
【００２４】単結晶シリコン基板１６は、シリコン酸化
膜１７およびポリシリコン膜１８を介して、単結晶シリ
コン基板１９上に貼り合わされている。すなわち、単結
晶シリコン基板１９上には、突条１８ａを備えたポリシ
リコン膜１８が形成されている。ポリシリコン膜１８の
突条１８ａは、単結晶シリコン基板１６の溝３３の内部
に嵌合した状態に形成されている。ポリシリコン膜１８
上にはシリコン酸化膜１７が形成されている。つまり、
ポリシリコン膜１８の突条１８ａの上部には、単結晶シ
リコン基板１６の膜厚の薄い部分１６ａが形成されてい
る。
膜１７およびポリシリコン膜１８を介して、単結晶シリ
コン基板１９上に貼り合わされている。すなわち、単結
晶シリコン基板１９上には、突条１８ａを備えたポリシ
リコン膜１８が形成されている。ポリシリコン膜１８の
突条１８ａは、単結晶シリコン基板１６の溝３３の内部
に嵌合した状態に形成されている。ポリシリコン膜１８
上にはシリコン酸化膜１７が形成されている。つまり、
ポリシリコン膜１８の突条１８ａの上部には、単結晶シ
リコン基板１６の膜厚の薄い部分１６ａが形成されてい
る。
【００２５】次に、ＩＧＦＥＴ１１の製造方法を図２お
よび図３に従って順次説明する。 工程１（図２（ａ）参照）；ＣＶＤ法またはＰＶＤ（Ph
ysical Vapor Deposition ）法を用いて、単結晶シリコ
ン基板１６上にシリコン酸化膜３１（膜厚；１００nm）
を形成する。
よび図３に従って順次説明する。 工程１（図２（ａ）参照）；ＣＶＤ法またはＰＶＤ（Ph
ysical Vapor Deposition ）法を用いて、単結晶シリコ
ン基板１６上にシリコン酸化膜３１（膜厚；１００nm）
を形成する。
【００２６】工程２（図２（ｂ）参照）；シリコン酸化
膜３１上にフォトレジスト膜から成るレジストパターン
３２を形成する。 工程３（図２（ｃ）参照）；レジストパターン３２をエ
ッチングマスクとして用いた異方性エッチング法によ
り、シリコン酸化膜３１をパターニングする。次に、パ
ターニングされたシリコン酸化膜３１をエッチングマス
クとして用いた異方性エッチング法により、単結晶シリ
コン基板１６をエッチングして溝３３（幅；０．２μm
、深さ；０．２μm ）を形成する。
膜３１上にフォトレジスト膜から成るレジストパターン
３２を形成する。 工程３（図２（ｃ）参照）；レジストパターン３２をエ
ッチングマスクとして用いた異方性エッチング法によ
り、シリコン酸化膜３１をパターニングする。次に、パ
ターニングされたシリコン酸化膜３１をエッチングマス
クとして用いた異方性エッチング法により、単結晶シリ
コン基板１６をエッチングして溝３３（幅；０．２μm
、深さ；０．２μm ）を形成する。
【００２７】工程４（図２（ｄ）参照）；レジストパタ
ーン３２およびシリコン酸化膜３１を除去する。 工程５（図３（ａ）参照）；熱酸化法を用いて、溝３３
の内部を含む単結晶シリコン基板１６の表面にシリコン
酸化膜１７（膜厚；１０nm）を形成する。次に、ＣＶＤ
法またはＰＶＤ法を用いて、溝３３の内部を含むシリコ
ン酸化膜１７上にポリシリコン膜１８（膜厚；２００n
m）を形成する。このとき、溝３３の内部に埋め込まれ
たポリシリコン膜１８により、突条１８ａが形成され
る。
ーン３２およびシリコン酸化膜３１を除去する。 工程５（図３（ａ）参照）；熱酸化法を用いて、溝３３
の内部を含む単結晶シリコン基板１６の表面にシリコン
酸化膜１７（膜厚；１０nm）を形成する。次に、ＣＶＤ
法またはＰＶＤ法を用いて、溝３３の内部を含むシリコ
ン酸化膜１７上にポリシリコン膜１８（膜厚；２００n
m）を形成する。このとき、溝３３の内部に埋め込まれ
たポリシリコン膜１８により、突条１８ａが形成され
る。
【００２８】工程６（図３（ｂ）参照）；ポリシリコン
膜１８の表面を均一に研磨して平坦化する。次に、ポリ
シリコン膜１８上に単結晶シリコン基板１９を貼り合わ
せる。
膜１８の表面を均一に研磨して平坦化する。次に、ポリ
シリコン膜１８上に単結晶シリコン基板１９を貼り合わ
せる。
【００２９】工程７（図３（ｃ）参照）；単結晶シリコ
ン基板１６において、溝３３が形成された面とは反対側
の面を均一に研磨して平坦化する。すると、突条１８ａ
の上部の単結晶シリコン基板１６の膜厚は、突条１８ａ
のない部分のそれに比べて薄くなる。その結果、単結晶
シリコン基板１６には、膜厚の薄い部分１６ａと厚い部
分１６ｂとが形成される。また、各部材（１６〜１９）
から成るＳＯＩ基板３４が形成される。
ン基板１６において、溝３３が形成された面とは反対側
の面を均一に研磨して平坦化する。すると、突条１８ａ
の上部の単結晶シリコン基板１６の膜厚は、突条１８ａ
のない部分のそれに比べて薄くなる。その結果、単結晶
シリコン基板１６には、膜厚の薄い部分１６ａと厚い部
分１６ｂとが形成される。また、各部材（１６〜１９）
から成るＳＯＩ基板３４が形成される。
【００３０】工程８（図１参照）；単結晶シリコン基板
１６上にゲート絶縁膜１４を形成する。次に、ＣＶＤ法
またはＰＶＤ法を用いてゲート絶縁膜１４上に導電膜を
形成し、その導電膜をパターニングしてゲート電極１３
を形成する。続いて、ゲート電極１３をイオン注入用マ
スクとして用い、単結晶シリコン基板１６に不純物イオ
ンを注入することにより、ソース・ドレイン領域１２を
形成する。
１６上にゲート絶縁膜１４を形成する。次に、ＣＶＤ法
またはＰＶＤ法を用いてゲート絶縁膜１４上に導電膜を
形成し、その導電膜をパターニングしてゲート電極１３
を形成する。続いて、ゲート電極１３をイオン注入用マ
スクとして用い、単結晶シリコン基板１６に不純物イオ
ンを注入することにより、ソース・ドレイン領域１２を
形成する。
【００３１】このように本実施形態によれば、以下の作
用および効果を得ることができる。 （１）ＩＧＦＥＴ１１を完全空乏型で動作させる場合、
その閾値電圧は単結晶シリコン基板１６の各部分１６
ａ，１６ｂの膜厚に依存する。つまり、単結晶シリコン
基板１６において、膜厚の厚い部分１６ｂにはキャリア
が発生しないため反転層が形成されず、膜厚の薄い部分
１６ａだけにキャリアが発生して反転層が形成される。
そのため、ソース・ドレイン領域１２の電圧を制御する
ことにより、単結晶シリコン基板１６における膜厚の厚
い部分１６ｂにはほとんどキャリアを走行させることな
く、膜厚の薄い部分１６ａだけに大量のキャリアを走行
させることができる。
用および効果を得ることができる。 （１）ＩＧＦＥＴ１１を完全空乏型で動作させる場合、
その閾値電圧は単結晶シリコン基板１６の各部分１６
ａ，１６ｂの膜厚に依存する。つまり、単結晶シリコン
基板１６において、膜厚の厚い部分１６ｂにはキャリア
が発生しないため反転層が形成されず、膜厚の薄い部分
１６ａだけにキャリアが発生して反転層が形成される。
そのため、ソース・ドレイン領域１２の電圧を制御する
ことにより、単結晶シリコン基板１６における膜厚の厚
い部分１６ｂにはほとんどキャリアを走行させることな
く、膜厚の薄い部分１６ａだけに大量のキャリアを走行
させることができる。
【００３２】（２）上記（１）より、単結晶シリコン基
板１６における膜厚の薄い部分１６ａの幅および高さ
（膜厚）を、量子効果が表れるレベルまで細く形成する
ことで、膜厚の薄い部分１６ａをシリコン量子細線とし
て機能させることができる。
板１６における膜厚の薄い部分１６ａの幅および高さ
（膜厚）を、量子効果が表れるレベルまで細く形成する
ことで、膜厚の薄い部分１６ａをシリコン量子細線とし
て機能させることができる。
【００３３】（３）単結晶シリコン基板１６における膜
厚の薄い部分１６ａの幅は、溝３３の幅と等しくなる。
つまり、単結晶シリコン基板１６の溝３３の幅を調節す
ることにより、膜厚の薄い部分１６ａの幅を自由に調節
することができる。
厚の薄い部分１６ａの幅は、溝３３の幅と等しくなる。
つまり、単結晶シリコン基板１６の溝３３の幅を調節す
ることにより、膜厚の薄い部分１６ａの幅を自由に調節
することができる。
【００３４】また、単結晶シリコン基板１６における膜
厚の薄い部分１６ａの高さ（膜厚）は、工程７における
単結晶シリコン基板１６の研磨によって自由に調節する
ことができる。
厚の薄い部分１６ａの高さ（膜厚）は、工程７における
単結晶シリコン基板１６の研磨によって自由に調節する
ことができる。
【００３５】従って、単結晶シリコン基板１６における
膜厚の薄い部分１６ａの幅および高さは自由に設定する
ことが可能であり、上記（２）の作用および効果を得る
のは容易である。
膜厚の薄い部分１６ａの幅および高さは自由に設定する
ことが可能であり、上記（２）の作用および効果を得る
のは容易である。
【００３６】（４）単結晶シリコン基板１６における膜
厚の薄い部分１６ａは、ＩＧＦＥＴ１１のチャネル領域
１５として機能する。そのため、ＩＧＦＥＴ１１におい
ては、シリコン量子細線として機能するチャネル領域１
５にキャリアを走行させることにより、高キャリア移動
度を得ることができる。その結果、ＩＧＦＥＴ１１の動
作速度は速くなり、加えて高周波領域でも動作可能にな
る。
厚の薄い部分１６ａは、ＩＧＦＥＴ１１のチャネル領域
１５として機能する。そのため、ＩＧＦＥＴ１１におい
ては、シリコン量子細線として機能するチャネル領域１
５にキャリアを走行させることにより、高キャリア移動
度を得ることができる。その結果、ＩＧＦＥＴ１１の動
作速度は速くなり、加えて高周波領域でも動作可能にな
る。
【００３７】（５）単結晶シリコン基板１６における膜
厚の薄い部分１６ａ（チャネル領域１５）は、その下部
にシリコン酸化膜１７が配置されている。そのため、チ
ャネル領域１５におけるキャリアの走行は、その下部に
配置されたシリコン酸化膜１７と単結晶シリコン基板１
６との界面の状態や、シリコン酸化膜１７から単結晶シ
リコン基板１６にかかる応力から影響を受ける。
厚の薄い部分１６ａ（チャネル領域１５）は、その下部
にシリコン酸化膜１７が配置されている。そのため、チ
ャネル領域１５におけるキャリアの走行は、その下部に
配置されたシリコン酸化膜１７と単結晶シリコン基板１
６との界面の状態や、シリコン酸化膜１７から単結晶シ
リコン基板１６にかかる応力から影響を受ける。
【００３８】しかし、単結晶シリコン基板１６における
膜厚の薄い部分１６ａは、その両側にシリコン酸化膜が
配置されていない。そのため、チャネル領域１５とシリ
コン酸化膜１７との界面準位が必要以上に発生する恐れ
はなく、シリコン酸化膜１７からチャネル領域１５に過
大な応力がかかることもない。
膜厚の薄い部分１６ａは、その両側にシリコン酸化膜が
配置されていない。そのため、チャネル領域１５とシリ
コン酸化膜１７との界面準位が必要以上に発生する恐れ
はなく、シリコン酸化膜１７からチャネル領域１５に過
大な応力がかかることもない。
【００３９】従って、単結晶シリコン基板１６における
膜厚の薄い部分１６ａ（チャネル領域１５）には量子効
果が安定して表れ、当該部分１６ａはシリコン量子細線
として確実に機能する。その結果、ＩＧＦＥＴ１１は高
キャリア移動度を安定して得ることができる。
膜厚の薄い部分１６ａ（チャネル領域１５）には量子効
果が安定して表れ、当該部分１６ａはシリコン量子細線
として確実に機能する。その結果、ＩＧＦＥＴ１１は高
キャリア移動度を安定して得ることができる。
【００４０】（６）単結晶シリコン基板１６に溝３３を
形成する技術、単結晶シリコン基板１６を研磨する技
術、各単結晶シリコン基板１６，１９を貼り合わせる技
術は、いずれも従来から広く行われている。また、ゲー
ト絶縁膜１４，ゲート電極１３，ソース・ドレイン領域
１２を形成する技術は、一般的なＩＧＦＥＴの製造技術
と同じである。つまり、ＩＧＦＥＴ１１の製造には特別
な技術が不要であり、簡単かつ容易に製造することがで
きる。
形成する技術、単結晶シリコン基板１６を研磨する技
術、各単結晶シリコン基板１６，１９を貼り合わせる技
術は、いずれも従来から広く行われている。また、ゲー
ト絶縁膜１４，ゲート電極１３，ソース・ドレイン領域
１２を形成する技術は、一般的なＩＧＦＥＴの製造技術
と同じである。つまり、ＩＧＦＥＴ１１の製造には特別
な技術が不要であり、簡単かつ容易に製造することがで
きる。
【００４１】ところで、単結晶シリコン基板１６におけ
る溝３３の幅は、０．１〜０．５μm の範囲に設定する
のが適当であり、望ましくは０．１〜０．２μm に設定
するのがよい。この範囲より大きくなると量子効果が表
れなくなるという傾向があり、細くなると溝３３自体が
形成されないという傾向がある。
る溝３３の幅は、０．１〜０．５μm の範囲に設定する
のが適当であり、望ましくは０．１〜０．２μm に設定
するのがよい。この範囲より大きくなると量子効果が表
れなくなるという傾向があり、細くなると溝３３自体が
形成されないという傾向がある。
【００４２】また、単結晶シリコン基板１６における溝
３３の深さは、０．２〜１μm の範囲に設定するのが適
当であり、望ましくは０．２〜０．５μm に設定するの
がよい。この範囲より大きくなるとエッチングが困難に
なるという傾向があり、浅くなると量子効果が表れなく
なるという傾向がある。
３３の深さは、０．２〜１μm の範囲に設定するのが適
当であり、望ましくは０．２〜０．５μm に設定するの
がよい。この範囲より大きくなるとエッチングが困難に
なるという傾向があり、浅くなると量子効果が表れなく
なるという傾向がある。
【００４３】そして、単結晶シリコン基板１６における
膜厚の薄い部分１６ａの高さ（膜厚）は、０．１〜０．
５nmの範囲に設定するのが適当であり、望ましくは０．
１〜０．２nmの範囲に設定するのがよい。この範囲より
大きくなるとＩＧＦＥＴ１１が部分空乏型になり量子効
果が表れなくなるという傾向があり、小さくなるとシリ
コン細線５６とシリコン酸化膜５７との界面の影響を受
けやすくなるという傾向がある。
膜厚の薄い部分１６ａの高さ（膜厚）は、０．１〜０．
５nmの範囲に設定するのが適当であり、望ましくは０．
１〜０．２nmの範囲に設定するのがよい。この範囲より
大きくなるとＩＧＦＥＴ１１が部分空乏型になり量子効
果が表れなくなるという傾向があり、小さくなるとシリ
コン細線５６とシリコン酸化膜５７との界面の影響を受
けやすくなるという傾向がある。
【００４４】尚、上記実施形態は以下のように変更して
もよく、その場合でも同様の作用および効果を得ること
ができる。 （１）単結晶シリコン基板１６をポリシリコン層または
アモルファスシリコン層に置き代える。
もよく、その場合でも同様の作用および効果を得ること
ができる。 （１）単結晶シリコン基板１６をポリシリコン層または
アモルファスシリコン層に置き代える。
【００４５】（２）シリコン酸化膜１７をシリコン窒化
膜などの他の絶縁膜に置き代える。 （３）ポリシリコン膜１８をアモルファスシリコン膜ま
たはシリコン酸化膜に置き代える。
膜などの他の絶縁膜に置き代える。 （３）ポリシリコン膜１８をアモルファスシリコン膜ま
たはシリコン酸化膜に置き代える。
【００４６】（４）単結晶シリコン基板１６の溝３３の
幅が狭い場合には、溝３３の内部をシリコン酸化膜１７
で埋め込み、ポリシリコン膜１８の突条１８ａを省いて
もよい。
幅が狭い場合には、溝３３の内部をシリコン酸化膜１７
で埋め込み、ポリシリコン膜１８の突条１８ａを省いて
もよい。
【００４７】
【発明の効果】請求項１〜３のいずれか１項に記載の発
明によれば、シリコン量子細線の機能を備えた半導体装
置を提供することができる。すなわち、シリコン層にお
ける膜厚の薄い部分がシリコン量子細線として機能す
る。
明によれば、シリコン量子細線の機能を備えた半導体装
置を提供することができる。すなわち、シリコン層にお
ける膜厚の薄い部分がシリコン量子細線として機能す
る。
【００４８】請求項４に記載の発明によれば、動作速度
が速く高周波領域でも動作可能なＩＧＦＥＴを備えた半
導体装置を提供することができる。すなわち、シリコン
量子細線として機能するシリコン層の膜厚の薄い部分を
チャネル領域として使用するため、動作速度が速く高周
波領域でも動作可能なＩＧＦＥＴを得ることができる。
が速く高周波領域でも動作可能なＩＧＦＥＴを備えた半
導体装置を提供することができる。すなわち、シリコン
量子細線として機能するシリコン層の膜厚の薄い部分を
チャネル領域として使用するため、動作速度が速く高周
波領域でも動作可能なＩＧＦＥＴを得ることができる。
【００４９】請求項５に記載の発明によれば、シリコン
量子細線の機能を備えた半導体装置の製造方法を提供す
ることができる。請求項６に記載の発明によれば、動作
速度が速く高周波領域でも動作可能なＩＧＦＥＴを備え
た半導体装置の製造方法を提供することができる。
量子細線の機能を備えた半導体装置の製造方法を提供す
ることができる。請求項６に記載の発明によれば、動作
速度が速く高周波領域でも動作可能なＩＧＦＥＴを備え
た半導体装置の製造方法を提供することができる。
【図１】図１（ａ）は一実施形態の平面図。図１（ｂ）
は図１（ａ）のＸ−Ｘ線断面図。
は図１（ａ）のＸ−Ｘ線断面図。
【図２】一実施形態の製造工程を説明するための断面
図。
図。
【図３】一実施形態の製造工程を説明するための断面
図。
図。
【図４】従来の形態の製造工程を説明するための断面
図。
図。
１１…ＩＧＦＥＴ １２…ソース・ドレイン領域 １３…ゲート電極 １４…ゲート絶縁膜 １５…チャネル領域 １６…シリコン層または第１のシリコン基板としての単
結晶シリコン基板 １７…絶縁膜としてのシリコン酸化膜 １８…ポリシリコン膜 １９…第２のシリコン基板としての単結晶シリコン基板 ３３…溝
結晶シリコン基板 １７…絶縁膜としてのシリコン酸化膜 １８…ポリシリコン膜 １９…第２のシリコン基板としての単結晶シリコン基板 ３３…溝
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６２２ ６２６Ｃ
Claims (6)
- 【請求項１】 シリコン層に膜厚の薄い部分が線状に形
成された半導体装置。 - 【請求項２】 ＳＯＩ基板におけるシリコン層に膜厚の
薄い部分が線状に形成された半導体装置。 - 【請求項３】 ＳＯＩ基板におけるシリコン層に膜厚の
薄い部分と厚い部分とが交互にストライブ状に形成され
た半導体装置。 - 【請求項４】 請求項１〜３のいずれか１項に記載の半
導体装置における前記シリコン層の膜厚の薄い部分をチ
ャネル領域として使用するＩＧＦＥＴを備えた半導体装
置。 - 【請求項５】 第１のシリコン基板に溝を形成する工程
と、 溝の内部を含む第１のシリコン基板の上に絶縁膜を形成
する工程と、 絶縁膜上にシリコン膜を形成する工程と、 シリコン膜上に第２のシリコン基板を貼り合わせる工程
と、 第１のシリコン基板における溝が形成された面とは反対
側の面を均一に研磨して平坦化することにより、第１の
シリコン基板と絶縁膜とから成るＳＯＩ基板を形成し、
第１のシリコン基板の溝の底部に膜厚の薄い部分を線状
に形成する工程とを備えた半導体装置の製造方法。 - 【請求項６】 請求項５に記載の半導体装置の製造方法
において、 前記第１のシリコン基板における膜厚の薄い部分の上に
ゲート絶縁膜を形成する工程と、 ゲート絶縁膜上にゲート電極を形成する工程と、 第１のシリコン基板における膜厚の薄い部分を挟む部分
に不純物をドープしてソース・ドレイン領域を形成する
工程とを備えた半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7782397A JPH10275904A (ja) | 1997-03-28 | 1997-03-28 | 半導体装置および半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7782397A JPH10275904A (ja) | 1997-03-28 | 1997-03-28 | 半導体装置および半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10275904A true JPH10275904A (ja) | 1998-10-13 |
Family
ID=13644773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7782397A Pending JPH10275904A (ja) | 1997-03-28 | 1997-03-28 | 半導体装置および半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10275904A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008516439A (ja) * | 2004-10-06 | 2008-05-15 | コミツサリア タ レネルジー アトミーク | 様々な絶縁領域及び／又は局所的な垂直導電領域を有する混合積層構造物を製造する方法 |
| JP2012212913A (ja) * | 2004-09-07 | 2012-11-01 | Samsung Electronics Co Ltd | ワイヤチャンネルを有する電界効果トランジスタ及びその製造方法 |
-
1997
- 1997-03-28 JP JP7782397A patent/JPH10275904A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012212913A (ja) * | 2004-09-07 | 2012-11-01 | Samsung Electronics Co Ltd | ワイヤチャンネルを有する電界効果トランジスタ及びその製造方法 |
| JP2008516439A (ja) * | 2004-10-06 | 2008-05-15 | コミツサリア タ レネルジー アトミーク | 様々な絶縁領域及び／又は局所的な垂直導電領域を有する混合積層構造物を製造する方法 |
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