JPH10276050A - 増幅回路及び通信用ｌｓｉ - Google Patents

Abstract

(57)【要約】 【課題】 高ゲインが得られるにもかかわらず、電流消
費が少ない増幅回路を提供することにある。 【解決手段】 ゲイン調整回路でのゲイン調整に連動し
て演算増幅器の位相補償容量の値を切り換えるための位
相補償容量切り換え回路（Ｍ８〜Ｍ１５，Ｃ１，Ｃ２）
を含んで、演算増幅器を形成する。ゲイン切り換えに連
動して位相補償容量の切り換えが行われることにより、
演算増幅器自体が広帯域なものでなくても、高ゲインの
場合のｆｔ（ｂ）を、低ゲインの場合のｆｔ（ａ）に等
しくすることができる。それにより、高ゲインを得るた
めに広帯域特性の演算増幅器を不要として消費電流の増
大を抑える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、増幅回路、さらに
は低消費電流化を図った増幅回路に関し、例えば通信用
ＬＳＩに適用して有効な技術に関する。

【０００２】

【従来の技術】データ、ＦＡＸ（ファックス）などの非
電話通信サービスの需要の増大に対応して、通信網のデ
ィジタル化、いわゆるＩＳＤＮ（総合サービスディジタ
ル網）を指向した計画が進められている。これらは加入
者端末相互間をディジタルリンクさせるもので、加入者
系のディジタル化が必須とされる。

【０００３】既設のメタリックペアケーブルは、０．３
〜３．４ＫＨｚの音声帯域伝送を主目的としており、そ
のようなケーブルに、例えば３２０Ｋｂ／Ｓという高速
ディジタル信号を通そうとするとき、さまざまな困難が
ある。例えば線路のルートｆ特性に起因するディジタル
パルスの波形歪み、加入者線路長が品化することによっ
て生ずる５０ｄｂのレベル差、及びブリッジタップ（Ｂ
Ｔ）と呼ばれる先端解放の分岐路によって発生する複雑
なエコーなど厳しい条件下で、誤りの無いディジタル通
信を行わなければならない。そのような劣化分を補正
し、元の信号を再生するため高性能の線路等化器を加入
者線路の両端に設置する必要がある。

【０００４】尚、ＩＳＤＮについて記載された文献の例
としては、「ＮＴＴの電子通信学会の論文（'89/10 Vo
l.J72-B-I No.10）」や、特開昭６２−２８７７９３号
公報がある。

【０００５】

【発明が解決しようとする課題】通信用ＬＳＩの一つと
されるピンポン伝送用等化器ＬＳＩは、ＬＴ（Ｌｉｎ・
Ｔｅｒｍｉｎａｔｉｏｎ）部や、ＣＴ（Ｃｉｒｃｕｉｔ
・Ｔｅｒｍｉｎａｔｉｏｎ）部、信号入出力のためのド
ライバ、及びレシーバなどを含む。

【０００６】ＬＴ部は、ＡＧＣ（自動ゲイン調整）回
路、プレフィルタ、ＡＤＣ（アナログ・ディジタル・コ
ンバータ）回路、デシメータ、ロールオフフィルタ、ル
ートｆフィルタ、ＢＴ（ブリッジタップ）回路，ＤＳ
Ｐ、ＰＬＬ（フェーズ・ロックド・ループ）などを含
む。ＡＧＣ回路は、入力されたＡＭＩ（Ａｌｔｅｒｎａ
ｔｅｄ・Ｍａｒｋ・Ｉｎｖｅｒｓｉｏｎ）信号をその入
力レベルに応じて増幅するために設けられ、信号レベル
に応じて演算増幅器の負帰還量を切り換えることによっ
て自動ゲイン調整を可能としている。

【０００７】演算増幅器とそれの負帰還量を決定するゲ
イン調整回路とを含んで増幅回路が形成されるとき、そ
のような増幅回路のゲイン及び位相の周波数特性は、発
振、あるいはセトリング時間など、動作が不安定となら
ないようにするために重要とされる。増幅回路の安定動
作のためには、電圧利得０ｄＢのときの位相の遅れの角
度を１８０°から４５°以上の余裕が必要とされる。そ
こで、十分な位相余裕を持たせるため、演算増幅器の内
部で位相補償が行われる。

【０００８】ＡＧＣ回路のように、それに含まれる増幅
回路のゲインが変更されると、利得帯域積周波数（「ｆ
ｔ」と略記する）が変動してしまう。つまり、増幅回路
のゲインが高くなると、ｆｔが低くなってしまい、それ
はＡＧＣ回路の周波数特性に影響する。ＡＧＣ回路への
入力信号レベルが低く、ＡＧＣ回路のゲインが高くなっ
た場合でも、周波数特性についての仕様を満足するため
には広帯域の演算増幅器が必要となる。例えば、ｆｔ≧
１０ＭＨｚ以上、ゲイン調整範囲を０〜２０ｄＢのＡＧ
Ｃ回路を実現するには、ゲインが２０ｄＢの場合を考慮
すると、ｆｔ≧１００ＭＨｚの演算増幅器が必要とな
る。

【０００９】しかしながら、広帯域の演算増幅器は、非
常に消費電流が多くなり、ＡＧＣ回路や、それを含む通
信用ＬＳＩでの消費電流の増大を余儀なくされる。従っ
て、低消費電流であることが特に要求される装置ないし
はシステムにおいては、消費電流との関係で、広帯域の
演算増幅器を差異称することができないから、ＡＧＣ回
路において十分なゲインを得ることができない。そのこ
とは、微弱な入力信号を十分に増幅できないことを意味
するから、そのようなＡＧＣ回路の後段回路での信号処
理に支障を来すことがある。

【００１０】本発明の目的は、高ゲインが得られるにも
かかわらず、電流消費が少ない増幅回路及びそのような
演算増幅回路を含む通信用ＬＳＩを提供することにあ
る。

【００１１】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１３】すなわち、信号入力のための反転入力端子
及び非反転出力端子と、信号出力のための出力端子とを
含む演算増幅器（４２５）と、上記演算増幅器の出力端
子から上記反転入力端子への負帰還量を切り換えること
でゲイン調整を可能とするゲイン調整回路（４３８，４
３９，４４１，４４２）とを含んで増幅回路が構成され
るとき、上記ゲイン調整回路でのゲイン調整に連動して
上記演算増幅器の位相補償容量の値を切り換えるための
位相補償容量切り換え回路（Ｍ８〜Ｍ１５，Ｃ１，Ｃ
２）を含んで、上記演算増幅器を形成する。

【００１４】上記した手段によれば、ゲイン切り換えに
連動して位相補償容量の切り換えが行われることによ
り、演算増幅器自体が広帯域なものでなくても、高ゲイ
ンの場合のｆｔ（ｂ）を、低ゲインの場合のｆｔ（ａ）
に等しくすることができる。高ゲインを得るために広帯
域特性の演算増幅器が不要とされるので、消費電流の増
大を抑えることができ、このことが、高ゲインが得られ
るにもかかわらず、電流消費が少ない増幅回路を提供す
る、という本願発明の目的を達成する。

【００１５】このとき、上記位相補償容量切り換え回路
は、互いに容量値の異なる複数の容量（Ｃ１，Ｃ２）
と、上記ゲイン調整信号に応じて上記複数の容量を選択
的に位相補償に関与させるための選択回路（Ｍ８〜Ｍ１
５）とを含んで構成することができる。

【００１６】さらに、加入者線側からのＡＭＩ信号を取
り込んで処理する通信用ＬＳＩにおいて、上記増幅回路
と、上記増幅回路の出力信号中から帯域外雑音を取り除
くためのフィルタ（５２）と、上記フィルタの出力信号
レベルと基準レベルとを比較し、その比較結果に基づい
て上記ゲイン調整信号を形成するためのコンパレータ
（５１）とを設けることができる。

【００１７】

【発明の実施の形態】図５には本発明にかかる通信用Ｌ
ＳＩの一例であるピンポン伝送用等化器ＬＳＩ４０の構
成例が示される。

【００１８】図５に示されるピンポン伝送用等化器ＬＳ
Ｉ４０は、特に制限されないが、ＬＴ（Ｌｉｎｅ・Ｔｅ
ｒｍｉｎａｔｉｏｎ）部４１、ＣＴ（Ｃｉｒｃｕｉｔ・
Ｔｅｒｍｉｎａｔｉｏｎ）部４６、ドライバ４７、ルー
プスイッチ４８、及びレシーバ４９を含む。

【００１９】加入者線側からのＡＭＩ（Ａｌｔｅｒｎａ
ｔｅｄ・Ｍａｒｋ・Ｉｎｖｅｒｓｉｏｎ）信号は、ＬＴ
部４１に入力され、ＣＴ部４６及びドライバ４７を介し
て端末側に出力される。また、端末側から入力されたＡ
ＭＩ信号は、レシーバ４９によって受信され、ＣＴ部４
６、及び外付けのラインドライバを介して加入者線側に
出力される。ループスイッチ４８は折り返し試験のため
に設けられている。

【００２０】ＬＴ部４１は、特に制限されないが、ＡＧ
Ｃ（自動ゲイン調整）回路４２、プレフィルタ５２、Ａ
ＤＣ（アナログ・ディジタル・コンバータ）回路４３、
デシメータ，ロールオフフィルタ４４，ルートｆフィル
タ、ＢＴ（ブリッジタップ）回路，ＤＳＰ４５、ＰＬＬ
（フェーズ・ロックド・ループ）５０、コンパレータ５
１を含む。

【００２１】ＡＧＣ回路４２は、入力されたＡＭＩ信号
を、その信号レベルに応じて増幅するために設けられ
る。プレフィルタ５２は、帯域外雑音を取り除いてＡＤ
Ｃ回路４３での折り返しを防ぐために設けられる。プレ
フィルタ５２の後段には、その出力信号をディジタル信
号に変換するためのＡＤＣ回路４３が配置されている。
ＡＤＣ回路４３はオーバーサンプリング型とされ、その
後段にはオーバーサンプリングにより得られたディジタ
ル信号を標準的なサンプリングデータとするためデシメ
ータや、帯域外ノイズを取り除くためのロールオフフィ
ルタ４４が配置される。また、加入者線で減衰した帯域
内信号を増幅するためにルートｆフィルタが設けられ、
ＢＴ（ブリッジタップ）と称される先端解放の分岐路加
入者線によって減衰した信号を元に戻すためにＢＴ回路
が設けられ、さらにはその他の信号処理のための専用プ
ロセッサであるＤＳＰ（ディジタル・シグナル・プロセ
ッサ）４５が設けられる。そのようなルートｆフィル
タ，ＢＴ回路，ＤＳＰ４５の動作用クロックはＰＬＬ５
０から供給される。プレフィルタ５２の出力信号と基準
信号との比較がコンパレータ５１で行われ、その比較結
果に応じてゲイン調整信号Ｓ１〜Ｓ４の論理が決定され
る。ＡＧＣ回路４２では、上記ゲイン調整信号に応じて
ゲインが切り換えられる。それにより、ＡＤＣ回路４３
では、Ａ／Ｄ変換のために適切なレベルのアナログ信号
を取り込むことができる。

【００２２】図１には上記ＡＧＣ回路４２の具体的な構
成が示される。

【００２３】図１に示されるＡＧＣ回路４２は、相補レ
ベルの信号を差動で受けるために演算増幅器４２１，４
２２が配置される。演算増幅器４２１，４２２の非反転
入力端子ＩＮ１，ＩＮ２には相補レベルの入力信号が入
力される。ゲイン調整信号Ｓ１，Ｓ２によって動作制御
されるスイッチ４２７〜４３０が設けられる。ゲイン調
整信号Ｓ１，Ｓ２は上記コンパレータ５１（図５参照）
によって選択的にハイレベルにされる。例えばゲイン調
整信号Ｓ２がハイレベルのとき、スイッチ４２７，４３
０がオンされて、演算増幅器４２１，４２２はボルテー
ジホロワとされる。このとき、演算増幅器４２１，４２
２のゲインは、ほぼ１倍（０ｄＢ）とされる。また、ゲ
イン調整信号Ｓ１がハイレベルのとき、スイッチ４２
８，４２９がオンされて、演算増幅器４２１，４２２の
ゲイン設定に抵抗４３１〜４３３が関与される。この場
合のゲインは抵抗４３１〜４３３の比で決定される。

【００２４】演算増幅器４２１，４２２の後段には、演
算増幅器４２３が配置され、それは前段の演算増幅器４
２１，４２２にそれぞれ抵抗４３４，４３５を介して結
合される。演算増幅器４２３のの非反転入力端子は、バ
イアス電圧を入力するため、抵抗４３７を介して演算増
幅器４２４の出力端子に結合される。演算増幅器４２４
はボルテージフォロワとされ、反転入力端子にアナログ
グランドＡＧＮＤが入力されることにより、演算増幅器
４２３での信号増幅は、アナロググランドＡＧＮＤのレ
ベルが基準とされる。演算増幅器４２３のゲインは、抵
抗４３４，４３５，４３６，４３７の比で決定される。

【００２５】演算増幅器４２３の後段には、演算増幅器
４２５が配置されており、この演算増幅器４２５の出力
端子ＯＵＴを介して、後段のプレフィルタ５２への信号
出力が行われる。演算増幅器４２５には、ゲイン調整の
ためのスイッチ４３８，４３９、及び抵抗４４１，４４
２が結合される。抵抗４４１，４４２は互いに直列接続
され、抵抗４４１の一端は演算増幅器４２５の出力端子
に、抵抗４４２の他端は演算増幅器４２６の出力端子に
結合される。演算増幅器４２６はボルテージフォロワと
され、非反転入力端子がアナロググランドＡＧＮＤに結
合される。ゲイン調整信号Ｓ３がハイレベルとされてス
イッチ４３８がオンされることで、演算増幅器４２５は
ボルテージフォロワとされ、ゲインはほぼ０ｄＢとされ
る。また、ゲイン調整信号Ｓ４がハイレベルとされてス
イッチ４３９がオンされた場合には、抵抗４４１，４４
２の比で決定されるゲインに設定される。

【００２６】上記の構成において、コンパレータ５１か
ら出力されるゲイン調整信号Ｓ１〜Ｓ４によって増幅回
路のゲインが切り換えられることにより、回路はＡＧＣ
として機能する。

【００２７】上記演算増幅器４２１，４２２，４２５
は、それぞれ位相補償用の容量が内蔵されるが、この例
では、後に詳述するように、ゲイン調整信号Ｓ１〜Ｓ４
によるゲイン調整に応じて、上記位相補償容量の値が切
り換えられるようになっている。

【００２８】次に、上記演算増幅器４２１，４２２，４
２５の構成例について説明する。尚、上記演算増幅器４
２１，４２２，４２５は互いに同一構成とされるため、
そのうちの一つである演算増幅器４２１について詳細に
説明する。

【００２９】図２には、上記演算増幅器４２１の構成例
が示される。

【００３０】図２に示される演算増幅器４２１は、差動
段２０、出力段５０、位相補償回路６０とを含んで成
る。

【００３１】差動段２０は、ｐチャンネル型ＭＯＳトラ
ンジスタＭ１，Ｍ２，Ｍ３、及びｎチャンネル型ＭＯＳ
トランジスタＭ４，Ｍ５とが結合されて成る。ｐチャン
ネル型ＭＯＳトランジスタＭ２，Ｍ３が差動結合され、
このｐチャンネル型ＭＯＳトランジスタＭ２，Ｍ３のソ
ース電極が、ｐチャンネル型ＭＯＳトランジスタＭ１を
介して電源Ｖ１に結合される。ｐチャンネル型ＭＯＳト
ランジスタＭ２のゲート電極、及びｐチャンネル型ＭＯ
ＳトランジスタＭ３のゲート電極に、それぞれ入力信号
Ｖｉｎｍ、Ｖｉｎｐが入力されるようになっている。ｐ
チャンネル型ＭＯＳトランジスタＭ１，Ｍ３のドレイン
電極は、それぞれｎチャンネル型ＭＯＳトランジスタＭ
４，Ｍ５を介して電源Ｖ３に結合される。ｐチャンネル
型ＭＯＳトランジスタＭ３のドレイン電極から、この差
動段２０の出力信号が得られる。

【００３２】出力段５０は、ｐチャンネル型ＭＯＳトラ
ンジスタＭ６とｎチャンネル型ＭＯＳトランジスタＭ７
とが直列接続されて成る。ｐチャンネル型ＭＯＳトラン
ジスタＭ６のソース電極は電源Ｖ１に結合され、ｎチャ
ンネル型ＭＯＳトランジスタＭ７のソース電極は電源Ｖ
３に結合される。ｐチャンネル型ＭＯＳトランジスタＭ
６のゲート電極にはバイアス電圧Ｖ２が入力され、ｎチ
ャンネル型ＭＯＳトランジスタＭ７のゲート電極には、
上記差動段２０の出力電圧が入力される。ｐチャンネル
型ＭＯＳトランジスタＭ６とｎチャンネル型ＭＯＳトラ
ンジスタＭ７との直列接続箇所から、この演算増幅器４
２１の出力電圧Ｖｏｕｔが得られる。

【００３３】位相補償回路６０は、第１位相補償容量Ｃ
１、及び第２位相補償容量Ｃ２と、それを選択的に、位
相補償に関与させるためのＭＯＳトランジスタＭ８〜Ｍ
１５とを含む。第１位相補償容量Ｃ１、及び第２位相補
償容量Ｃ２は、互いに容量値が異なり、一方の端子が、
ｐチャンネル型ＭＯＳトランジスタＭ６のドレイン電
極、及びｎチャンネル型ＭＯＳトランジスタＭ７のドレ
イン電極に結合され、他方の端子が、それぞれＭＯＳト
ランジスタＭ１２，Ｍ１３、及びＭＯＳトランジスタＭ
１４，Ｍ１５を介してｎチャンネル型ＭＯＳトランジス
タＭ７のゲート電極に結合される。ｐチャンネル型ＭＯ
ＳトランジスタＭ１２とｎチャンネル型ＭＯＳトランジ
スタＭ１３とが並列接続され、ｐチャンネル型ＭＯＳト
ランジスタＭ１４とｎチャンネル型ＭＯＳトランジスタ
Ｍ１５とが並列接続されて、それぞれＣＭＯＳトランス
ファゲートが形成され、このＣＭＯＳトランスファゲー
トを、ゲイン調整信号Ｓ１，Ｓ２に基づいて駆動するた
めの第１インバータ、及び第２インバータが形成され
る。第１インバータはｐチャンネル型ＭＯＳトランジス
タＭ８とｎチャンネル型ＭＯＳトランジスタＭ９とが互
いに直列接続されて成り、第２インバータはｐチャンネ
ル型ＭＯＳトランジスタＭ１０とｎチャンネル型ＭＯＳ
トランジスタＭ１１とが互いに直列接続されて成る。例
えばゲイン調整信号Ｓ１がハイレベルにアサートされた
場合には、ｐチャンネル型ＭＯＳトランジスタＭ１２と
ｎチャンネル型ＭＯＳトランジスタＭ１３とがオンされ
て、第１位相補償容量Ｃ１の端子がｎチャンネル型ＭＯ
ＳトランジスタＭ７のゲート電極に結合されることによ
り、この第１位相補償容量Ｃ１が位相補償容量として機
能する。

【００３４】それに対してゲイン調整信号Ｓ２がハイレ
ベルにアサートされた場合には、ｐチャンネル型ＭＯＳ
トランジスタＭ１４とｎチャンネル型ＭＯＳトランジス
タＭ１５とがオンされて、第２位相補償容量Ｃ２の端子
がｎチャンネル型ＭＯＳトランジスタＭ７のゲート電極
に結合されることにより、この第２位相補償容量Ｃ２が
位相補償容量として機能する。

【００３５】図３には、第１位相補償容量Ｃ１と第２位
相補償容量Ｃ２との切り換えが行われない場合の周波数
特性（オープンループゲイン）が示される。

【００３６】演算増幅器単体の周波数特性は、次式によ
って示される。

【００３７】Ｖｏｕｔ／Ｖｉｎｐ＝Ａ０／（１＋ｊ・ω
／ω０）……（１） ここで、Ｖｏｕｔは演算増幅器の出力、Ｖｉｎｐは演算
増幅器の非反転入力電圧、Ｖｉｎｍは演算増幅器の反転
入力電圧、Ａ０は演算増幅器の直流 ゲイン、ωは角周
波数、ω０＝２πｆ１、ｆ１はファーストポール、Ｃは
位相補償容量である。その場合、演算増幅器全体での周
波数特性は、抵抗４３１，４３２の値をそれぞれＲ１，
Ｒ２で示すと、 Ｖｉｎｍ／Ｖｉｎｐ＝〔Ｒ２／（Ｒ１＋Ｒ２）〕・〔Ａ
０／（１＋ｊ・ω／ω０）〕……（２） となる。ここで増幅回路のゲインは、（Ｒ１＋Ｒ２）／
Ｒ２とされる。

【００３８】ゲイン＝Ｇａｉｎ（ａ）に設定した場合の
ｆｔをｆｔ（ａ）、ゲイン＝Ｇａｉｎ（ｂ）に設定した
場合のｆｔをｆｔ（ｂ）とすると、（３）式が成立す
る。

【００３９】Ｇａｉｎ（ａ）・ｆｔ（ｂ）＝Ｇａｉｎ
（ｂ）・ｆｔ（ａ）……（３） この関係から、増幅回路のゲインが高い設定条件では、
ｆｔは低くなり、逆に増幅回路のゲインが低い設定条件
では、ｆｔは高くなるのは明らかである。ゲインが高く
なると、ｆｔが低くなってしまい、それは増幅回路の周
波数特性に影響する。

【００４０】それに対して、ゲイン調整信号Ｓ１，Ｓ２
によるゲイン調整に連動して演算増幅器内の位相補償容
量を切り換えるようにすると、図４に示す周波数特性と
なる。

【００４１】位相補償容量の値は、ゲイン調整回路のゲ
イン＝Ｇａｉｎ（ａ）に設定した場合の位相補償容量を
Ｃ（ａ）、ゲイン調整回路のゲイン＝Ｇａｉｎ（ｂ）に
設定した場合の位相補償容量をＣ（ｂ）とすると、
（４）式の関係を満足するように設定される。

【００４２】Ｇａｉｎ（ａ）・Ｃ（ａ）＝Ｇａｉｎ
（ｂ）・Ｃ（ｂ）……（４） 上記（４）式の関係から、次式が成立する。

【００４３】Ｖｉｎｍ／Ｖｉｎｐ＝Ｒ２／（Ｒ１＋Ｒ
２）・ Ａ０／（１＋ｊ・ω／（ω０・（Ｇａｉｎ））
……（６） Ｖｉｎｍ／Ｖｉｎｐ＝Ｒ２／（Ｒ１＋Ｒ２）・ Ａ０／
（１＋ｊ・ω／ω０・Ｒ２／（Ｒ１＋Ｒ２））……
（７） つまり、増幅回路のゲインが高い設定条件において、位
相補償容量を小さくしてｆｔが高くなるように制御す
る。そうすると、増幅回路のゲインが低い場合でも高い
場合でもｆｔが一定となるため、広帯域の演算増幅器で
なくとも、仕様を満足することができる。例えば図１に
示される演算増幅器４２１に着目すると、ゲイン調整信
号Ｓ１がハイレベルにアサートされた場合にスイッチ４
２８がオンされて高ゲインが選択され、ゲイン調整信号
Ｓ２がハイレベルにアサートされた場合にスイッチ４２
７がオンされて低ゲインが選択されるから、図２におい
て、ゲイン調整信号Ｓ１がハイレベルにアサートされた
場合に選択される第１位相補償容量Ｃ１の容量を、第２
位相補償容量Ｃ２よりも小さく設定する。つまり、容量
値をＣ１＜Ｃ２の関係にする。

【００４４】これにより、ゲイン調整信号Ｓ１がハイレ
ベルにアサートされて、増幅回路が高ゲインに設定され
た場合には、それに連動して、第１位相補償容量Ｃ１が
選択されてそれが位相補償に関与され、ゲイン調整信号
Ｓ２がハイレベルにアサートされて増幅回路が低ゲイン
に設定された場合には、それに連動して、第２位相補償
容量Ｃ２が選択されてそれが位相補償に関与されること
により、図４に示される周波数特性が得られる。つま
り、ゲイン切り換えに連動して位相補償容量Ｃ１，Ｃ２
の切り換えが行われることにより、演算増幅器自体が広
帯域なものでなくても、高ゲインの場合のｆｔ（ｂ）
を、低ゲインの場合のｆｔ（ａ）に等しくすることがで
きる。

【００４５】換言すれば、ゲイン調整範囲が０〜２０ｄ
Ｂ、ｆｔ≧１０ＭＨｚの場合であって、位相補償容量の
値が固定されている状態、つまり位相補償容量の切り換
えが行われない場合には、ｆｔ≧１０ＭＨｚ＊（２０−
０）ｄＢ＝１００ＭＨｚの演算増幅器が必要であった
が、図２に示される回路を採用して、増幅回路のゲイン
調整に連動して位相補償容量の切り換えが行われる場合
には、ｆｔ≧１０ＭＨｚの演算増幅器で良く、消費電流
はｆｔ≧１００ＭＨｚの演算増幅器に比べて遙かに少な
くなる。

【００４６】そのように演算増幅器自体に広帯域なもの
を必要としないので、高ゲインが得られるにもかかわら
ず消費電流を増大させずに済む。このような効果は、増
幅回路のゲインが高くなればなるほど顕著とされる。

【００４７】尚、通常位相補償容量を小さくすると発振
すると考えられるが、演算増幅器の反転入力端子には、
ゲイン分減衰された信号Ｖｉｎｍが入力されるため、位
相補償したのと同等の効果があり発振しない。

【００４８】上記実施形態によれば、以下の作用効果を
得ることができる。

【００４９】（１）ゲイン調整回路でのゲイン調整に連
動して演算増幅器の位相補償容量の値を切り換えるため
の位相補償容量切り換え回路（Ｍ８〜Ｍ１５，Ｃ１，Ｃ
２）を設けたことにより、ゲイン切り換えに連動して位
相補償容量値の切り換えが行われるので、演算増幅器自
体が広帯域なものでなくても、高ゲインの場合のｆｔ
（ｂ）を、低ゲインの場合のｆｔ（ａ）に等しくするこ
とができる。それにより、演算増幅器自体に広帯域なも
のを必要としないので、高ゲインが得られるにもかかわ
らず消費電流を増大させずに済む。

【００５０】（２）上記（１）の作用効果により、その
ような増幅回路を含む通信用ＬＳＩの消費電流の増大を
抑えることができる。また、ＡＧＣ回路４２において高
ゲインが得られるので、ＡＧＣ回路４２において微弱な
ＡＭＩ信号を、後段のＡＤＣ回路４３でディジタル信号
に変換するのに十分なレベルにまで増幅することがで
き、有線通信の安定化を図ることができる。

【００５１】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００５２】例えば、上記の例では、増幅回路のゲイン
調整を高ゲイン及び低ゲインの２段階としたが、さらに
ゲインを細かく調整するようにしても良い。

【００５３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるピンポ
ン伝送用等化器ＬＳＩに適用した場合について説明した
が、本発明はそれに限定されるものではなく、ゲイン切
り換えを必要とする各種装置に適用することができる。

【００５４】本発明は、少なくともゲイン調整を可能と
するゲイン調整回路を含むことを条件に適用することが
できる。

【００５５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００５６】すなわち、ゲイン切り換えに連動して位相
補償容量の切り換えが行われることにより、演算増幅器
自体が広帯域なものでなくても、高ゲインの場合のｆｔ
（利得帯域積周波数）を、低ゲインの場合のｆｔに等し
くすることができる。そのように高ゲインを得るために
広帯域特性の演算増幅器が不要とされるので、消費電流
の増大を抑えることができる。それにより、高ゲインが
得られるにもかかわらず、電流消費が少ない増幅回路を
得ることができる。また、そのような増幅回路を含む通
信用ＬＳＩの消費電流の低減を図ることができる。

【図面の簡単な説明】

【図１】本発明にかかる増幅回路の一例が示される回路
図である。

【図２】図１に示される増幅回路に適用される演算増幅
器の構成例回路図である。

【図３】演算増幅器内の位相補償容量の値を固定した場
合の周波数特性図である。

【図４】上記増幅回路のゲイン切り換えに連動して演算
増幅器内の位相補償容量を切り換えた場合の周波数特性
図である。

【図５】図１に示される増幅回路が適用されるピンポン
伝送用等化器ＬＳＩの構成例ブロック図である。

【符号の説明】

２０ 差動段 ４０ ピンポン伝送用等化器ＬＳＩ ４１ ＬＴ部 ４２ ＡＧＣ回路 ５０ 出力段 ５２ プレフィルタ ６０ 位相補償回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 信号入力のための反転入力端子及び非反
   転出力端子と、信号出力のための出力端子とを含む演算
   増幅器と、 上記演算増幅器の出力端子から上記反転入力端子への負
   帰還量を切り換えることでゲイン調整を可能とするゲイ
   ン調整回路とを含む増幅回路において、 上記演算増幅器は、上記ゲイン調整回路でのゲイン調整
   に連動して上記演算増幅器の位相補償容量の値を切り換
   えるための位相補償容量切り換え回路を含んで成ること
   を特徴とする増幅回路。
2. 【請求項２】 信号入力のための反転入力端子及び非反
   転出力端子と、信号出力のための出力端子とを含む演算
   増幅器と、 ゲイン調整信号に応じて、上記演算増幅器の出力端子か
   ら上記反転入力端子への負帰還量を切り換えることでゲ
   イン調整を可能とするゲイン調整回路とを含む増幅回路
   において、 上記演算増幅器は、上記ゲイン調整回路でのゲイン調整
   に連動して上記演算増幅器の位相補償容量の値を切り換
   えるための位相補償容量切り換え回路を含み、 上記位相補償容量切り換え回路は、互いに容量値の異な
   る複数の容量と、 上記ゲイン調整信号に応じて上記複数の容量を選択的に
   位相補償に関与させるための選択回路とを含んで成るこ
   とを特徴とする増幅回路。
3. 【請求項３】 加入者線側からのＡＭＩ信号を取り込ん
   で処理する通信用ＬＳＩにおいて、 請求項１又は２記載の増幅回路と、 上記増幅回路の出力信号中から帯域外雑音を取り除くた
   めのフィルタと、 上記フィルタの出力信号レベルと基準レベルとを比較
   し、その比較結果に基づいて上記ゲイン調整信号を形成
   するためのコンパレータと、 を含むことを特徴とする通信用ＬＳＩ。