JPH10276089A - Ａ／ｄ変換装置及びａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換装置及びａ／ｄ変換回路Info
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- JPH10276089A JPH10276089A JP10066822A JP6682298A JPH10276089A JP H10276089 A JPH10276089 A JP H10276089A JP 10066822 A JP10066822 A JP 10066822A JP 6682298 A JP6682298 A JP 6682298A JP H10276089 A JPH10276089 A JP H10276089A
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Abstract
(57)【要約】
【課題】 Ａ／Ｄ変換装置の出力信号の値が不連続にな
るのを防止する。 【解決手段】 マルチプレクサＭＵＸは、測定信号ＣＡ
ＬＧがアクティブであるとき増幅器ＡＭＰの入力を基準
電位にセットする。測定装置ＤＥＣＭは、第２コンバー
タＡＤＣ２の出力を予め設定された２値ワードと比較
し、比較の結果に依存する制御信号ＣＧを発生させると
ともにバイアス電流の値を決定し、かつ、測定信号ＣＡ
ＬＧがイナクティブのとき制御信号ＧＣを格納する。
るのを防止する。 【解決手段】 マルチプレクサＭＵＸは、測定信号ＣＡ
ＬＧがアクティブであるとき増幅器ＡＭＰの入力を基準
電位にセットする。測定装置ＤＥＣＭは、第２コンバー
タＡＤＣ２の出力を予め設定された２値ワードと比較
し、比較の結果に依存する制御信号ＣＧを発生させると
ともにバイアス電流の値を決定し、かつ、測定信号ＣＡ
ＬＧがイナクティブのとき制御信号ＧＣを格納する。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ入力信号
を受信する入力部及びデジタル出力信号を発生させる出
力部を有するＡ／Ｄ変換装置であって、前記Ａ／Ｄ変換
装置のアナログ入力信号を受信する入力部及び出力部を
有する増幅器と、この増幅器の出力部に接続したアナロ
グ入力部及び前記装置のデジタル出力信号を発生させる
出力部を有し、制御可能なバイアス電流源から発生した
電流が流れる抵抗段を具え、これら抵抗間の接合点が、
入力部で受信した信号と比較する複数の基準電圧を発生
させ、これら比較の結果を前記Ａ／Ｄ変換装置のデジタ
ル出力信号を測定するのに用いられるＡ／Ｄコンバータ
とを具えるＡ／Ｄ変換装置に関するものである。
を受信する入力部及びデジタル出力信号を発生させる出
力部を有するＡ／Ｄ変換装置であって、前記Ａ／Ｄ変換
装置のアナログ入力信号を受信する入力部及び出力部を
有する増幅器と、この増幅器の出力部に接続したアナロ
グ入力部及び前記装置のデジタル出力信号を発生させる
出力部を有し、制御可能なバイアス電流源から発生した
電流が流れる抵抗段を具え、これら抵抗間の接合点が、
入力部で受信した信号と比較する複数の基準電圧を発生
させ、これら比較の結果を前記Ａ／Ｄ変換装置のデジタ
ル出力信号を測定するのに用いられるＡ／Ｄコンバータ
とを具えるＡ／Ｄ変換装置に関するものである。
【０００２】
【従来の技術】このような装置は、米国特許出願明細書
第５，３１３，２０７号に記載されている。この装置
は、２段構造を有するＡ／Ｄ変換回路内で用いられ、元
のアナログ信号が、第１Ａ／Ｄコンバータによってデジ
タル信号に変換され、そのＡ／Ｄコンバータは、アナロ
グ入力信号のデジタル値の平均を構成し、したがって変
換回路のデジタル出力信号の最重要部を形成する最重要
ワードと称されるデジタル信号を出力する。最重要ワー
ドは、Ｄ／Ａコンバータによってアナログ信号に変換さ
れ、このＤ／Ａコンバータは、第１Ａ／Ｄコンバータに
よって発生させた平均デジタル値のアナログ値への置換
に相当する変換信号と称される信号を出力する。ここ
で、この変換信号は、冒頭で説明したような装置に影響
を及ぼす電流の形態をとり、増幅器は、元のアナログ信
号を入力部で受信する。この装置において、制御信号
は、実際には最重要ワードで構成され、動作は、前記ワ
ードのアナログ変換を行う調整手段を通じて増幅器の出
力電圧の値を調整することからなる。したがって、増幅
器は、第１Ａ／Ｄコンバータによって行われる近似が原
因の量子化誤差を表す残余信号と称されるアナログ信号
を出力し、この残余信号は、装置内で、第２Ａ／Ｄコン
バータによって、変換回路のデジタル出力信号の非重要
部を形成する非重要ワードと称されるデジタル信号に変
換される。増幅器の利得は、入力信号の最大偏位が非重
要ワードの最大値に一致するようになる必要がある。増
幅器が非常に高い利得を有する場合、Ａ／Ｄコンバータ
は、飽和モードに入るおそれがあり、すなわち、受信し
た所定のしきい値を超える値の全ての入力信号に対して
同一出力信号を発生させる。利得値が非常に低い場合、
非重要ワードによって、第２Ａ／Ｄコンバータの出力部
で利用できる所定の値に到達することはない。これら現
象によって、元のアナログ信号の値の展開(developmen
t)の関数として装置の出力信号の値の展開が不連続とな
るおそれがあり、これは許容できるものではない。
第５，３１３，２０７号に記載されている。この装置
は、２段構造を有するＡ／Ｄ変換回路内で用いられ、元
のアナログ信号が、第１Ａ／Ｄコンバータによってデジ
タル信号に変換され、そのＡ／Ｄコンバータは、アナロ
グ入力信号のデジタル値の平均を構成し、したがって変
換回路のデジタル出力信号の最重要部を形成する最重要
ワードと称されるデジタル信号を出力する。最重要ワー
ドは、Ｄ／Ａコンバータによってアナログ信号に変換さ
れ、このＤ／Ａコンバータは、第１Ａ／Ｄコンバータに
よって発生させた平均デジタル値のアナログ値への置換
に相当する変換信号と称される信号を出力する。ここ
で、この変換信号は、冒頭で説明したような装置に影響
を及ぼす電流の形態をとり、増幅器は、元のアナログ信
号を入力部で受信する。この装置において、制御信号
は、実際には最重要ワードで構成され、動作は、前記ワ
ードのアナログ変換を行う調整手段を通じて増幅器の出
力電圧の値を調整することからなる。したがって、増幅
器は、第１Ａ／Ｄコンバータによって行われる近似が原
因の量子化誤差を表す残余信号と称されるアナログ信号
を出力し、この残余信号は、装置内で、第２Ａ／Ｄコン
バータによって、変換回路のデジタル出力信号の非重要
部を形成する非重要ワードと称されるデジタル信号に変
換される。増幅器の利得は、入力信号の最大偏位が非重
要ワードの最大値に一致するようになる必要がある。増
幅器が非常に高い利得を有する場合、Ａ／Ｄコンバータ
は、飽和モードに入るおそれがあり、すなわち、受信し
た所定のしきい値を超える値の全ての入力信号に対して
同一出力信号を発生させる。利得値が非常に低い場合、
非重要ワードによって、第２Ａ／Ｄコンバータの出力部
で利用できる所定の値に到達することはない。これら現
象によって、元のアナログ信号の値の展開(developmen
t)の関数として装置の出力信号の値の展開が不連続とな
るおそれがあり、これは許容できるものではない。
【０００３】
【発明が解決しようとする課題】本発明の目的は、Ａ／
Ｄコンバータの出力信号の最大偏位が制御ループによっ
て前段の増幅器の入力電圧の最大偏位に適合するＡ／Ｄ
コンバータを設けることによってこの欠点を除去するこ
とである。
Ｄコンバータの出力信号の最大偏位が制御ループによっ
て前段の増幅器の入力電圧の最大偏位に適合するＡ／Ｄ
コンバータを設けることによってこの欠点を除去するこ
とである。
【０００４】
【課題を解決するための手段】このために、本発明によ
るＡ／Ｄ変換装置は、測定信号を受信するための入力部
を有し、この測定信号がアクティブであるとき前記増幅
器の入力を予め設定された基準電位に設定する手段と、
測定装置とを具え、この測定装置は、前記測定信号がア
クティブのときに能動状態になり、前記デジタル出力信
号と予め決定された２値ワードとの間の少なくとも一つ
の比較を表す信号を出力部に発生させるコンパレータを
具える比較モジュールと、前記比較モジュールの出力部
に接続した入力部を有し、前記測定信号がアクティブの
ときに能動状態となり、デジタル制御信号を発生させ、
その値が前記制御モジュールの入力部で受信された信号
の値に依存し、前記バイアス電流源から発生した電流の
値の変動させる制御モジュールと、前記測定信号がアク
ティブのとき前記制御信号の値を記憶する記憶手段とを
具えることを特徴とするものである。
るＡ／Ｄ変換装置は、測定信号を受信するための入力部
を有し、この測定信号がアクティブであるとき前記増幅
器の入力を予め設定された基準電位に設定する手段と、
測定装置とを具え、この測定装置は、前記測定信号がア
クティブのときに能動状態になり、前記デジタル出力信
号と予め決定された２値ワードとの間の少なくとも一つ
の比較を表す信号を出力部に発生させるコンパレータを
具える比較モジュールと、前記比較モジュールの出力部
に接続した入力部を有し、前記測定信号がアクティブの
ときに能動状態となり、デジタル制御信号を発生させ、
その値が前記制御モジュールの入力部で受信された信号
の値に依存し、前記バイアス電流源から発生した電流の
値の変動させる制御モジュールと、前記測定信号がアク
ティブのとき前記制御信号の値を記憶する記憶手段とを
具えることを特徴とするものである。
【０００５】このような装置が測定モードで動作すると
き、すなわち、測定信号がアクティブであるとき、既知
の値の電位を増幅器の入力部に課すことができる。予め
任意に決定された２値ワードの値は、増幅器の入力部が
通常動作モード中に値が基準電位の値に等しい電圧を受
信する際に装置のデジタル出力信号が仮定する必要があ
る値に一致する必要がある。測定モードにおいて、装置
のデジタル出力信号と予め設定された２値ワードとの間
に存在する任意の差は、比較モジュールによって検出さ
れ、比較モジュール内で実行される比較の結果の関数と
して制御モジュールによって測定された制御信号によっ
て補償され、この制御信号は、Ａ／Ｄコンバータによっ
て用いられる基準電圧を発生させる抵抗段を流れる電流
の値に作用する。
き、すなわち、測定信号がアクティブであるとき、既知
の値の電位を増幅器の入力部に課すことができる。予め
任意に決定された２値ワードの値は、増幅器の入力部が
通常動作モード中に値が基準電位の値に等しい電圧を受
信する際に装置のデジタル出力信号が仮定する必要があ
る値に一致する必要がある。測定モードにおいて、装置
のデジタル出力信号と予め設定された２値ワードとの間
に存在する任意の差は、比較モジュールによって検出さ
れ、比較モジュール内で実行される比較の結果の関数と
して制御モジュールによって測定された制御信号によっ
て補償され、この制御信号は、Ａ／Ｄコンバータによっ
て用いられる基準電圧を発生させる抵抗段を流れる電流
の値に作用する。
【０００６】本発明の変形は、前記バイアス電流源は、
第２電源端子と前記抵抗段の一端との間に並列配置され
たＮ個の電流源を具え、行ｉ（ｉ＝１〜Ｎ）の電流源か
ら発生した公称電流の値Ｉi をＩ０／２(i-1) に等しく
し、このＩ０を予め設定された値とし、前記制御信号を
Ｎ＋１ビットの２値ワードとし、その各々は、アクティ
ブ状態のとき、前記バイアス電流源を構成するＮ個の電
流源のうちの一つの導通を制御するようにしたことを特
徴とするものである。
第２電源端子と前記抵抗段の一端との間に並列配置され
たＮ個の電流源を具え、行ｉ（ｉ＝１〜Ｎ）の電流源か
ら発生した公称電流の値Ｉi をＩ０／２(i-1) に等しく
し、このＩ０を予め設定された値とし、前記制御信号を
Ｎ＋１ビットの２値ワードとし、その各々は、アクティ
ブ状態のとき、前記バイアス電流源を構成するＮ個の電
流源のうちの一つの導通を制御するようにしたことを特
徴とするものである。
【０００７】したがって、制御モジュールは、連続的な
近似によって、特に２等分法(dichotomy method)によっ
て制御信号の最適値を測定することができる。本発明の
この変形の一例は、前記測定信号を、少なくとも比較サ
イクルのＮ倍中アクティブにし、その間、前記増幅器の
出力部のアナログ信号を、デジタル信号に比較し、その
後前記予め設定された２値ワードと比較し、前記比較モ
ジュールにレジスタを設けて、持続時間が少なくとも補
償サイクルの持続時間に等しい制御サイクル中、以前の
制御サイクルのうちの少なくとも一つの間に前記コンパ
レータの出力信号によって取り出される値を格納するよ
うにし、前記制御モジュールに、第１制御サイクル中、
アクティブ状態で制御信号のランク１のビットを体系的
に置換する手段を設け、状態が以前のサイクル中に変更
される以前のビットに続くランクのビットを体系的に置
換する手段を設け、以前のビットを、入力部で受信する
信号の値が以前の制御サイクルの終了時に受信した信号
の値と同一である場合には変更せず、そうでない場合に
は反転させ、直流レベル測定信号がイナクティブ状態を
再開するまでプロセスを繰り返すようにしたことを特徴
とするものである。
近似によって、特に２等分法(dichotomy method)によっ
て制御信号の最適値を測定することができる。本発明の
この変形の一例は、前記測定信号を、少なくとも比較サ
イクルのＮ倍中アクティブにし、その間、前記増幅器の
出力部のアナログ信号を、デジタル信号に比較し、その
後前記予め設定された２値ワードと比較し、前記比較モ
ジュールにレジスタを設けて、持続時間が少なくとも補
償サイクルの持続時間に等しい制御サイクル中、以前の
制御サイクルのうちの少なくとも一つの間に前記コンパ
レータの出力信号によって取り出される値を格納するよ
うにし、前記制御モジュールに、第１制御サイクル中、
アクティブ状態で制御信号のランク１のビットを体系的
に置換する手段を設け、状態が以前のサイクル中に変更
される以前のビットに続くランクのビットを体系的に置
換する手段を設け、以前のビットを、入力部で受信する
信号の値が以前の制御サイクルの終了時に受信した信号
の値と同一である場合には変更せず、そうでない場合に
は反転させ、直流レベル測定信号がイナクティブ状態を
再開するまでプロセスを繰り返すようにしたことを特徴
とするものである。
【０００８】本発明の好適例において、既に説明したよ
うなＡ／Ｄ変換装置は、前記測定信号を、少なくとも
Ｎ．Ｐ補償サイクル中アクティブにし、各制御サイクル
はＰ補償サイクルを有し、前記補償モジュールに、同一
制御サイクル中に実行されるＰ回の連続する補償の各々
の終了時に前記コンパレータの出力信号によって取り出
される値を記憶するレジスタと、値が前記値の平均を表
す信号を前記補償モジュールの出力部を構成する出力部
に発生させる重み付けモジュールとを設けたことを特徴
とするものである。
うなＡ／Ｄ変換装置は、前記測定信号を、少なくとも
Ｎ．Ｐ補償サイクル中アクティブにし、各制御サイクル
はＰ補償サイクルを有し、前記補償モジュールに、同一
制御サイクル中に実行されるＰ回の連続する補償の各々
の終了時に前記コンパレータの出力信号によって取り出
される値を記憶するレジスタと、値が前記値の平均を表
す信号を前記補償モジュールの出力部を構成する出力部
に発生させる重み付けモジュールとを設けたことを特徴
とするものである。
【０００９】Ｐ回の連続的な比較の結果の重み付けによ
って、不順の訂正が原因の変動を回避することができ
る。実際、重み付けモジュールを有する比較モジュール
の出力は、少なくともＰ／２比較結果によって現される
傾向を表す。したがって、このような重み付けによっ
て、装置のデジタル出力信号と予め設定された２値ワー
ドとの間の偶然の差によって生じる影響を制限すること
ができ、このような偶然の差は、例えば、誤った変換が
原因となる。
って、不順の訂正が原因の変動を回避することができ
る。実際、重み付けモジュールを有する比較モジュール
の出力は、少なくともＰ／２比較結果によって現される
傾向を表す。したがって、このような重み付けによっ
て、装置のデジタル出力信号と予め設定された２値ワー
ドとの間の偶然の差によって生じる影響を制限すること
ができ、このような偶然の差は、例えば、誤った変換が
原因となる。
【００１０】既に説明したように、このようなＡ／Ｄ変
換装置を、好適には２段構造を有するＡ／Ｄ変換回路内
で用いることができる。したがって、本発明は、アナロ
グ入力信号を受信図面クロック入力部及びデジタル出力
信号を発生させる出力部を有するＡ／Ｄ変換回路であっ
て、前記回路のアナログ入力信号を受信する入力部と、
前記回路のデジタル出力信号の最重要部を構成する最重
要ワードと称されるデジタル信号を発生させる出力部と
を有する第１Ａ／Ｄ変換装置と、前記最重要ワードを受
信するとともに、それを、変換信号と称されるアナログ
出力信号に変換するＤ／Ａコンバータと、前記変換信号
と前記回路の入力信号との間の差を受信するアナログ入
力部と、前記回路のデジタル出力信号の非重要部を構成
する非重要ワードと称するデジタル信号を発生させる出
力部とを有する第２Ａ／Ｄ変換装置とを具えるＡ／Ｄ変
換回路において、二つのＡ／Ｄ変換装置のうちの少なく
とも一つを、上記例のうちのいずれかによるものとする
ことを特徴とするＡ／Ｄ変換回路に関するものである。
換装置を、好適には２段構造を有するＡ／Ｄ変換回路内
で用いることができる。したがって、本発明は、アナロ
グ入力信号を受信図面クロック入力部及びデジタル出力
信号を発生させる出力部を有するＡ／Ｄ変換回路であっ
て、前記回路のアナログ入力信号を受信する入力部と、
前記回路のデジタル出力信号の最重要部を構成する最重
要ワードと称されるデジタル信号を発生させる出力部と
を有する第１Ａ／Ｄ変換装置と、前記最重要ワードを受
信するとともに、それを、変換信号と称されるアナログ
出力信号に変換するＤ／Ａコンバータと、前記変換信号
と前記回路の入力信号との間の差を受信するアナログ入
力部と、前記回路のデジタル出力信号の非重要部を構成
する非重要ワードと称するデジタル信号を発生させる出
力部とを有する第２Ａ／Ｄ変換装置とを具えるＡ／Ｄ変
換回路において、二つのＡ／Ｄ変換装置のうちの少なく
とも一つを、上記例のうちのいずれかによるものとする
ことを特徴とするＡ／Ｄ変換回路に関するものである。
【００１１】
【発明の実施の形態】図１は、本発明で用いられる２段
Ａ／Ｄ変換回路を線図的に示す。この回路は、本例では
トラック−ホールド回路Ｔ／Ｈを通じてアナログ入力信
号Ｖinを受信するための入力部と、デジタル出力信号Ｏ
ＵＴ［０：ｎ＋ｍ−１］を発生させるための出力部とを
有し、 ・回路のアナログ入力信号Ｖinを受信するための入力部
と、回路のデジタル出力信号ＯＵＴ［０：ｎ＋ｍ−１］
の最重要部分を構成する最重要ワードと称するデジタル
信号ＯＵＴ［０：ｍ−１］を発生させる出力部とを有す
る第１Ａ／ＤコンバータＡＤＣ１と、 ・最重要ワードＯＵＴ［０：ｍ−１］を受信するととも
に、それを、変換信号と称するアナログ出力信号に変換
するＤ／ＡコンバータＤＡＣと、 ・変換信号と回路の入力信号Ｖinとの間の差を表す残余
信号と称する電圧Ｖ１を受信するアナログ入力部と、回
路のデジタル出力信号ＯＵＴ［０：ｎ＋ｍ−１］の非重
要部を構成する非重要ワードと称するデジタル信号ＯＵ
Ｔ［０：ｎ−１］を発生させる出力部を有するＡ／Ｄ変
換装置とを具える。
Ａ／Ｄ変換回路を線図的に示す。この回路は、本例では
トラック−ホールド回路Ｔ／Ｈを通じてアナログ入力信
号Ｖinを受信するための入力部と、デジタル出力信号Ｏ
ＵＴ［０：ｎ＋ｍ−１］を発生させるための出力部とを
有し、 ・回路のアナログ入力信号Ｖinを受信するための入力部
と、回路のデジタル出力信号ＯＵＴ［０：ｎ＋ｍ−１］
の最重要部分を構成する最重要ワードと称するデジタル
信号ＯＵＴ［０：ｍ−１］を発生させる出力部とを有す
る第１Ａ／ＤコンバータＡＤＣ１と、 ・最重要ワードＯＵＴ［０：ｍ−１］を受信するととも
に、それを、変換信号と称するアナログ出力信号に変換
するＤ／ＡコンバータＤＡＣと、 ・変換信号と回路の入力信号Ｖinとの間の差を表す残余
信号と称する電圧Ｖ１を受信するアナログ入力部と、回
路のデジタル出力信号ＯＵＴ［０：ｎ＋ｍ−１］の非重
要部を構成する非重要ワードと称するデジタル信号ＯＵ
Ｔ［０：ｎ−１］を発生させる出力部を有するＡ／Ｄ変
換装置とを具える。
【００１２】この変換装置は、 ・電圧Ｖ２を発生させる出力部と、残余信号Ｖ１を受信
するための差入力部を有する増幅器ＡＭＰと、 ・増幅器ＡＭＰの出力部に接続し、したがって、電圧Ｖ
２を受信するアナログ入力部と、非重要ワードＯＵＴ
［０：ｎ−１］を構成する装置のデジタル出力信号を発
生させるための出力部とを有する第２Ａ／Ｄコンバータ
ＡＤＣ２とを具え、この第２Ａ／ＤコンバータＡＤＣ２
は、制御可能なバイアス電流源から供給される電流ＩＰ
が流れる抵抗段Ｒ２を具え、これら抵抗間の接合点は、
コンバータＡＤＣ２の入力部で受信した電圧Ｖ２と比較
すべき複数の基準電圧を発生させ、これら比較の結果
を、装置のデジタル出力信号ＯＵＴ［０：ｎ−１］を評
価するために用いる。
するための差入力部を有する増幅器ＡＭＰと、 ・増幅器ＡＭＰの出力部に接続し、したがって、電圧Ｖ
２を受信するアナログ入力部と、非重要ワードＯＵＴ
［０：ｎ−１］を構成する装置のデジタル出力信号を発
生させるための出力部とを有する第２Ａ／Ｄコンバータ
ＡＤＣ２とを具え、この第２Ａ／ＤコンバータＡＤＣ２
は、制御可能なバイアス電流源から供給される電流ＩＰ
が流れる抵抗段Ｒ２を具え、これら抵抗間の接合点は、
コンバータＡＤＣ２の入力部で受信した電圧Ｖ２と比較
すべき複数の基準電圧を発生させ、これら比較の結果
を、装置のデジタル出力信号ＯＵＴ［０：ｎ−１］を評
価するために用いる。
【００１３】変換装置は、測定信号ＣＡＬＧを受信する
入力部も有する。それは、利得測定信号ＣＡＬＧがアク
ティブであるときに増幅器ＡＭＰの入力を基準電位にセ
ットするマルチプレクサを具える。本例では、Ｄ／Ａコ
ンバータＤＡＣは、同一公称値を有するとともに二つの
電源端子間に直列配置された抵抗段Ｒ１を通じて評価さ
れた基準電圧に基づいた変換を行う。好適には、この抵
抗段Ｒ１を、第１Ａ／ＤコンバータＡＤＣ１内で用いら
れるものと同一に選定する。最重要ワードＯＵＴ［ｎ：
ｍ−１］の非重要ビットのアナログ値に対応する抵抗の
一つの端子の電圧値は、第１Ａ／ＤコンバータＡＤＣ１
によって形成された最大量子化誤差、したがって差信号
Ｖ１の最大値を決定する。したがって、この増幅器の利
得測定に用いられる基準電位を、この最大値にする必要
がある。
入力部も有する。それは、利得測定信号ＣＡＬＧがアク
ティブであるときに増幅器ＡＭＰの入力を基準電位にセ
ットするマルチプレクサを具える。本例では、Ｄ／Ａコ
ンバータＤＡＣは、同一公称値を有するとともに二つの
電源端子間に直列配置された抵抗段Ｒ１を通じて評価さ
れた基準電圧に基づいた変換を行う。好適には、この抵
抗段Ｒ１を、第１Ａ／ＤコンバータＡＤＣ１内で用いら
れるものと同一に選定する。最重要ワードＯＵＴ［ｎ：
ｍ−１］の非重要ビットのアナログ値に対応する抵抗の
一つの端子の電圧値は、第１Ａ／ＤコンバータＡＤＣ１
によって形成された最大量子化誤差、したがって差信号
Ｖ１の最大値を決定する。したがって、この増幅器の利
得測定に用いられる基準電位を、この最大値にする必要
がある。
【００１４】この装置は、測定信号ＣＡＬＧがアクティ
ブのときにデマルチプレクサＤＭＵＸを通じて非重要ワ
ードＯＵＴ［０：ｎ−１］を受信する測定装置ＤＥＣＭ
も具え、このワードを、予め決定された２値ワードと
し、その値を、本例では第２Ａ／ＤコンバータＡＤＣ２
の出力によって仮定することができる最大値とする。
ブのときにデマルチプレクサＤＭＵＸを通じて非重要ワ
ードＯＵＴ［０：ｎ−１］を受信する測定装置ＤＥＣＭ
も具え、このワードを、予め決定された２値ワードと
し、その値を、本例では第２Ａ／ＤコンバータＡＤＣ２
の出力によって仮定することができる最大値とする。
【００１５】測定装置ＤＥＣＭは、バイアス電流源から
供給される電流ＩＰの値の変動を許容する。これによっ
て、第２Ａ／ＤコンバータＡＤＣ２内の抵抗段Ｒ２によ
って発生した基準電圧の値、したがって、特にこれら電
圧の最大値を調整して、それを、差電圧Ｖ１によって仮
定することができる最大値に一致させることができる。
バイアス電流源は常に導通状態である必要がある。その
理由は、それが抵抗段Ｒ２にバイアスをかけるからであ
り、このように発生した抵抗電圧が装置の動作に依存し
なくすることができる。バイアス電流源から発生した電
流ＩＰの値は、以下のようにして現れる。非重要ワード
ＯＵＴ［０：ｎ−１］の値が、第２Ａ／ＤコンバータＡ
ＤＣ２の出力によって仮定することができる最大値より
低いとき、これは、このコンバータによって用いられる
基準電圧の値が非常に高く、バイアス電流源から発生し
た電流ＩＰの値を減少させることによって補償する必要
があることを意味する。非重要ワードＯＵＴ［０：ｎ−
１］の値が、第２Ａ／ＤコンバータＡＤＣ２の出力によ
って仮定することができる最大値に等しい場合、これ
は、基準電圧の値が非常に低く、第２Ａ／Ｄコンバータ
ＡＤＣ２が飽和モードであることを意味し、すなわち、
それは、受信する所定のしきい値を超える値を有する全
ての入力信号に対して同一信号を発生させることを意味
する。このようにして、基準電圧の値を、バイアス電流
源から発生した電流ＩＰの値を増大させる制御信号ＣＡ
ＬＧによって増大させる。この訂正後、装置の非重要ワ
ードＯＵＴ［０：ｎ−１］の値が、第２コンバータＡＤ
Ｃ２の出力によって仮定することができる最大値に等し
いことを現す場合、これは、実際に、基準電圧の値が非
常に低く、第２Ａ／Ｄコンバータが飽和モードであるこ
とを意味する。したがって、バイアス電流源から発生し
た電流を再び増大させる必要がある。サーチされたバラ
ンスは、既に説明したような補償結果の変化によって信
号送信される。この変化が生じると、レジスタに予め格
納された制御信号ＣＡＬＧの値の以前の調整が確認さ
れ、それは、装置の通常動作モードで用いられる。
供給される電流ＩＰの値の変動を許容する。これによっ
て、第２Ａ／ＤコンバータＡＤＣ２内の抵抗段Ｒ２によ
って発生した基準電圧の値、したがって、特にこれら電
圧の最大値を調整して、それを、差電圧Ｖ１によって仮
定することができる最大値に一致させることができる。
バイアス電流源は常に導通状態である必要がある。その
理由は、それが抵抗段Ｒ２にバイアスをかけるからであ
り、このように発生した抵抗電圧が装置の動作に依存し
なくすることができる。バイアス電流源から発生した電
流ＩＰの値は、以下のようにして現れる。非重要ワード
ＯＵＴ［０：ｎ−１］の値が、第２Ａ／ＤコンバータＡ
ＤＣ２の出力によって仮定することができる最大値より
低いとき、これは、このコンバータによって用いられる
基準電圧の値が非常に高く、バイアス電流源から発生し
た電流ＩＰの値を減少させることによって補償する必要
があることを意味する。非重要ワードＯＵＴ［０：ｎ−
１］の値が、第２Ａ／ＤコンバータＡＤＣ２の出力によ
って仮定することができる最大値に等しい場合、これ
は、基準電圧の値が非常に低く、第２Ａ／Ｄコンバータ
ＡＤＣ２が飽和モードであることを意味し、すなわち、
それは、受信する所定のしきい値を超える値を有する全
ての入力信号に対して同一信号を発生させることを意味
する。このようにして、基準電圧の値を、バイアス電流
源から発生した電流ＩＰの値を増大させる制御信号ＣＡ
ＬＧによって増大させる。この訂正後、装置の非重要ワ
ードＯＵＴ［０：ｎ−１］の値が、第２コンバータＡＤ
Ｃ２の出力によって仮定することができる最大値に等し
いことを現す場合、これは、実際に、基準電圧の値が非
常に低く、第２Ａ／Ｄコンバータが飽和モードであるこ
とを意味する。したがって、バイアス電流源から発生し
た電流を再び増大させる必要がある。サーチされたバラ
ンスは、既に説明したような補償結果の変化によって信
号送信される。この変化が生じると、レジスタに予め格
納された制御信号ＣＡＬＧの値の以前の調整が確認さ
れ、それは、装置の通常動作モードで用いられる。
【００１６】図２は、バイアス電流源及びそれから発生
した電流ＩＰの値を調整するのに用いられる装置の例を
線図的に示す。この電流源は、回路のグランドとノード
との間に並列配置したＮ個の電流源を具え、そのノード
は、全ての電流源に対して共通であり、電流ＩＰを流す
ためのものである。ランクｉ（ｉ＝１〜Ｎ）の電流源か
ら発生した公称電流の値ＩＰi は、Ｉ０／２(i-1) に等
しくなる。ここで、Ｉ０を予め設定された値とする。以
前の状態に一致して、制御信号ＧＣをＮビットの２値ワ
ードとし、ｉ＝０〜Ｎに対する各ビットＧＣｉは、アク
ティブ状態で、バイアス電流源を構成するｉ＝１〜Ｎに
対するＮ個の電流源ＩＰi のうちの一つの導通を制御す
る。任意の瞬時で、制御信号ＧＣのビットの少なくとも
一つをアクティブ状態にして、バイアス電流源の導通状
態にする。
した電流ＩＰの値を調整するのに用いられる装置の例を
線図的に示す。この電流源は、回路のグランドとノード
との間に並列配置したＮ個の電流源を具え、そのノード
は、全ての電流源に対して共通であり、電流ＩＰを流す
ためのものである。ランクｉ（ｉ＝１〜Ｎ）の電流源か
ら発生した公称電流の値ＩＰi は、Ｉ０／２(i-1) に等
しくなる。ここで、Ｉ０を予め設定された値とする。以
前の状態に一致して、制御信号ＧＣをＮビットの２値ワ
ードとし、ｉ＝０〜Ｎに対する各ビットＧＣｉは、アク
ティブ状態で、バイアス電流源を構成するｉ＝１〜Ｎに
対するＮ個の電流源ＩＰi のうちの一つの導通を制御す
る。任意の瞬時で、制御信号ＧＣのビットの少なくとも
一つをアクティブ状態にして、バイアス電流源の導通状
態にする。
【００１７】図３は、本発明の変形に存在する測定装置
ＤＥＣＭを線図的に示す。この装置は、 ・第２コンバータＡＤＣ２のデジタル出力信号ＯＵＴ
［０：ｎ−１］と、レジスタＣＯＤＥに記憶された予め
設定された２値ワードとの間の少なくとも一つの比較を
表す信号を出力部に供給するためのコンパレータＣＭＰ
を具え、予め設定された２値ワードの値を、第２Ａ／Ｄ
コンバータＡＤＣ２の出力によって仮定することができ
る最大値に等しくする比較モジュールＣＰと、 ・制御信号ＧＣを発生させるための比較モジュールの出
力部に接続した入力部を有し、その測定を後に説明する
制御モジュールＣＮと、 ・変換装置が通常動作モードのときに制御信号ＧＣの値
が格納されるレジスタＲＯとを具える。
ＤＥＣＭを線図的に示す。この装置は、 ・第２コンバータＡＤＣ２のデジタル出力信号ＯＵＴ
［０：ｎ−１］と、レジスタＣＯＤＥに記憶された予め
設定された２値ワードとの間の少なくとも一つの比較を
表す信号を出力部に供給するためのコンパレータＣＭＰ
を具え、予め設定された２値ワードの値を、第２Ａ／Ｄ
コンバータＡＤＣ２の出力によって仮定することができ
る最大値に等しくする比較モジュールＣＰと、 ・制御信号ＧＣを発生させるための比較モジュールの出
力部に接続した入力部を有し、その測定を後に説明する
制御モジュールＣＮと、 ・変換装置が通常動作モードのときに制御信号ＧＣの値
が格納されるレジスタＲＯとを具える。
【００１８】測定装置ＤＥＣＭは、少なくとも比較サイ
クルと称される持続時間のＮ倍の時間中アクティブであ
る測定信号ＣＡＬＧを受信し、その間、増幅器ＡＭＰの
出力電圧Ｖ２を第２Ａ／ＤコンバータＡＤＣ２によって
デジタル信号に変換し、レジスタＣＯＤＥに格納された
２値ワードと比較する。比較モジュールＣＰにレジスタ
ＲＰを設けて、持続時間が少なくとも比較サイクルのも
のと等しい制御サイクル中に、以前の制御サイクルのう
ちの少なくとも一つの間にコンパレータＣＭＰの出力信
号によって取り出した値を格納する。
クルと称される持続時間のＮ倍の時間中アクティブであ
る測定信号ＣＡＬＧを受信し、その間、増幅器ＡＭＰの
出力電圧Ｖ２を第２Ａ／ＤコンバータＡＤＣ２によって
デジタル信号に変換し、レジスタＣＯＤＥに格納された
２値ワードと比較する。比較モジュールＣＰにレジスタ
ＲＰを設けて、持続時間が少なくとも比較サイクルのも
のと等しい制御サイクル中に、以前の制御サイクルのう
ちの少なくとも一つの間にコンパレータＣＭＰの出力信
号によって取り出した値を格納する。
【００１９】ここで説明した本発明の変形において、測
定信号ＣＡＬＧは、少なくともＮ．Ｐ比較サイクル中ア
クティブであり、各制御サイクルはＰ比較サイクルを具
える。比較モジュールＣＰのレジスタＲＰは、パルス発
生器から発生したクロック信号Ｃｋによってリズムがと
られ、論理ＡＮＤゲートＡＮＤを通じた直流レベル測定
信号ＣＡＬＧによってイネーブルされる。このレジスタ
ＲＰに、同一制御サイクル中に実行されるＰ回の連続的
な比較の各々の終了時にコンパレータＣＭＰの出力信号
によって取り出された値を記憶させる。比較モジュール
ＣＰに重み付けモジュールＰＭも設けて、前記値の平均
を表す値の信号を出力部で発生させ、その出力部は、比
較モジュールＣＰの出力部を構成する。したがって、比
較モジュールＣＰの出力信号は、少なくともＰ／２に等
しい比較結果によって具体化された傾向を表し、これに
よって、例えば、誤った変換が原因の第２Ａ／Ｄコンバ
ータＡＤＣ２のデジタル出力信号ＯＵＴ［０：ｎ−１］
間の偶然の差によって生じた偶然の訂正に起因する変動
を回避することができる。制御モジュールＣＮは、制御
サイクル中に以前のサイクルの終了時での比較モジュー
ルＣＭＰからの出力信号の値を記憶するラッチＬを具え
る。制御サイクルがＰ比較サイクル続くので、このラッ
チＬは、分周器Ｆ／Ｐによって配送された信号によって
リズムがとられ、その入力部はクロック信号Ｃｋを受信
し、ラッチＬは、周波数が１／Ｐ低い信号を発生させ
る。電流源の導通に制御信号ＧＣが課されるので、測定
サイクルは、装置がスイッチオンされる瞬時からのよう
に必然的に発生する必要がある。全ての基準電圧が零で
あるこの第１測定サイクルの第１制御サイクル中に、比
較モジュールＣＰの出力部は、バイアス電流源から発生
した電流ＩＰの増大が必要であることを信号送信する。
制御モジュールＣＮは、第１制御サイクル中に、アクテ
ィブ状態で制御信号ＧＣのランク１のビットＧＣ１を置
換する。任意の次の制御サイクル中以前のビットの次の
ランクのビットをアクティブ状態で置換し、その状態
は、以前のサイクル中に修正され、比較モジュールＣＰ
によって発生した信号の値が以前の制御サイクルの終了
時に発生した信号の値と等しい場合、以前のビットは変
化せず、そうでない場合には反転する。このプロセス
は、測定信号ＣＡＬＧが再びイナクティブ状態になるま
で繰り返され、これによって、制御信号ＧＣがレジスタ
ＲＯに格納される。
定信号ＣＡＬＧは、少なくともＮ．Ｐ比較サイクル中ア
クティブであり、各制御サイクルはＰ比較サイクルを具
える。比較モジュールＣＰのレジスタＲＰは、パルス発
生器から発生したクロック信号Ｃｋによってリズムがと
られ、論理ＡＮＤゲートＡＮＤを通じた直流レベル測定
信号ＣＡＬＧによってイネーブルされる。このレジスタ
ＲＰに、同一制御サイクル中に実行されるＰ回の連続的
な比較の各々の終了時にコンパレータＣＭＰの出力信号
によって取り出された値を記憶させる。比較モジュール
ＣＰに重み付けモジュールＰＭも設けて、前記値の平均
を表す値の信号を出力部で発生させ、その出力部は、比
較モジュールＣＰの出力部を構成する。したがって、比
較モジュールＣＰの出力信号は、少なくともＰ／２に等
しい比較結果によって具体化された傾向を表し、これに
よって、例えば、誤った変換が原因の第２Ａ／Ｄコンバ
ータＡＤＣ２のデジタル出力信号ＯＵＴ［０：ｎ−１］
間の偶然の差によって生じた偶然の訂正に起因する変動
を回避することができる。制御モジュールＣＮは、制御
サイクル中に以前のサイクルの終了時での比較モジュー
ルＣＭＰからの出力信号の値を記憶するラッチＬを具え
る。制御サイクルがＰ比較サイクル続くので、このラッ
チＬは、分周器Ｆ／Ｐによって配送された信号によって
リズムがとられ、その入力部はクロック信号Ｃｋを受信
し、ラッチＬは、周波数が１／Ｐ低い信号を発生させ
る。電流源の導通に制御信号ＧＣが課されるので、測定
サイクルは、装置がスイッチオンされる瞬時からのよう
に必然的に発生する必要がある。全ての基準電圧が零で
あるこの第１測定サイクルの第１制御サイクル中に、比
較モジュールＣＰの出力部は、バイアス電流源から発生
した電流ＩＰの増大が必要であることを信号送信する。
制御モジュールＣＮは、第１制御サイクル中に、アクテ
ィブ状態で制御信号ＧＣのランク１のビットＧＣ１を置
換する。任意の次の制御サイクル中以前のビットの次の
ランクのビットをアクティブ状態で置換し、その状態
は、以前のサイクル中に修正され、比較モジュールＣＰ
によって発生した信号の値が以前の制御サイクルの終了
時に発生した信号の値と等しい場合、以前のビットは変
化せず、そうでない場合には反転する。このプロセス
は、測定信号ＣＡＬＧが再びイナクティブ状態になるま
で繰り返され、これによって、制御信号ＧＣがレジスタ
ＲＯに格納される。
【図１】本発明で用いられる２ステップＡ／Ｄ変換回路
の回路図である。
の回路図である。
【図２】増幅器に含まれる電流源の回路図である。
【図３】本発明の変形に存在する測定回路の回路図であ
る。
る。
【符号の説明】 ＡＤＣ１ 第１Ａ／Ｄコンバータ ＡＤＣ２ 第２Ａ／Ｄコンバータ ＡＭＰ 増幅器 ＡＮＤ ＡＮＤゲート ＣＡＬＧ 測定信号 ＣＭＰ コンパレータ ＣＮ 制御モジュール ＣＰ 比較モジュール ＤＡＣ Ｄ／Ａコンバータ ＤＥＣＭ 測定装置 ＤＭＵＸ デマルチプレクサ ＧＣ 制御信号 ＩＰ 電流 ＭＵＸ マルチプレクサ ＯＵＴ［０：ｎ＋ｍ−１］ デジタル出力信号 ＯＵＴ［ｎ：ｍ−１］ 最重要ワード ＯＵＴ［０：ｎ−１］ 非重要ワード Ｒ１，Ｒ２ 抵抗段 ＲＯ 抵抗 Ｔ／Ｈ トラック−ホールド回路 Ｖin アナログ入力信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フィリップ ガンディ フランス国 14610 タオン リュ ドゥ ルーロプ ２ (72)発明者 フレデリック ダルトネ フランス国 14750 サントーバン／メー ル リュ アルベール カミュ 11
Claims (5)
- 【請求項１】 アナログ入力信号を受信する入力部及び
デジタル出力信号を発生させる出力部を有するＡ／Ｄ変
換装置であって、 前記Ａ／Ｄ変換装置のアナログ入力信号を受信する入力
部及び出力部を有する増幅器と、 この増幅器の出力部に接続したアナログ入力部及び前記
装置のデジタル出力信号を発生させる出力部を有し、制
御可能なバイアス電流源から発生した電流が流れる抵抗
段を具え、これら抵抗間の接合点が、入力部で受信した
信号と比較する複数の基準電圧を発生させ、これら比較
の結果を前記Ａ／Ｄ変換装置のデジタル出力信号を測定
するのに用いられるＡ／Ｄコンバータとを具えるＡ／Ｄ
変換装置において、 前記Ａ／Ｄ変換装置は、測定信号を受信するための入力
部を有し、この測定信号がアクティブであるとき前記増
幅器の入力を予め設定された基準電位に設定する手段
と、測定装置とを具え、この測定装置は、 前記測定信号がアクティブのときに能動状態になり、前
記デジタル出力信号と予め決定された２値ワードとの間
の少なくとも一つの比較を表す信号を出力部に発生させ
るコンパレータを具える比較モジュールと、 前記比較モジュールの出力部に接続した入力部を有し、
前記測定信号がアクティブのときに能動状態となり、デ
ジタル制御信号を発生させ、その値が前記制御モジュー
ルの入力部で受信された信号の値に依存し、前記バイア
ス電流源から発生した電流の値の変動させる制御モジュ
ールと、 前記測定信号がアクティブのとき前記制御信号の値を記
憶する記憶手段とを具えることを特徴とするＡ／Ｄ変換
装置。 - 【請求項２】 前記バイアス電流源は、第２電源端子と
前記抵抗段の一端との間に並列配置されたＮ個の電流源
を具え、行ｉ（ｉ＝１〜Ｎ）の電流源から発生した公称
電流の値Ｉi をＩ０／２(i-1) に等しくし、このＩ０を
予め設定された値とし、 前記制御信号をＮ＋１ビットの２値ワードとし、その各
々は、アクティブ状態のとき、前記バイアス電流源を構
成するＮ個の電流源のうちの一つの導通を制御するよう
にしたことを特徴とする請求項１記載のＡ／Ｄ変換装
置。 - 【請求項３】 前記測定信号を、少なくとも比較サイク
ルのＮ倍中アクティブにし、その間、前記増幅器の出力
部のアナログ信号を、デジタル信号に比較し、その後前
記予め設定された２値ワードと比較し、前記比較モジュ
ールにレジスタを設けて、持続時間が少なくとも補償サ
イクルの持続時間に等しい制御サイクル中、以前の制御
サイクルのうちの少なくとも一つの間に前記コンパレー
タの出力信号によって取り出される値を格納するように
し、 前記制御モジュールに、第１制御サイクル中、アクティ
ブ状態で制御信号のランク１のビットを体系的に置換す
る手段を設け、 状態が以前のサイクル中に変更される以前のビットに続
くランクのビットを体系的に置換する手段を設け、以前
のビットを、入力部で受信する信号の値が以前の制御サ
イクルの終了時に受信した信号の値と同一である場合に
は変更せず、そうでない場合には反転させ、直流レベル
測定信号がイナクティブ状態を再開するまでプロセスを
繰り返すようにしたことを特徴とする請求項２記載のＡ
／Ｄ変換装置。 - 【請求項４】 前記測定信号を、少なくともＮ．Ｐ補償
サイクル中アクティブにし、各制御サイクルはＰ補償サ
イクルを有し、 前記補償モジュールに、同一制御サイクル中に実行され
るＰ回の連続する補償の各々の終了時に前記コンパレー
タの出力信号によって取り出される値を記憶するレジス
タと、値が前記値の平均を表す信号を前記補償モジュー
ルの出力部を構成する出力部に発生させる重み付けモジ
ュールとを設けたことを特徴とする請求項３記載のＡ／
Ｄ変換装置。 - 【請求項５】 アナログ入力信号を受信図面クロック入
力部及びデジタル出力信号を発生させる出力部を有する
Ａ／Ｄ変換回路であって、 前記回路のアナログ入力信号を受信する入力部と、前記
回路のデジタル出力信号の最重要部を構成する最重要ワ
ードと称されるデジタル信号を発生させる出力部とを有
する第１Ａ／Ｄ変換装置と、 前記最重要ワードを受信するとともに、それを、変換信
号と称されるアナログ出力信号に変換するＤ／Ａコンバ
ータと、 前記変換信号と前記回路の入力信号との間の差を受信す
るアナログ入力部と、前記回路のデジタル出力信号の非
重要部を構成する非重要ワードと称するデジタル信号を
発生させる出力部とを有する第２Ａ／Ｄ変換装置とを具
えるＡ／Ｄ変換回路において、 二つのＡ／Ｄ変換装置のうちの少なくとも一つを、請求
項１から４のうちのいずれかによるものとすることを特
徴とするＡ／Ｄ変換回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9703291 | 1997-03-18 | ||
| FR9703291 | 1997-03-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10276089A true JPH10276089A (ja) | 1998-10-13 |
Family
ID=9504925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10066822A Pending JPH10276089A (ja) | 1997-03-18 | 1998-03-17 | Ａ／ｄ変換装置及びａ／ｄ変換回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6069577A (ja) |
| EP (1) | EP0866562A1 (ja) |
| JP (1) | JPH10276089A (ja) |
| KR (1) | KR19980080331A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2791490A1 (fr) * | 1999-03-23 | 2000-09-29 | Koninkl Philips Electronics Nv | Dispositif de conversion analogique/numerique a non-linearite differentielle constante |
| US7124221B1 (en) * | 1999-10-19 | 2006-10-17 | Rambus Inc. | Low latency multi-level communication interface |
| US6396329B1 (en) * | 1999-10-19 | 2002-05-28 | Rambus, Inc | Method and apparatus for receiving high speed signals with low latency |
| US7161513B2 (en) * | 1999-10-19 | 2007-01-09 | Rambus Inc. | Apparatus and method for improving resolution of a current mode driver |
| US6411233B1 (en) * | 2000-06-06 | 2002-06-25 | Marvell International Ltd | Method and apparatus for direct RAM analog-to-digital converter calibration |
| US8861667B1 (en) | 2002-07-12 | 2014-10-14 | Rambus Inc. | Clock data recovery circuit with equalizer clock calibration |
| JP4641173B2 (ja) * | 2004-10-20 | 2011-03-02 | 富士通セミコンダクター株式会社 | Ａ／ｄ変換器、電池パック、電子機器および電圧測定方法 |
| WO2011071142A1 (ja) * | 2009-12-11 | 2011-06-16 | 日本電気株式会社 | Ａ／ｄ変換装置とその補正制御方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03205921A (ja) * | 1990-01-08 | 1991-09-09 | Hitachi Denshi Ltd | デジタイザ回路 |
| US5070332A (en) * | 1991-03-18 | 1991-12-03 | Burr-Brown Corporation | Two-step subranging analog to digital converter |
| JP2787641B2 (ja) * | 1992-12-22 | 1998-08-20 | 三菱電機株式会社 | 差動減算器回路およびａ／ｄ変換器 |
| US5592167A (en) * | 1994-10-19 | 1997-01-07 | Exar Corporation | Analog-digital converter using current controlled voltage reference |
| US5696508A (en) * | 1995-02-24 | 1997-12-09 | Lucent Technologies Inc. | Comparator-offset compensating converter |
| US5805096A (en) * | 1995-05-31 | 1998-09-08 | U.S. Philips Corporation | A/D converter with interpolation |
| FR2764714A1 (fr) * | 1997-06-17 | 1998-12-18 | Philips Electronics Nv | Convertisseur analogique/numerique |
-
1998
- 1998-03-05 EP EP98200683A patent/EP0866562A1/fr not_active Withdrawn
- 1998-03-16 US US09/039,756 patent/US6069577A/en not_active Expired - Fee Related
- 1998-03-17 JP JP10066822A patent/JPH10276089A/ja active Pending
- 1998-03-17 KR KR1019980008928A patent/KR19980080331A/ko not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| US6069577A (en) | 2000-05-30 |
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| EP0866562A1 (fr) | 1998-09-23 |
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