JPH10276093A - Ｄ／ａ変換器 - Google Patents

Ｄ／ａ変換器

Info

Publication number
JPH10276093A
JPH10276093A JP9078035A JP7803597A JPH10276093A JP H10276093 A JPH10276093 A JP H10276093A JP 9078035 A JP9078035 A JP 9078035A JP 7803597 A JP7803597 A JP 7803597A JP H10276093 A JPH10276093 A JP H10276093A
Authority
JP
Japan
Prior art keywords
constant current
switching
input data
current sources
switching elements
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9078035A
Other languages
English (en)
Inventor
Toshihiko Masuda
稔彦 増田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP9078035A priority Critical patent/JPH10276093A/ja
Priority to US09/040,368 priority patent/US6075473A/en
Priority to KR1019980010206A priority patent/KR19980080611A/ko
Priority to MYPI20041443A priority patent/MY127513A/en
Priority to MYPI20041444A priority patent/MY127585A/en
Priority to MYPI98001332A priority patent/MY119922A/en
Priority to MYPI20041449A priority patent/MY127515A/en
Priority to CN981078699A priority patent/CN1204895B/zh
Publication of JPH10276093A publication Critical patent/JPH10276093A/ja
Priority to US09/416,087 priority patent/US6281824B1/en
Priority to US09/809,400 priority patent/US6362765B2/en
Priority to US09/911,908 priority patent/US6388598B2/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
    • H03M1/0863—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of switching transients, e.g. glitches
    • H03M1/0872—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of switching transients, e.g. glitches by disabling changes in the output during the transitions, e.g. by holding or latching
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/04—Modifications for accelerating switching
    • H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
    • H03K17/04113—Modifications for accelerating switching without feedback from the output circuit to the control circuit in bipolar transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
    • H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
    • H03K17/6257—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several inputs only combined with selecting means
    • H03K17/6264—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several inputs only combined with selecting means using current steering means
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/742—Simultaneous conversion using current sources as quantisation value generators
    • H03M1/747—Simultaneous conversion using current sources as quantisation value generators with equal currents which are switched by unary decoded digital signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

(57)【要約】 【課題】 複数の電流源の電流のばらつきを極力減らし
て、性能の向上を図ったマルチビットタイプのＤ／Ａ変
換器を得る。 【解決手段】 定電流値が互いに等しい２N 個（但し、
ＮはＮ＝２、３、………で、ここではＮ＝１６）の定電
流源からなる定電流源１０と、その２N 個の定電流源の
うち、１入力データ、又は、連続する複数の入力データ
の値の和が２N を越えるまでは、その２N 個の定電流源
を１回ずつ使用するように、入力語長がＮビットの入力
データＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、
（２N −１）｝に応じたＤｉ個の定電流源を選択する選
択手段７、８と、その選択手段によって選択されたＤｉ
個の定電流源よりの各定電流を加算する電流加算手段９
とを有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はマルチビットタイプ
のＤ／Ａ変換器に関する。
【０００２】
【従来の技術】ＣＤプレーヤ等のデジタルオーディオ機
器で使用されるＤ／Ａ変換器の中で、１６ビット以上の
高精度が要求される場合は、１ビットタイプのＤ／Ａ変
換器が採用されることが多い。その理由は、１ビットタ
イプのＤ／Ａ変換器は、１個の定電流源及び１個の電流
スイッチで構成されているので、マルチビットタイプの
Ｄ／Ａ変換器の欠点である複数の定電流源相互の電流値
のばらつきによる非線形性や、複数の電流スイッチのオ
ンオフのタイミングのずれによる過渡領域におけるノイ
ズ（グリッチ）が原理的に発生しないと言う利点を有し
ているからである。
【０００３】次に、図２０を参照して、従来の１ビット
タイプのＤ／Ａ変換器を説明する。入力端子１を通じ
て、通過帯域が可聴帯域（０〜２０ｋＨｚ）であるデジ
タルローパスフィルタ部２に、サンプリング周波数がＦ
Ｓ（Ｈｚ）、語長が１６ビットのデジタルオーディオ信
号が供給されて、サンプリング周波数が８倍にアップサ
ンプリングされたデジタルオーディオ信号が出力され
る。このデジタルローパスフィルタ部２の出力であるデ
ジタルオーディオ信号は、直線補間部３に供給されて、
サンプリング周波数が更に８倍にアップサンプリングさ
れて、サンプリング周波数が６４ＦＳ（Ｈｚ）のデジタ
ルオーディオ信号が出力される。この直線補間部３より
出力されたデジタルオーディオの語長は、直線補間部３
の演算によって、２０ビットになされており、入力語長
１６ビットより４ビットだけ長くなっている。
【０００４】直線補間部３より出力されたデジタルオー
ディオ信号は、ノイズシェーパ部（Δ−Σ変調器）４に
供給されて、４ビットに量子化される。このノイズシェ
ーパ部４では、２０ビットの入力デジタルオーディオ信
号を４ビットに量子化した際に発生する量子化ノイズの
低域の成分を高域にシフトして、可聴帯域（０〜２０ｋ
Ｈｚ）でのタイナミックレンジを確保するようにしてい
る。
【０００５】ノイズシェーパ部４から出力された、サン
プリング周波数が６４ＦＳ（Ｈｚ）で、４ビットに量子
化されたデジタルオーディオ信号は、ＰＷＭ（パルス幅
変調）パルス変換部５に供給されてパルス幅変調され
て、出力端子６に被パルス幅変調オーディオ信号が出力
される。このＰＷＭパルス変換部５は１個の定電流源及
び１個の電流スイッチから構成される。ＰＷＭパルス変
換部５では、１周期、即ち、｛１／（６４ＦＳ）｝（se
c)の中で、入力される４ビットデータに応じた１６通り
のパルス幅を表現するために、６４ＦＳ（Ｈｚ）×１６
＝１０２４ＦＳ（Ｈｚ）の周波数分解能、即ち、｛１／
１０２４ＦＳ｝（sec)の時間軸分解能を必要とする。
【０００６】例えば、ＣＤ（コンパクトディスク）に記
録されているデジタルオーディオ信号のサンプリング周
波数ＦＳは、４４．１（ｋＨｚ）であるから、そのデジ
タルオーディオ信号をＤ／Ａ変換するためには、６４Ｆ
Ｓ（Ｈｚ）×１６＝１０２４ＦＳ（Ｈｚ）＝４５．１５
８４（ＭＨｚ）のクロック信号を必要とすると共に、
（１／１０２４ＦＳ）＝２２．１４（ｎsec)と言う頗る
高精度の時間分解能を必要とする。
【０００７】図２０の従来の１ビットタイプのＤ／Ａ変
換器では、ノイズシェーパ部４の出力デジタルオーディ
オ信号のビット数は４ビットであったが、一般的には１
〜５ビット程度である。フィルタ部２及び直線補間部３
の出力語長は、それぞれ８ビットであったが、一般的に
は１６〜２４ビット程度である。
【０００８】
【発明が解決しようとする課題】かかる１ビットタイプ
のＤ／Ａ変換器は、例えば、１６ビット以上と高精度の
Ｄ／Ａ変換器である反面、使用するクロック信号の周波
数が、例えば、約２０〜５０ＭＨｚと頗る周波数が高い
上に、時間軸に対する感度が高い。このため、かかるＤ
／Ａ変換器をプリント基板に実装する場合は、クロック
ジッタを最小限に抑える必要から、クロック信号が伝送
される線路の引回し等には、十分注意を払わなければな
らない。又、使用するクロック信号の周波数が頗る高い
ので、不要輻射に対する対策もかなり厳しいものが要求
されるので、そのための部品追加等によるコストの上昇
も問題となる。
【０００９】又、低価格帯の電子機器に搭載するＤ／Ａ
変換器、特に、電流型のＤ／Ａ変換器や、最近注目され
ているＤＶＤ（デジタルビデオディスク）の再生装置に
対するＡＣ−３等の多チャンネルソースに対応したオー
ディオ／ビデオ用増幅器に搭載するＤ／Ａ変換器につい
ては、使用されるクロック信号の周波数を従来より低く
することが強く要求されている。
【００１０】さて、ノイズシェーパ部４で発生するＰＷ
Ｍパルスデータの出力ビット長をＮ（ビット）、その演
算速度をＦop（Ｈｚ）とすると、１ビットタイプのＤ／
Ａ変換器で使用されるクロック信号の周波数Ｆmck1（Ｈ
ｚ）は、
【００１１】
【数１】Ｆmck1＝２N ×Ｆop
【００１２】で表される。この数１の式から、クロック
信号の周波数Ｆmck1を低くするには、ノイズシェーパ部
４より発生されるＰＷＭパルスデータの出力ビット長Ｎ
を短くするか、又は、ノイズシェーパ部４の演算速度Ｆ
opを低くしなければならないことが分かる。
【００１３】しかし、ノイズシェーパ部４のＰＷＭパル
スデータの出力ビット長Ｎを１ビット短くする毎に、ダ
イナミックレンジが６ｄＢ低下し、ノイズシェーパ部４
が３次の場合を例にとると、演算速度が１／２に低下す
る毎に、ダイナミックレンジが２１ｄＢも低下してしま
う。又、出力ビット長Ｎを短くすると、量子化ノイズが
増大するので、ノイズシェーバ部４の系の安定性が補償
できなくなるおそれがあり、このため量子化ノイズが増
大した分、入力データの利得を低下させる必要があり、
実際には、ダイナミックレンジは上述の６ｄＢより大き
く低下してしまう。従って、ＰＷＭパルスデータの出力
ビット長Ｎを短くすることは、実現不可能である。又、
１ビットタイプのＤ／Ａ変換器で使用されるクロック信
号の周波数を、上述の約２０〜５０（ＭＨｚ）より低く
することは、一般的にできない。
【００１４】そこで、使用するクロック信号の周波数を
低くできるマルチビットタイプのＤ／Ａ変換器が必須と
なる。マルチビットタイプのＤ／Ａ変換器で使用される
クロック信号の周波数Ｆmck2（Ｈｚ）は、振幅方向でレ
ベル情報を表現するために、ノイズーシェーパ部から発
生されるＰＷＭパルスデータの出力ビット長Ｎに無関係
に、
【００１５】
【数２】Ｆmck2＝Ｆop＝Ｆmck1／２N
【００１６】で表される。
【００１７】上述したように、マルチビットタイプのＤ
／Ａ変換器は、ＰＷＭパルス変換部を、複数の定電流源
及びそれぞれに対応した複数の電流スイッチで構成しな
ければならないので、複数の定電流源の電流のばらつき
及び複数の電流スイッチのスイッチタイミングのばらつ
きによる性能劣化が問題となる。そこで、マルチビット
タイプのＤ／Ａ変換器を採用する場合は、複数の定電流
源の電流のばらつきを極力減らし、複数の電流スイッチ
のスイッチタイミングのばらつきによって発生するグリ
ッチの影響を極力少なくすることが必要となる。
【００１８】かかる点に鑑み、本発明は、複数の電流源
の電流のばらつきを極力減らして、性能の向上を図った
マルチビットタイプのＤ／Ａ変換器を提案しようとする
ものである。
【００１９】更に、本発明は、複数の電流源の電流のば
らつきを極力減らし、且つ、複数の電流源に対応する複
数の電流スイッチのスイッチタイミングのばらつきによ
って発生するグリッチの影響を極力少なくすることによ
って、性能の向上を図ったマルチビットタイプのＤ／Ａ
変換器を提案しようとするものである。
【００２０】
【課題を解決するための手段】第１の本発明は、定電流
値が互いに等しい２N 個（但し、ＮはＮ＝２、３、…
…）の定電流源と、その２N 個の定電流源のうち、１入
力データ、又は、連続する複数の入力データの値の和が
２N を越えるまでは、その２N 個の定電流源を１回ずつ
使用するように、入力語長がＮビットの入力データＤｉ
｛但し、Ｄｉ＝０、１、２、３、…………、（２N −
１）｝に応じたＤｉ個の定電流源を選択する選択手段
と、その選択手段によって選択されたＤｉ個の定電流源
よりの各定電流を加算する電流加算手段とを有するＤ／
Ａ変換器である。
【００２１】かかる第１の本発明によれば、定電流値が
互いに等しい２N 個（但し、ＮはＮ＝２、３、……）の
定電流源のうち、１入力データ、又は、連続する複数の
入力データの値の和が２N を越えるまでは、その２N 個
の定電流源を１回ずつ使用するように、入力語長がＮビ
ットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、
…………、（２N −１）｝に応じたＤｉ個の定電流源
を、選択手段によって選択し、その選択されたＤｉ個の
定電流源よりの各定電流を電流加算手によって加算し
て、Ｄ／Ａ変換出力を得る。
【００２２】
【発明の実施の形態】以下に、図１〜図５を参照して、
本発明の実施例を詳細に説明する。先ず、図１を参照し
て、実施例のマルチビットのＤ／Ａ変換器の全体の構成
を説明する。サンプリング周波数がＦＳ（Ｈｚ）、語長
が、例えば、１６ビットのデジタルオーディオ信号が、
入力端子１を通じて、通過帯域が可聴帯域（０〜２０ｋ
Ｈｚ）であるデジタルローパスフィルタ部２に供給され
て、サンプリング周波数が、例えば、８倍にアップサン
プリングされたデジタルオーディオ信号が出力される。
このデジタルローパスフィルタ部２の出力であるデジタ
ルオーディオ信号は、直線補間部３に供給されて、サン
プリング周波数が更に、例えば、８倍にアップサンプリ
ングされて、サンプリング周波数が６４ＦＳ（Ｈｚ）の
デジタルオーディオ信号が出力される。この直線補間部
３より出力されたデジタルオーディオの語長は、直線補
間部３の演算によって、２０ビットになされており、入
力語長１６ビットより４ビットだけ長くなっている。
【００２３】直線補間部３より出力されたデジタルオー
ディオ信号は、ノイズシェーパ部（Δ−Σ変調器）４に
供給されて、例えば、４ビットに量子化される。このノ
イズシェーパ部４では、２０ビットの入力デジタルオー
ディオ信号を４ビットに量子化した際に発生する量子化
ノイズの低域の成分を高域にシフトして、可聴帯域（０
〜２０ｋＨｚ）でのタイナミックレンジを確保してい
る。
【００２４】ノイズシェーパ部４から出力された、サン
プリング周波数が６４ＦＳ（Ｈｚ）で、４ビットに量子
化されたデジタルオーディオ信号は、ＰＷＭ（パルス幅
変調）パルス変換部に供給されてパルス幅変調される。
次に、このパルス幅変調部の構成を説明する。
【００２５】ノイズシェーパ部４から出力された、サン
プリング周波数が６４ＦＳ（Ｈｚ）で、４ビットに量子
化されたデジタルオーディオ信号は、４ビットデータ／
パラレル１６ライン電流スイッチデータ変換回路７に供
給される。この「１６」は一例であって、この変換回路
７の入力データのビット数の２以上の整数倍であれば任
意である。
【００２６】この変換回路７は、後述するパラレル１６
ライン電流源（定電流源）１０の中からどの定電流源を
選択するかを決定し、後述するパラレル１６ライン電流
源（定電流源）ＥＣＬ（エミッタ結合論理）スイッチン
グ回路８を制御するための１６個のスイッチング信号を
発生する。
【００２７】パラレル１６ライン電流源ＥＣＬスイッチ
ング回路８では、変換回路７からのスイッチング信号に
よって、入力データに応じた電流出力が一対の差動出力
電流ｉ+ 、ｉ- として出力される。この差動出力電流ｉ
+ 、ｉ- は、スイッチング回路８を構成する１６個のス
イッチング回路のＯＮ／ＯＦＦのタイミングの不一致に
よるグリッチを含んでいる。そこで、デクリッチャー回
路９によって、差動電流ｉ+ 、ｉ- の内グリッチが含ま
れている部分をカットしている。このデグリッチャー回
路９には、デグリッチ信号発生回路９Ａからのデグリッ
チ信号ＤＧＬ１、ＤＧＬ２が供給される。デクリッチャ
ー回路９の出力側の一対の出力端子１１、１２に、グリ
ッチがカットされた電流出力ＩＯＵＴ（＋）、ＩＯＵＴ
（−）が得られる。
【００２８】尚、後述するが、変換回路７によってスイ
ッチング信号を発生する際、電流源１０を構成する１６
個の定電流源相互のばらつきによるＤ／Ａ変換器の性能
低下を、最小限に抑えるようにしている。
【００２９】次に、図２を参照して、図１の回路８、９
及び電流源１０の具体構成を説明する。電流源１０は、
それぞれ定電流がｉ1 、ｉ2 、………、ｉ15、ｉ16の２
4 ＝１６個の定電流源１０1 、１０2 、………、１
０15、１０16から構成され、その各一端は基準電位点１
３1 、１３2 、………、１３15、１３16に接続されてい
る。
【００３０】スイッチング回路８は、１６個のスイッチ
ング回路８1 、８2 、………、８15、８16から構成さ
れ、その各スイッチング回路はそれぞれ一対の差動トラ
ンジスタ（ＮＰＮ形トランジスタ）Ｑ11、Ｑ12；Ｑ21、
Ｑ22；…………、Ｑ151 、Ｑ152 ；Ｑ161 、Ｑ162 から
構成される。これらトランジスタＱ11、Ｑ12；Ｑ21、Ｑ
22；…………、Ｑ151 、Ｑ152 ；Ｑ161 、Ｑ162 の各エ
ミッタは、それぞれ定電流源１０1 、１０2 、…………
１０15、１０16の他端に接続され、その各ベースには、
変換回路７によって発生されたそれぞれ正相及び逆相の
スイッチング信号ＳＷ11、ＳＷ12；ＳＷ21、ＳＷ22；…
………、ＳＷ151 、ＳＷ152 ；ＳＷ161 、ＳＷ162 が供
給されて、それぞれいずれか一方がＯＮのとき、他方が
ＯＮとなるように制御される。このため、スイッチング
回路８1 、８2 、…………、８15、８16からは、常に定
電流ｉ1 、ｉ2 、…………、ｉ15、ｉ16が出力される。
【００３１】デグリッチャー回路９は、デグリッチ信号
発生回路９Ａから発生し、それぞれベースに供給される
正相及び逆相のデグリッチ信号（スイッチング信号）Ｄ
ＧＬ１、ＤＧＬ２によって、いずれか一方がＯＮ、他方
がＯＦＦとなるそれぞれ１対の差動トランジスタ（ＮＰ
Ｎ形トランジスタ）Ｑa1、Ｑa2；Ｑb1、Ｑb2を有する１
対のＥＣＬスイッチング回路９ａ、９ｂから構成され
る。スイッチング回路９ａを構成する一対の差動トラン
ジスタＱa1、Ｑa2の各エミッタには、スイッチング回路
８1 、８2 、…………、８15、８16の各一方のトランジ
スタＱ11、Ｑ21、…………、Ｑ151 、Ｑ161 のコレクタ
が接続されて、一対の差動トランジスタＱa1、Ｑa2のい
ずれか一方に電流ｉSUM(+)が流されるように構成されて
いる。トランジスタＱa1のコレクタは、電流ｉOUT(+)の
出力される出力端子１１に接続されている。
【００３２】又、スイッチング回路９ｂを構成する一対
の差動トランジスタＱb1、Ｑb2の各エミッタには、スイ
ッチング回路８1 、８2 、…………、８15、８16の各他
方のトランジスタＱ12、Ｑ22、…………、Ｑ152 、Ｑ
162 のコレクタが接続されて、一対の差動トランジスタ
Ｑb1、Ｑb2のいずれか一方に電流ｉSUM(-)が流されるよ
うに構成されている。トランジスタＱb1のコレクタは、
電流ｉOUT(-)の出力される出力端子１２に接続されてい
る。
【００３３】トランジスタＱa2、Ｑb2の各コレクタは、
一定の直流電流ｉDC（＝ｉSUM(+)＋ｉSUM(-)）の出力さ
れる端子１４に接続されている。
【００３４】デグリッチャー回路９では、一対の差動ト
ランジスタＱa1、Ｑa2のいずれか一方に流れる電流ｉ
SUM(+)は、それぞれトランジスタＱ11、Ｑ21、………、
Ｑ151、Q161 からのスイッチングタイミングにばらつき
のある電流の総和であるので、この総和の電流にはスイ
ッチングの過渡応答時のノイズ、即ち、グリッチが含ま
れている。同様に、一対の差動トランジスタＱb1、Ｑb2
のいずれか一方に流れる電流ｉSUM(-)は、それぞれトラ
ンジスタＱ12、Ｑ22、………、Ｑ152 、Ｑ162からのス
イッチングタイミングにばらつきのある電流の総和であ
るので、この総和の電流にはスイッチングの過渡応答時
のノイズ、即ち、グリッチが含まれている。
【００３５】上述したように、トランジスタＱa1、Ｑb1
のベースに正相のデグリッチ信号ＤＧＬ１が供給され、
トランジスタＱa2、Ｑb2のベースに逆相のスイッチング
信号が供給されるので、トランジスタＱa1、Ｑa2のスイ
ッチングに拘らず、スイッチング回路９ａに流れる電流
ｉSUM(+)は変化せず、又、トランジスタＱb1、Ｑb2のス
イッチングに拘らず、スイッチング回路９ｂに流れる電
流ｉSUM(-)は変化しない。
【００３６】次に、図３のタイミングチャートを参照し
て、デグリッチャー回路９の動作説明を行う。図３Ａ、
Ｂは、変換回路７から発生し、それぞれスイッチング回
路８の各スイッチング回路８1 、８2 、…………、
８15、８16の各差動トランジスタのベースに供給される
それぞれ正相及び逆相のスイッチング信号ＳＷn1、ＳＷ
n2（但し、ｎ＝１、２、…………、１５、１６）の波形
を示し、このスイッチング信号ＳＷn1、ＳＷn2は、入力
信号のサンプリング周波数が６４ＦＳ（Ｈｚ）に対応し
て、（１／６４ＦＳ）（sec)毎にデータが切り換わる信
号である。
【００３７】又、図３Ｃ、Ｄは、デグリッチ信号発生回
路９Ａから発生し、それぞれトランジスタＱa1、Ｑb1お
よびＱa2、Ｑb2のベースに供給される正相及び逆相のデ
グリッチ信号ＤＧＬ１、ＤＧＬ２の波形を示す。デグリ
ッチ信号ＤＧＬ１、ＤＧＬ２は、周期が（１／６４Ｆ
Ｓ）sec で、デューティが５０％の矩形波信号で、スイ
ッチング信号ＳＷn1、ＳＷn2に対し、（１／２５６Ｆ
Ｓ）sec だけずれた信号である。尚、デグリッチ信号Ｄ
ＧＬ１は、スイッチング信号ＳＷn1、ＳＷn2が切り換わ
るタイミングでは、ＯＦＦとなる。
【００３８】デグリッチ信号ＤＧＬ１がＨ（高）レベル
のとき、トランジスタＱa1、Ｑb1がＯＮになり、それぞ
れのコレクタにグリッチを含まない電流ｉOUT(+)、ｉOU
T(-)が流れる。デグリッチ信号ＤＧＬ１がＨ（高）レベ
ルのとき、デグリッチ信号ＤＧＬ２はＬ（低）レベルな
ので、トランジスタＱa2、Ｑb2はＯＦＦで、それらのコ
レクタには電流は流れない。デグリッチ信号ＤＧＬ２が
Ｈ（高）レベルのときは、トランジスタＱa2、Ｑb2がＯ
Ｎになる。
【００３９】ところで、トランジスタＱa2、Ｑb2のコレ
クタ出力は、Ｄ／Ａ変換出力として使用しないが、トラ
ンジスタＱa1、Ｑb1がＯＦＦのときに、トランジスタＱ
a1、Ｑa2の接続中点及びトランジスタＱb1、Ｑb2の接続
中点にそれぞれ一定電流ｉSUM(+)、ｉSUM(-)を流すため
に、トランジスタＱa2、Ｑb2は必要である。
【００４０】ここでは、デグリッチ信号ＤＧＬ１とし
て、２５６ＦＳ（Ｈｚ）のクロック信号を用いたが、ス
イッチング信号ＳＷn1、ＳＷn2が切り換わり、電流出力
が切り換わるタイミングを避けることができれば、その
他の信号を用いても良い。
【００４１】デグリッチ信号ＤＧＬ１のＨレベルの時間
幅を可変することで、Ｄ／Ａ変換出力のレベル制御が可
能になるので、このＤ／Ａ変換器に信号レベル可変機能
（音量可変機能）を付与することができる。この時間幅
を可変する時間幅可変手段は、デグリッチ信号発生回路
９Ａ内に設けることができるが、デグリッチ信号発生回
路９Ａ外に設けることができる。因みに、従来の入力デ
ジタルデータと、デジタルボリュームデータ同志の乗算
によるボリュウーム機能の場合は、再量子化ノイズが発
生するが、このＤ／Ａ変換器に付与された信号レベル可
変機能の場合には、このような再量子化ノイズの発生が
なく、デジタルデータの精度低下を伴わずして、理想的
なデジタル信号のレベル可変手段を実現できる。
【００４２】次に、図４を参照して、４ビットデータ／
パラレル１６ライン電流スイッチデータ変換回路７につ
いて説明する。尚、図５に、図４の各部の信号の波形を
示す。ノイズシェーパ部４からの並列４ビットデータＤ
ＩＮ１〜ＤＩＮ４が、入力端子１７に供給され、出力端
子２８11、２８21、…………２８151 、２８161 に、正
相のスイッチング信号ＳＷ11、ＳＷ21、…………、ＳＷ
151 が、出力端子２８12、２８22、…………２８152 、
２８162 に、逆相のスイッチング信号ＳＷ161；Ｓ
Ｗ12、ＳＷ22、…………、ＳＷ152 、ＳＷ162 が出力さ
れて、それぞれパラレル１６ライン電流源ＥＣＬスイッ
チング回路８の各スイッチング回路８1 〜８16の各トラ
ンジスタＱ11、Ｑ21、…………、Ｑ151 、Ｑ161 の各ベ
ース及び各トランジスタＱ12、Ｑ22、…………、
Ｑ152 、Ｑ162 の各ベースに供給される。
【００４３】これらのスイッチング信号の符号ＳＷの添
え字である数字の１の桁の数字（１又は２）を除いた数
字、即ち、１〜１６をアドレスと呼ぶことにし、これを
ｎ（ｎ＝１、２、３、…………、１６）で表す。かくす
ると、上述のスイッチング信号の符号をｎを用いて表す
と、ＳＷn1、ＳＷn2で表すこことができる。そして、ス
イッチング信号ＳＷn1をＨレベルに、従って、スイッチ
ングＳＷn2をＬレベルにすれば、スイッチング回路８の
任意のスイッチング回路８n のトランジスタＱn1をＯＮ
にし、トランジスタＱn2をＯＦＦにすることができる。
このようにして、４ビット、即ち、１６通りのデータに
よって、デグリッチャー回路９に流す電流値を決定す
る。
【００４４】次に、Ｄ／Ａ変換器において、流したい電
流値分のスイッチング信号ＳＷn をどのようにして選択
するかの条件を説明する。 〔条件１〕ランダムにアドレスｎを選択する。但し、１
データ、又は、連続する数データの変換に亘って、必ず
１６個全てのアドレスを使用しない限り、同一のアドレ
スは使用しない。１データ、又は、連続する数データの
変換に亘って、１６個全てのデータを使用してしまった
場合、次に用いるアドレスはランダムに選択する。
【００４５】この条件１は理想的な選択法で、これを満
たせば、定電流源１０の１６個の定電流源１０1 〜１０
16の定電流にばらつきがあったとしても、そのばらつき
によって発生するノイズをランダムノイズ（＝白色ノイ
ズ）にすることができるので、特性劣化を改善すること
ができる。
【００４６】条件１を満足させるようなＤ／Ａ変換器を
得ようとすると、定電流源や、スイッチング回路や、デ
グリッチャーの回路規模は、図２に示した定電流源１０
や、スイッチング回路８や、デグリッチャー９の数倍に
もなってしまうので、デジタル的ノイズによって、アナ
ログ回路の性能劣化を回避し得なくなり、又、費用の高
騰を招来することになり、実現が困難になってしまう。
そこで、Ｄ／Ａ変換器において、流したい電流値分のス
イッチング信号ＳＷn をどのようにして選択するかの実
用的な条件を説明する。
【００４７】〔条件２〕複数のスイッチング信号ＳＷn1
をＨレベルにする場合は、連続するアドレスを用いる。
但し、ｎ＝１６の次にはｎ＝１とする。又、１サンプル
前のデータで用いた連続するスイッチング信号のアドレ
ス中、最後のアドレスの次のアドレスを、現データのア
ドレスのスタートにする。
【００４８】条件２の具体例を述べると、入力データが
３の場合、スイッチング信号ＳＷ1、ＳＷ2 、ＳＷ3 や
ＳＷ15、ＳＷ16、ＳＷ1 のように、３つのアドレスのス
イッチング信号ＳＷn1をＨレベルにする。例えば、１サ
ンプル前のデータが３で、スイッチング信号ＳＷ151 、
ＳＷ161 、ＳＷ11を、Ｈレベルにした場合、現データは
アドレスｎ＝２からスタートし、例えば、現データが５
の場合は、スイッチング信号ＳＷ21、ＳＷ31、ＳＷ41、
ＳＷ51、ＳＷ61をＨレベルにする。
【００４９】上述の条件２を満たせば、１データ、又
は、連続する数データの変換に亘って、必ず１６個の全
てのアドレスを使用しない限り、同一のアドレスは使用
されない上、入力データの値によってＨレベルにするス
イッチング信号ＳＷn1が固定パターンにならないので、
定電流源１０の個々の定電流源１０1 〜１０16のばらつ
きによって発生するノイズ、歪みを分散させることがで
き、Ｓ／ＮやＳ／（ＴＨＤ＋Ｎ）の劣化を抑えることが
できる。ここで、Ｓ／（ＴＨＤ＋Ｎ）は、入力信号成分
Ｓと、０Ｈｚ〜２０ｋＨｚまでの入力信号以外の成分の
総和（ＴＨＤ＋Ｎ）との比を示す。又、Ｓ／Ｎは、０信
号入力の場合における、入力信号成分Ｓを０ｄＢ、即
ち、１としたときの、入力信号成分Ｓと０Ｈｚ〜２０ｋ
Ｈｚまでの入力信号以外の成分の総和Ｎとの比を示す。
【００５０】図４に示した変換回路７の具体構成は、こ
の条件２を満足する構成となっている。この図４の４ビ
ットデータ／パラレル１６ライン電流スイッチングデー
タ変換回路７を、図５のタイミングチャートをも参照し
て説明する。ノイズシェーパ部４からの４ビット並列デ
ータＤＩＮ１〜ＤＩＮ４は入力端子１７に供給される。
尚、この４ビット並列データＤＩＮ１〜ＤＩＮ４は、直
列データであっても良いが、その場合には、データ転送
レートが高くなり（この例では、４倍）、十分周波数の
高いクロック信号を必要とし、高周波ノイズの影響への
配慮が必要となるが、並列データの場合はそのような配
慮は不要である。
【００５１】入力端子１７に入力された４ビット並列デ
ータＤＩＮ１〜ＤＩＮ４は、レジスタ１８に供給され
て、入力端子１９に供給されるクロック信号ＣＫ１の立
ち上がりエッジで取り込まれる。このクロック信号ＣＫ
１は、４ビット並列データＤＩＮ１〜ＤＩＮ４と同じ周
期を持つクロック信号である。レジスタ１８より出力さ
れた４ビット並列データＲＧ１１〜１４は、４ビットデ
ータ＋最終アドレスデータ／１６ビットデータ変換回路
２４の入力端ＡＤ１〜ＡＤ４に供給される。
【００５２】２０は最終アドレス検出回路で、これは４
ビット加算器２１及びその次段のレジスタ２２から構成
される。レジスタ１８より出力された４ビット並列デー
タＲＧ１１〜１４が、４ビット加算器２１の入力端Ａに
供給されると共に、レジスタ２２より出力された４ビッ
ト並列データＲＧ２１〜２４が４ビット加算器２１の入
力端Ｂに供給されて加算され、その出力端Ｓよりの加算
出力ＳＵＭ１〜ＳＵＭ４がレジスタ２２に供給されて、
入力端子２３に供給されるクロック信号ＣＫ１の立ち上
がりエッジで取り込まれる。レジスタ２２よりの４ビッ
ト並列データＲＧ２１〜ＲＧ２４が、変換回路２４の入
力端ＡＤ５〜ＡＤ８に供給される。
【００５３】この最終アドレス検出回路２０は、入力端
子１７に供給される４ビット並列データＤＩＮ１〜４を
累積加算する。但し、加算器２１の加算出力ＳＵＭ１〜
ＳＵＭ４は並列４ビットなので、その加算結果は１６の
剰余系の動作となる。これを一例を挙げて説明する。例
えば、入力端Ａ及びＢにそれぞれ４ビットデータ１１１
０Ｈ（１０進数の１４）、００１１Ｈ（１０進数の３）
が供給されたとき、出力端Ｓの出力データは０００１Ｈ
（１０進数の１）となり、１０進数の１７にはならず、
１６の剰余系の動作をしていることが分かる。
【００５４】従って、上述の条件２で述べた「１サンプ
ル前のデータで用いた連続するスイッチングアドレスｎ
中の最後のアドレス」を、加算器２１の加算出力として
取り出すことができる。実際には、レジスタ２２がクロ
ック信号ＣＫ１によって加算器２１の出力ＳＵＭ１〜Ｓ
ＵＭ４を取り込んで出力することで、「レジスタ２２の
データに対して１サンプル前のデータで用いた連続する
スイッチングアドレスｎ中の最後のアドレス」を検出し
ている。即ち、レジスタ２２の出力は、「１サンプル前
のデータで用いた連続するスイッチングアドレスｎ中の
最後のアドレス」となっている。
【００５５】さて、変換回路２４では、入力端ＡＤ１〜
ＡＤ４に供給される４ビット並列データＲＧ１１〜ＲＧ
１４及び入力端ＡＤ５〜ＡＤ８に供給される１サンプル
前のデータで用いられる連続するスイッチングアドレス
ｎ中の最後のアドレスのデータＲＧ２１〜ＲＧ２４によ
って、出力端Ｏ１〜Ｏ１６よりの出力データＯＵＴ１〜
ＯＵＴ１６の内どれをＨレベルにするかを決定する。
【００５６】尚、変換回路２４は、簡易的には、８ビッ
トの入力端及び１６ビットの出力端を有するＲＯＭによ
って構成することができる。
【００５７】変換回路２４よりの１６ビットの出力デー
タＯＵＴ１〜０ＵＴ１６は、直接レジスタ２５に供給さ
れると共に、反転回路２７に供給されて論理反転された
後、レジスタ２５に供給されて、入力端子２６に供給さ
れるクロック信号ＣＫ１によって取り込まれる。そし
て、出力端子２８11、２８21、…………、２８151 、２
８161 及び２８12、２８22、…………、２８152 、２８
162 に、スイッチング信号ＳＷ11、ＳＷ21、…………、
ＳＷ151 、ＳＷ161 及びＳＷ12、ＳＷ22、…………、Ｓ
Ｗ152 、ＳＷ162 が出力されて、スイッチング回路８の
各スイッチング回路８1 、８2 、…………８16のスイッ
チングトランジスタＱ11、Ｑ21、…………、Ｑ151 、Ｑ
161 及びＱ12、Ｑ22、…………、Ｑ152 、Ｑ162 の各ベ
ースに供給される。
【００５８】この場合は、図５のスイッチング信号ＳＷ
11〜ＳＷ161 から明らかなように、スイッチング回路８
において、例えば、あるインターバルでトランジスタＱ
11のみがＯＮとなり、残りのトランジスタはＯＦＦとな
る。その次のインターバルでトランジスタＱ21、Ｑ31、
Ｑ41のみがＯＮとなり、残りのトランジスタがＯＦＦと
なる。その次の次のインターバルでトランジスタＱ51、
Ｑ61、Ｑ71、Ｑ81、Ｑ91がＯＮとなり、残りのトランジ
スタがＯＦＦとなる。その次にの次の次のインターバル
でトランジスタＱ101 、Ｑ111 、Ｑ121 、Ｑ131 、Ｑ
141 、Ｑ151 、Ｑ161 、Ｑ11がＯＮとなり、残りのトラ
ンジスタがＯＦＦとなる。
【００５９】上述の構成によって、カウンタやシフトレ
ジスタを必要とぜずに、入力データのサンプリング周波
数以上の高い周波数のクロック信号を必要とせずに、低
い動作周波数を以て、条件２に基づいた１６個の定電流
源１０1 〜１０16をスイッチングするスイッチング信号
ＳＷ11、ＳＷ21、…………、ＳＷ151 、ＳＷ161 及びＳ
Ｗ12、ＳＷ22、…………、ＳＷ152 、ＳＷ162 を発生す
ることができる。
【００６０】次に、実施例のマルチビットタイプのＤ／
Ａ変換器（但し、条件２を採用した場合）及び従来のマ
ルチビットタイプのＤ／Ａ変換器のシュミレーションの
結果を比較して説明する。ここで、従来のマルチビット
タイプのＤ／Ａ変換器は、実施例のマルチビットタイプ
のＤ／Ａ変換器において、１サンプルデータ内では、ス
イッチングアドレスｎから順番に入力データの数だけ、
連続するアドレスの定電流源をＯＮさせる（Ｈレベルに
する）もので、例えば、入力データが１のときはスイッ
チアドレスｎ＝１のスイッチング回路をＯＮにする、入
力データが２のときはスイッチアドレスｎ＝１、２のス
イッチング回路をＯＮにする、入力データが３のときは
スイッチングアドレスｎ＝１、２、３のスイッチング回
路をＯＮにする。このＤ／Ａ変換器は従来の一般的なマ
ルチビットタイプのＤ／Ａ変換器を意味する。
【００６１】電流源のモデル化について説明する。今回
の例では４ビット、即ち、１６個の定電流源モデルを用
意し、理想値、即ち、１．０からばらつきを持たせる分
け方であるが、そのばらつきについては、標準偏差σ＝
０．３３％の正規分布に従って、±３σの範囲内で１６
個の定電流源の定電流をばらつかせた。その定電流源の
モデルを、図６に表１として示した。尚、表１の定電流
ｉn ＝ｉ1 、ｉ2 、ｉ3 、…………、ｉ16は、図２の電
流源（定電流源）１０の各電流源（定電流源）１０1 、
１０2 、１０3 、…………、１０16の定電流ｉ1 、
ｉ2 、ｉ3 、…………、ｉ16にそれぞれ対応している。
【００６２】又、図７に、表２として、定電流源に対す
るスイッチングアドレスｎの割り振り方を示している。
こようなばらつき方で、定電流をモデル化した理由は、
実際にＤ／Ａ変換器をＩＣ化した場合に、特別な合わせ
込みをしない場合は、同一チップ上に１６個の個々の定
電流源の間の相対誤差が、標準偏差σ＝０．３３％の正
規分布に従った±３σの範囲内に略存在すると考えられ
るからである。
【００６３】シミュレーションのＤ／Ａ変換器では、サ
ンプリング周波数Ｆs ＝４４．１ｋＨｚの入力信号が、
入力端子を通じて、通過帯域が可聴帯域（０〜２０ｋＨ
ｚ）に設定されているデジタルローパスフィルタ部２
に、サンプリング周波数がＦＳ（Ｈｚ）、語長が、例え
ば、１６ビットのデジタルオーディオ信号が供給され
て、サンプリング周波数が、例えば、８倍にアップサン
プリングされたデジタルオーディオ信号が出力される。
このデジタルローパスフィルタ部の出力であるデジタル
オーディオ信号は、直線補間部に供給されて、サンプリ
ング周波数が更に、例えば、８倍にアップサンプリング
されて、サンプリング周波数が６４ＦＳ（Ｈｚ）のデジ
タルオーディオ信号が出力される。この直線補間部３よ
り出力されたデジタルオーディオの語長は、直線補間部
の演算によって、２０ビットとなされ、入力語長１６ビ
ットより４ビットだけ長くなっている。
【００６４】直線補間部より出力されたデジタルオーデ
ィオ信号は、ノイズシェーパ部（Δ−Σ変調器）に供給
されて、例えば、４ビットに量子化される。このノイズ
シェーパ部では、２０ビットの入力デジタルオーディオ
信号を４ビットに量子化した際に発生する量子化ノイズ
の低域の成分を高域にシフトして、可聴帯域（０〜２０
ｋＨｚ）でのタイナミックレンジを確保するようにして
いる。
【００６５】ノイズシェーパ部から出力された、サンプ
リング周波数が６４ＦＳ（Ｈｚ）で、４ビットに量子化
されたデジタルオーディオ信号は、ＰＷＭ（パルス幅変
調）パルス変換部に供給されてパルス幅変調されて、そ
の出力側にＤ／Ａ変換出力が得られる。
【００６６】このシュミレーションでは、Ｄ／Ａ変換出
力を高速フーリエ変換（ＦＦＴ）した。シュミレーショ
ンに用いた入力信号は、１ｋＨｚ、０ｄＢ、３０ビット
量子化の正弦波及び１ｋＨｚ、−６０ｄＢ、３０ビット
量子化の正弦波及びゼロ信号である。
【００６７】実施例のマルチビットタイプのＤ／Ａ変換
器において、各定電流源の電流が理想的に等しい場合
に、入力信号を１ｋＨｚ、０ｄＢ、３０ビットの正弦波
としたときの、Ｄ／Ａ変換出力を高速フーリエ変換（Ｆ
ＦＴ）して得たシュミレーションによるレスポンスの周
波数特性（シュミレーション１）を図９に示し、入力信
号を１ｋＨｚ、−６０ｄＢ、３０ビットの正弦波とした
ときの、同様のレスポンスの周波数特性（シュミレーシ
ョン２）を図１０に示し、入力信号をゼロ信号としたと
きの同様のレスポンスの周波数特性（シュミレーション
３）を図１１に示した。
【００６８】実施例のマルチビットタイプのＤ／Ａ変換
器において、条件２を採用し、且つ、図６の表１の定電
流源モデルを採用した場合に、入力信号を１ｋＨｚ、０
ｄＢ、３０ビットの正弦波としたときの、Ｄ／Ａ変換出
力を高速フーリエ変換（ＦＦＴ）して得たシュミレーシ
ョンによるレスポンスの周波数特性（シュミレーション
４）を図１２に示し、入力信号を１ｋＨｚ、−６０ｄ
Ｂ、３０ビットの正弦波としたときの、同様のレスポン
スの周波数特性（シュミレーション５）を図１３に示
し、入力信号をゼロ信号としたときの同様のレスポンス
の周波数特性（シュミレーション６）を図１４に示し
た。
【００６９】実施例のマルチビットタイプのＤ／Ａ変換
器において、条件２を採用し、且つ、図７の表２の電流
源モデルを採用した場合に、入力信号を１ｋＨｚ、０ｄ
Ｂ、３０ビットの正弦波としたときの、Ｄ／Ａ変換出力
を高速フーリエ変換（ＦＦＴ）して得たシュミレーショ
ンによるレスポンスの周波数特性（シュミレーション
７）を図１５に示し、入力信号をゼロ信号としたときの
同様のレスポンスの周波数特性（シュミレーション８）
を図１６に示した。
【００７０】従来のマルチビットＤ／Ａ変換器におい
て、図６の表１の電流源モデルを採用した場合に、入力
信号を１ｋＨｚ、０ｄＢ、３０ビットの正弦波としたと
きの、Ｄ／Ａ変換出力を高速フーリエ変換（ＦＦＴ）し
て得たシュミレーションによるレスポンスの周波数特性
（シュミレーション９）を図１７に示し、入力信号を１
ｋＨｚ、−６０ｄＢ、３０ビットの正弦波としたとき
の、同様のレスポンスの周波数特性（シュミレーション
１０）を図１８に示し、入力信号をゼロ信号としたとき
の同様のレスポンスの周波数特性（シュミレーション１
１）を図１９に示した。
【００７１】尚、図９〜図１９において、０信号入力で
ない場合におけるＳＮＲ（signal-to-noise ratio)
（ｄＢ）は、入力信号成分Ｓと、０Ｈｚ〜２０ｋＨｚま
での入力信号以外の成分の総和（ＴＨＤ＋Ｎ）との比Ｓ
／（ＴＨＤ＋Ｎ）を示す。又、０信号入力の場合におけ
るＳＮＲ（ｄＢ）は、入力信号成分Ｓを０ｄＢ、即ち、
１としたときの、入力信号成分と、０Ｈｚ〜２０ｋＨｚ
までの入力信号以外の成分の総和Ｎとの比Ｓ／Ｎを示
す。
【００７２】入力信号を１ｋＨｚ、０ｄＢ、３０ビット
の正弦波としたときの比Ｓ／（ＴＨＤ＋Ｎ）について
は、図１７のシュミレーション９の従来例の場合は８
５．５ｄＢまで劣化してしまうが、図１２のシュミレー
ション４の条件２を採用した実施例の場合は１０８．３
ｄＢが得られ、従来例に比べて２０ｄＢ以上改善されて
いることが分かる。
【００７３】入力信号を１ｋＨｚ、−６０ｄＢ、３０ビ
ットの正弦波としたときの比Ｓ／（ＴＨＤ＋Ｎ）につい
ては、図１８のシュミレーション１０の従来例の場合は
信号が再生されず、直流成分のみとなっていて、−６０
ｄＢの入力信号において既にリニアリティが保たれなく
なっているが、図１３のシュミレーション５の条件２を
採用した実施例の場合は４９．４ｄＢが得られており、
これを入力信号が０ｄＢのときの比Ｓ／（ＴＨＤ＋Ｎ）
に換算すると、４９．４ｄＢ＋６０ｄＢ＝１０９．４ｄ
Ｂとなり、上述の入力信号が０ｄＢのときの比Ｓ／（Ｔ
ＨＤ＋Ｎ）＝１０８．３ｄＢに対して、略リニアリティ
が保たれていると言える。尚、離散ＦＦＴ解析の場合、
分析する信号始点付近と終点付近のデータの状態によっ
て、その解析結果が±３ｄＢ程度ばらつくことが予想さ
れるので、この程度の誤差はＦＦＴ解析自体の誤差範囲
であると言える。
【００７４】０信号入力の場合におけるＳ／Ｎについて
は、図１９のシュミレーション１１の従来例の場合、直
流成分が発生しているが、Ｄ／Ａ変換器が電子機器に搭
載される場合は、アナログ信号の最終出力の前段で直流
成分がカットされるので、シュミレーション結果に対し
ても直流成分をカットした形でＳ／Ｎを計算したとこ
ろ、１０２．４ｄＢであったが、図１４のシュミレーシ
ョン６の条件２を採用した実施例の場合は、直流成分は
発生せず、１２２．７ｄＢが得られ、従来例に比べて２
０ｄＢ以上改善されていることが分かる。
【００７５】尚、入力信号を１ｋＨｚ、０ｄＢ、３０ビ
ットの正弦波としたときの比Ｓ／（ＴＨＤ＋Ｎ）につい
ては、上述しように、図１２のシュミレーション４の条
件２を採用した実施例の場合は１０８．３ｄＢが得られ
るが、これは１８ビット相当の変換精度を有することを
意味し、ＣＤ（コンパクトディスク）プレーヤに搭載さ
れるＤ／Ａ変換器の変換精度である１６ビットを上回っ
ており、実用的に十分高い精度であることを意味してい
る。
【００７６】上述の実施例のシュミレーションの場合
は、図２の定電流源１０の定電流源１０1 〜１０16の定
電流ｉ1 〜ｉ16に対するスイッチングアドレスｎの割り
振り方を、図７の表２に示したように、定電流を示すｉ
のサフィックスの小さいものから順にしたが、逆に、定
電流を示すｉのサフィックスの大きいものから順に割り
振るようにしても、上述と同様の特性が得られる。これ
は、Ｄ／Ａ変換器を半導体ＩＣ（集積回路）化する場合
も実現可能である。即ち、半導体ＩＣチップ上で１６個
の定電流源を、一列に並べる形でレイアウトすれば、そ
の配列方向に対して、各定電流は単調に増加、又は、減
少する傾向があるから、定電流源を配列方向にスイッチ
ングアドレスｎを割り振れば良いからである。
【００７７】さて、このように、実際の半導体ＩＣチッ
プ上で１６個の定電流源の定電流のばらつきの傾向が分
かっていれば、スイッチングアドレスｎのアドレスの割
り振り方を考慮すると、変換精度を一層高くすることが
できる。そこで、電流源モデルは図６の表１を採用し、
スイッチングアドレスの割り振り方が図８の表３のよう
にしても、定電流源の定電流ｉ1 〜ｉ16の間に、ｉ1 ＜
ｉ2 ＜ｉ3 …………＜ｉ15＜ｉ16の傾向があるので、定
電流の最小のものの次は最大のもの、その次は１２番目
に小さいもの、その次は２番目に大きいもの、…………
というように、割り振られたことになる。このようにす
れば、先ず、１つのサンプルデータ内での定電流源定電
流のばらつき誤差が直ちに補正される。即ち、定電流ｉ
1 は定電流ｉ1 〜ｉ16の平均値に対する負の誤差が最大
のものであり、定電流ｉ16は定電流ｉ1 〜ｉ16の平均値
に対する正の誤差が最大のものであるから、これら二者
が連続するアドレスであれば、その誤差を相殺できる
か、又は、最小にすることができるからである。
【００７８】又、定電流ｉ16の次のアドレスには定電流
ｉ2 が割り振られており、定電流ｉ2 は、ｉ1 〜ｉ16の
平均値に対する負の誤差が２番目に大きいものであるか
ら、定電流ｉ16を定電流ｉ2 として用いた場合でも、誤
差を補正する効果はかなり大きいと言うことができ、同
様に１６個の定電流源がアドレッシングされているた
め、この方法は定電流源の定電流のばらつき誤差を直ち
に補正する効果が大きいと言えるからである。
【００７９】更に、前後のサンプルデータとの間でも、
同様に定電流源の定電流のばらつき誤差を容易に補正す
るができる。換言すれば、１６個の定電流源の定電流の
平均値を定電流とする１６個の定電流源によって変換が
行われているように補正動作を行わせることになる。
【００８０】図１５及び図１６に示した図８の、表１及
び表３を採用した場合の実施例のシュミレーション７及
び８の結果を、図１２及び図１４に示した表１及び表２
を採用した場合の実施例のシュミレーション４及び６の
結果とそれぞれ比較すると、比Ｓ／（ＴＨＤ＋Ｎ）につ
いては、前者の方が後者より約５ｄＢ改善され、比Ｓ／
Ｎについては、前者の方が後者より約８ｄＢ改善されて
いることが分かる。
【００８１】又、図６の表１の１６個の定電流源１０1
〜１０8 の定電流ｉ1 〜ｉ8 には奇数番目のスイッチン
グアドレスを、定電流源１０9 〜１０16の定電流ｉ9 〜
ｉ16には偶数番のスイッチングアドレスをそれぞれ割り
当てるようにするか、又は、図６の表１の１６個の定電
流源１０1 〜１０8 の定電流ｉ1 〜ｉ8 には偶数番目の
スイッチングアドレスを、定電流源１０9 〜１０16の定
電流ｉ9 〜ｉ16には奇数番のスイッチングアドレスをそ
れぞれ割り当てるようにすれば、図８の表３の割り振り
方に比べれば、効果は小さいものの、定電流源の定電流
のばらつきの補正効果がある。即ち、１６個の定電流源
の定電流の平均値に対しての誤差が必ず正及び負側に現
れるから、誤差を小さくする方向に振る舞うからであ
る。
【００８２】上述の実施例では、入力データとして４ビ
ットのものを例に採ったが、入力データのビット数は任
意である。
【００８３】上述の実施例によれば、定電流値が互いに
等しい２N 個（但し、ＮはＮ＝２、３、……）の定電流
源と、その２N 個の定電流源のうち、１入力データ、又
は、連続する複数の入力データの値の和が２N を越える
までは、その２N 個の定電流源を１回ずつ使用するよう
に、入力語長がＮビットの入力データＤｉ｛但し、Ｄｉ
＝０、１、２、３、…………、（２N −１）｝に応じた
Ｄｉ個の定電流源を選択する選択手段と、その選択手段
によって選択されたＤｉ個の定電流源よりの各定電流を
加算する電流加算手段とを有するので、２N 個の定電流
源の定電流にばらつきがあっても、そのばらつきによる
変換精度の劣化を２０ｄＢ以上改善することのできるＤ
／Ａ変換器を得ることができる。
【００８４】上述の実施例によれば、定電流値が互いに
等しい２N 個（但し、ＮはＮ＝２、３、……）の定電流
源と、その２N 個の定電流源のうち、１入力データ、又
は、連続する複数の入力データの値の和が２N を越える
までは、その２N 個の定電流源を１回ずつ使用するよう
に、入力語長がＮビットの入力データＤｉ｛但し、Ｄｉ
＝０、１、２、３、…………、（２N −１）｝に応じた
Ｄｉ個の定電流源を選択する選択手段と、その選択手段
によって選択されたＤｉ個の定電流源よりの各定電流を
加算する電流加算手段とを有するので、２N 個の定電流
源の定電流にばらつきがあっても、半導体ＩＣ化した場
合の２N 個の定電流源のレイアウトによるばらつきの傾
向を基にスイッチングアドレスを割り振ることで、Ｓ／
（ＴＨＤ＋Ｎ）において約５ｄＢ、Ｓ／Ｎで約８ｄＢの
更なる改善が行われたＤ／Ａ変換器を得ることができ
る。
【００８５】デグリッチ信号ＤＧＬ１、ＤＧＬ２の時間
幅を可変することによって、再量子化ノイズの発生がな
く、デジタルデータの精度低下を伴わずして、理想的な
デジタル信号のレベルを可変することのできるＤ／Ａ変
換器を得ることができる。
【００８６】
【発明の効果】第１の本発明によれば、定電流値が互い
に等しい２N 個（但し、ＮはＮ＝２、３、……）の定電
流源と、その２N 個の定電流源のうち、１入力データ、
又は、連続する複数の入力データの値の和が２N を越え
るまでは、その２N 個の定電流源を１回ずつ使用するよ
うに、入力語長がＮビットの入力データＤｉ｛但し、Ｄ
ｉ＝０、１、２、３、…………、（２N −１）｝に応じ
たＤｉ個の定電流源を選択する選択手段と、その選択手
段によって選択されたＤｉ個の定電流源よりの各定電流
を加算する電流加算手段とを有するので、複数の電流源
の電流のばらつきを極力減らして、性能の向上を図った
マルチビットタイプのＤ／Ａ変換器を得ることができ
る。
【００８７】第２の本発明によれば、それぞれアドレス
が付加され、定電流値が互いに等しい２N 個（但し、Ｎ
はＮ＝２、３、……）の定電流源と、その２N 個の定電
流源のうち、１入力データ、又は、連続する複数の入力
データの値の和が２N を越えるまでは、その２N 個の定
電流源をアドレスの順番に従って１回ずつ使用し、１入
力データ、又は、連続する複数の入力データの値の和が
２N を越える度に、再び２N 個の定電流源をアドレスの
順番に従って１回ずつ使用するように、入力語長がＮビ
ットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、
…………、（２N −１）｝に応じたＤｉ個の定電流源を
選択する選択手段と、その選択手段によって選択された
Ｄｉ個の定電流源よりの各定電流を加算する電流加算手
段とを有するので、複数の電流源の電流のばらつきを極
力減らして性能の向上を図ったマルチビットタイプのＤ
／Ａ変換器を得ることができる。
【００８８】第３の本発明によれば、それぞれアドレス
が付加され、定電流値が互いに等しい２N 個（但し、Ｎ
はＮ＝２、３、……）の定電流源と、その２N 個の定電
流源のうち選択された定電流源よりの定電流を出力する
スイッチング手段と、そのスイッチング手段より出力さ
れた選択された定電流源よりの定電流を加算する電流加
算手段と、入力データＤｉが供給されるＮビット加算手
段及びそのＮビット加算手段の加算出力が１サンプル周
期分だけ遅延された後、そのＮビット加算手段に供給さ
れて入力データＤｉと加算される遅延手段を備え、その
遅延手段から１サンプル前に用いられたスイッチング信
号の最後のアドレスを検出し、その検出された１サンプ
ル前に用いられたスイッチング信号の最後のアドレス及
び現サンプルデータに基づいて、２N 個の定電流源のう
ち、１入力データ、又は、連続する複数の入力データの
値の和が２N を越えるまでは、その２N 個の定電流源を
アドレスの順番に従って１回ずつ使用し、１入力デー
タ、又は、連続する複数の入力データの値の和が２N を
越える度に、再び２N 個の定電流源をアドレスの順番に
従って１回ずつ使用するように、入力語長がＮビットの
入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、………
…、（２N −１）｝に応じて選択されたＤｉ個の定電流
源よりの各定電流を出力するように、スイッチング手段
を制御するスイッチング信号を発生するスイッチング信
号発生手段とを有するので、複数の電流源の電流のばら
つきを極力減らして、性能の向上を図ったマルチビット
タイプのＤ／Ａ変換器を得ることができる。
【００８９】第４の本発明によれば、それぞれアドレス
が付加され、定電流値が互いに等しい２N 個（但し、Ｎ
はＮ＝２、３、……）の定電流源と、その２N 個の定電
流源のうち選択された定電流源よりの定電流を出力する
スイッチング手段と、そのスイッチング手段より出力さ
れた選択された定電流源よりの定電流を加算する電流加
算手段と、入力データＤｉが供給されるＮビット加算手
段、そのＮビット加算手段の加算出力が１サンプル周期
分だけ遅延された後、そのＮビット加算手段に供給され
て入力データＤｉと加算される遅延手段及びその遅延手
段から１サンプル前に用いられたスイッチング信号の最
後のアドレスを検出し、その検出された１サンプル前に
用いられたスイッチング信号の最後のアドレス及び現サ
ンプルデータが供給されて、Ｎビットのデータが出力さ
れるデータ変換手段を備え、そのデータ変換手段よりの
Ｎビットのデータ及びＮビットの入力データＤｉに基づ
いて、２N 個の定電流源のうち、１入力データ、又は、
連続する複数の入力データの値の和が２N を越えるまで
は、その２N 個の定電流源をアドレスの順番に従って１
回ずつ使用し、１入力データ、又は、連続する複数の入
力データの値の和が２N を越える度に、再び２N 個の定
電流源をアドレスの順番に従って１回ずつ使用するよう
に、入力語長がＮビットの入力データＤｉ｛但し、Ｄｉ
＝０、１、２、３、…………、（２N −１）｝に応じた
Ｄｉ個の定電流源よりの各定電流を出力するように、ス
イッチング手段を制御するスイッチング信号を発生する
スイッチング信号発生手段とを有するので、複数の電流
源の電流のばらつきを極力減らして、性能の向上を図っ
たマルチビットタイプのＤ／Ａ変換器を得ることができ
る。
【００９０】第５の本発明によれば、定電流値がそれぞ
れｉ1 、ｉ2 、ｉ3 、…………、ｉM （但し、ｉ1 ＜ｉ
2 ＜ｉ3 ＜…………＜ｉM ）であって、定電流値が
ｉ1 、ｉ2 、ｉ3 、………、ｉM/2 となるＭ／２個の定
電流源からなる第１のグループ及び定電流値がｉ
(M/2+1) 、ｉ(M/2+2) 、ｉ(M/2+3) 、…………、ｉM と
なるＭ／２個の定電流源からなる第２のグループの一方
のグループに属する定電流源には順次奇数アドレスが付
され、他方のグループに属する定電流源には順次偶数ア
ドレスが付されてなる２N 個（但し、Ｎ＝２、３、４、
…………、Ｍ＝２N ）の定電流源と、 その２N 個の定
電流源のうち、１入力データ、又は、連続する複数の入
力データの値の和が２N を越えるまでは、その２N 個の
定電流源をアドレスの順番に従って１回ずつ使用するよ
うに、入力語長がＮビットの入力データＤｉ｛但し、Ｄ
ｉ＝０、１、２、３、…………、（２N −１）｝に応じ
たＤｉ個の定電流源を選択する選択手段と、その選択手
段によって選択されたＤｉ個の定電流源よりの各定電流
を加算する電流加算手段とを有するので、複数の電流源
の電流のばらつきを極力減らして、性能の向上を図った
マルチビットタイプのＤ／Ａ変換器を得ることができ
る。
【００９１】第６の本発明によれば、定電流値がそれぞ
れｉ1 、ｉ2 、ｉ3 、…………、ｉM （但し、ｉ1 ＜ｉ
2 ＜ｉ3 ＜…………＜ｉM ）であって、定電流値が
ｉ1 、ｉ2 、ｉ3 、………、ｉM/2 となるＭ／２個の定
電流源からなる第１のグループ及び定電流値がｉ
(M/2+1) 、ｉ(M/2+2) 、ｉ(M/2+3) 、…………、ｉM と
なるＭ／２個の定電流源からなる第２のグループの一方
のグループに属する定電流源には順次奇数アドレスが付
され、他方のグループに属する定電流源には順次偶数ア
ドレスが付されてなる２N 個（但し、Ｎ＝２、３、４、
…………、Ｍ＝２N ）の定電流源と、 その２N 個の定
電流源のうち、１入力データ、又は、連続する複数の入
力データの値の和が２N を越えるまでは、その２N 個の
定電流源をアドレスの順番に従って１回ずつ使用し、１
入力データ、又は、連続する複数の入力データの値の和
が２N を越える度に、再び２N 個の定電流源をアドレス
の順番に従って１回ずつ使用するように、入力語長がＮ
ビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、
３、…………、（２N −１）｝に応じたＤｉ個の定電流
源を選択する選択手段と、その選択手段によって選択さ
れたＤｉ個の定電流源よりの各定電流を加算する電流加
算手段とを有するので、複数の電流源の電流のばらつき
を極力減らして、性能の向上を図ったマルチビットタイ
プのＤ／Ａ変換器を得ることができる。
【００９２】第７の本発明によれば、定電流値がそれぞ
れｉ1 、ｉ2 、ｉ3 、…………、ｉM （但し、ｉ1 ＜ｉ
2 ＜ｉ3 ＜…………＜ｉM ）であって、各定電流値がｉ
1 、ｉM 、ｉ2 、ｉ(M-1) 、ｉ3 、ｉ(M-2) 、………
…、ｉM/2 、ｉ(M/2+1) の順番になるようにアドレスの
付された２N 個（但し、Ｎ＝２、３、４、…………、Ｍ
＝２N ）の定電流源と、その２N 個の定電流源のうち、
１入力データ、又は、連続する複数の入力データの値の
和が２N を越えるまでは、その２N 個の定電流源をアド
レスの順番に従って１回ずつ使用するように、入力語長
がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、
２、３、…………、（２N −１）｝に応じたＤｉ個の定
電流源を選択する選択手段と、その選択手段によって選
択されたＤｉ個の定電流源よりの各定電流を加算する電
流加算手段とを有するので、複数の電流源の電流のばら
つきを極力減らして、性能の向上を図ったマルチビット
タイプのＤ／Ａ変換器を得ることができる。
【００９３】第８の本発明によれば、定電流値がそれぞ
れｉ1 、ｉ2 、ｉ3 、…………、ｉM （但し、ｉ1 ＜ｉ
2 ＜ｉ3 ＜…………＜ｉM ）であって、各定電流値がｉ
1 、ｉM 、ｉ2 、ｉ(M-1) 、ｉ3 、ｉ(M-2) 、………
…、ｉM/2 、ｉ(M/2+1) の順番になるようにアドレスの
付された２N 個（但し、Ｎ＝２、３、４、…………、Ｍ
＝２N ）の定電流源と、その２N 個の定電流源のうち、
１入力データ、又は、連続する複数の入力データの値の
和が２N を越えるまでは、その２N 個の定電流源をアド
レスの順番に従って１回ずつ使用し、１入力データ、又
は、連続する複数の入力データの値の和が２N を越える
度に、再び２N 個の定電流源をアドレスの順番に従って
１回ずつ使用するように、入力語長がＮビットの入力デ
ータＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、
（２N −１）｝に応じたＤｉ個の定電流源を選択する選
択手段と、その選択手段によって選択されたＤｉ個の定
電流源よりの各定電流を加算する電流加算手段とを有す
るので、複数の電流源の電流のばらつきを極力減らし
て、性能の向上を図ったマルチビットタイプのＤ／Ａ変
換器を得ることができる。
【００９４】第９の本発明によれば、定電流値が互いに
等しい２N 個（但し、ＮはＮ＝２、３、……）の定電流
源と、その２N 個の定電流源にそれぞれ接続され、一方
がオンのとき、他方がオフとなるように制御されるそれ
ぞれ２N 個の第１及び第２のスイッチング素子からなる
スイッチング手段と、スイッチング手段のそれぞれ２N
個の第１及び第２のスイッチング素子よりの電流を各別
に加算する第１及び第２の電流加算手段と、２N 個の定
電流源のうち、１入力データ、又は、連続する複数の入
力データの値の和が２N を越えるまでは、その２N 個の
定電流源を１回ずつ使用するように、入力語長がＮビッ
トの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、…
………、（２N −１）｝に応じたＤｉ個の定電流源より
の定電流が、第１の電流加算手段に供給されるように、
２N 個の第１のスイッチング素子を制御すると共に、残
りの（２N −Ｄｉ）個の定電流源よりの定電流が、第２
の電流加算手段に供給されるように、２N 個の第２のス
イッチング素子を制御するスイッチング信号を発生する
スイッチング信号発生手段とを有するので、複数の電流
源の電流のばらつきを極力減らして、性能の向上を図っ
たマルチビットタイプのＤ／Ａ変換器を得ることができ
る。
【００９５】第１０の本発明によれば、定電流値が互い
に等しい２N 個（但し、ＮはＮ＝２、３、……）の定電
流源と、その２N 個の定電流源にそれぞれ接続され、一
方がオンのとき、他方がオフとなるように制御されるそ
れぞれ２N 個の第１及び第２のスイッチング素子からな
るスイッチング手段と、スイッチング手段のそれぞれ２
N 個の第１及び第２のスイッチング素子よりの電流を各
別に加算する第１及び第２の電流加算手段と、２N 個の
定電流源のうち、１入力データ、又は、連続する複数の
入力データの値の和が２N を越えるまでは、その２N 個
の定電流源を１回ずつ使用し、１入力データ、又は、連
続する複数の入力データの値の和が２Nを越える度に、
再び２N 個の定電流源をアドレスの順番に従って１回ず
つ使用するように、入力語長がＮビットの入力データＤ
ｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２N −
１）｝に応じたＤｉ個の定電流源よりの定電流が、第１
の電流加算手段に供給されるように、２N 個の第１のス
イッチング素子を制御すると共に、残りの（２N −Ｄ
ｉ）個の定電流源よりの定電流が、第２の電流加算手段
に供給されるように、２N 個の第２のスイッチング素子
を制御するスイッチング信号を発生するスイッチング信
号発生手段とを有するので、複数の電流源の電流のばら
つきを極力減らして、性能の向上を図ったマルチビット
タイプのＤ／Ａ変換器を得ることができる。
【００９６】第１１の本発明によれば、定電流値が互い
に等しい２N 個（但し、ＮはＮ＝２、３、……）の定電
流源と、その２N 個の定電流源にそれぞれ接続され、一
方がオンのとき、他方がオフとなるように制御されるそ
れぞれ２N 個の第１及び第２のスイッチング素子からな
るスイッチング手段と、スイッチング手段のそれぞれ２
N 個の第１及び第２のスイッチング素子よりの電流を各
別に加算する第１及び第２の電流加算手段と、入力デー
タＤｉが供給されるＮビット加算手段及びそのＮビット
加算手段の加算出力が１サンプル周期分だけ遅延された
後、そのＮビット加算手段に供給されて入力データＤｉ
と加算される遅延手段を備え、その遅延手段から１サン
プル前に用いられたスイッチング信号の最後のアドレス
を検出し、その検出された１サンプル前に用いられたス
イッチング信号の最後のアドレス及び現サンプルデータ
に基づいて、２N 個の定電流源のうち、１入力データ、
又は、連続する複数の入力データの値の和が２N を越え
るまでは、その２N 個の定電流源をアドレスの順番に従
って１回ずつ使用し、１入力データ、又は、連続する複
数の入力データの値の和が２N を越える度に、再び２N
個の定電流源をアドレスの順番に従って１回ずつ使用す
るように、入力語長がＮビットの入力データＤｉ｛但
し、Ｄｉ＝０、１、２、３、…………、（２N −１）｝
に応じて選択されたＤｉ個の定電流源よりの各定電流
が、第１の電流加算手段に供給されるように、２N 個の
第１のスイッチング素子を制御すると共に、残りの（２
N −Ｄｉ）個の定電流源よりの定電流が、第２の電流加
算手段に供給されるように、２N 個の第２のスイッチン
グ素子を制御するスイッチング信号を発生するスイッチ
ング信号発生手段とを有するので、複数の電流源の電流
のばらつきを極力減らして、性能の向上を図ったマルチ
ビットタイプのＤ／Ａ変換器を得ることができる。
【００９７】第１２の本発明によれば、定電流値が互い
に等しい２N 個（但し、ＮはＮ＝２、３、……）の定電
流源と、その２N 個の定電流源にそれぞれ接続され、一
方がオンのとき、他方がオフとなるように制御されるそ
れぞれ２N 個の第１及び第２のスイッチング素子からな
るスイッチング手段と、スイッチング手段のそれぞれ２
N 個の第１及び第２のスイッチング素子よりの電流を各
別に加算する第１及び第２の電流加算手段と、入力デー
タＤｉが供給されるＮビット加算手段、そのＮビット加
算手段の加算出力が１サンプル周期分だけ遅延された
後、そのＮビット加算手段に供給されて入力データＤｉ
と加算される遅延手段、その遅延手段から１サンプル前
に用いられたスイッチング信号の最後のアドレスを検出
し、その検出された１サンプル前に用いられたスイッチ
ング信号の最後のアドレス及び現サンプルデータが供給
されて、Ｎビットのデータが出力されるデータ変換手段
を備え、そのデータ変換手段よりのＮビットのデータに
基づいて、２N 個の定電流源のうち、１入力データ、又
は、連続する複数の入力データの値の和が２N を越える
までは、その２N 個の定電流源をアドレスの順番に従っ
て１回ずつ使用し、１入力データ、又は、連続する複数
の入力データの値の和が２N を越える度に、再び２N 個
の定電流源をアドレスの順番に従って１回ずつ使用する
ように、入力語長がＮビットの入力データＤｉ｛但し、
Ｄｉ＝０、１、２、３、…………、（２N −１）｝に応
じて選択されたＤｉ個の定電流源よりの各定電流が、第
１の電流加算手段に供給されるように、２N 個の第１の
スイッチング素子を制御すると共に、残りの（２N −Ｄ
ｉ）個の定電流源よりの定電流が、第２の電流加算手段
に供給されるように、２N 個の第２のスイッチング素子
を制御するスイッチング信号を発生するスイッチング信
号発生手段とを有するので、複数の電流源の電流のばら
つきを極力減らして、性能の向上を図ったマルチビット
タイプのＤ／Ａ変換器を得ることができる。
【００９８】第１３の本発明によれば、定電流値がそれ
ぞれｉ1 、ｉ2 、ｉ3 、…………、ｉM （但し、ｉ1 ＜
ｉ2 ＜ｉ3 ＜…………＜ｉM ）であって、定電流値がｉ
1 、ｉ2 、ｉ3 、………、ｉM/2 となるＭ／２個の定電
流源からなる第１のグループ及び定電流値が
ｉ(M/2+1) 、ｉ(M/2+2) 、ｉ(M/2+3) 、…………、ｉM
となるＭ／２個の定電流源からなる第２のグループの一
方のグループに属する定電流源には順次奇数アドレスが
付され、他方のグループに属する定電流源には順次偶数
アドレスが付されてなる２N 個（但し、Ｎ＝２、３、
４、…………、Ｍ＝２N ）の定電流源と、その２N 個の
定電流源にそれぞれ接続され、一方がオンのとき、他方
がオフとなるように制御されるそれぞれ２N 個の第１及
び第２のスイッチング素子からなるスイッチング手段
と、スイッチング手段のそれぞれ２N 個の第１及び第２
のスイッチング素子よりの電流を各別に加算する第１及
び第２の電流加算手段と、２N 個の定電流源のうち、１
入力データ、又は、連続する複数の入力データの値の和
が２N を越えるまでは、その２N 個の定電流源をアドレ
スの順番に従って１回ずつ使用するように、入力語長が
Ｎビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、
３、…………、（２N −１）｝に応じたＤｉ個の定電流
源よりの定電流が、第１の電流加算手段に供給されるよ
うに、２N 個の第１のスイッチング素子を制御すると共
に、残りの（２N −Ｄｉ）個の定電流源よりの定電流
が、第２の電流加算手段に供給されるように、２N 個の
第２のスイッチング素子を制御するスイッチング信号を
発生するスイッチング信号発生手段とを有するので、複
数の電流源の電流のばらつきを極力減らして、性能の向
上を図ったマルチビットタイプのＤ／Ａ変換器を得るこ
とができる。
【００９９】第１４の本発明によれば、定電流値がそれ
ぞれｉ1 、ｉ2 、ｉ3 、…………、ｉM （但し、ｉ1 ＜
ｉ2 ＜ｉ3 ＜…………＜ｉM ）であって、定電流値がｉ
1 、ｉ2 、ｉ3 、………、ｉM/2 となるＭ／２個の定電
流源からなる第１のグループ及び定電流値が
ｉ(M/2+1) 、ｉ(M/2+2) 、ｉ(M/2+3) 、…………、ｉM
となるＭ／２個の定電流源からなる第２のグループの一
方のグループに属する定電流源には順次奇数アドレスが
付され、他方のグループに属する定電流源には順次偶数
アドレスが付されてなる２N 個（但し、Ｎ＝２、３、
４、…………、Ｍ＝２N ）の定電流源と、その２N 個の
定電流源にそれぞれ接続され、一方がオンのとき、他方
がオフとなるように制御されるそれぞれ２N 個の第１及
び第２のスイッチング素子からなるスイッチング手段
と、スイッチング手段のそれぞれ２N 個の第１及び第２
のスイッチング素子よりの電流を各別に加算する第１及
び第２の電流加算手段と、２N 個の定電流源のうち、１
入力データ、又は、連続する複数の入力データの値の和
が２N を越えるまでは、その２N 個の定電流源をアドレ
スの順番に従って１回ずつ使用し、１入力データ、又
は、連続する複数の入力データの値の和が２N を越える
度に、再び２N 個の定電流源をアドレスの順番に従って
１回ずつ使用するように、入力語長がＮビットの入力デ
ータＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、
（２N −１）｝に応じたＤｉ個の定電流源よりの定電流
が、第１の電流加算手段に供給されるように、２N 個の
第１のスイッチング素子を制御すると共に、残りの（２
N −Ｄｉ）個の定電流源よりの定電流が、第２の電流加
算手段に供給されるように、２N 個の第２のスイッチン
グ素子を制御するスイッチング信号を発生するスイッチ
ング信号発生手段とを有するので、複数の電流源の電流
のばらつきを極力減らして、性能の向上を図ったマルチ
ビットタイプのＤ／Ａ変換器を得ることができる。
【０１００】第１５の本発明によれば、定電流値がそれ
ぞれｉ1 、ｉ2 、ｉ3 、…………、ｉM （但し、ｉ1 ＜
ｉ2 ＜ｉ3 ＜…………＜ｉM ）であって、各定電流値が
ｉ1、ｉM 、ｉ2 、ｉ(M-1) 、ｉ3 、ｉ(M-2) 、………
…、ｉM/2 、ｉ(M/2+1) の順番になるようにアドレスの
付された２N 個（但し、Ｎ＝２、３、４、…………、Ｍ
＝２N ）の定電流源と、その２N 個の定電流源にそれぞ
れ接続され、一方がオンのとき、他方がオフとなるよう
に制御されるそれぞれ２N 個の第１及び第２のスイッチ
ング素子からなるスイッチング手段と、スイッチング手
段のそれぞれ２N 個の第１及び第２のスイッチング素子
よりの電流を各別に加算する第１及び第２の電流加算手
段と、２N 個の定電流源のうち、１入力データ、又は、
連続する複数の入力データの値の和が２N を越えるまで
は、その２N 個の定電流源をアドレスの順番に従って１
回ずつ使用するように、入力語長がＮビットの入力デー
タＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２
N −１）｝に応じたＤｉ個の定電流源よりの定電流が、
第１の電流加算手段に供給されるように、２N 個の第１
のスイッチング素子を制御すると共に、残りの（２N −
Ｄｉ）個の定電流源よりの定電流が、第２の電流加算手
段に供給されるように、２N 個の第２のスイッチング素
子を制御するスイッチング信号を発生するスイッチング
信号発生手段とを有するので、複数の電流源の電流のば
らつきを極力減らして、性能の向上を図ったマルチビッ
トタイプのＤ／Ａ変換器を得ることができる。
【０１０１】第１６の本発明によれば、定電流値がそれ
ぞれｉ1 、ｉ2 、ｉ3 、…………、ｉM （但し、ｉ1 ＜
ｉ2 ＜ｉ3 ＜…………＜ｉM ）であって、各定電流値が
ｉ1、ｉM 、ｉ2 、ｉ(M-1) 、ｉ3 、ｉ(M-2) 、………
…、ｉM/2 、ｉ(M/2+1) の順番になるようにアドレスの
付された２N 個（但し、Ｎ＝２、３、４、…………、Ｍ
＝２N ）の定電流源と、その２N 個の定電流源にそれぞ
れ接続され、一方がオンのとき、他方がオフとなるよう
に制御されるそれぞれ２N 個の第１及び第２のスイッチ
ング素子からなるスイッチング手段と、スイッチング手
段のそれぞれ２N 個の第１及び第２のスイッチング素子
よりの電流を各別に加算する第１及び第２の電流加算手
段と、その２N 個の定電流源のうち、１入力データ、又
は、連続する複数の入力データの値の和が２N を越える
までは、その２N 個の定電流源をアドレスの順番に従っ
て１回ずつ使用し、１入力データ、又は、連続する複数
の入力データの値の和が２N を越える度に、再び２N 個
の定電流源をアドレスの順番に従って１回ずつ使用する
ように、入力語長がＮビットの入力データＤｉ｛但し、
Ｄｉ＝０、１、２、３、…………、（２N −１）｝に応
じたＤｉ個の定電流源よりの定電流が、第１の電流加算
手段に供給されるように、２N 個の第１のスイッチング
素子を制御すると共に、残りの（２N −Ｄｉ）個の定電
流源よりの定電流が、第２の電流加算手段に供給される
ように、２N 個の第２のスイッチング素子を制御するス
イッチング信号を発生するスイッチング信号発生手段と
を有するので、複数の電流源の電流のばらつきを極力減
らして、性能の向上を図ったマルチビットタイプのＤ／
Ａ変換器を得ることができる。
【０１０２】第１７の本発明によれば、定電流値が互い
に等しい２N 個（但し、ＮはＮ＝２、３、……）の定電
流源と、その２N 個の定電流源にそれぞれ接続され、一
方がオンのとき、他方がオフとなるように制御されるそ
れぞれ２N 個の第１及び第２のスイッチング素子からな
るスイッチング手段と、そのスイッチング手段のそれぞ
れ２N 個の第１のスイッチング素子よりの電流の加算出
力を、スイッチングする第３及び第４のスイッチング素
子並びにスイッチング手段のそれぞれ２N 個の第２のス
イッチング素子よりの電流の加算出力を、スイッチング
する第５及び第６のスイッチング素子からなるデグリッ
チ手段と、２N 個の定電流源のうち、１入力データ、又
は、連続する複数の入力データの値の和が２N を越える
までは、その２N 個の定電流源を１回ずつ使用するよう
に、入力語長がＮビットの入力データＤｉ｛但し、Ｄｉ
＝０、１、２、３、…………、（２N −１）｝に応じた
Ｄｉ個の定電流源よりの定電流が、第３及び第４のスイ
ッチング素子に供給されるように、２N 個の第１のスイ
ッチング素子を制御する２N 個の第１のスイッチング信
号並びに、残りの（２N −Ｄｉ）個の定電流源よりの定
電流が、第５及び第６のスイッチング素子に供給される
ように、２N 個の第２のスイッチング素子を制御する、
２N 個の第１のスイッチング信号とはそれぞれ逆相の２
N 個の第２のスイッチング信号を発生するスイッチング
信号発生手段と、それぞれ２N 個の第１及び第２のスイ
ッチング信号の変化点を含む第１の所定期間毎に第３及
び第５のスイッチング素子をＯＦＦにし、第１の所定期
間を含まない第２の所定期間で第３及び第５のスイッチ
ング素子をＯＮにする第１のデグリッチ信号並びに、そ
れぞれ２N 個の第１及び第２のスイッチング信号の変化
点を含む第１の所定期間毎に第４及び第６のスイッチン
グ素子をＯＮにし、第２の所定期間で第４及び第６のス
イッチング素子をＯＦＦする第２のデグリッチ信号を発
生するデグリッチ信号発生手段とを有するので、複数の
電流源の電流のばらつきを極力減らし、且つ、複数の電
流源に対応する複数の電流スイッチのスイッチタイミン
グのばらつきによって発生するグリッチの影響を極力少
なくすることによって、性能の向上を図ったマルチビッ
トタイプのＤ／Ａ変換器を得ることができる。
【０１０３】第１８の本発明によれば、定電流値が互い
に等しい２N 個（但し、ＮはＮ＝２、３、……）の定電
流源と、その２N 個の定電流源にそれぞれ接続され、一
方がオンのとき、他方がオフとなるように制御されるそ
れぞれ２N 個の第１及び第２のスイッチング素子からな
るスイッチング手段と、そのスイッチング手段のそれぞ
れ２N 個の第１のスイッチング素子よりの電流の加算出
力を、スイッチングする第３及び第４のスイッチング素
子並びにスイッチング手段のそれぞれ２N 個の第２のス
イッチング素子よりの電流の加算出力を、スイッチング
する第５及び第６のスイッチング素子からなるデグリッ
チ手段と、２N 個の定電流源のうち、１入力データ、又
は、連続する複数の入力データの値の和が２N を越える
までは、その２N 個の定電流源を１回ずつ使用し、１入
力データ、又は、連続する複数の入力データの値の和が
２N を越える度に、再び２N 個の定電流源をアドレスの
順番に従って１回ずつ使用するように、入力語長がＮビ
ットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、
…………、（２N −１）｝に応じたＤｉ個の定電流源よ
りの定電流が、第３及び第４のスイッチング手段に供給
されるように、２N個の第１のスイッチング素子を制御
する２N 個の第１のスイッチング信号並びに、残りの
（２N −Ｄｉ）個の定電流源よりの定電流が、第５及び
第６のスイッチング手段に供給されるように、２N 個の
第２のスイッチング素子を制御する２N個の第２のスイ
ッチング信号を発生するスイッチング信号発生手段と、
それぞれ２N 個の第１及び第２のスイッチング信号の変
化点を含む第１の所定期間毎に第３及び第５のスイッチ
ング素子をＯＦＦにし、第１の所定期間を含まない第２
の所定期間で第３及び第５のスイッチング素子をＯＮに
する第１のデグリッチ信号並びに、それぞれ２N 個の第
１及び第２のスイッチング信号の変化点を含む第１の所
定期間毎に第４及び第６のスイッチング素子をＯＮに
し、第２の所定期間で第４及び第６のスイッチング素子
をＯＦＦする第２のデグリッチ信号を発生するデグリッ
チ信号発生手段とを有するので、複数の電流源の電流の
ばらつきを極力減らし、且つ、複数の電流源に対応する
複数の電流スイッチのスイッチタイミングのばらつきに
よって発生するグリッチの影響を極力少なくすることに
よって、性能の向上を図ったマルチビットタイプのＤ／
Ａ変換器を得ることができる。
【０１０４】第１９の本発明によれば、定電流値がそれ
ぞれｉ1 、ｉ2 、ｉ3 、…………、ｉM （但し、ｉ1 ＜
ｉ2 ＜ｉ3 ＜…………＜ｉM ）であって、定電流値がｉ
1 、ｉ2 、ｉ3 、………、ｉM/2 となるＭ／２個の定電
流源からなる第１のグループ及び定電流値が
ｉ(M/2+1) 、ｉ(M/2+2) 、ｉ(M/2+3) 、…………、ｉM
となるＭ／２個の定電流源からなる第２のグループの一
方のグループに属する定電流源には順次奇数アドレスが
付され、他方のグループに属する定電流源には順次偶数
アドレスが付されてなる２N 個（但し、Ｎ＝２、３、
４、…………、Ｍ＝２N ）の定電流源と、その２N 個の
定電流源にそれぞれ接続され、一方がオンのとき、他方
がオフとなるように制御されるそれぞれ２N 個の第１及
び第２のスイッチング素子からなるスイッチング手段
と、そのスイッチング手段のそれぞれ２N 個の第１のス
イッチング素子よりの電流の加算出力を、スイッチング
する第３及び第４のスイッチング素子並びにスイッチン
グ手段のそれぞれ２N 個の第２のスイッチング素子より
の電流の加算出力を、スイッチングする第５及び第６の
スイッチング素子からなるデグリッチ手段と、２N 個の
定電流源のうち、１入力データ、又は、連続する複数の
入力データの値の和が２N を越えるまでは、その２N 個
の定電流源をアドレスの順番に従って１回ずつ使用する
ように、入力語長がＮビットの入力データＤｉ｛但し、
Ｄｉ＝０、１、２、３、…………、（２N −１）｝に応
じたＤｉ個の定電流源よりの定電流が、第第３及び第４
のスイッチング素子に供給されるように２N 個の第１の
スイッチング素子を制御する２N 個の第１のスイッチン
グ信号並びに、残りの（２N −Ｄｉ）個の定電流源より
の定電流が、第５及び第６のスイッチング素子に供給さ
れるように、２N 個の第２のスイッチング素子を制御す
るスイッチング信号を発生するスイッチング信号発生手
段と、それぞれ２N 個の第１及び第２のスイッチング信
号の変化点を含む第１の所定期間毎に第３及び第５のス
イッチング素子をＯＦＦにし、第１の所定期間を含まな
い第２の所定期間で第３及び第５のスイッチング素子を
ＯＮにする第１のデグリッチ信号並びに、それぞれ２N
個の第１及び第２のスイッチング信号の変化点を含む第
１の所定期間毎に第４及び第６のスイッチング素子をＯ
Ｎにし、第２の所定期間で第４及び第６のスイッチング
素子をＯＦＦする第２のデグリッチ信号を発生するデグ
リッチ信号発生手段とを有するので、複数の電流源の電
流のばらつきを極力減らし、且つ、複数の電流源に対応
する複数の電流スイッチのスイッチタイミングのばらつ
きによって発生するグリッチの影響を極力少なくするこ
とによって、性能の向上を図ったマルチビットタイプの
Ｄ／Ａ変換器を得ることができる。
【０１０５】第２０の本発明によれば、定電流値がそれ
ぞれｉ1 、ｉ2 、ｉ3 、…………、ｉM （但し、ｉ1 ＜
ｉ2 ＜ｉ3 ＜…………＜ｉM ）であって、定電流値がｉ
1 、ｉ2 、ｉ3 、………、ｉM/2 となるＭ／２個の定電
流源からなる第１のグループ及び定電流値が
ｉ(M/2+1) 、ｉ(M/2+2) 、ｉ(M/2+3) 、…………、ｉM
となるＭ／２個の定電流源からなる第２のグループの一
方のグループに属する定電流源には順次奇数アドレスが
付され、他方のグループに属する定電流源には順次偶数
アドレスが付されてなる２N 個（但し、Ｎ＝２、３、
４、…………、Ｍ＝２N ）の定電流源と、その２N 個の
定電流源にそれぞれ接続され、一方がオンのとき、他方
がオフとなるように制御されるそれぞれ２N 個の第１及
び第２のスイッチング素子からなるスイッチング手段
と、そのスイッチング手段のそれぞれ２N 個の第１のス
イッチング素子よりの電流の加算出力を、スイッチング
する第３及び第４のスイッチング素子並びにスイッチン
グ手段のそれぞれ２N 個の第２のスイッチング素子より
の電流の加算出力を、スイッチングする第５及び第６の
スイッチング素子からなるデグリッチ手段と、２N 個の
定電流源のうち、１入力データ、又は、連続する複数の
入力データの値の和が２N を越えるまでは、その２N 個
の定電流源をアドレスの順番に従って１回ずつ使用し、
１入力データ、又は、連続する複数の入力データの値の
和が２N を越える度に、再び２N 個の定電流源をアドレ
スの順番に従って１回ずつ使用するように、入力語長が
Ｎビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、
３、…………、（２N −１）｝に応じたＤｉ個の定電流
源よりの定電流が、第第３及び第４のスイッチング手段
に供給されるように、２N 個の第１のスイッチング素子
を制御する２N 個の第１のスイッチング信号並びに、残
りの（２N −Ｄｉ）個の定電流源よりの定電流が、第５
及び第６のスイッチング素子に供給されるように、２N
個の第２のスイッチング素子を制御する２N 個の第２の
スイッチング信号を発生するスイッチング信号発生手段
と、それぞれ２N 個の第１及び第２のスイッチング信号
の変化点を含む第１の所定期間毎に第３及び第５のスイ
ッチング素子をＯＦＦにし、第１の所定期間を含まない
第２の所定期間で第３及び第５のスイッチング素子をＯ
Ｎにする第１のデグリッチ信号並びに、それぞれ２N 個
の第１及び第２のスイッチング信号の変化点を含む第１
の所定期間毎に第４及び第６のスイッチング素子をＯＮ
にし、第２の所定期間で第４及び第６のスイッチング素
子をＯＦＦする第２のデグリッチ信号を発生するデグリ
ッチ信号発生手段とを有するので、複数の電流源の電流
のばらつきを極力減らし、且つ、複数の電流源に対応す
る複数の電流スイッチのスイッチタイミングのばらつき
によって発生するグリッチの影響を極力少なくすること
によって、性能の向上を図ったマルチビットタイプのＤ
／Ａ変換器を得ることができる。
【０１０６】第２１の本発明によれば、定電流値がそれ
ぞれｉ1 、ｉ2 、ｉ3 、…………、ｉM （但し、ｉ1 ＜
ｉ2 ＜ｉ3 ＜…………＜ｉM ）であって、各定電流値が
ｉ1、ｉM 、ｉ2 、ｉ(M-1) 、ｉ3 、ｉ(M-2) 、………
…、ｉM/2 、ｉ(M/2+1) の順番になるようにアドレスの
付された２N 個（但し、Ｎ＝２、３、４、…………、Ｍ
＝２N ）の定電流源と、その２N 個の定電流源にそれぞ
れ接続され、一方がオンのとき、他方がオフとなるよう
に制御されるそれぞれ２N 個の第１及び第２のスイッチ
ング素子からなるスイッチング手段と、そのスイッチン
グ手段のそれぞれ２N 個の第１のスイッチング素子より
の電流の加算出力を、スイッチングする第３及び第４の
スイッチング素子並びにスイッチング手段のそれぞれ２
N 個の第２のスイッチング素子よりの電流の加算出力
を、スイッチングする第５及び第６のスイッチング素子
からなるデグリッチ手段と、２N 個の定電流源のうち、
１入力データ、又は、連続する複数の入力データの値の
和が２N を越えるまでは、その２N 個の定電流源をアド
レスの順番に従って１回ずつ使用するように、入力語長
がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、
２、３、…………、（２N −１）｝に応じたＤｉ個の定
電流源よりの定電流が、第３及び第４のスイッチング手
段に供給されるように、２N 個の第１のスイッチング素
子を制御する２N個の第１のスイッチング並びに、残り
の（２N −Ｄｉ）個の定電流源よりの定電流が、第５及
び第６のスイッチング素子に供給されるように、２N 個
の第２のスイッチング素子を制御する２N 個の第２のス
イッチング信号を発生するスイッチング信号発生手段
と、それぞれ２N 個の第１及び第２のスイッチング信号
の変化点を含む第１の所定期間毎に第３及び第５のスイ
ッチング素子をＯＦＦにし、第１の所定期間を含まない
第２の所定期間で第３及び第５のスイッチング素子をＯ
Ｎにする第１のデグリッチ信号並びに、それぞれ２N 個
の第１及び第２のスイッチング信号の変化点を含む第１
の所定期間毎に第４及び第６のスイッチング素子をＯＮ
にし、第２の所定期間で第４及び第６のスイッチング素
子をＯＦＦする第２のデグリッチ信号を発生するデグリ
ッチ信号発生手段とを有するので、複数の電流源の電流
のばらつきを極力減らし、且つ、複数の電流源に対応す
る複数の電流スイッチのスイッチタイミングのばらつき
によって発生するグリッチの影響を極力少なくすること
によって、性能の向上を図ったマルチビットタイプのＤ
／Ａ変換器を得ることができる。
【０１０７】第２２の本発明によれば、定電流値がそれ
ぞれｉ1 、ｉ2 、ｉ3 、…………、ｉM （但し、ｉ1 ＜
ｉ2 ＜ｉ3 ＜…………＜ｉM ）であって、各定電流値が
ｉ1、ｉM 、ｉ2 、ｉ(M-1) 、ｉ3 、ｉ(M-2) 、………
…、ｉM/2 、ｉ(M/2+1) の順番になるようにアドレスの
付された２N 個（但し、Ｎ＝２、３、４、…………、Ｍ
＝２N ）の定電流源と、その２N 個の定電流源にそれぞ
れ接続され、一方がオンのとき、他方がオフとなるよう
に制御されるそれぞれ２N 個の第１及び第２のスイッチ
ング素子からなるスイッチング手段と、そのスイッチン
グ手段のそれぞれ２N 個の第１のスイッチング素子より
の電流の加算出力を、スイッチングする第３及び第４の
スイッチング素子並びにスイッチング手段のそれぞれ２
N 個の第２のスイッチング素子よりの電流の加算出力
を、スイッチングする第５及び第６のスイッチング素子
からなるデグリッチ手段と、その２N 個の定電流源のう
ち、１入力データ、又は、連続する複数の入力データの
値の和が２N を越えるまでは、その２N 個の定電流源を
アドレスの順番に従って１回ずつ使用し、１入力デー
タ、又は、連続する複数の入力データの値の和が２N を
越える度に、再び２N 個の定電流源をアドレスの順番に
従って１回ずつ使用するように、入力語長がＮビットの
入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、………
…、（２N −１）｝に応じたＤｉ個の定電流源よりの定
電流が、第３及び第４のスイッチング素子に供給される
ように、２N 個の第１のスイッチング素子を制御する２
N 個の第２スイッチング信号並びに、残りの（２N −Ｄ
ｉ）個の定電流源よりの定電流が、第５及び第６のスイ
ッチング素子に供給されるように、２N 個の第２のスイ
ッチング素子を制御する２N 個の第２のスイッチング信
号を発生するスイッチング信号発生手段と、 それぞれ
２N 個の第１及び第２のスイッチング信号の変化点を含
む第１の所定期間毎に第３及び第５のスイッチング素子
をＯＦＦにし、第１の所定期間を含まない第２の所定期
間で第３及び第５のスイッチング素子をＯＮにする第１
のデグリッチ信号並びに、それぞれ２N 個の第１及び第
２のスイッチング信号の変化点を含む第１の所定期間毎
に第４及び第６のスイッチング素子をＯＮにし、第２の
所定期間で第４及び第６のスイッチング素子をＯＦＦす
る第２のデグリッチ信号を発生するデグリッチ信号発生
手段とを有するので、複数の電流源の電流のばらつきを
極力減らし、且つ、複数の電流源に対応する複数の電流
スイッチのスイッチタイミングのばらつきによって発生
するグリッチの影響を極力少なくすることによって、性
能の向上を図ったマルチビットタイプのＤ／Ａ変換器を
得ることができる。
【０１０８】第２３〜第２８の本発明によれば、第１７
〜第２２の本発明のＤ／Ａ変換器において、第１及び第
２のデグリッチ信号の時間幅を可変する時間幅可変手段
を設けたので、第２３〜第２８の本発明の効果に加え
て、再量子化ノイズの発生がなく、デジタルデータの精
度低下を伴わずして、理想的なデジタル信号のレベル可
変が可能となる。因みに、従来の入力デジタルデータ
と、デジタルボリュームデータ同志の乗算によるボリュ
ウーム機能の場合は、再量子化ノイズが発生する。
【図面の簡単な説明】
【図１】本発明の実施例のＤ／Ａ変換器を示すブロック
線図である。
【図２】実施例のＤ／Ａ変換器の一部の具体回路を示す
回路図である。
【図３】図２の回路に供給する信号のタイミングチャー
トである。
【図４】実施例のＤ／Ａ変換器の一部の具体回路を示す
回路図である。
【図５】図４の各部の信号タイミングチャンネルであ
る。
【図６】定電流源モデルを示す表図である。
【図７】定電流とスイッチングアドレスとの対応を示す
表図である。
【図８】定電流とスイッチングアドレスとの対応を示す
表図である。
【図９】定電流源の各定電流値にばらつきがない場合
の、入力信号が１ｋＨｚ、０ｄＢ、３０ビットの正弦波
であるときのシュミレーションによる周波数（ｋＨｚ）
−レスポンス（ｄＢ）の特性を示す特性曲線図（シュミ
レーション１）である。
【図１０】定電流源の各定電流値にばらつきがない場合
の、入力信号が１ｋＨｚ、−６０ｄＢ、３０ビットの正
弦波であるときのシュミレーションによる周波数（ｋＨ
ｚ）−レスポンス（ｄＢ）の特性を示す特性曲線図（シ
ュミレーション２）である。
【図１１】定電流源の各定電流値にばらつきがない場合
の、０信号入力時のシュミレーションによる周波数（ｋ
Ｈｚ）−レスポンス（ｄＢ）の特性を示す特性曲線図
（シュミレーション３）である。
【図１２】実施例の場合の、条件２、図６（表１）の定
電流源モデル及び図７（表２）の定電流とスイッチング
アドレスとの対応を採用したときの、入力信号が１ｋＨ
ｚ、０ｄＢ、３０ビットの正弦波であるときのシュミレ
ーションによる周波数（ｋＨｚ）−レスポンス（ｄＢ）
の特性を示す特性曲線図（シュミレーション４）であ
る。
【図１３】実施例の場合の、条件２、図６（表１）の定
電流源モデル及び図７（表２）の定電流とスイッチング
アドレスとの対応を採用したときの、入力信号が１ｋＨ
ｚ、−６０ｄＢ、３０ビットの正弦波であるときのシュ
ミレーションによる周波数（ｋＨｚ）−レスポンス（ｄ
Ｂ）の特性を示す特性曲線図（シュミレーション５）で
ある。
【図１４】実施例の場合の、条件２、図６（表１）の定
電流源モデル及び図７（表２）の定電流とスイッチング
アドレスとの対応を採用したときの、０信号入力時のシ
ュミレーションによる周波数（ｋＨｚ）−レスポンス
（ｄＢ）の特性を示す特性曲線図（シュミレーション
６）である。
【図１５】実施例の場合の、条件２、図６（表１）の定
電流源モデル及び図８（表３）の定電流とスイッチング
アドレスとの対応を採用したときの、入力信号が１ｋＨ
ｚ、０ｄＢ、３０ビットの正弦波であるときのシュミレ
ーションによる周波数（ｋＨｚ）−レスポンス（ｄＢ）
の特性を示す特性曲線図（シュミレーション４）であ
る。
【図１６】実施例の場合の、条件２、図６（表１）の定
電流源モデル及び図８（表３）の定電流とスイッチング
アドレスとの対応を採用したときの、入力信号が１ｋＨ
ｚ、−６０ｄＢ、３０ビットの正弦波であるときのシュ
ミレーションによる周波数（ｋＨｚ）−レスポンス（ｄ
Ｂ）の特性を示す特性曲線図（シュミレーション５）で
ある。
【図１７】従来例の場合の、条件２、図６（表１）の定
電流源モデル及び図７（表２）の定電流とスイッチング
アドレスとの対応を採用したときの、入力信号が１ｋＨ
ｚ、０ｄＢ、３０ビットの正弦波であるときのシュミレ
ーションによる周波数（ｋＨｚ）−レスポンス（ｄＢ）
の特性を示す特性曲線図（シュミレーション４）であ
る。
【図１８】従来例の場合の、条件２、図６（表１）の定
電流源モデル及び図７（表２）の定電流とスイッチング
アドレスとの対応を採用したときの、入力信号が１ｋＨ
ｚ、−６０ｄＢ、３０ビットの正弦波であるときのシュ
ミレーションによる周波数（ｋＨｚ）−レスポンス（ｄ
Ｂ）の特性を示す特性曲線図（シュミレーション５）で
ある。
【図１９】従来例の場合の、条件２、図６（表１）の定
電流源モデル及び図７（表２）の定電流とスイッチング
アドレスとの対応を採用したときの、０信号入力時のシ
ュミレーションによる周波数（ｋＨｚ）−レスポンス
（ｄＢ）の特性を示す特性曲線図（シュミレーション
６）である。
【図２０】従来の１ビットタイプのＤ／Ａ変換器を示す
ブロック線図である。
【符号の説明】
１ 入力端子、２ フィルタ部、３ 直線変換部、４
ノイズシェーパ部、７４ビットデータ／パラレル１６ラ
イン電流スイッチデータ変換回路、８ パラレル１６ラ
イン電流源ＥＣＬスイッチング回路、９ デグリッチャ
ー回路、９Ａデグリッチ信号発生回路、１０ パラレル
１６ライン電流源。

Claims (28)

    【特許請求の範囲】
  1. 【請求項１】 定電流値が互いに等しい２N 個（但し、
    ＮはＮ＝２、３、……）の定電流源と、 該２N 個の定電流源のうち、１入力データ、又は、連続
    する複数の入力データの値の和が２N を越えるまでは、
    該２N 個の定電流源を１回ずつ使用するように、入力語
    長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、
    ２、３、…………、（２N −１）｝に応じたＤｉ個の定
    電流源を選択する選択手段と、 該選択手段によって選択されたＤｉ個の定電流源よりの
    各定電流を加算する電流加算手段とを有することを特徴
    とするＤ／Ａ変換器。
  2. 【請求項２】 それぞれアドレスが付加され、定電流値
    が互いに等しい２N 個（但し、ＮはＮ＝２、３、……）
    の定電流源と、 該２N 個の定電流源のうち、１入力データ、又は、連続
    する複数の入力データの値の和が２N を越えるまでは、
    該２N 個の定電流源を上記アドレスの順番に従って１回
    ずつ使用し、上記１入力データ、又は、連続する複数の
    入力データの値の和が２N を越える度に、再び上記２N
    個の定電流源を上記アドレスの順番に従って１回ずつ使
    用するように、入力語長がＮビットの入力データＤｉ
    ｛但し、Ｄｉ＝０、１、２、３、…………、（２N −
    １）｝に応じたＤｉ個の定電流源を選択する選択手段
    と、 該選択手段によって選択されたＤｉ個の定電流源よりの
    各定電流を加算する電流加算手段とを有することを特徴
    とするＤ／Ａ変換器。
  3. 【請求項３】 それぞれアドレスが付加され、定電流値
    が互いに等しい２N 個（但し、ＮはＮ＝２、３、……）
    の定電流源と、 該２N 個の定電流源のうち選択された定電流源よりの定
    電流を出力するスイッチング手段と、 該スイッチング手段より出力された上記選択された定電
    流源よりの定電流を加算する電流加算手段と、 上記入力データＤｉが供給されるＮビット加算手段及び
    該Ｎビット加算手段の加算出力が１サンプル周期分だけ
    遅延された後、該Ｎビット加算手段に供給されて上記入
    力データＤｉと加算される遅延手段を備え、該遅延手段
    から１サンプル前に用いられたスイッチング信号の最後
    のアドレスを検出し、該検出された１サンプル前に用い
    られたスイッチング信号の最後のアドレス及び現サンプ
    ルデータに基づいて、上記２N 個の定電流源のうち、１
    入力データ、又は、連続する複数の入力データの値の和
    が２N を越えるまでは、該２N 個の定電流源を上記アド
    レスの順番に従って１回ずつ使用し、上記１入力デー
    タ、又は、連続する複数の入力データの値の和が２N を
    越える度に、再び上記２N 個の定電流源を上記アドレス
    の順番に従って１回ずつ使用するように、入力語長がＮ
    ビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、
    ３、…………、（２N −１）｝に応じて選択されたＤｉ
    個の定電流源よりの各定電流を出力するように、上記ス
    イッチング手段を制御するスイッチング信号を発生する
    スイッチング信号発生手段とを有することを特徴とする
    Ｄ／Ａ変換器。
  4. 【請求項４】 それぞれアドレスが付加され、定電流値
    が互いに等しい２N 個（但し、ＮはＮ＝２、３、……）
    の定電流源と、 該２N 個の定電流源のうち選択された定電流源よりの定
    電流を出力するスイッチング手段と、 該スイッチング手段より出力された上記選択された定電
    流源よりの定電流を加算する電流加算手段と、 上記入力データＤｉが供給されるＮビット加算手段、該
    Ｎビット加算手段の加算出力が１サンプル周期分だけ遅
    延された後、該Ｎビット加算手段に供給されて上記入力
    データＤｉと加算される遅延手段及び該遅延手段から１
    サンプル前に用いられたスイッチング信号の最後のアド
    レスを検出し、該検出された１サンプル前に用いられた
    スイッチング信号の最後のアドレス及び現サンプルデー
    タが供給されて、Ｎビットのデータが出力されるデータ
    変換手段を備え、該データ変換手段よりのＮビットのデ
    ータに基づいて、上記２N 個の定電流源のうち、１入力
    データ、又は、連続する複数の入力データの値の和が２
    N を越えるまでは、該２N個の定電流源を上記アドレス
    の順番に従って１回ずつ使用し、上記１入力データ、又
    は、連続する複数の入力データの値の和が２N を越える
    度に、再び上記２Ｎ個の定電流源を上記アドレスの順番
    に従って１回ずつ使用するように、入力語長がＮビット
    の入力データＤｉ｛但し、Ｄｉ＝０、１、２、３、……
    ……、（２Ｎ−１）｝に応じたＤｉ個の定電流源よりの
    各定電流を出力するように、上記スイッチング手段を制
    御するスイッチング信号を発生するスイッチング信号発
    生手段とを有することを特徴とするＤ／Ａ変換器。
  5. 【請求項５】 定電流値がそれぞれｉ1 、ｉ2 、ｉ3 、
    …………、ｉM （但し、ｉ1 ＜ｉ2 ＜ｉ3 ＜…………＜
    ｉM ）であって、定電流値がｉ1 、ｉ2 、ｉ3 、……
    …、ｉM/2 となるＭ／２個の定電流源からなる第１のグ
    ループ及び定電流値がｉ(M/2+1) 、ｉ(M/2+2) 、ｉ
    (M/2+3) 、…………、ｉM となるＭ／２個の定電流源か
    らなる第２のグループの一方のグループに属する定電流
    源には順次奇数アドレスが付され、他方のグループに属
    する定電流源には順次偶数アドレスが付されてなる２N
    個（但し、Ｎ＝２、３、４、…………、Ｍ＝２N ）の定
    電流源と、 該２N 個の定電流源のうち、１入力データ、又は、連続
    する複数の入力データの値の和が２N を越えるまでは、
    該２N 個の定電流源を上記アドレスの順番に従って１回
    ずつ使用するように、入力語長がＮビットの入力データ
    Ｄｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２N
    −１）｝に応じたＤｉ個の定電流源を選択する選択手段
    と、 該選択手段によって選択されたＤｉ個の定電流源よりの
    各定電流を加算する電流加算手段とを有することを特徴
    とするＤ／Ａ変換器。
  6. 【請求項６】 定電流値がそれぞれｉ1 、ｉ2 、ｉ3 、
    …………、ｉM （但し、ｉ1 ＜ｉ2 ＜ｉ3 ＜…………＜
    ｉM ）であって、定電流値がｉ1 、ｉ2 、ｉ3 、……
    …、ｉM/2 となるＭ／２個の定電流源からなる第１のグ
    ループ及び定電流値がｉ(M/2+1) 、ｉ(M/2+2) 、ｉ
    (M/2+3) 、…………、ｉM となるＭ／２個の定電流源か
    らなる第２のグループの一方のグループに属する定電流
    源には順次奇数アドレスが付され、他方のグループに属
    する定電流源には順次偶数アドレスが付されてなる２N
    個（但し、Ｎ＝２、３、４、…………、Ｍ＝２N ）の定
    電流源と、 該２N 個の定電流源のうち、１入力データ、又は、連続
    する複数の入力データの値の和が２N を越えるまでは、
    該２N 個の定電流源を上記アドレスの順番に従って１回
    ずつ使用し、上記１入力データ、又は、連続する複数の
    入力データの値の和が２N を越える度に、再び上記２N
    個の定電流源を上記アドレスの順番に従って１回ずつ使
    用するように、入力語長がＮビットの入力データＤｉ
    ｛但し、Ｄｉ＝０、１、２、３、…………、（２N −
    １）｝に応じたＤｉ個の定電流源を選択する選択手段
    と、 該選択手段によって選択されたＤｉ個の定電流源よりの
    各定電流を加算する電流加算手段とを有することを特徴
    とするＤ／Ａ変換器。
  7. 【請求項７】 定電流値がそれぞれｉ1 、ｉ2 、ｉ3 、
    …………、ｉM （但し、ｉ1 ＜ｉ2 ＜ｉ3 ＜…………＜
    ｉM ）であって、各定電流値がｉ1 、ｉM 、ｉ2、ｉ
    (M-1) 、ｉ3 、ｉ(M-2) 、…………、ｉM/2 、ｉ
    (M/2+1) の順番になるようにアドレスの付された２N 個
    （但し、Ｎ＝２、３、４、…………、Ｍ＝２N ）の定電
    流源と、 該２N 個の定電流源のうち、１入力データ、又は、連続
    する複数の入力データの値の和が２N を越えるまでは、
    該２N 個の定電流源を上記アドレスの順番に従って１回
    ずつ使用するように、入力語長がＮビットの入力データ
    Ｄｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２N
    −１）｝に応じたＤｉ個の定電流源を選択する選択手段
    と、 該選択手段によって選択されたＤｉ個の定電流源よりの
    各定電流を加算する電流加算手段とを有することを特徴
    とするＤ／Ａ変換器。
  8. 【請求項８】 定電流値がそれぞれｉ1 、ｉ2 、ｉ3 、
    …………、ｉM （但し、ｉ1 ＜ｉ2 ＜ｉ3 ＜…………＜
    ｉM ）であって、各定電流値がｉ1 、ｉM 、ｉ2、ｉ
    (M-1) 、ｉ3 、ｉ(M-2) 、…………、ｉM/2 、ｉ
    (M/2+1) の順番になるようにアドレスの付された２N 個
    （但し、Ｎ＝２、３、４、…………、Ｍ＝２N ）の定電
    流源と、 該２N 個の定電流源のうち、１入力データ、又は、連続
    する複数の入力データの値の和が２N を越えるまでは、
    該２N 個の定電流源を上記アドレスの順番に従って１回
    ずつ使用し、上記１入力データ、又は、連続する複数の
    入力データの値の和が２N を越える度に、再び上記２N
    個の定電流源を上記アドレスの順番に従って１回ずつ使
    用するように、入力語長がＮビットの入力データＤｉ
    ｛但し、Ｄｉ＝０、１、２、３、…………、（２N −
    １）｝に応じたＤｉ個の定電流源を選択する選択手段
    と、 該選択手段によって選択されたＤｉ個の定電流源よりの
    各定電流を加算する電流加算手段とを有することを特徴
    とするＤ／Ａ変換器。
  9. 【請求項９】 定電流値が互いに等しい２N 個（但し、
    ＮはＮ＝２、３、……）の定電流源と、 該２N 個の定電流源にそれぞれ接続され、一方がオンの
    とき、他方がオフとなるように制御されるそれぞれ２N
    個の第１及び第２のスイッチング素子からなるスイッチ
    ング手段と、 上記スイッチング手段の上記それぞれ２N 個の第１及び
    第２のスイッチング素子よりの電流を各別に加算する第
    １及び第２の電流加算手段と、 上記２N 個の定電流源のうち、１入力データ、又は、連
    続する複数の入力データの値の和が２N を越えるまで
    は、該２N 個の定電流源を１回ずつ使用するように、入
    力語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、
    １、２、３、…………、（２N −１）｝に応じたＤｉ個
    の定電流源よりの定電流が、上記第１の電流加算手段に
    供給されるように、上記２N 個の第１のスイッチング素
    子を制御すると共に、残りの（２N −Ｄｉ）個の定電流
    源よりの定電流が、上記第２の電流加算手段に供給され
    るように、上記２N 個の第２のスイッチング素子を制御
    するスイッチング信号を発生するスイッチング信号発生
    手段とを有することを特徴とするＤ／Ａ変換器。
  10. 【請求項１０】 定電流値が互いに等しい２N 個（但
    し、ＮはＮ＝２、３、……）の定電流源と、 該２N 個の定電流源にそれぞれ接続され、一方がオンの
    とき、他方がオフとなるように制御されるそれぞれ２N
    個の第１及び第２のスイッチング素子からなるスイッチ
    ング手段と、 上記スイッチング手段の上記それぞれ２N 個の第１及び
    第２のスイッチング素子よりの電流を各別に加算する第
    １及び第２の電流加算手段と、 上記２N 個の定電流源のうち、１入力データ、又は、連
    続する複数の入力データの値の和が２N を越えるまで
    は、該２N 個の定電流源を１回ずつ使用し、上記１入力
    データ、又は、連続する複数の入力データの値の和が２
    N を越える度に、再び上記２N 個の定電流源を上記アド
    レスの順番に従って１回ずつ使用するように、入力語長
    がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、
    ２、３、…………、（２N −１）｝に応じたＤｉ個の定
    電流源よりの定電流が、上記第１の電流加算手段に供給
    されるように、上記２N 個の第１のスイッチング素子を
    制御すると共に、残りの（２N −Ｄｉ）個の定電流源よ
    りの定電流が、上記第２の電流加算手段に供給されるよ
    うに、上記２N 個の第２のスイッチング素子を制御する
    スイッチング信号を発生するスイッチング信号発生手段
    とを有することを特徴とするＤ／Ａ変換器。
  11. 【請求項１１】 定電流値が互いに等しい２N 個（但
    し、ＮはＮ＝２、３、……）の定電流源と、 該２N 個の定電流源にそれぞれ接続され、一方がオンの
    とき、他方がオフとなるように制御されるそれぞれ２N
    個の第１及び第２のスイッチング素子からなるスイッチ
    ング手段と、 上記スイッチング手段の上記それぞれ２N 個の第１及び
    第２のスイッチング素子よりの電流を各別に加算する第
    １及び第２の電流加算手段と、 上記入力データＤｉが供給されるＮビット加算手段及び
    該Ｎビット加算手段の加算出力が１サンプル周期分だけ
    遅延された後、該Ｎビット加算手段に供給されて上記入
    力データＤｉと加算される遅延手段を備え、該遅延手段
    から１サンプル前に用いられたスイッチング信号の最後
    のアドレスを検出し、該検出された１サンプル前に用い
    られたスイッチング信号の最後のアドレス及び現サンプ
    ルデータに基づいて、上記２N 個の定電流源のうち、１
    入力データ、又は、連続する複数の入力データの値の和
    が２N を越えるまでは、該２N 個の定電流源を上記アド
    レスの順番に従って１回ずつ使用し、上記１入力デー
    タ、又は、連続する複数の入力データの値の和が２N を
    越える度に、再び上記２N 個の定電流源を上記アドレス
    の順番に従って１回ずつ使用するように、入力語長がＮ
    ビットの入力データＤｉ｛但し、Ｄｉ＝０、１、２、
    ３、…………、（２N −１）｝に応じて選択されたＤｉ
    個の定電流源よりの各定電流が、上記第１の電流加算手
    段に供給されるように、上記２N 個の第１のスイッチン
    グ素子を制御すると共に、残りの（２N −Ｄｉ）個の定
    電流源よりの定電流が、上記第２の電流加算手段に供給
    されるように、上記２N 個の第２のスイッチング素子を
    制御するスイッチング信号を発生するスイッチング信号
    発生手段とを有することを特徴とするＤ／Ａ変換器。
  12. 【請求項１２】 定電流値が互いに等しい２N 個（但
    し、ＮはＮ＝２、３、……）の定電流源と、 該２N 個の定電流源にそれぞれ接続され、一方がオンの
    とき、他方がオフとなるように制御されるそれぞれ２N
    個の第１及び第２のスイッチング素子からなるスイッチ
    ング手段と、 上記スイッチング手段の上記それぞれ２N 個の第１及び
    第２のスイッチング素子よりの電流を各別に加算する第
    １及び第２の電流加算手段と、 上記入力データＤｉが供給されるＮビット加算手段、該
    Ｎビット加算手段の加算出力が１サンプル周期分だけ遅
    延された後、該Ｎビット加算手段に供給されて上記入力
    データＤｉと加算される遅延手段、該遅延手段から１サ
    ンプル前に用いられたスイッチング信号の最後のアドレ
    スを検出し、該検出された１サンプル前に用いられたス
    イッチング信号の最後のアドレス及び現サンプルデータ
    が供給されて、Ｎビットのデータが出力されるデータ変
    換手段を備え、該データ変換手段よりのＮビットのデー
    タ及び上記Ｎビットの入力データＤｉに基づいて、上記
    ２N 個の定電流源のうち、１入力データ、又は、連続す
    る複数の入力データの値の和が２N を越えるまでは、該
    ２N 個の定電流源を上記アドレスの順番に従って１回ず
    つ使用し、上記１入力データ、又は、連続する複数の入
    力データの値の和が２N を越える度に、再び上記２N 個
    の定電流源を上記アドレスの順番に従って１回ずつ使用
    するように、入力語長がＮビットの入力データＤｉ｛但
    し、Ｄｉ＝０、１、２、３、…………、（２N −１）｝
    に応じて選択されたＤｉ個の定電流源よりの各定電流
    が、上記第１の電流加算手段に供給されるように、上記
    ２N 個の第１のスイッチング素子を制御すると共に、残
    りの（２N −Ｄｉ）個の定電流源よりの定電流が、上記
    第２の電流加算手段に供給されるように、上記２N 個の
    第２のスイッチング素子を制御するスイッチング信号を
    発生するスイッチング信号発生手段とを有することを特
    徴とするＤ／Ａ変換器。
  13. 【請求項１３】 定電流値がそれぞれｉ1 、ｉ2 、
    ｉ3 、…………、ｉM （但し、ｉ1 ＜ｉ2 ＜ｉ3 ＜……
    ……＜ｉM ）であって、定電流値がｉ1 、ｉ2 、ｉ３、
    ………、ｉＭ／２ となるＭ／２個の定電流源からなる
    第１のグループ及び定電流値がｉ(M/2+1) 、
    ｉ(M/2+2) 、ｉ(M/2+3) 、…………、ｉM となるＭ／２
    個の定電流源からなる第２のグループの一方のグループ
    に属する定電流源には順次奇数アドレスが付され、他方
    のグループに属する定電流源には順次偶数アドレスが付
    されてなる２N 個（但し、Ｎ＝２、３、４、…………、
    Ｍ＝２N ）の定電流源と、 該２N 個の定電流源にそれぞれ接続され、一方がオンの
    とき、他方がオフとなるように制御されるそれぞれ２N
    個の第１及び第２のスイッチング素子からなるスイッチ
    ング手段と、 上記スイッチング手段の上記それぞれ２N 個の第１及び
    第２のスイッチング素子よりの電流を各別に加算する第
    １及び第２の電流加算手段と、 上記２N 個の定電流源のうち、１入力データ、又は、連
    続する複数の入力データの値の和が２N を越えるまで
    は、該２N 個の定電流源を上記アドレスの順番に従って
    １回ずつ使用するように、入力語長がＮビットの入力デ
    ータＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、
    （２N −１）｝に応じたＤｉ個の定電流源よりの定電流
    が、上記第１の電流加算手段に供給されるように、上記
    ２N 個の第１のスイッチング素子を制御すると共に、残
    りの（２N −Ｄｉ）個の定電流源よりの定電流が、上記
    第２の電流加算手段に供給されるように、上記２N 個の
    第２のスイッチング素子を制御するスイッチング信号を
    発生するスイッチング信号発生手段とを有することを特
    徴とするＤ／Ａ変換器。
  14. 【請求項１４】 定電流値がそれぞれｉ1 、ｉ2 、
    ｉ3 、…………、ｉM （但し、ｉ1 ＜ｉ2 ＜ｉ3 ＜……
    ……＜ｉM ）であって、定電流値がｉ1 、ｉ2 、ｉ3、
    ………、ｉM/2 となるＭ／２個の定電流源からなる第１
    のグループ及び定電流値がｉ(M/2+1) 、ｉ(M/2+2) 、ｉ
    (M/2+3) 、…………、ｉM となるＭ／２個の定電流源か
    らなる第２のグループの一方のグループに属する定電流
    源には順次奇数アドレスが付され、他方のグループに属
    する定電流源には順次偶数アドレスが付されてなる２N
    個（但し、Ｎ＝２、３、４、…………、Ｍ＝２N ）の定
    電流源と、 該２N 個の定電流源にそれぞれ接続され、一方がオンの
    とき、他方がオフとなるように制御されるそれぞれ２N
    個の第１及び第２のスイッチング素子からなるスイッチ
    ング手段と、 上記スイッチング手段の上記それぞれ２N 個の第１及び
    第２のスイッチング素子よりの電流を各別に加算する第
    １及び第２の電流加算手段と、 上記２N 個の定電流源のうち、１入力データ、又は、連
    続する複数の入力データの値の和が２N を越えるまで
    は、該２N 個の定電流源を上記アドレスの順番に従って
    １回ずつ使用し、上記１入力データ、又は、連続する複
    数の入力データの値の和が２N を越える度に、再び上記
    ２N 個の定電流源を上記アドレスの順番に従って１回ず
    つ使用するように、入力語長がＮビットの入力データＤ
    ｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２N −
    １）｝に応じたＤｉ個の定電流源よりの定電流が、上記
    第１の電流加算手段に供給されるように、上記２N 個の
    第１のスイッチング素子を制御すると共に、残りの（２
    N −Ｄｉ）個の定電流源よりの定電流が、上記第２の電
    流加算手段に供給されるように、上記２N 個の第２のス
    イッチング素子を制御するスイッチング信号を発生する
    スイッチング信号発生手段とを有することを特徴とする
    Ｄ／Ａ変換器。
  15. 【請求項１５】 定電流値がそれぞれｉ1 、ｉ2 、
    ｉ3 、…………、ｉM （但し、ｉ1 ＜ｉ2 ＜ｉ3 ＜……
    ……＜ｉM ）であって、各定電流値がｉ1 、ｉM 、
    ｉ2 、ｉ(M-1) 、ｉ3 、ｉ(M-2) 、…………、ｉM/2 、
    ｉ(M/2+1) の順番になるようにアドレスの付された２N
    個（但し、Ｎ＝２、３、４、…………、Ｍ＝２N ）の定
    電流源と、 該２N 個の定電流源にそれぞれ接続され、一方がオンの
    とき、他方がオフとなるように制御されるそれぞれ２N
    個の第１及び第２のスイッチング素子からなるスイッチ
    ング手段と、 上記スイッチング手段の上記それぞれ２N 個の第１及び
    第２のスイッチング素子よりの電流を各別に加算する第
    １及び第２の電流加算手段と、 上記２N 個の定電流源のうち、１入力データ、又は、連
    続する複数の入力データの値の和が２N を越えるまで
    は、該２N 個の定電流源を上記アドレスの順番に従って
    １回ずつ使用するように、入力語長がＮビットの入力デ
    ータＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、
    （２N −１）｝に応じたＤｉ個の定電流源よりの定電流
    が、上記第１の電流加算手段に供給されるように、上記
    ２N 個の第１のスイッチング素子を制御すると共に、残
    りの（２N −Ｄｉ）個の定電流源よりの定電流が、上記
    第２の電流加算手段に供給されるように、上記２N 個の
    第２のスイッチング素子を制御するスイッチング信号を
    発生するスイッチング信号発生手段とを有することを特
    徴とするＤ／Ａ変換器。
  16. 【請求項１６】 定電流値がそれぞれｉ1 、ｉ2 、
    ｉ3 、…………、ｉM （但し、ｉ1 ＜ｉ2 ＜ｉ3 ＜……
    ……＜ｉM ）であって、各定電流値がｉ1 、ｉM 、
    ｉ2 、ｉ(M-1) 、ｉ3 、ｉ(M-2) 、…………、ｉM/2 、
    ｉ(M/2+1) の順番になるようにアドレスの付された２N
    個（但し、Ｎ＝２、３、４、…………、Ｍ＝２N ）の定
    電流源と、 該２N 個の定電流源にそれぞれ接続され、一方がオンの
    とき、他方がオフとなるように制御されるそれぞれ２N
    個の第１及び第２のスイッチング素子からなるスイッチ
    ング手段と、 上記スイッチング手段の上記それぞれ２N 個の第１及び
    第２のスイッチング素子よりの電流を各別に加算する第
    １及び第２の電流加算手段と、 該２N 個の定電流源のうち、１入力データ、又は、連続
    する複数の入力データの値の和が２N を越えるまでは、
    該２N 個の定電流源を上記アドレスの順番に従って１回
    ずつ使用し、上記１入力データ、又は、連続する複数の
    入力データの値の和が２N を越える度に、再び上記２N
    個の定電流源を上記アドレスの順番に従って１回ずつ使
    用するように、入力語長がＮビットの入力データＤｉ
    ｛但し、Ｄｉ＝０、１、２、３、…………、（２N −
    １）｝に応じたＤｉ個の定電流源よりの定電流が、上記
    第１の電流加算手段に供給されるように、上記２N 個の
    第１のスイッチング素子を制御すると共に、残りの（２
    N −Ｄｉ）個の定電流源よりの定電流が、上記第２の電
    流加算手段に供給されるように、上記２N 個の第２のス
    イッチング素子を制御するスイッチング信号を発生する
    スイッチング信号発生手段とを有することを特徴とする
    Ｄ／Ａ変換器。
  17. 【請求項１７】 定電流値が互いに等しい２N 個（但
    し、ＮはＮ＝２、３、……）の定電流源と、 該２N 個の定電流源にそれぞれ接続され、一方がオンの
    とき、他方がオフとなるように制御されるそれぞれ２N
    個の第１及び第２のスイッチング素子からなるスイッチ
    ング手段と、 該スイッチング手段の上記それぞれ２N 個の第１のスイ
    ッチング素子よりの電流の加算出力を、スイッチングす
    る第３及び第４のスイッチング素子並びに上記スイッチ
    ング手段の上記それぞれ２N 個の第２のスイッチング素
    子よりの電流の加算出力を、スイッチングする第５及び
    第６のスイッチング素子からなるデグリッチ手段と、 上記２N 個の定電流源のうち、１入力データ、又は、連
    続する複数の入力データの値の和が２N を越えるまで
    は、該２N 個の定電流源を１回ずつ使用するように、入
    力語長がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、
    １、２、３、…………、（２N −１）｝に応じたＤｉ個
    の定電流源よりの定電流が、上記第３及び第４のスイッ
    チング素子に供給されるように、上記２N 個の第１のス
    イッチング素子を制御する２N 個の第１のスイッチング
    信号並びに、残りの（２N −Ｄｉ）個の定電流源よりの
    定電流が、上記第５及び第６のスイッチング素子に供給
    されるように、上記２N 個の第２のスイッチング素子を
    制御する、上記２N 個の第１のスイッチング信号とはそ
    れぞれ逆相の２N 個の第２のスイッチング信号を発生す
    るスイッチング信号発生手段と、 上記それぞれ２N 個の第１及び第２のスイッチング信号
    の変化点を含む第１の所定期間毎に上記第３及び第５の
    スイッチング素子をＯＦＦにし、上記第１の所定期間を
    含まない第２の所定期間で上記第３及び第５のスイッチ
    ング素子をＯＮにする第１のデグリッチ信号並びに、上
    記それぞれ２N 個の第１及び第２のスイッチング信号の
    変化点を含む第１の所定期間毎に上記第４及び第６のス
    イッチング素子をＯＮにし、上記第２の所定期間で上記
    第４及び第６のスイッチング素子をＯＦＦする第２のデ
    グリッチ信号を発生するデグリッチ信号発生手段とを有
    することを特徴とするＤ／Ａ変換器。
  18. 【請求項１８】 定電流値が互いに等しい２N 個（但
    し、ＮはＮ＝２、３、……）の定電流源と、 該２N 個の定電流源にそれぞれ接続され、一方がオンの
    とき、他方がオフとなるように制御されるそれぞれ２N
    個の第１及び第２のスイッチング素子からなるスイッチ
    ング手段と、 該スイッチング手段の上記それぞれ２N 個の第１のスイ
    ッチング素子よりの電流の加算出力を、スイッチングす
    る第３及び第４のスイッチング素子並びに上記スイッチ
    ング手段の上記それぞれ２N 個の第２のスイッチング素
    子よりの電流の加算出力を、スイッチングする第５及び
    第６のスイッチング素子からなるデグリッチ手段と、 上記２N 個の定電流源のうち、１入力データ、又は、連
    続する複数の入力データの値の和が２N を越えるまで
    は、該２N 個の定電流源を１回ずつ使用し、上記１入力
    データ、又は、連続する複数の入力データの値の和が２
    N を越える度に、再び上記２N 個の定電流源を上記アド
    レスの順番に従って１回ずつ使用するように、入力語長
    がＮビットの入力データＤｉ｛但し、Ｄｉ＝０、１、
    ２、３、…………、（２N −１）｝に応じたＤｉ個の定
    電流源よりの定電流が、上記第３及び第４のスイッチン
    グ手段に供給されるように、上記２N 個の第１のスイッ
    チング素子を制御する２N 個の第１のスイッチング信号
    並びに、残りの（２N −Ｄｉ）個の定電流源よりの定電
    流が、上記第５及び第６のスイッチング手段に供給され
    るように、上記２N 個の第２のスイッチング素子を制御
    する２N 個の第２のスイッチング信号を発生するスイッ
    チング信号発生手段と、 上記それぞれ２N 個の第１及び第２のスイッチング信号
    の変化点を含む第１の所定期間毎に上記第３及び第５の
    スイッチング素子をＯＦＦにし、上記第１の所定期間を
    含まない第２の所定期間で上記第３及び第５のスイッチ
    ング素子をＯＮにする第１のデグリッチ信号並びに、上
    記それぞれ２N 個の第１及び第２のスイッチング信号の
    変化点を含む第１の所定期間毎に上記第４及び第６のス
    イッチング素子をＯＮにし、上記第２の所定期間で上記
    第４及び第６のスイッチング素子をＯＦＦする第２のデ
    グリッチ信号を発生するデグリッチ信号発生手段とを有
    することを特徴とするＤ／Ａ変換器。
  19. 【請求項１９】 定電流値がそれぞれｉ1 、ｉ2 、
    ｉ3 、…………、ｉM （但し、ｉ1 ＜ｉ2 ＜ｉ3 ＜……
    ……＜ｉM ）であって、定電流値がｉ1 、ｉ2 、ｉ3、
    ………、ｉM/2 となるＭ／２個の定電流源からなる第１
    のグループ及び定電流値がｉ(M/2+1) 、ｉ(M/2+2) 、ｉ
    (M/2+3) 、…………、ｉM となるＭ／２個の定電流源か
    らなる第２のグループの一方のグループに属する定電流
    源には順次奇数アドレスが付され、他方のグループに属
    する定電流源には順次偶数アドレスが付されてなる２N
    個（但し、Ｎ＝２、３、４、…………、Ｍ＝２N ）の定
    電流源と、 該２N 個の定電流源にそれぞれ接続され、一方がオンの
    とき、他方がオフとなるように制御されるそれぞれ２N
    個の第１及び第２のスイッチング素子からなるスイッチ
    ング手段と、 該スイッチング手段の上記それぞれ２N 個の第１のスイ
    ッチング素子よりの電流の加算出力を、スイッチングす
    る第３及び第４のスイッチング素子並びに上記スイッチ
    ング手段の上記それぞれ２N 個の第２のスイッチング素
    子よりの電流の加算出力を、スイッチングする第５及び
    第６のスイッチング素子からなるデグリッチ手段と、 上記２N 個の定電流源のうち、１入力データ、又は、連
    続する複数の入力データの値の和が２N を越えるまで
    は、該２N 個の定電流源を上記アドレスの順番に従って
    １回ずつ使用するように、入力語長がＮビットの入力デ
    ータＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、
    （２N −１）｝に応じたＤｉ個の定電流源よりの定電流
    が、上記第第３及び第４のスイッチング素子に供給され
    るように上記２N 個の第１のスイッチング素子を制御す
    る２N 個の第１のスイッチング信号並びに、残りの（２
    N −Ｄｉ）個の定電流源よりの定電流が、上記第５及び
    第６のスイッチング素子に供給されるように、上記２N
    個の第２のスイッチング素子を制御するスイッチング信
    号を発生するスイッチング信号発生手段と、 上記それぞれ２N 個の第１及び第２のスイッチング信号
    の変化点を含む第１の所定期間毎に上記第３及び第５の
    スイッチング素子をＯＦＦにし、上記第１の所定期間を
    含まない第２の所定期間で上記第３及び第５のスイッチ
    ング素子をＯＮにする第１のデグリッチ信号並びに、上
    記それぞれ２N 個の第１及び第２のスイッチング信号の
    変化点を含む第１の所定期間毎に上記第４及び第６のス
    イッチング素子をＯＮにし、上記第２の所定期間で上記
    第４及び第６のスイッチング素子をＯＦＦする第２のデ
    グリッチ信号を発生するデグリッチ信号発生手段とを有
    することを特徴とするＤ／Ａ変換器。
  20. 【請求項２０】 定電流値がそれぞれｉ1 、ｉ2 、
    ｉ3 、…………、ｉM （但し、ｉ1 ＜ｉ2 ＜ｉ3 ＜……
    ……＜ｉM ）であって、定電流値がｉ1 、ｉ2 、ｉ3、
    ………、ｉM/2 となるＭ／２個の定電流源からなる第１
    のグループ及び定電流値がｉ(M/2+1) 、ｉ(M/2+2) 、ｉ
    (M/2+3) 、…………、ｉM となるＭ／２個の定電流源か
    らなる第２のグループの一方のグループに属する定電流
    源には順次奇数アドレスが付され、他方のグループに属
    する定電流源には順次偶数アドレスが付されてなる２N
    個（但し、Ｎ＝２、３、４、…………、Ｍ＝２N ）の定
    電流源と、該２N 個の定電流源にそれぞれ接続され、一
    方がオンのとき、他方がオフとなるように制御されるそ
    れぞれ２N 個の第１及び第２のスイッチング素子からな
    るスイッチング手段と、 該スイッチング手段の上記それぞれ２N 個の第１のスイ
    ッチング素子よりの電流の加算出力を、スイッチングす
    る第３及び第４のスイッチング素子並びに上記スイッチ
    ング手段の上記それぞれ２N 個の第２のスイッチング素
    子よりの電流の加算出力を、スイッチングする第５及び
    第６のスイッチング素子からなるデグリッチ手段と、 上記２N 個の定電流源のうち、１入力データ、又は、連
    続する複数の入力データの値の和が２N を越えるまで
    は、該２N 個の定電流源を上記アドレスの順番に従って
    １回ずつ使用し、上記１入力データ、又は、連続する複
    数の入力データの値の和が２N を越える度に、再び上記
    ２N 個の定電流源を上記アドレスの順番に従って１回ず
    つ使用するように、入力語長がＮビットの入力データＤ
    ｉ｛但し、Ｄｉ＝０、１、２、３、…………、（２N −
    １）｝に応じたＤｉ個の定電流源よりの定電流が、上記
    第第３及び第４のスイッチング手段に供給されるよう
    に、上記２N 個の第１のスイッチング素子を制御する２
    N 個の第１のスイッチング信号並びに、残りの（２N −
    Ｄｉ）個の定電流源よりの定電流が、上記第５及び第６
    のスイッチング素子に供給されるように、上記２N 個の
    第２のスイッチング素子を制御する２N 個の第２のスイ
    ッチング信号を発生するスイッチング信号発生手段と、 上記それぞれ２N 個の第１及び第２のスイッチング信号
    の変化点を含む第１の所定期間毎に上記第３及び第５の
    スイッチング素子をＯＦＦにし、上記第１の所定期間を
    含まない第２の所定期間で上記第３及び第５のスイッチ
    ング素子をＯＮにする第１のデグリッチ信号並びに、上
    記それぞれ２N 個の第１及び第２のスイッチング信号の
    変化点を含む第１の所定期間毎に上記第４及び第６のス
    イッチング素子をＯＮにし、上記第２の所定期間で上記
    第４及び第６のスイッチング素子をＯＦＦする第２のデ
    グリッチ信号を発生するデグリッチ信号発生手段とを有
    することを特徴とするＤ／Ａ変換器。
  21. 【請求項２１】 定電流値がそれぞれｉ1 、ｉ2 、
    ｉ3 、…………、ｉM （但し、ｉ1 ＜ｉ2 ＜ｉ3 ＜……
    ……＜ｉM ）であって、各定電流値がｉ1 、ｉM 、
    ｉ2 、ｉ(M-1) 、ｉ3 、ｉ(M-2) 、…………、ｉM/2 、
    ｉ(M/2+1) の順番になるようにアドレスの付された２N
    個（但し、Ｎ＝２、３、４、…………、Ｍ＝２N ）の定
    電流源と、 該２N 個の定電流源にそれぞれ接続され、一方がオンの
    とき、他方がオフとなるように制御されるそれぞれ２N
    個の第１及び第２のスイッチング素子からなるスイッチ
    ング手段と、 該スイッチング手段の上記それぞれ２N 個の第１のスイ
    ッチング素子よりの電流の加算出力を、スイッチングす
    る第３及び第４のスイッチング素子並びに上記スイッチ
    ング手段の上記それぞれ２N 個の第２のスイッチング素
    子よりの電流の加算出力を、スイッチングする第５及び
    第６のスイッチング素子からなるデグリッチ手段と、 上記２N 個の定電流源のうち、１入力データ、又は、連
    続する複数の入力データの値の和が２N を越えるまで
    は、該２N 個の定電流源を上記アドレスの順番に従って
    １回ずつ使用するように、入力語長がＮビットの入力デ
    ータＤｉ｛但し、Ｄｉ＝０、１、２、３、…………、
    （２N −１）｝に応じたＤｉ個の定電流源よりの定電流
    が、上記第３及び第４のスイッチング手段に供給される
    ように、上記２N 個の第１のスイッチング素子を制御す
    る２N 個の第１のスイッチング並びに、残りの（２N −
    Ｄｉ）個の定電流源よりの定電流が、上記第５及び第６
    のスイッチング素子に供給されるように、上記２N 個の
    第２のスイッチング素子を制御する２N 個の第２のスイ
    ッチング信号を発生するスイッチング信号発生手段と、 上記それぞれ２N 個の第１及び第２のスイッチング信号
    の変化点を含む第１の所定期間毎に上記第３及び第５の
    スイッチング素子をＯＦＦにし、上記第１の所定期間を
    含まない第２の所定期間で上記第３及び第５のスイッチ
    ング素子をＯＮにする第１のデグリッチ信号並びに、上
    記それぞれ２N 個の第１及び第２のスイッチング信号の
    変化点を含む第１の所定期間毎に上記第４及び第６のス
    イッチング素子をＯＮにし、上記第２の所定期間で上記
    第４及び第６のスイッチング素子をＯＦＦする第２のデ
    グリッチ信号を発生するデグリッチ信号発生手段とを有
    することを特徴とするＤ／Ａ変換器。
  22. 【請求項２２】 定電流値がそれぞれｉ1 、ｉ2 、
    ｉ3 、…………、ｉM （但し、ｉ1 ＜ｉ2 ＜ｉ3 ＜……
    ……＜ｉM ）であって、各定電流値がｉ1 、ｉM 、
    ｉ2 、ｉ(M-1) 、ｉ3 、ｉ(M-2) 、…………、ｉM/2 、
    ｉ(M/2+1) の順番になるようにアドレスの付された２N
    個（但し、Ｎ＝２、３、４、…………、Ｍ＝２N ）の定
    電流源と、 該２N 個の定電流源にそれぞれ接続され、一方がオンの
    とき、他方がオフとなるように制御されるそれぞれ２N
    個の第１及び第２のスイッチング素子からなるスイッチ
    ング手段と、 該スイッチング手段の上記それぞれ２N 個の第１のスイ
    ッチング素子よりの電流の加算出力を、スイッチングす
    る第３及び第４のスイッチング素子並びに上記スイッチ
    ング手段の上記それぞれ２N 個の第２のスイッチング素
    子よりの電流の加算出力を、スイッチングする第５及び
    第６のスイッチング素子からなるデグリッチ手段と、 該２N 個の定電流源のうち、１入力データ、又は、連続
    する複数の入力データの値の和が２N を越えるまでは、
    該２N 個の定電流源を上記アドレスの順番に従って１回
    ずつ使用し、上記１入力データ、又は、連続する複数の
    入力データの値の和が２N を越える度に、再び上記２N
    個の定電流源を上記アドレスの順番に従って１回ずつ使
    用するように、入力語長がＮビットの入力データＤｉ
    ｛但し、Ｄｉ＝０、１、２、３、…………、（２N −
    １）｝に応じたＤｉ個の定電流源よりの定電流が、上記
    第３及び第４のスイッチング素子に供給されるように、
    上記２N 個の第１のスイッチング素子を制御する２N 個
    の第２スイッチング信号並びに、残りの（２N −Ｄｉ）
    個の定電流源よりの定電流が、上記第５及び第６のスイ
    ッチング素子に供給されるように、上記２N 個の第２の
    スイッチング素子を制御する２N 個の第２のスイッチン
    グ信号を発生するスイッチング信号発生手段と、 上記それぞれ２N 個の第１及び第２のスイッチング信号
    の変化点を含む第１の所定期間毎に上記第３及び第５の
    スイッチング素子をＯＦＦにし、上記第１の所定期間を
    含まない第２の所定期間で上記第３及び第５のスイッチ
    ング素子をＯＮにする第１のデグリッチ信号並びに、上
    記それぞれ２N 個の第１及び第２のスイッチング信号の
    変化点を含む第１の所定期間毎に上記第４及び第６のス
    イッチング素子をＯＮにし、上記第２の所定期間で上記
    第４及び第６のスイッチング素子をＯＦＦする第２のデ
    グリッチ信号を発生するデグリッチ信号発生手段とを有
    することを特徴とするＤ／Ａ変換器。
  23. 【請求項２３】 請求項１７に記載のＤ／Ａ変換器にお
    いて、 上記第１及び第２のデグリッチ信号の時間幅を可変する
    時間幅可変手段を設けたことを特徴とするＤ／Ａ変換
    器。
  24. 【請求項２４】 請求項１８に記載のＤ／Ａ変換器にお
    いて、 上記第１及び第２のデグリッチ信号の時間幅を可変する
    時間幅可変手段を設けたことを特徴とするＤ／Ａ変換
    器。
  25. 【請求項２５】 請求項１９に記載のＤ／Ａ変換器にお
    いて、 上記第１及び第２のデグリッチ信号の時間幅を可変する
    時間幅可変手段を設けたことを特徴とするＤ／Ａ変換
    器。
  26. 【請求項２６】 請求項２０に記載のＤ／Ａ変換器にお
    いて、 上記第１及び第２のデグリッチ信号の時間幅を可変する
    時間幅可変手段を設けたことを特徴とするＤ／Ａ変換
    器。
  27. 【請求項２７】 請求項２１に記載のＤ／Ａ変換器にお
    いて、 上記第１及び第２のデグリッチ信号の時間幅を可変する
    時間幅可変手段を設けたことを特徴とするＤ／Ａ変換
    器。
  28. 【請求項２８】 請求項２２に記載のＤ／Ａ変換器にお
    いて、 上記第１及び第２のデグリッチ信号の時間幅を可変する
    時間幅可変手段を設けたことを特徴とするＤ／Ａ変換
    器。
JP9078035A 1997-03-28 1997-03-28 Ｄ／ａ変換器 Pending JPH10276093A (ja)

Priority Applications (11)

Application Number Priority Date Filing Date Title
JP9078035A JPH10276093A (ja) 1997-03-28 1997-03-28 Ｄ／ａ変換器
US09/040,368 US6075473A (en) 1997-03-28 1998-03-18 Multibit digital to analog converter having deglitch means with current switching
KR1019980010206A KR19980080611A (ko) 1997-03-28 1998-03-25 디지털/아날로그 컨버터
MYPI98001332A MY119922A (en) 1997-03-28 1998-03-26 Multibit digital to analog converter having deglitch means with current switching
MYPI20041444A MY127585A (en) 1997-03-28 1998-03-26 Digital to analog converter using constant current sources
MYPI20041443A MY127513A (en) 1997-03-28 1998-03-26 D/a converter
MYPI20041449A MY127515A (en) 1997-03-28 1998-03-26 Multibit digital to analog converter having deglitch means with current switching
CN981078699A CN1204895B (zh) 1997-03-28 1998-03-28 D/a转换器
US09/416,087 US6281824B1 (en) 1997-03-28 1999-10-12 Digital to analog converter using constant current sources
US09/809,400 US6362765B2 (en) 1997-03-28 2001-03-15 D/A converter
US09/911,908 US6388598B2 (en) 1997-03-28 2001-07-24 D/A converter

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9078035A JPH10276093A (ja) 1997-03-28 1997-03-28 Ｄ／ａ変換器

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2006311861A Division JP2007043757A (ja) 2006-11-17 2006-11-17 マルチビットｄ／ａ変換器及びマルチビットｄ／ａ変換方法

Publications (1)

Publication Number Publication Date
JPH10276093A true JPH10276093A (ja) 1998-10-13

Family

ID=13650570

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9078035A Pending JPH10276093A (ja) 1997-03-28 1997-03-28 Ｄ／ａ変換器

Country Status (5)

Country Link
US (4) US6075473A (ja)
JP (1) JPH10276093A (ja)
KR (1) KR19980080611A (ja)
CN (1) CN1204895B (ja)
MY (4) MY127585A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004336772A (ja) * 2003-04-30 2004-11-25 Agilent Technol Inc デジタル・アナログ・コンバータ用の素子単位のリサンプリング
WO2011070810A1 (ja) * 2009-12-09 2011-06-16 株式会社 Ｔｒｉｇｅｎｃｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ 選択装置

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10276093A (ja) * 1997-03-28 1998-10-13 Sony Corp Ｄ／ａ変換器
US6304199B1 (en) * 1999-05-05 2001-10-16 Maxim Integrated Products, Inc. Method and apparatus for deglitching digital to analog converters
GB2356302B (en) * 1999-11-10 2003-11-05 Fujitsu Ltd Current switching circuitry
US6430220B1 (en) * 2000-09-19 2002-08-06 Apogee Technology Inc. Distortion reduction method and apparatus for linearization of digital pulse width modulation by efficient calculation
US7173551B2 (en) 2000-12-21 2007-02-06 Quellan, Inc. Increasing data throughput in optical fiber transmission systems
US6549154B2 (en) * 2001-01-30 2003-04-15 Kabushiki Kaisha Toshiba Digital-to-analog converter and synchronous circuit using the converter
US7149256B2 (en) 2001-03-29 2006-12-12 Quellan, Inc. Multilevel pulse position modulation for efficient fiber optic communication
US7307569B2 (en) 2001-03-29 2007-12-11 Quellan, Inc. Increasing data throughput in optical fiber transmission systems
CA2442922A1 (en) 2001-04-04 2002-10-17 Quellan, Inc. Method and system for decoding multilevel signals
GB2379107A (en) * 2001-08-24 2003-02-26 Fujitsu Ltd A DAC using clock-controlled current switches and exhibiting reduced dependence of errors on input data
US6545619B1 (en) 2001-12-28 2003-04-08 Intel Corporation Switched current source
AU2003211094A1 (en) 2002-02-15 2003-09-09 Quellan, Inc. Multi-level signal clock recovery technique
US6816101B2 (en) 2002-03-08 2004-11-09 Quelian, Inc. High-speed analog-to-digital converter using a unique gray code
US6621438B1 (en) * 2002-04-30 2003-09-16 Motorola, Inc. Digital-to-analog conversion with current path exchange during clock phases
US7035361B2 (en) 2002-07-15 2006-04-25 Quellan, Inc. Adaptive noise filtering and equalization for optimal high speed multilevel signal decoding
US7346113B2 (en) * 2002-07-26 2008-03-18 Texas Instruments Incorporated Method and circuit for stop of signals quantized using noise-shaping
US7934144B2 (en) 2002-11-12 2011-04-26 Quellan, Inc. High-speed analog-to-digital conversion with improved robustness to timing uncertainty
US7804760B2 (en) 2003-08-07 2010-09-28 Quellan, Inc. Method and system for signal emulation
KR101109847B1 (ko) 2003-08-07 2012-04-06 ？란 인코포레이티드 혼선 제거 방법 및 시스템
US7053799B2 (en) * 2003-08-28 2006-05-30 Motorola, Inc. Keypad with illumination structure
EP1687929B1 (en) 2003-11-17 2010-11-10 Quellan, Inc. Method and system for antenna interference cancellation
US7616700B2 (en) 2003-12-22 2009-11-10 Quellan, Inc. Method and system for slicing a communication signal
US8319524B1 (en) 2004-01-05 2012-11-27 Marvell International Ltd. Deglitch circuit removing glitches from input clock signal
US7606321B2 (en) * 2004-01-22 2009-10-20 Broadcom Corporation System and method for simplifying analog processing in a transmitter incorporating a randomization circuit
US7042379B2 (en) * 2004-07-30 2006-05-09 Rockwell Scientific Licensing, Llc Return-to-zero current switching digital-to-analog converter
US7227483B2 (en) * 2004-09-22 2007-06-05 Dongwon Seo High-speed and high-accuracy digital-to-analog converter
US7725079B2 (en) 2004-12-14 2010-05-25 Quellan, Inc. Method and system for automatic control in an interference cancellation device
US7522883B2 (en) 2004-12-14 2009-04-21 Quellan, Inc. Method and system for reducing signal interference
WO2007127369A2 (en) 2006-04-26 2007-11-08 Quellan, Inc. Method and system for reducing radiated emissions from a communications channel
CN102684700B (zh) 2006-05-21 2015-04-01 株式会社特瑞君思半导体 数字扬声器系统
KR100726260B1 (ko) 2006-08-07 2007-06-08 삼성전자주식회사 통신 장치의 정합 제어 장치 및 방법
JP5239387B2 (ja) * 2008-02-21 2013-07-17 株式会社Ｊｖｃケンウッド データ変換装置、プログラム、及び方法
JP5552614B2 (ja) 2008-06-16 2014-07-16 株式会社 Ｔｒｉｇｅｎｃｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ デジタルスピーカー駆動装置，デジタルスピーカー装置，アクチュエータ，平面ディスプレイ装置及び携帯電子機器
US7903016B1 (en) * 2009-08-12 2011-03-08 Itt Manufacturing Enterprises, Inc. High power and high frequency gallium nitride based digital to analog converter for direct digital radio frequency power waveform synthesis
CN103096217B (zh) 2009-12-16 2016-09-28 株式会社特瑞君思半导体 音响系统
TWI445317B (zh) * 2011-03-07 2014-07-11 Univ Nat Chiao Tung Ｎ位元數位至類比轉換裝置
US8659458B1 (en) * 2012-10-11 2014-02-25 Teledyne Scientific & Imaging, Llc Multiple return-to-zero current switching digital-to-analog converter for RF signal generation
US10056924B2 (en) 2013-08-19 2018-08-21 Analog Devices, Inc. High output power digital-to-analog converter system
US8970418B1 (en) 2013-08-19 2015-03-03 Analog Devices, Inc. High output power digital-to-analog converter system
KR101666712B1 (ko) 2014-05-13 2016-10-14 엘에스산전 주식회사 모듈형 멀티레벨 컨버터
US9634700B2 (en) * 2014-08-11 2017-04-25 Syntropy Systems, Llc Distributed noise shaping apparatus
US9875750B2 (en) 2016-06-24 2018-01-23 Cirrus Logic, Inc. Digital volume control
GB2562819B (en) * 2016-06-24 2021-07-07 Cirrus Logic Int Semiconductor Ltd Digital volume control
US10193507B1 (en) * 2017-07-31 2019-01-29 Analog Devices Global Current switching circuit
US10361619B2 (en) * 2018-02-23 2019-07-23 Vignan Technology Business Incubator Realizing ZVS and ZCS in a CCM boost converter with BCM control with a single switch
CN111728949B (zh) 2020-07-17 2022-10-04 广州帝奇医药技术有限公司 一种难溶性药物口服缓释组合物及其制备方法
JP2024130279A (ja) * 2023-03-14 2024-09-30 ローム株式会社 オーディオ用ｄ／ａコンバータ、ｄｓｄ信号のｄ／ａ変換方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3877023A (en) * 1973-05-21 1975-04-08 Texas Instruments Inc Antiglitch digital to analog converter system
US4132908A (en) * 1977-08-04 1979-01-02 Smiths Industries, Inc. Digital-to-analog conversion with deglitch
JPS61139123A (ja) 1984-12-10 1986-06-26 Seiko Instr & Electronics Ltd Ｄ／ａコンバ−タのテグリツチヤ−回路
NL8500086A (nl) * 1985-01-16 1986-08-18 Philips Nv Digitaal-analoog omzetter.
US4967140A (en) * 1988-09-12 1990-10-30 U.S. Philips Corporation Current-source arrangement
JPH02128522A (ja) * 1988-11-09 1990-05-16 Nakamichi Corp デグリッチ回路
US5027016A (en) * 1988-12-29 1991-06-25 Motorola, Inc. Low power transient suppressor circuit
JP2597712B2 (ja) * 1989-05-22 1997-04-09 株式会社東芝 ディジタル・アナログ変換器
US5059977A (en) * 1990-08-03 1991-10-22 Magnavox Government And Industrial Electronics Company Synchronizing switch arrangement for a digital-to-analog converter to reduce in-band switching transients
US5387912A (en) * 1993-12-02 1995-02-07 Analog Devices, Inc. Digital-to-analog converter with reference glitch reduction
US5446457A (en) * 1994-02-16 1995-08-29 Sgs-Thomson Microelectronics, Inc. Current-summing digital-to-analog converter with binarily weighted current sources
JPH08149011A (ja) 1994-11-18 1996-06-07 Mitsubishi Electric Corp 電流加算型ディジタル／アナログ変換器
US5646620A (en) * 1995-06-02 1997-07-08 National Instruments Corporation Method and apparatus for deglitching DAC signals
US5748034A (en) * 1995-06-07 1998-05-05 Cirrus Logic, Inc. Combinational logic circuit, system and method for eliminating both positive and negative glitches
US5625360A (en) * 1995-09-05 1997-04-29 Motorola, Inc. Current source for reducing noise glitches generated in a digital to analog converter and method therefor
JP2930013B2 (ja) * 1996-06-27 1999-08-03 日本電気株式会社 Ｐｌａ・ｄａｃ回路
JPH10276093A (ja) * 1997-03-28 1998-10-13 Sony Corp Ｄ／ａ変換器
US5949362A (en) * 1997-08-22 1999-09-07 Harris Corporation Digital-to-analog converter including current cell matrix with enhanced linearity and associated methods
US6118398A (en) * 1998-09-08 2000-09-12 Intersil Corporation Digital-to-analog converter including current sources operable in a predetermined sequence and associated methods
US6188398B1 (en) * 1999-06-02 2001-02-13 Mark Collins-Rector Targeting advertising using web pages with video

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004336772A (ja) * 2003-04-30 2004-11-25 Agilent Technol Inc デジタル・アナログ・コンバータ用の素子単位のリサンプリング
WO2011070810A1 (ja) * 2009-12-09 2011-06-16 株式会社 Ｔｒｉｇｅｎｃｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ 選択装置
JP5568752B2 (ja) * 2009-12-09 2014-08-13 株式会社 Ｔｒｉｇｅｎｃｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ 選択装置
US9300310B2 (en) 2009-12-09 2016-03-29 Trigence Semiconductor, Inc. Selection device
US9735796B2 (en) 2009-12-09 2017-08-15 Trigence Semiconductor, Inc. Selection device

Also Published As

Publication number Publication date
MY127585A (en) 2006-12-29
MY119922A (en) 2005-08-30
US6362765B2 (en) 2002-03-26
MY127515A (en) 2006-12-29
MY127513A (en) 2006-12-29
US6388598B2 (en) 2002-05-14
US6075473A (en) 2000-06-13
KR19980080611A (ko) 1998-11-25
CN1204895B (zh) 2010-10-20
CN1204895A (zh) 1999-01-13
US6281824B1 (en) 2001-08-28
US20010052868A1 (en) 2001-12-20
US20010022556A1 (en) 2001-09-20

Similar Documents

Publication Publication Date Title
US6281824B1 (en) Digital to analog converter using constant current sources
EP0743759B1 (en) Digital-to-analog converter (DAC) and method that produce an approximately piecewise linear analog waveform
EP0383689A2 (en) Digital-to-analog converter
EP0457496A2 (en) Digital-to-analogue converter
US5307064A (en) Digital-to-analog converter capable of reducing load of low-pass filter
KR100291233B1 (ko) 바이폴라소자균분디지탈아날로그신호변환을수행하는방법및장치
US6362766B1 (en) Variable pulse PWM DAC method and apparatus
KR100384787B1 (ko) 디지털-아날로그 변환기
JP3992849B2 (ja) デジタル−アナログ変換器
US7567195B2 (en) Digital-to-analog converter using selected single bit converter elements
US7215272B2 (en) Schemes to implement multi-level PWM in digital system
JP2007043757A (ja) マルチビットｄ／ａ変換器及びマルチビットｄ／ａ変換方法
US7308027B1 (en) Circuits and methods for reducing distortion and noise in pulse width modulation systems utilizing full-bridge drivers
US20040061634A1 (en) D/a converter with high jitter resistance
US6359577B1 (en) Multiple digital-to-analog system with analog interpolation
JP2002374170A (ja) １ビットｄ／ａ変換器
US20020158785A1 (en) Digital-t0-analog converter using different multiplicators between first and second portions of a data holding period
US12506493B2 (en) Audio D/A converter, and DSD signal D/A conversion method
JP3407851B2 (ja) Ｐｗｍ回路／加重回路併用式デルタシグマ型ｄ／ａ変換装置
EP4447325A1 (en) Digital to analog converter and audio amplifier associated
JP6401929B2 (ja) Δσｄ／ａコンバータおよびそれを用いた信号処理回路および電子機器
WO2001045270A1 (en) Digital/analog converter
JPH06224708A (ja) パルス幅変調回路
JPS612427A (ja) 変換器
JP6716478B2 (ja) Ｄ／ａ変換装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040108

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20051213

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20051220

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20060919

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061117

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20061122

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20070202