JPH1027884A - 半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 メモリセルアレイの高集積化を図ることので
きる半導体記憶装置の製造方法を提供する。 【解決手段】 素子分離領域に位置する半導体基板表面
上に、第１の酸化膜１２を介して、独立した活性領域の
周囲を取り囲むフィールドシールド用電極層１３を形成
する。フィールドシールド用電極層１３を絶縁膜で覆っ
た後、第２の酸化膜を介して、トランスファゲート用ト
ランジスタのワード線８を形成する。素子分離領域で
は、ワード線８は、フィールドシールド用電極上を延び
ている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に任意の記憶情報をランダムに入出力が可能な
半導体記憶装置の高集積化構造に関するものである。

【０００２】

【従来の技術およびその課題】近年、半導体記憶装置は
コンピュータなどの情報機器の目覚しい普及によって、
その需要が急速に拡大している。さらに、機能的には大
規模な記憶容量を有し、かつ高速動作が可能なものが要
求されている。これに伴なって、半導体記憶装置の高集
積化および高速応答性および高信頼性に関する技術開発
が進められている。

【０００３】半導体記憶装置のうち、記憶情報のランダ
ムな入出力が可能なものにＤＲＡＭ（Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。
一般に、ＤＲＡＭは、多数の記憶情報を蓄積する記憶領
域であるメモリセルアレイと、外部との入出力に必要な
周辺回路とから構成される。

【０００４】図５は、一般的なＤＲＡＭの構成を示すブ
ロック図である。本図を参照して、まずＤＲＡＭ５０
は、記憶情報のデータ信号を蓄積するためのメモリセル
アレイ５１と、単位記憶回路を構成するメモリセルを選
択するためのアドレス信号を外部から受けるためのロウ
アンドカラムアドレスバッファ５２と、そのアドレス信
号を解読することによりメモリセルを指定するためのロ
ウデコーダ５３およびカラムデコーダ５４と、指定され
たメモリセルに蓄積された信号を増幅して読出すセンス
リフレッシュアンプ５５と、データ入出力のためのデー
タインバッファ５６およびデータアウトバッファ５７
と、クロック信号を発生するクロックジェネレータ５８
とを含んでいる。

【０００５】半導体チップ上で大きな面積を占めるメモ
リセルアレイ５１は、単位記憶情報を蓄積するためのメ
モリセルが複数個配列されて形成されている。そして、
ＤＲＡＭの高集積化を達成するためにはこのメモリセル
アレイの集積度を向上させることが重要である。メモリ
セルアレイの高集積化を達成するための方法として大き
く２つの方法がある。１つは、メモリセルを構成するト
ランジスタ構造などの微細化を図ることである。２つ目
は個々のメモリセルを絶縁分離する分離領域の面積を縮
小化することである。以下では、この後者の素子分離領
域の縮小化について述べる。

【０００６】従来のＤＲＡＭのメモリセルアレイの素子
分離構造としては、一般にＬＯＣＯＳ（Ｌｏｃａｌ Ｏ
ｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により選
択的に形成された厚い酸化膜を利用した構造が用いられ
ている。これらはたとえば特開昭６２−１９０８６９号
公報などに示されている。この方法は、素子形成領域の
周辺にＬＯＣＯＳ法によって厚い酸化膜領域を形成する
ことにより、各々の素子間の絶縁分離を行なっている。
ところが、このＬＯＣＯＳ法では厚い酸化膜領域の周縁
から素子形成領域に向かって進行するいわゆるバーズビ
ークと呼ばれる酸化膜領域が形成される。このバーズビ
ーク領域は素子形成領域の面積を縮小する。しかも、バ
ーズビークの長さは素子全体のサイズの縮小化に無関係
に生じるため、素子構造の集積化を推し進めるに従って
素子形成領域への進行程度の割合が増大し高集積化を阻
害する要因となった。

【０００７】一方、素子間の分離構造としてフィールド
シールド分離構造を用いたものが、たとえば特公昭６１
−５５２５８号公報に示されている。図６は、本公報に
示されたフィールドシールド分離構造を用いたＤＲＡＭ
のメモリセルの平面構造を示しており、さらに図７は、
図６中の切断線ＶＩＩ−ＶＩＩ方向から見た断面構造を
示している。これらの図には、２ビット分のメモリセル
が示されている。メモリセル１は、トランスファーゲー
ト用トランジスタ２とキャパシタ３とから構成されてい
る。トランスファーゲート用トランジスタ２は、半導体
基板４の表面領域に形成された２つの不純物拡散領域
５、６と、半導体基板４表面上に薄い絶縁膜７を介して
形成されたゲート電極８とからなる。キャパシタ３は、
その一部がトランスファーゲート用トランジスタ２の不
純物拡散領域６に接続された下部電極９と、その上面に
形成される誘電体層１０と、さらにその上面を覆う上部
電極１１とから構成される。

【０００８】次に、本例のＤＲＡＭの素子分離構造につ
いて説明する。素子分離領域の半導体基板４表面にはシ
ールド用のゲート酸化膜１２を介してシールド用電極層
１３が形成されている。そして、このシールド用電極層
１３を挾んで隣接したメモリセル１対（片側は図示せ
ず）は、メモリセル１の不純物拡散領域６とシールド用
電極層１３とがトランジスタ構造を形成するように配置
されている。このようなトランジスタ構造に対して、た
とえばシールド用電極層１３に基板と同程度の電位を与
えることにより互いに隣接するメモリセル間で導通が生
じないような絶えずオフ状態のトランジスタ構造を形成
している。これによって、素子間の絶縁分離を達成して
いる。

【０００９】ところが、本例のメモリセル間の素子分離
構造は、図６中のＸ方向の素子間分離として上記のフィ
ールドシールド分離構造を用いているが、Ｙ方向の素子
間分離構造には依然としてＬＯＣＯＳ法による厚い酸化
膜分離構造が用いられている。従って、Ｙ方向の分離領
域の構造に関しては依然としてバーズビークなどの高集
積化の阻害要因を含んでいる。

【００１０】また、図８には、ＤＲＡＭのメモリセルの
周囲をフィールドシールド分離構造を用いて絶縁分離し
た他の例を示している。このような構造は、たとえば特
開昭６０−１０６６２号公報に示されている。本図に
は、メモリセルの２ビット分の断面構造図が示されてい
る。本例においても、メモリセルは１つのトランスファ
ーゲート用トランジスタ２と１つのキャパシタ３とから
構成されている。そして、互いに隣接して形成されたメ
モリセルの間の素子分離構造としてはフィールドシール
ド分離構造が用いられている。すなわち、一方のメモリ
セル１ａの不純物拡散領域５ａと他方のメモリセル１ｂ
の不純物拡散領域５ｂとの間の半導体基板４表面上に酸
化膜１２を介してシールド用電極層１３が形成されてい
る。そして、本例では、特にこのシールド用電極１３が
キャパシタ３の上部電極１１と一体に接続されている。
そして、たとえばシールド用電極１３に基板電位あるい
はさらに低電位が印加されることにより、シールド用電
極１３とメモリセル１ａ，１ｂの不純物拡散領域５ａ、
５ｂによって形成されるトランジスタ構造が常にオフ状
態を維持する。これによって、メモリセル１ａと１ｂと
の間の絶縁分離が達成される。

【００１１】ところが、本例においては、シールド用電
極１３とキャパシタ３の上部電極１１とは接続されて共
通の電位に設定される。従って、キャパシタ３に影響を
及ぼすことなくシールド用電極１３の電位を所望の電位
に設定するような場合には不都合を生じる。また、素子
間分離構造とメモリセル構造とを独立して形成した方
が、メモリセルの配置構造や製造プロセスに対して自由
度を増し、種々のメモリセル構造を有するＤＲＡＭに対
して適用が可能となる。（これについては後述する。） 従って、本発明は上記のような問題点を解消するために
なされたもので、メモリセルアレイを構成する個々のメ
モリセルをフィールドシールド分離構造で囲って絶縁分
離することによりメモリセルアレイの高集積化を図るこ
とができる半導体記憶装置を提供することを目的とす
る。

【００１２】

【課題を解決するための手段】本発明における半導体記
憶装置は、スイッチング素子と信号保持用受動素子とか
らなる単位記憶回路を複数個行列状に配置した記憶領域
を含んでいる。記憶領域に含まれる単位記憶回路はその
周囲を分離領域に囲まれて絶縁分離されている。分離領
域は、この分離領域に位置する半導体基板表面上に酸化
膜を介して形成された素子分離用電極層を含み、さらに
分離領域を介して隣接する第１のスイッチング素子の不
純物領域と第２のスイッチング素子の不純物領域とはこ
の素子分離用電極層に対して自己整合で形成されてい
る。そして、記憶保持用受動素子は、その一部が分離用
電極層の上部にまで延びて形成されている。

【００１３】本発明における半導体記憶装置の記憶領域
は、単位記憶回路を個々に絶縁分離する分離構造とし
て、いわゆるフィールドシールド分離構造を用いてい
る。この構造は素子分離領域の半導体基板表面上に酸化
膜と素子分離用の電極層を形成し、さらにこの素子分離
領域の両側に形成されたスイッチング素子の不純物拡散
とからなるトランジスタ構造を形成する。そして、この
素子分離用電極層に接地電位あるいは負電位を与えるこ
とにより素子分離領域の半導体基板表面にチャネルが形
成されることのない常時オフ状態のトランジスタ構造を
形成する。これによって、この分離領域の両側に位置す
る半導体素子の間が絶縁分離される。このようなトラン
ジスタ構造を用いると、従来の厚い酸化膜によって絶縁
分離する方法に比べて、バーズビーク領域の発生をなく
すことにより素子分離領域の縮小化を図ることが可能と
なる。

【００１４】

【発明の実施の形態】以下、本発明の一実施例について
図を用いて説明する。

【００１５】図１は、本発明の一実施例によるＤＲＡＭ
のメモリセルアレイの一部分を示す平面構造図である。
本図には４ビット分のメモリセルが示されている。さら
に、図２は、図１中に示された切断線ＩＩ−ＩＩに沿っ
た方向からの断面構造図である。本図に示されたメモリ
セルアレイはフォールデッドビットライン方式と呼ばれ
る構造のものである。

【００１６】これらの図を参照して、メモリセルアレイ
は、紙面上下方向に長く延びたワード線１４ａ，１４
ｂ，１４ｃ，１４ｄと、これに直交する方向に延びたビ
ット線１５が形成されている。ワード線１４ａ〜１４ｄ
とビット線１５の交差部近傍にはメモリセル１が形成さ
れている。メモリセル１は１個のトランスファーゲート
用トランジスタ（スイッチング素子）２と、１個のキャ
パシタ（信号保持用受動素子）３とからなる。メモリセ
ル１の周辺領域はフィールドシールド分離構造を有する
分離領域１６で囲まれている。

【００１７】半導体基板４の表面領域には、間を隔てて
２つの不純物拡散領域５、６が形成されている。さら
に、この不純物拡散領域５、６の間に位置する半導体基
板４表面上にはゲート酸化膜７を介してゲート電極８
（ワード線１４ａ）が形成されている。そして、ゲート
電極８、ゲート酸化膜７、および不純物拡散領域５、６
がトランスファーゲート用トランジスタ２を構成してい
る。

【００１８】また、ゲート電極８の表面上には絶縁膜１
７を介してキャパシタ３の下部電極９が形成されてい
る。下部電極９は、その一部がトランスファーゲート用
トランジスタ２の不純物拡散領域５に接続されている。
また、下部電極９の他方側は素子分離領域１６の表面上
に延びて形成されている。さらに、下部電極９の表面上
には薄い誘電体層１０が形成されている。さらに、その
上に上部電極１１が全体を覆うように形成されている。
そして、この下部電極９、誘電体層１０および上部電極
１１とがキャパシタ３を構成する。

【００１９】素子分離領域１６に位置する半導体基板４
表面にはゲート酸化膜１２を介してシールド用電極層１
３が形成されている。シールド用電極層１３は、素子分
離領域１６を挾んでその両側に形成されるトランスファ
ーゲート用トランジスタ２の不純物拡散領域５，５によ
って挾まれるような位置関係で形成されており、この不
純物拡散領域５，５とゲート酸化膜１２およびシールド
用電極層１３とによって絶縁分離用トランジスタが形成
される。ここで、絶縁分離用トランジスタ構造を用いた
フィールドシールド分離構造の動作について説明する。
この方法は、シールド用電極層１３から半導体基板表面
に対して接地電位あるいは負電位を与えることにより、
互いに隣り合うトランスファーゲート用トランジスタ２
の不純物拡散領域５，５間にチャネルが形成されて導通
するのを防止するものである。従って、この分離用トラ
ンジスタ構造に対しては、酸化膜１２の膜厚を厚くして
絶縁分離用トランジスタのしきい値電圧を高くするこ
と、あるいはシールド用電極層１３に印加する電圧を低
電圧に調整することなどの方法がとられる。これらの方
法を講じてそのメモリセルの分離特性に応じた条件を設
定することが望ましい。

【００２０】また、本図に示されたメモリセル構造で
は、シールド用電極層１３の表面上に絶縁膜１７を介し
て他のメモリセルに接続されるワード線１４ｂが形成さ
れている。

【００２１】図３には、本実施例のメモリセルアレイの
４ビット分のメモリセルの等価回路図を示している。

【００２２】次に、本実施例のメモリセルの製造工程を
図４の（ａ）〜（ｇ）を用いて説明する。

【００２３】まず、図４（ａ）に示すように、半導体基
板４表面上に熱酸化法によりフィールドシールド用のゲ
ート酸化膜１２を形成する。次に、その表面上にＣＶＤ
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉ
ｏｎ）法を用いてポリシリコン層１３を形成し、さらに
その上にＣＶＤ法を用いて酸化膜１８ａを形成する。

【００２４】次に、図４（ｂ）に示すように、フォトリ
ソグラフィ手法およびエッチング法を用いて酸化膜１８
ａおよびポリシリコン層１３をパターニングする。その
後、全面にＣＶＤ法を用いて酸化膜１８ｂを形成する。

【００２５】さらに、図４（ｃ）に示すように、酸化膜
１８ｂを異方性エッチングすることにより、シールド用
電極層１３の側壁にサイドウォール１８ｂを形成し、さ
らにシールド用電極層１３の表面上に酸化膜１８ａを残
余させる。

【００２６】その後、図４（ｄ）に示すように、半導体
基板４表面上に薄いゲート酸化膜７を形成し、さらに、
ＣＶＤ法を用いてポリシリコン層、および酸化膜を順次
堆積する。そして、フォトリソグラフィ法およびエッチ
ング法を用いて酸化膜およびポリシリコン層をパターニ
ングし、ワード線（１４ａ）を構成するゲート電極８お
よびワード線１４ｂを形成する。そして、このゲート電
極８およびその表面上に堆積した酸化膜をマスクとして
半導体基板４表面に不純物をイオン注入し、不純物拡散
領域５、６を形成する。このイオン注入工程によって形
成される不純物拡散領域５は、ゲート電極８およびシー
ルド用電極層１３に対して自己整合的に形成される。

【００２７】さらに、図４（ｅ）に示すように、ゲート
電極８が形成された半導体基板４表面に酸化膜１９を堆
積する。そして、この酸化膜１９を異方性エッチングす
ることによってゲート電極８の側壁に新たに酸化膜のサ
イドウォール１９ａを形成する。

【００２８】そして、図４（ｆ）に示すように、ＣＶＤ
法を用いてポリシリコン層を堆積し、これをパターニン
グすることによりキャパシタ３の下部電極９を形成す
る。下部電極９は、トランスファーゲート用トランジス
タのゲート電極８の表面上から素子分離領域１６の表面
上を通過するゲート電極８の表面上にまで延びて形成さ
れる。そして、その一部がトランスファーゲート用トラ
ンジスタ２の不純物拡散領域５の表面上に堆積して接続
される。

【００２９】その後、図４（ｇ）に示すように、下部電
極９などの表面上にシリコン窒化膜をＣＶＤ法を用いて
堆積し、さらにその表面を熱酸化処理することによりキ
ャパシタ３の誘電体層１０を形成する。さらに、その表
面上にＣＶＤ法を用いてポリシリコン層を堆積し、パタ
ーニングして、キャパシタ３の上部電極１１を形成す
る。

【００３０】以上の工程によって１個のトランスファー
ゲート用トランジスタ２と１個のキャパシタ３とから構
成されるメモリセルがフィールドシールド分離構造によ
って絶縁分離されて形成されたＤＲＡＭのメモリセルア
レイを製造することができる。

【００３１】このような製造プロセスによって形成され
るメモリセルの特徴点は次のとおりである。

【００３２】（ａ） 素子間分離領域を形成するフィー
ルドシールド構造のシールド用電極層１３などの製造プ
ロセスは、メモリセルを構成するトランスファーゲート
用トランジスタやキャパシタなどの製造プロセスに先立
って独立して行なわれる。このために、フィールドシー
ルド用のゲート酸化膜１２の膜厚やシールド用電極層１
３の膜厚などは任意に設定することができる。これによ
って、種々のタイプのメモリセルアレイの特性に応じた
絶縁分離特性を設定することができる。

【００３３】（ｂ） メモリセルのキャパシタ３は、ト
ランスファーゲート用トランジスタ２のゲート電極８上
部から素子分離領域１６の上部を通過する他のトランス
ファーゲート用トランジスタのゲート電極８の上部にま
で延びた領域で形成することができる。これによって、
キャパシタの接合面積を増大し、さらに容量を増加する
ことができる。

【００３４】次に、フィールドシールド分離構造を有す
るＤＲＡＭのメモリセルの変形例を図９ないし図１４に
示す。これらの変形例は、メモリセルのキャパシタの構
造に特徴を有している。

【００３５】図９を参照して、第１の変形例のメモリセ
ルは、半導体基板４の主表面上に、厚くかつ平坦に形成
された層間絶縁膜３０中に形成された開口部３１を有し
ている。また、トランスファゲート用トランジスタ２の
一方の不純物領域５の表面上には導電層４０が形成され
ている。導電層４０は、さらにゲート電極８の上部から
ワード線１４ｂの上部にわたって延在している。開口部
３１は、この導電層４０の表面上に到達している。キャ
パシタ３は、この開口部３１の内面および上縁に沿って
下層から順に下部電極９、誘電体層１０、上部電極１１
が形成されている。

【００３６】図１０を参照して、第２の変形例のメモリ
セルは、第１の変形例で示された導電層４０が省略され
ている。そして、開口部３１の内部に形成された下部電
極９は、直接不純物領域５に接続されている。

【００３７】図１１を参照して、第３の変形例によるメ
モリセルのキャパシタ３は、下部電極９の一部が下層の
絶縁膜３２から離れた突出部９ａを有している。そし
て、誘電体層１０および上部電極１１は、下部電極９の
突出部９ａの表面を覆うように形成されている。

【００３８】図１２を参照して、第４の変形例によるメ
モリセルのキャパシタ３は、下部電極９の一部が鉛直上
方に突出した立壁部９ｂを有している。そして、誘電体
層１０および上部電極１１は、立壁部９ｂを有する下部
電極９の表面を覆うように形成されている。

【００３９】図１３を参照して、第５の変形例によるメ
モリセルのキャパシタ３は、下部電極９の一部が鉛直上
方に突出した立壁部９ｂと、さらに立壁部９ｂの上端か
ら水平方向に延びた突出部９ｃとを有している。そし
て、誘電体層１０および上部電極１１は、立壁部９ｂ、
突出部９ｃを有する下部電極９の表面を覆うように形成
されている。

【００４０】図１４を参照して、第６の変形例によるメ
モリセルは、不純物領域を表面から上方に突出した絶縁
体あるいは導電体からなる突出部３３を有している。下
部電極９は突出部３３の表面を覆うように形成されてい
る。さらに、誘電体層１０、上部電極１１は下部電極９
の表面に沿って形成されている。

【００４１】なお、上記実施例においては、メモリセル
アレイの構造がいわゆるフォールデッドビットライン方
式のものを用いて説明したが、これに限定されることな
く、たとえばオープンビットライン方式などのものにも
適用することができる。

【００４２】

【発明の効果】以上のように、本発明における半導体記
憶装置は、メモリセルアレイを構成する個々の単位記憶
回路を絶縁分離する構造として、常時オフ状態を維持す
るトランジスタ構造を用いたいわゆるフィールドシール
ド分離構造を用いている。これによって、従来の厚い酸
化膜を用いて絶縁分離を行なう方法で生じていたバーズ
ビーク等の冗長領域によって素子形成領域が減少し高集
積化を阻害するのを完全に取除くことによって、半導体
記憶装置の高集積化を実現可能としている。さらに、こ
の素子分離構造を他の機能素子と独立形成することによ
り絶縁分離特性の設定が容易でかつ完全に達成でき信頼
性の高い半導体記憶装置を実現することを可能としてい
る。

【図面の簡単な説明】

【図１】 本発明の一実施例によるＤＲＡＭのメモリセ
ルアレイの一部を示す平面構造図である。

【図２】 図１中において切断線ＩＩ−ＩＩに沿った方
向からの断面構造図である。

【図３】 図１に示されたメモリセルアレイの等価回路
図である。

【図４】 本発明のＤＲＡＭのメモリセルの製造工程を
順に示した断面構造図である。

【図５】 一般的なＤＲＡＭの構造を示すブロック図で
ある。

【図６】 従来のＤＲＡＭのメモリセルアレイの構造を
示す平面図である。

【図７】 図６中の切断線ＶＩＩ−ＶＩＩに沿った方向
からの断面構造図である。

【図８】 従来のＤＲＡＭの第２の例のメモリセルの断
面構造図である。

【図９】 本発明のＤＲＡＭのメモリセルの第１の変形
例の断面構造図である。

【図１０】 本発明のＤＲＡＭのメモリセルの第２の変
形例を示す断面構造図である。

【図１１】 本発明のＤＲＡＭのメモリセルの第３の変
形例を示す断面構造図である。

【図１２】 本発明のＤＲＡＭのメモリセルの第４の変
形例を示す断面構造図である。

【図１３】 本発明のＤＲＡＭのメモリセルの第５の変
形例を示す断面構造図である。

【図１４】 本発明のＤＲＡＭのメモリセルの第６の変
形例を示す断面構造図である。

【符号の説明】

１ メモリセル、２ トランスファーゲート用トランジ
スタ、３ キャパシタ、５，６ 不純物拡散領域、８，
１４ａ，１４ｂ，１４ｃ，１４ｄ ゲート電極（ワード
線）、９ 下部電極、１０ 誘電体層、１１ 上部電
極、１２ フィールドシールド用のゲート酸化膜、１３
シールド用電極層、１６ 素子分離領域。

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【手続補正書】

【提出日】平成９年５月１日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】発明の名称

【補正方法】変更

【補正内容】

【発明の名称】 半導体記憶装置の製造方法

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００１２

【補正方法】変更

【補正内容】

【００１２】

【課題を解決するための手段】本発明は、素子分離領域
によってそのまわりが取囲まれた素子形成領域上に、ス
イッチング素子と信号保持用受動素子とからなるメモリ
セルを含む半導体記憶装置の製造方法であって、次の工
程を備える。 −半導体基板上に第１の膜厚を有する第１の酸化膜を形
成する工程。 −前記第１の酸化膜上に、フィールドシールド用電極層
となるべき第１の導体層を形成する工程。 −前記第１導体層上に第１の絶縁膜を形成する工程。 −前記素子形成領域上に位置する前記第１導体層と前記
第１絶縁膜との積層体をエッチングによって除去し、前
記素子分離領域上にのみこの積層体を残す工程。 −前記積層体上および前記素子形成領域上に第２の絶縁
膜を形成する工程。 −前記第２の絶縁膜を異方性エッチングし、前記積層体
の側壁にサイドウォール絶縁膜を残余させる工程。 −前記素子形成領域に位置する半導体基板上に、前記第
１の膜厚とは異なる第２の膜厚を有する第２の酸化膜を
介して、前記スイッチング素子のゲート電極層となるべ
きパターニングされた第２の導体層を形成する工程。 −前記積層体および第２導体層をマスクとして半導体基
板中に不純物をイオン注入することによって、前記スイ
ッチング素子のソース／ドレイン領域となるべき１対の
不純物領域を形成する工程。 −前記第２導体層を覆う第３の絶縁膜を形成する工程。 −前記１対の不純物領域のうちの一方に接触し、前記第
１導体層の上方および前記第２導体層の上方にまで延在
する下部電極層を形成する工程。 −前記下部電極層上に誘電体層を形成する工程。 −前記誘電体層上に上部電極層を形成する工程。 好ましい実施例では、第２導体層を形成する工程は、半
導体基板上に第２の酸化膜を介して導体層を形成し、こ
の導体層上に絶縁膜を形成し、さらに導体層と絶縁膜と
の積層体をエッチングによってパターニングすることを
含む。また好ましい実施例では、第３絶縁膜を形成する
工程は、第２導体層とその上の絶縁膜との積層体を覆う
絶縁膜を形成し、この絶縁膜を異方性エッチングするこ
とによって積層体の側壁にサイドウォール絶縁膜を残余
させることを含む。さらに好ましい実施例では、第１導
体層とその上の第１絶縁膜との積層体上に、他のスイッ
チング素子のゲート電極層となるべきパターニングされ
た第３の導体層を形成する工程と、第３の導体層を覆う
第４の絶縁膜を形成する工程とを備える。下部電極層
は、第４の絶縁膜上にまで延在している。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 栄森 貴尚 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 田中 義典 兵庫県伊丹市瑞穂原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内

Claims (1)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に、半導体素子が形成され
   る活性領域と、この活性領域の周辺を囲って各々独立し
   た複数の活性領域を形成する素子分離領域とを備え、 前記活性領域内に位置する前記半導体基板中に間を隔て
   て形成された２つの不純物領域と、前記２つの不純物領
   域の間に位置し前記半導体基板の表面上に形成された第
   １導体層とを含むスイッチング素子と、 前記スイッチング素子の前記不純物領域のいずれか一方
   に接続された第１電極層と、前記第１電極層に接して形
   成された誘電膜と、前記誘電膜に接して形成された第２
   電極層とを含む信号保持用受動素子とからなる単位記憶
   回路を各々の前記活性領域内に形成し、さらに複数の前
   記単位記憶回路を行列状に配置して接続した記憶領域を
   含む半導体記憶装置において、 前記素子分離領域は、この素子分離領域に位置する前記
   半導体基板表面上に酸化膜を介して形成された素子分離
   用電極層を含み、 前記素子分離領域を介して隣接する第１のスイッチング
   素子の不純物領域と第２のスイッチング素子の不純物領
   域とが前記素子分離用電極層に対して自己整合で形成さ
   れており、 前記記憶保持用受動素子は、その一部が前記素子分離用
   電極層の上部にまで延びて形成されていることを特徴と
   する、半導体記憶装置。