JPH1027899A - 電圧駆動型炭化ケイ素サイリスタ - Google Patents
電圧駆動型炭化ケイ素サイリスタInfo
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- JPH1027899A JPH1027899A JP8182198A JP18219896A JPH1027899A JP H1027899 A JPH1027899 A JP H1027899A JP 8182198 A JP8182198 A JP 8182198A JP 18219896 A JP18219896 A JP 18219896A JP H1027899 A JPH1027899 A JP H1027899A
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- H10D18/655—Gate-turn-off devices with turn-off by field effect produced by insulated gate structures
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
- H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
- H10D62/8325—Silicon carbide
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】
【課題】制御の容易な電圧駆動型のスイッチング素子
で、しかも高不純物濃度の基板を利用できる炭化ケイ素
（ＳｉＣ）で、チャネルの移動度に影響されないオン電
圧の低い電圧駆動型ＳｉＣサイリスタを得る。 【解決手段】ターンオンのためのＭＯＳ型ゲートとター
ンオフのためのＭＯＳ型ゲートとを設け、オン時の主電
流がオンチャネル５４を通らないようにする。特に、ト
レンチ５６を設け、トレンチ５６内にゲート電極層を埋
め込んだ形のトレンチゲートとすることによつて、深い
不純物拡散を不要にし、製造を容易にする。
で、しかも高不純物濃度の基板を利用できる炭化ケイ素
（ＳｉＣ）で、チャネルの移動度に影響されないオン電
圧の低い電圧駆動型ＳｉＣサイリスタを得る。 【解決手段】ターンオンのためのＭＯＳ型ゲートとター
ンオフのためのＭＯＳ型ゲートとを設け、オン時の主電
流がオンチャネル５４を通らないようにする。特に、ト
レンチ５６を設け、トレンチ５６内にゲート電極層を埋
め込んだ形のトレンチゲートとすることによつて、深い
不純物拡散を不要にし、製造を容易にする。
Description
【０００１】
【発明の属する技術分野】この発明は、炭化ケイ素を用
い、高耐圧、大電流の制御に適する炭化ケイ素サイリス
タに関する。
い、高耐圧、大電流の制御に適する炭化ケイ素サイリス
タに関する。
【０００２】
【従来の技術】最近、高耐圧、大電流を制御する電力用
半導体素子として炭化ケイ素（以下ＳｉＣと記す）を基
板結晶とする縦型のＭＯＳ型電界効果トランジスタ（以
下ＭＯＳＦＥＴと記す）の試作が行われている。［例え
ば、Palmour,J.W.他:MaterialsResearch Society Proce
edings,(1994)や Tokura,N.他：Jpn. J. Appl. Phys.Vo
l.34(1995), pp.5567 〜5573 を参照されたい。］ こ
れは６Ｈ−ＳｉＣや４Ｈ−ＳｉＣなどの単結晶が、かな
り高品質で製造できるようになってきたことによる。こ
れらは、閃亜鉛鉱型とウルツ鉱型とが積層された形のア
ルファ相ＳｉＣである。このデバイスは、従来、シリコ
ンを基板結晶として製造されてきたが、ＳｉＣでは、比
電界強度が大きいことなどから特性改善が期待されると
して研究されている。また、電力用半導体素子として
は、パワーＭＯＳＦＥＴだけではなく、バイポーラ素子
である絶縁ゲートバイポーラトランジスタ（以下ＩＧＢ
Ｔと略す）の検討も始められている。［例えば、Bhall
a,A. 他:Proc. of 6th Internat. Symposium on Power
Semiconductor Devices and IC's,(1994) pp.287 や Ra
mungul,N.他：Technical Digest of Int'l Conf. on Si
C and Related Materials 95(1995), TuP-39 を参照］
これはシリコンの経験からユニポーラ素子の代表であ
るパワーＭＯＳＦＥＴよりもＩＧＢＴの方が高耐圧、大
電流領域で素子の抵抗を低減することができるからであ
る。
半導体素子として炭化ケイ素（以下ＳｉＣと記す）を基
板結晶とする縦型のＭＯＳ型電界効果トランジスタ（以
下ＭＯＳＦＥＴと記す）の試作が行われている。［例え
ば、Palmour,J.W.他:MaterialsResearch Society Proce
edings,(1994)や Tokura,N.他：Jpn. J. Appl. Phys.Vo
l.34(1995), pp.5567 〜5573 を参照されたい。］ こ
れは６Ｈ−ＳｉＣや４Ｈ−ＳｉＣなどの単結晶が、かな
り高品質で製造できるようになってきたことによる。こ
れらは、閃亜鉛鉱型とウルツ鉱型とが積層された形のア
ルファ相ＳｉＣである。このデバイスは、従来、シリコ
ンを基板結晶として製造されてきたが、ＳｉＣでは、比
電界強度が大きいことなどから特性改善が期待されると
して研究されている。また、電力用半導体素子として
は、パワーＭＯＳＦＥＴだけではなく、バイポーラ素子
である絶縁ゲートバイポーラトランジスタ（以下ＩＧＢ
Ｔと略す）の検討も始められている。［例えば、Bhall
a,A. 他:Proc. of 6th Internat. Symposium on Power
Semiconductor Devices and IC's,(1994) pp.287 や Ra
mungul,N.他：Technical Digest of Int'l Conf. on Si
C and Related Materials 95(1995), TuP-39 を参照］
これはシリコンの経験からユニポーラ素子の代表であ
るパワーＭＯＳＦＥＴよりもＩＧＢＴの方が高耐圧、大
電流領域で素子の抵抗を低減することができるからであ
る。
【０００３】図７は、プレーナ型のＩＧＢＴの部分断面
である。この図は、ＩＧＢＴの電流をオン・オフする活
性部の単位部分（セルと呼ぶこともある）を示したもの
であり、実際の素子は、この構造が周期的に形成されて
おり、全体で大きな電流を流すことができるようになっ
ている。なお以下で、ｎまたはｐを冠した層、領域等
は、それぞれ電子、正孔を多数キャリアとする層、領域
等を意味するものとする。
である。この図は、ＩＧＢＴの電流をオン・オフする活
性部の単位部分（セルと呼ぶこともある）を示したもの
であり、実際の素子は、この構造が周期的に形成されて
おり、全体で大きな電流を流すことができるようになっ
ている。なお以下で、ｎまたはｐを冠した層、領域等
は、それぞれ電子、正孔を多数キャリアとする層、領域
等を意味するものとする。
【０００４】図７において、ｐコレクタ層２上にｎ+ バ
ッファ層３を介してｎドリフト層４が積層されたシリコ
ン基板１がある。ｎドリフト層４の表面層に選択的にｐ
ベース領域５が形成され、そのｐベース領域５の表面層
の一部にｎエミッタ領域６が形成されている。ｐベース
領域５の一部にｐベース領域５より拡散深さの深いｐウ
ェル領域７が形成されている。ｎエミッタ領域６とｎド
リフト層４の表面露出部とに挟まれたｐベース領域５の
表面上には、ゲート酸化膜８を介して多結晶シリコンか
らなるゲート電極層９が設けられている。また、ｎエミ
ッタ領域６とｐベース領域５の表面に共通に接触するエ
ミッタ電極１１、ｐコレクタ層２の裏面に接触するコレ
クタ電極１２および、ゲート電極層９に接触するゲート
電極１０が設けられている。エミッタ電極１１は絶縁膜
１３を介してゲート電極層９上に延長されていることも
ある。
ッファ層３を介してｎドリフト層４が積層されたシリコ
ン基板１がある。ｎドリフト層４の表面層に選択的にｐ
ベース領域５が形成され、そのｐベース領域５の表面層
の一部にｎエミッタ領域６が形成されている。ｐベース
領域５の一部にｐベース領域５より拡散深さの深いｐウ
ェル領域７が形成されている。ｎエミッタ領域６とｎド
リフト層４の表面露出部とに挟まれたｐベース領域５の
表面上には、ゲート酸化膜８を介して多結晶シリコンか
らなるゲート電極層９が設けられている。また、ｎエミ
ッタ領域６とｐベース領域５の表面に共通に接触するエ
ミッタ電極１１、ｐコレクタ層２の裏面に接触するコレ
クタ電極１２および、ゲート電極層９に接触するゲート
電極１０が設けられている。エミッタ電極１１は絶縁膜
１３を介してゲート電極層９上に延長されていることも
ある。
【０００５】このＩＧＢＴの動作は、コレクタ電極１
２、エミッタ電極１１間に、コレクタ電極１２が正の電
圧を加えた状態で、ゲート電極１０、エミッタ電極１１
間に、一定値以上の正の電圧を加えると、ｎエミッタ領
域６とｎドリフト層４の表面露出部とに挟まれた、ゲー
ト電極層９直下のｐベース領域５の表面層に反転層（チ
ャネルと呼ぶ）１４を生じ、このチャネル１４を通じて
ｎエミッタ領域６から供給される電子電流が、ｐｎｐト
ランジスタのベース電流となって、ｐｎｐトランジスタ
がオンし、コレクタ電極１２、エミッタ電極１１間に電
流が流れる。また、ゲート電極１０の電圧を取り去る
と、前記チャネル１４が消滅して、電流が停止する（オ
フ状態という）ものである。
２、エミッタ電極１１間に、コレクタ電極１２が正の電
圧を加えた状態で、ゲート電極１０、エミッタ電極１１
間に、一定値以上の正の電圧を加えると、ｎエミッタ領
域６とｎドリフト層４の表面露出部とに挟まれた、ゲー
ト電極層９直下のｐベース領域５の表面層に反転層（チ
ャネルと呼ぶ）１４を生じ、このチャネル１４を通じて
ｎエミッタ領域６から供給される電子電流が、ｐｎｐト
ランジスタのベース電流となって、ｐｎｐトランジスタ
がオンし、コレクタ電極１２、エミッタ電極１１間に電
流が流れる。また、ゲート電極１０の電圧を取り去る
と、前記チャネル１４が消滅して、電流が停止する（オ
フ状態という）ものである。
【０００６】図７のｐコレクタ層２の代わりにｎ+ ドレ
イン層をもつものがパワーＭＯＳＦＥＴである。パワー
ＭＯＳＦＥＴもやはり、ゲート電極へのバイアス電圧の
有無により電流のオン・オフができる。これらのデバイ
スは、ゲート絶縁膜によって絶縁されたゲート構造を有
し、ゲート電極に印加される電圧によって、オン・オフ
のスイッチングができる電圧駆動型の半導体素子であ
る。ＳｉＣはシリコンと同様に熱酸化により、良好な半
導体−絶縁膜界面をもつシリコン酸化膜が得られ、その
シリコン酸化膜をゲート絶縁膜として利用することがで
きることから、これらのデバイスへの応用が容易であ
る。
イン層をもつものがパワーＭＯＳＦＥＴである。パワー
ＭＯＳＦＥＴもやはり、ゲート電極へのバイアス電圧の
有無により電流のオン・オフができる。これらのデバイ
スは、ゲート絶縁膜によって絶縁されたゲート構造を有
し、ゲート電極に印加される電圧によって、オン・オフ
のスイッチングができる電圧駆動型の半導体素子であ
る。ＳｉＣはシリコンと同様に熱酸化により、良好な半
導体−絶縁膜界面をもつシリコン酸化膜が得られ、その
シリコン酸化膜をゲート絶縁膜として利用することがで
きることから、これらのデバイスへの応用が容易であ
る。
【０００７】
【発明が解決しようとする課題】ＳｉＣで、図７に示し
たようなＩＧＢＴやパワーＭＯＳＦＥＴを作れば、同じ
耐圧のシリコンのＩＧＢＴやＭＯＳＦＥＴに比べて、ｎ
ドリフト層４の抵抗を大幅に下げられるため、シリコン
の素子よりもオン電圧またはオン抵抗を下げられる可能
性がある。
たようなＩＧＢＴやパワーＭＯＳＦＥＴを作れば、同じ
耐圧のシリコンのＩＧＢＴやＭＯＳＦＥＴに比べて、ｎ
ドリフト層４の抵抗を大幅に下げられるため、シリコン
の素子よりもオン電圧またはオン抵抗を下げられる可能
性がある。
【０００８】ところが、これらのＳｉＣの半導体素子で
は重要な問題がある。それは、ＩＧＢＴやパワーＭＯＳ
ＦＥＴでは、図６において見られるようにＭＯＳ型ゲー
ト部があり、そのゲート電極層９の直下に形成されるチ
ャネル１４の抵抗（チャネル抵抗）が直列に接続された
構造をもつことである。すなわち、オン時には、電流は
そのチャネルを流れることになる。そのため、いくらｎ
ドリフト層４の抵抗が小さくても、チャネル抵抗を同様
にシリコンよりも小さくできなければ全体の抵抗を下げ
ることはできない。
は重要な問題がある。それは、ＩＧＢＴやパワーＭＯＳ
ＦＥＴでは、図６において見られるようにＭＯＳ型ゲー
ト部があり、そのゲート電極層９の直下に形成されるチ
ャネル１４の抵抗（チャネル抵抗）が直列に接続された
構造をもつことである。すなわち、オン時には、電流は
そのチャネルを流れることになる。そのため、いくらｎ
ドリフト層４の抵抗が小さくても、チャネル抵抗を同様
にシリコンよりも小さくできなければ全体の抵抗を下げ
ることはできない。
【０００９】これまで報告されたＳｉＣＭＯＳＦＥＴの
移動度は１００ｃｍ2 ／Ｖｓにも満たない。［Billon,
T.他:Transactions Second Int. High Temperature Ele
ctronics Conf.,(1994),X-29 参照］ すなわち、シリ
コン素子よりも小さいチャネル抵抗どころか、むしろシ
リコンよりも大きな値となっている。図８は、パワーＭ
ＯＳＦＥＴにおいて、オン抵抗とチャネル移動度との関
係を示した図である。横軸は素子の耐圧、縦軸はオン抵
抗であり、チャネル移動度をパラメータとしている。こ
の図からわかるようにオン抵抗は数１００Ｖから数ｋＶ
の広い範囲にわたって、チャネルの移動度に大きく依存
している。特にチャネル移動度が小さい場合は、オン抵
抗が飽和してしまい、一定値以下に下がらなくなる。従
って、チャネル移動度は、できるだけ大きいことが望ま
しいことになる。
移動度は１００ｃｍ2 ／Ｖｓにも満たない。［Billon,
T.他:Transactions Second Int. High Temperature Ele
ctronics Conf.,(1994),X-29 参照］ すなわち、シリ
コン素子よりも小さいチャネル抵抗どころか、むしろシ
リコンよりも大きな値となっている。図８は、パワーＭ
ＯＳＦＥＴにおいて、オン抵抗とチャネル移動度との関
係を示した図である。横軸は素子の耐圧、縦軸はオン抵
抗であり、チャネル移動度をパラメータとしている。こ
の図からわかるようにオン抵抗は数１００Ｖから数ｋＶ
の広い範囲にわたって、チャネルの移動度に大きく依存
している。特にチャネル移動度が小さい場合は、オン抵
抗が飽和してしまい、一定値以下に下がらなくなる。従
って、チャネル移動度は、できるだけ大きいことが望ま
しいことになる。
【００１０】また、この図では比較のためにシリコンの
パワーＭＯＳＦＥＴとＩＧＢＴのオン抵抗も示した。こ
の比較では、ＳｉＣではチャネル移動度が小さくても、
シリコン半導体素子よりもオン抵抗が小さいように見え
る。しかし、ＳｉＣはコストが高価なことから、半導体
素子の面積はできるだけ小さくしたい。そのため、チャ
ネル移動度は依然としてＳｉＣ半導体素子にとって重要
な課題である。
パワーＭＯＳＦＥＴとＩＧＢＴのオン抵抗も示した。こ
の比較では、ＳｉＣではチャネル移動度が小さくても、
シリコン半導体素子よりもオン抵抗が小さいように見え
る。しかし、ＳｉＣはコストが高価なことから、半導体
素子の面積はできるだけ小さくしたい。そのため、チャ
ネル移動度は依然としてＳｉＣ半導体素子にとって重要
な課題である。
【００１１】以上の問題に鑑み本発明の目的は、ＳｉＣ
本来の特性を生かした低オン電圧の電圧駆動型ＳｉＣサ
イリスタを提供することにある。
本来の特性を生かした低オン電圧の電圧駆動型ＳｉＣサ
イリスタを提供することにある。
【００１２】
【課題を解決するための手段】上記課題解決のため本発
明は、ＳｉＣを用いた高耐圧サイリスタとして以下の構
造を提案するものである。まず、ターンオンのためのＭ
ＯＳ型ゲートとターンオフのためのＭＯＳ型ゲートを有
する。すなわち、順次導電型を異にする五層を有し、該
五層のうち少なくとも第一層ないし第四層はその一部が
一方の表面に露出部を有する炭化ケイ素基板と、その基
板の両主面にそれぞれ設けられた主電極とを有する電圧
駆動型炭化ケイ素サイリスタにおいて、第二層と第四層
とに挟まれた第三層の前記露出部上にゲート絶縁膜を介
して設けられた前記サイリスタを低抵抗状態にするため
のゲート電極層と、第一層と第三層とに挟まれた第二層
の前記露出部上にゲート絶縁膜を介して設けられた前記
サイリスタを高抵抗状態にするためのゲート電極層とを
有するものとする。
明は、ＳｉＣを用いた高耐圧サイリスタとして以下の構
造を提案するものである。まず、ターンオンのためのＭ
ＯＳ型ゲートとターンオフのためのＭＯＳ型ゲートを有
する。すなわち、順次導電型を異にする五層を有し、該
五層のうち少なくとも第一層ないし第四層はその一部が
一方の表面に露出部を有する炭化ケイ素基板と、その基
板の両主面にそれぞれ設けられた主電極とを有する電圧
駆動型炭化ケイ素サイリスタにおいて、第二層と第四層
とに挟まれた第三層の前記露出部上にゲート絶縁膜を介
して設けられた前記サイリスタを低抵抗状態にするため
のゲート電極層と、第一層と第三層とに挟まれた第二層
の前記露出部上にゲート絶縁膜を介して設けられた前記
サイリスタを高抵抗状態にするためのゲート電極層とを
有するものとする。
【００１３】そのようにすれば、電圧駆動型の半導体素
子でありながら、サイリスタのオン状態では主電流がＭ
ＯＳ型ゲート部のチャネルを流れないので、全体のオン
抵抗がチャネル抵抗に依存しない。従って、チャネル抵
抗にかかわらず、ＳｉＣ本来の低いオン電圧を実現した
サイリスタとなる。例えば、炭化ケイ素からなる、第一
導電型カソード層、第二導電型ドリフト層をこの順に積
層した半導体基板と、第二導電型ドリフト層の表面層に
形成された第一導電型ベース領域と、その第一導電型ベ
ース領域の表面層に形成された第二導電型アノード領域
と、その第二導電型アノード領域の表面層に形成された
第一導電型ソース領域と、第一導電型ソース領域と第一
導電型ベース領域とに挟まれた第二導電型アノード領域
の表面に対向し、ゲート絶縁膜を介して設けられたゲー
ト電極層と、第二導電型アノード領域と第二導電型ドリ
フト層とに挟まれた第一導電型ベース領域の表面に対向
し、ゲート絶縁膜を介して設けられたゲート電極層と、
それらのゲート電極層に接触して設けられたゲート電極
と、第一導電型ソース領域と第二導電型アノード領域と
の表面に共通に接触して設けられたアノード電極と、第
一導電型カソード層の裏面に接触して設けられたカソー
ド電極とを有するものとすれば、電圧駆動型の半導体素
子でありながら、主電流はＭＯＳ型ゲート部のチャネル
を流れない。
子でありながら、サイリスタのオン状態では主電流がＭ
ＯＳ型ゲート部のチャネルを流れないので、全体のオン
抵抗がチャネル抵抗に依存しない。従って、チャネル抵
抗にかかわらず、ＳｉＣ本来の低いオン電圧を実現した
サイリスタとなる。例えば、炭化ケイ素からなる、第一
導電型カソード層、第二導電型ドリフト層をこの順に積
層した半導体基板と、第二導電型ドリフト層の表面層に
形成された第一導電型ベース領域と、その第一導電型ベ
ース領域の表面層に形成された第二導電型アノード領域
と、その第二導電型アノード領域の表面層に形成された
第一導電型ソース領域と、第一導電型ソース領域と第一
導電型ベース領域とに挟まれた第二導電型アノード領域
の表面に対向し、ゲート絶縁膜を介して設けられたゲー
ト電極層と、第二導電型アノード領域と第二導電型ドリ
フト層とに挟まれた第一導電型ベース領域の表面に対向
し、ゲート絶縁膜を介して設けられたゲート電極層と、
それらのゲート電極層に接触して設けられたゲート電極
と、第一導電型ソース領域と第二導電型アノード領域と
の表面に共通に接触して設けられたアノード電極と、第
一導電型カソード層の裏面に接触して設けられたカソー
ド電極とを有するものとすれば、電圧駆動型の半導体素
子でありながら、主電流はＭＯＳ型ゲート部のチャネル
を流れない。
【００１４】また、ＭＯＳ型ゲート部がトレンチ型であ
ってもよい。すなわち、炭化ケイ素からなる、第一導電
型カソード層、第二導電型ドリフト層、第一導電型ベー
ス層、第二導電型アノード層をこの順に積層した半導体
基板と、第二導電型アノード領域の表面層に形成された
第一導電型ソース領域と、第一導電型ソース領域の表面
から第二導電型アノード層と第一導電型ベース層とを貫
通して形成され第二導電型ドリフト層に達するトレンチ
と、そのトレンチ内にゲート絶縁膜を介して充填された
ゲート電極層と、ゲート電極層に接触して設けられたゲ
ート電極と、第一導電型ソース領域と第二導電型アノー
ド層との表面に共通に接触して設けられたアノード電極
と、第一導電型カソード層の裏面に接触して設けられた
カソード電極とを有するものがよい。
ってもよい。すなわち、炭化ケイ素からなる、第一導電
型カソード層、第二導電型ドリフト層、第一導電型ベー
ス層、第二導電型アノード層をこの順に積層した半導体
基板と、第二導電型アノード領域の表面層に形成された
第一導電型ソース領域と、第一導電型ソース領域の表面
から第二導電型アノード層と第一導電型ベース層とを貫
通して形成され第二導電型ドリフト層に達するトレンチ
と、そのトレンチ内にゲート絶縁膜を介して充填された
ゲート電極層と、ゲート電極層に接触して設けられたゲ
ート電極と、第一導電型ソース領域と第二導電型アノー
ド層との表面に共通に接触して設けられたアノード電極
と、第一導電型カソード層の裏面に接触して設けられた
カソード電極とを有するものがよい。
【００１５】そのようにすれば、ある程度の厚さを必要
とする第一導電型ベース層、第二導電型アノード層を気
相成長法により形成でき、困難な熱拡散に頼らずに電圧
駆動型サイリスタが実現できる。また、ＭＯＳ型ゲート
部の少なくとも一部がトレンチ部分ではなく、プレーナ
部分に形成されていてもよい。すなわち、第二導電型ア
ノード層表面から第一導電型ベース層を貫通して形成さ
れ第二導電型ドリフト層に達するトレンチと、第二導電
型アノード層の該トレンチ側壁に面した一部に形成され
た第一導電型側壁領域と、その第一導電型側壁領域と第
一導電型ソース領域とに挟まれた第二導電型アノード層
の表面上およびトレンチ内にゲート絶縁膜を介して設け
られたゲート電極層を有するものがよい。
とする第一導電型ベース層、第二導電型アノード層を気
相成長法により形成でき、困難な熱拡散に頼らずに電圧
駆動型サイリスタが実現できる。また、ＭＯＳ型ゲート
部の少なくとも一部がトレンチ部分ではなく、プレーナ
部分に形成されていてもよい。すなわち、第二導電型ア
ノード層表面から第一導電型ベース層を貫通して形成さ
れ第二導電型ドリフト層に達するトレンチと、第二導電
型アノード層の該トレンチ側壁に面した一部に形成され
た第一導電型側壁領域と、その第一導電型側壁領域と第
一導電型ソース領域とに挟まれた第二導電型アノード層
の表面上およびトレンチ内にゲート絶縁膜を介して設け
られたゲート電極層を有するものがよい。
【００１６】サイリスタデバイスの可制御電流はターン
オフ用のゲート部のチャネル抵抗に依存する。そのた
め、ターンオフに使用するＭＯＳ型ゲート部のチャネル
抵抗は低いことが望まれる。トレンチ部分に形成される
ＭＯＳ型ゲート部はエッチングダメージや移動度の結晶
異方性などから抵抗が低くなる可能性がある。そこで、
ターンオフ用のゲート部は、トレンチ部分ではなく、プ
レーナ部分に形成することによって、十分に低い抵抗の
ＭＯＳ型ゲート部を提供することが可能となる。
オフ用のゲート部のチャネル抵抗に依存する。そのた
め、ターンオフに使用するＭＯＳ型ゲート部のチャネル
抵抗は低いことが望まれる。トレンチ部分に形成される
ＭＯＳ型ゲート部はエッチングダメージや移動度の結晶
異方性などから抵抗が低くなる可能性がある。そこで、
ターンオフ用のゲート部は、トレンチ部分ではなく、プ
レーナ部分に形成することによって、十分に低い抵抗の
ＭＯＳ型ゲート部を提供することが可能となる。
【００１７】半導体基板である炭化ケイ素がアルファ相
炭化ケイ素であり、電流を流す方向の結晶方向が＜００
０１＞方向であるものとする。アルファ相炭化ケイ素で
あれば、結晶性の良い単結晶が比較的容易に得られ、＜
０００１＞方向は、キャリアの移動度が大きい。
炭化ケイ素であり、電流を流す方向の結晶方向が＜００
０１＞方向であるものとする。アルファ相炭化ケイ素で
あれば、結晶性の良い単結晶が比較的容易に得られ、＜
０００１＞方向は、キャリアの移動度が大きい。
【００１８】
【発明の実施の形態】上記課題解決のため本発明の電圧
駆動型の炭化ケイ素サイリスタは、ターンオンのための
ＭＯＳ型ゲート部とターンオフのためのＭＯＳ型ゲート
部とを有するものとする。ＭＯＳ型ゲート部がトレンチ
内に設けられていてもよく、また、ターンオフ用ゲート
部の少なくとも一部がトレンチ内ではなく、表面部分に
形成されていてもよい。
駆動型の炭化ケイ素サイリスタは、ターンオンのための
ＭＯＳ型ゲート部とターンオフのためのＭＯＳ型ゲート
部とを有するものとする。ＭＯＳ型ゲート部がトレンチ
内に設けられていてもよく、また、ターンオフ用ゲート
部の少なくとも一部がトレンチ内ではなく、表面部分に
形成されていてもよい。
【００１９】以下図面を参照しながら、本発明の実施の
形態を説明する。 ［実施例１］図２は本発明第一の実施例のＳｉＣサイリ
スタの部分断面図である。この図はサイリスタのスイッ
チングを行う活性部の単位セルの断面構造を示したもの
である。主として活性部の周辺部分に耐圧を担う部分が
あるが、本発明の本質に関わらないので省略する。
形態を説明する。 ［実施例１］図２は本発明第一の実施例のＳｉＣサイリ
スタの部分断面図である。この図はサイリスタのスイッ
チングを行う活性部の単位セルの断面構造を示したもの
である。主として活性部の周辺部分に耐圧を担う部分が
あるが、本発明の本質に関わらないので省略する。
【００２０】ｎカソード層２２の上に、ｐ+ バッファ層
２３、ｐドリフト層２４が積層された２１は６Ｈ−Ｓｉ
Ｃの基板である。主表面は（０００１）面である。ｐド
リフト層２４の表面層に選択的にｎベース領域２５が、
そのｎベース領域２５の表面層に選択的にｐアノード領
域２６が、そのｐアノード領域２６の表面層に選択的に
ｎソース領域２７が形成されている。ｎソース領域２７
とｐベース層２４の表面露出部とに挟まれたｎベース領
域２５およびｐアノード領域２６の表面上にゲート酸化
膜２８を介して多結晶シリコンからなるゲート電極層２
９が形成されており、ゲート電極層２９に接触するゲー
ト電極３０が設けられている。また、ｐアノード領域２
６とｎソース領域２７との表面に共通に接触するアノー
ド電極３１、ｎカソード層２２の裏面に接触するカソー
ド電極３２が設けられている。アノード電極３１は絶縁
膜３３を介してゲート電極層３０の上に延長してもよ
い。
２３、ｐドリフト層２４が積層された２１は６Ｈ−Ｓｉ
Ｃの基板である。主表面は（０００１）面である。ｐド
リフト層２４の表面層に選択的にｎベース領域２５が、
そのｎベース領域２５の表面層に選択的にｐアノード領
域２６が、そのｐアノード領域２６の表面層に選択的に
ｎソース領域２７が形成されている。ｎソース領域２７
とｐベース層２４の表面露出部とに挟まれたｎベース領
域２５およびｐアノード領域２６の表面上にゲート酸化
膜２８を介して多結晶シリコンからなるゲート電極層２
９が形成されており、ゲート電極層２９に接触するゲー
ト電極３０が設けられている。また、ｐアノード領域２
６とｎソース領域２７との表面に共通に接触するアノー
ド電極３１、ｎカソード層２２の裏面に接触するカソー
ド電極３２が設けられている。アノード電極３１は絶縁
膜３３を介してゲート電極層３０の上に延長してもよ
い。
【００２１】次に、実施例１のＳｉＣサイリスタの動作
について説明する。この半導体素子はｎカソード層２
２、ｐドリフト層２４、ｎベース領域２５、ｐアノード
領域２６の四層構造のサイリスタにｎソース領域２７を
加えた五層構造となっている。このサイリスタをオン状
態にするには、アノード電極３１に、カソード電極３２
に対して正の電圧を印加した状態で、ゲート電極３０に
一定値以上の負のバイアスを印加する。そうして、ゲー
ト電極層２９直下のｎベース領域２５の表面層に反転層
すなわちオンチャネル３４を生じさせる。するとｐアノ
ード領域２６から正孔がこのオンチャネル３４を通じて
ｐドリフト層２４に流れ、ｐ+ バッファ層２３を通って
ｎカソード領域２１に注入される。この正孔電流はｎカ
ソード層２２、ｐドリフト層２４、ｎベース領域２５か
らなるｎｐｎトランジスタのベース電流となり、ｎｐｎ
トランジスタがオンする。そして、ｎカソード層２１か
ら多量の電子がｐベース層２４に注入され、ｎベース領
域２５に流れる。この電子は、ｎベース領域２５とｐア
ノード領域２６間のｐｎ接合の順バイアスによって、ｐ
アノード領域２６に流れ、逆にｐアノード領域２６から
多量の正孔の注入を招く。このようにキャリア増倍を繰
り返して、サイリスタがオンする。すなわち、ｎベース
領域２５の上のゲート電極層２９はサイリスタのターン
オンのためのＭＯＳゲートとして働く。アノード電極３
１、カソード電極３２間のｐｎｐ（ｐ + ）ｎ四層部に電
流が流れ始めれば、ゲート電極３０の電圧を除去しても
電流は流れ続ける。
について説明する。この半導体素子はｎカソード層２
２、ｐドリフト層２４、ｎベース領域２５、ｐアノード
領域２６の四層構造のサイリスタにｎソース領域２７を
加えた五層構造となっている。このサイリスタをオン状
態にするには、アノード電極３１に、カソード電極３２
に対して正の電圧を印加した状態で、ゲート電極３０に
一定値以上の負のバイアスを印加する。そうして、ゲー
ト電極層２９直下のｎベース領域２５の表面層に反転層
すなわちオンチャネル３４を生じさせる。するとｐアノ
ード領域２６から正孔がこのオンチャネル３４を通じて
ｐドリフト層２４に流れ、ｐ+ バッファ層２３を通って
ｎカソード領域２１に注入される。この正孔電流はｎカ
ソード層２２、ｐドリフト層２４、ｎベース領域２５か
らなるｎｐｎトランジスタのベース電流となり、ｎｐｎ
トランジスタがオンする。そして、ｎカソード層２１か
ら多量の電子がｐベース層２４に注入され、ｎベース領
域２５に流れる。この電子は、ｎベース領域２５とｐア
ノード領域２６間のｐｎ接合の順バイアスによって、ｐ
アノード領域２６に流れ、逆にｐアノード領域２６から
多量の正孔の注入を招く。このようにキャリア増倍を繰
り返して、サイリスタがオンする。すなわち、ｎベース
領域２５の上のゲート電極層２９はサイリスタのターン
オンのためのＭＯＳゲートとして働く。アノード電極３
１、カソード電極３２間のｐｎｐ（ｐ + ）ｎ四層部に電
流が流れ始めれば、ゲート電極３０の電圧を除去しても
電流は流れ続ける。
【００２２】一方、オフする場合は、オン時とは逆に、
ゲート電極３１に正のバイアスを印加する。すると前記
のオンチャネル３４は閉じ、ｐアノード領域２６からの
正孔電流が供給されない。逆にゲート電極層２９直下の
ｎソース領域２７の表面層に反転層すなわちオフチャネ
ル３５を生じるので、残った電子電流は、ｎベース領域
２５に入った後、前記オフチャネル３５を通って、ｎソ
ース領域２７に達し、アノード電極３１から流れ出て、
サイリスタがオフ状態へと移行する。すなわち、ｐアノ
ード領域２６の上のゲート電極層２９はサイリスタのタ
ーンオフのためのＭＯＳゲートとして働く。
ゲート電極３１に正のバイアスを印加する。すると前記
のオンチャネル３４は閉じ、ｐアノード領域２６からの
正孔電流が供給されない。逆にゲート電極層２９直下の
ｎソース領域２７の表面層に反転層すなわちオフチャネ
ル３５を生じるので、残った電子電流は、ｎベース領域
２５に入った後、前記オフチャネル３５を通って、ｎソ
ース領域２７に達し、アノード電極３１から流れ出て、
サイリスタがオフ状態へと移行する。すなわち、ｐアノ
ード領域２６の上のゲート電極層２９はサイリスタのタ
ーンオフのためのＭＯＳゲートとして働く。
【００２３】このサイリスタはオン状態で直列にＭＯＳ
型ゲート部のチャネルが入らないために、そのチャネル
抵抗に全体のオン抵抗が依存しない。従ってＳｉＣ本来
の低いオン抵抗を、ＭＯＳ型ゲート部のチャネル抵抗に
かかわらず実現することができる。また、ＳｉＣの場
合、（０００１）面を主面とするウェハを使用すること
が多い。その場合、電流を流す方向すなわち、基板表面
に対して平行な方向では、キャリアの移動度が大きく、
望ましい。
型ゲート部のチャネルが入らないために、そのチャネル
抵抗に全体のオン抵抗が依存しない。従ってＳｉＣ本来
の低いオン抵抗を、ＭＯＳ型ゲート部のチャネル抵抗に
かかわらず実現することができる。また、ＳｉＣの場
合、（０００１）面を主面とするウェハを使用すること
が多い。その場合、電流を流す方向すなわち、基板表面
に対して平行な方向では、キャリアの移動度が大きく、
望ましい。
【００２４】この構造自体は、結晶格子が異なるが既に
シリコンのパワーデバイスで報告されているものであ
る。［Temple, V. A. K.:Technical Digest of IEDM 84
(1984),p.282 参照］ しかし、注意すべきことは、オン状態では主電流はＭＯ
Ｓ型ゲート部のチャネルを流れていないことである。す
なわち、オンチャネル３４はトリガ電流を与えるだけの
役目を果たしており、主電流を流すものではない。その
ため、必ずしもチャネル抵抗が小さい必要はない。従っ
て、上述のようにＭＯＳ型ゲート部のチャネル抵抗が課
題となっているＳｉＣにおいては、この構造の電圧駆動
型サイリスタが非常に有効であることが理解できる。
シリコンのパワーデバイスで報告されているものであ
る。［Temple, V. A. K.:Technical Digest of IEDM 84
(1984),p.282 参照］ しかし、注意すべきことは、オン状態では主電流はＭＯ
Ｓ型ゲート部のチャネルを流れていないことである。す
なわち、オンチャネル３４はトリガ電流を与えるだけの
役目を果たしており、主電流を流すものではない。その
ため、必ずしもチャネル抵抗が小さい必要はない。従っ
て、上述のようにＭＯＳ型ゲート部のチャネル抵抗が課
題となっているＳｉＣにおいては、この構造の電圧駆動
型サイリスタが非常に有効であることが理解できる。
【００２５】更に、ＳｉＣではバンドギャップが約３ｅ
Ｖと広いことから、ターンオフ時のｐｎ接合の回復が容
易であるという特徴も電圧駆動サイリスタがＳｉＣに適
している点である。上の例で、ｐ+ バッファ層２３は、
ｐドリフト層２４より不純物濃度の高い層で、高耐圧サ
イリスタの空乏層の広がりを抑え、或いはｎカソード層
２１からのキャリアの注入制御のためであったが、低い
耐圧のサイリスタなどで、このｐ+バッファ層２３の無
い場合もある。
Ｖと広いことから、ターンオフ時のｐｎ接合の回復が容
易であるという特徴も電圧駆動サイリスタがＳｉＣに適
している点である。上の例で、ｐ+ バッファ層２３は、
ｐドリフト層２４より不純物濃度の高い層で、高耐圧サ
イリスタの空乏層の広がりを抑え、或いはｎカソード層
２１からのキャリアの注入制御のためであったが、低い
耐圧のサイリスタなどで、このｐ+バッファ層２３の無
い場合もある。
【００２６】また、当然のことながら、導電型のｐ型と
ｎ型とが反転したＳｉＣサイリスタも考えられる。実施
例１においては、ターンオフのためのオフチャネル３５
がｎチャネル型になっており、移動度が大きい電子がキ
ャリアになるため、逆の場合に比べ、ターンオフできる
電流が大きくなるという利点がある。 ［実施例２］実施例１の図１のような構造は、実際のデ
バイス製造のことを考えると、ＳｉＣでは難しい問題が
ある。というのは、ＳｉＣでは不純物の熱拡散が非常に
遅いため、ｎベース領域２５およびｐアノード領域２６
を熱拡散により形成するには、１２００℃以上の高温で
長時間拡散しなければならないからである。また、図２
の構造はシリコンでも濃度と厚さをコントロールしたｎ
ベース領域２５およびｐアノード領域２６を形成しなけ
ればならないため、プロセス設計が困難で、イオン注入
量や熱処理条件の設定が難しい。
ｎ型とが反転したＳｉＣサイリスタも考えられる。実施
例１においては、ターンオフのためのオフチャネル３５
がｎチャネル型になっており、移動度が大きい電子がキ
ャリアになるため、逆の場合に比べ、ターンオフできる
電流が大きくなるという利点がある。 ［実施例２］実施例１の図１のような構造は、実際のデ
バイス製造のことを考えると、ＳｉＣでは難しい問題が
ある。というのは、ＳｉＣでは不純物の熱拡散が非常に
遅いため、ｎベース領域２５およびｐアノード領域２６
を熱拡散により形成するには、１２００℃以上の高温で
長時間拡散しなければならないからである。また、図２
の構造はシリコンでも濃度と厚さをコントロールしたｎ
ベース領域２５およびｐアノード領域２６を形成しなけ
ればならないため、プロセス設計が困難で、イオン注入
量や熱処理条件の設定が難しい。
【００２７】そこで、より製造が容易な構造を考案し
た。図１は、本発明第二の実施例の電圧駆動型ＳｉＣサ
イリスタの部分断面図である。実施例１との違いは、炭
化ケイ素基板４１にトレンチ５６が設けられ、その中に
ゲート酸化膜４８を介して多結晶シリコンからなるゲー
ト電極層４９が埋められていることである。
た。図１は、本発明第二の実施例の電圧駆動型ＳｉＣサ
イリスタの部分断面図である。実施例１との違いは、炭
化ケイ素基板４１にトレンチ５６が設けられ、その中に
ゲート酸化膜４８を介して多結晶シリコンからなるゲー
ト電極層４９が埋められていることである。
【００２８】すなわち、ｎカソード層４２上に、ｐ+ バ
ッファ層４３、ｐドリフト層４４、ｎベース層４５、ｐ
アノード層４６を順に積層したＳｉＣ基板４１を用い
る。ｐアノード層４６の表面層にｎソース領域４７が形
成されている。ｎソース領域４７の表面からｐドリフト
層４４に達するトレンチ５６が形成され、ゲート酸化膜
４８を介して多結晶シリコンのゲート電極層４９が埋め
られている。そして、そのゲート電極層４９に接触する
ゲート電極５０が設けられている。また、ｐアノード領
域４６とｎソース領域４７との表面に共通に接触するア
ノード電極５１、ｎカソード層４２の裏面に接触するカ
ソード電極５２が設けられている。アノード電極５１
は、絶縁膜５３を介してゲート電極層４９の上に延長す
ることもできる。
ッファ層４３、ｐドリフト層４４、ｎベース層４５、ｐ
アノード層４６を順に積層したＳｉＣ基板４１を用い
る。ｐアノード層４６の表面層にｎソース領域４７が形
成されている。ｎソース領域４７の表面からｐドリフト
層４４に達するトレンチ５６が形成され、ゲート酸化膜
４８を介して多結晶シリコンのゲート電極層４９が埋め
られている。そして、そのゲート電極層４９に接触する
ゲート電極５０が設けられている。また、ｐアノード領
域４６とｎソース領域４７との表面に共通に接触するア
ノード電極５１、ｎカソード層４２の裏面に接触するカ
ソード電極５２が設けられている。アノード電極５１
は、絶縁膜５３を介してゲート電極層４９の上に延長す
ることもできる。
【００２９】従ってこの例では、オンチャネル５４、オ
フチャネル５５がトレンチ５６の側面に沿ってＳｉＣ基
板４１の表面に垂直方向にできることになる。実施例２
のＳｉＣサイリスタは次のような製造方法で製造する。
ｎカソード層４２となるサブストレート上に、ｐ+ バッ
ファ層４３、ｐドリフト層４４、ｎベース層４５、ｐア
ノード層４６をエピタキシャル成長法により順に積層し
たＳｉＣ基板４１を用いる。ｐアノード層４６の表面層
に窒素のイオン注入および熱処理によりｎソース領域４
７を形成する。ＲＩＥ（反応性イオンエッチング）によ
りｎソース領域４７の表面からｐドリフト層４４に達す
るトレンチ５６を形成したのち、熱酸化によりゲート酸
化膜４８を形成する。続いて減圧ＣＶＤ法により多結晶
シリコンを堆積してゲート電極層４９とする。ゲート電
極層４９上にＰＳＧを堆積して、ゲート電極層４９とカ
ソード電極とを絶縁する絶縁膜５３とした後、ＳｉＣ基
板４１上の絶縁膜５３に窓を開け、Ａｌをスパッタ蒸着
してアノード電極５１とする。同時にゲート電極層４９
に接触するゲート電極５０も形成する。最後にｎカソー
ド層４２の裏面側にＮｉをスパッタ蒸着し、カソード電
極５２とする。
フチャネル５５がトレンチ５６の側面に沿ってＳｉＣ基
板４１の表面に垂直方向にできることになる。実施例２
のＳｉＣサイリスタは次のような製造方法で製造する。
ｎカソード層４２となるサブストレート上に、ｐ+ バッ
ファ層４３、ｐドリフト層４４、ｎベース層４５、ｐア
ノード層４６をエピタキシャル成長法により順に積層し
たＳｉＣ基板４１を用いる。ｐアノード層４６の表面層
に窒素のイオン注入および熱処理によりｎソース領域４
７を形成する。ＲＩＥ（反応性イオンエッチング）によ
りｎソース領域４７の表面からｐドリフト層４４に達す
るトレンチ５６を形成したのち、熱酸化によりゲート酸
化膜４８を形成する。続いて減圧ＣＶＤ法により多結晶
シリコンを堆積してゲート電極層４９とする。ゲート電
極層４９上にＰＳＧを堆積して、ゲート電極層４９とカ
ソード電極とを絶縁する絶縁膜５３とした後、ＳｉＣ基
板４１上の絶縁膜５３に窓を開け、Ａｌをスパッタ蒸着
してアノード電極５１とする。同時にゲート電極層４９
に接触するゲート電極５０も形成する。最後にｎカソー
ド層４２の裏面側にＮｉをスパッタ蒸着し、カソード電
極５２とする。
【００３０】ゲート電極層４９としては、多結晶シリコ
ンの他に、高融点金属或いは、シリサイドを用いること
ができる。また、Ａｌのアノード電極５１は、ｎソース
領域４７が高不純物濃度なのでオーミック接触をする
が、場合によってはｎソース領域４７の上部はＮｉとし
てもよい。各部の主なディメンジョンは、ｐドリフト層
４４の不純物濃度が１×１０16ｃｍ-3、厚さは８μｍ、
ｎベース層４５の不純物濃度が１×１０17ｃｍ-3、厚さ
は２μｍ、ｐアノード層の不純物濃度が１×１０17ｃｍ
-3、厚さは２μｍである。トレンチ５６間のＳｉＣ部の
幅は約１５μｍである。
ンの他に、高融点金属或いは、シリサイドを用いること
ができる。また、Ａｌのアノード電極５１は、ｎソース
領域４７が高不純物濃度なのでオーミック接触をする
が、場合によってはｎソース領域４７の上部はＮｉとし
てもよい。各部の主なディメンジョンは、ｐドリフト層
４４の不純物濃度が１×１０16ｃｍ-3、厚さは８μｍ、
ｎベース層４５の不純物濃度が１×１０17ｃｍ-3、厚さ
は２μｍ、ｐアノード層の不純物濃度が１×１０17ｃｍ
-3、厚さは２μｍである。トレンチ５６間のＳｉＣ部の
幅は約１５μｍである。
【００３１】このように、例えばエピタキシャル成長法
によってｐ+ バッファ層４３、ｐドリフト層４４だけで
なく、ｎベース層４５およびｐアノード層４６を形成す
ることができる。図２のプレーナ構造と異なり、困難な
熱拡散で形成しなくてもよい。こうしてＳｉＣでも製造
が容易な電圧駆動型サイリスタを提供できる。さらに、
エピタキシャル成長法によって、ｎベース層４５および
ｐアノード層４６を形成するために、それらの濃度およ
び厚さを自由にコントロールでき、図２のような二重拡
散法では達成できない濃度プロフィルも実現できて、デ
バイス設計の自由度が広がることになる。
によってｐ+ バッファ層４３、ｐドリフト層４４だけで
なく、ｎベース層４５およびｐアノード層４６を形成す
ることができる。図２のプレーナ構造と異なり、困難な
熱拡散で形成しなくてもよい。こうしてＳｉＣでも製造
が容易な電圧駆動型サイリスタを提供できる。さらに、
エピタキシャル成長法によって、ｎベース層４５および
ｐアノード層４６を形成するために、それらの濃度およ
び厚さを自由にコントロールでき、図２のような二重拡
散法では達成できない濃度プロフィルも実現できて、デ
バイス設計の自由度が広がることになる。
【００３２】実施例２のＳｉＣサイリスタの動作は、実
施例１とほぼ同じであるので説明を省略する。 ［実施例３］さて、図１の構造の電圧駆動型サイリスタ
のもう一つの問題は、ターンオフ可能な電流を如何に大
きくできるかである。それは、オフチャネル５５の抵抗
と密接な関係がある。すなわち、このチャネル５５を生
起させることによって、それまで流れていた主電流を、
このオフチャネル５５に流す。それにより、ｎベース層
４５とｐアノード層４６との間のｐｎ接合を回復させる
わけであるが、オフチャネル５５の抵抗が大きいと、そ
の接合を回復させることが困難になる。従って、オフチ
ャネル５５の抵抗を小さくすることがターンオフ特性を
向上させることになる。
施例１とほぼ同じであるので説明を省略する。 ［実施例３］さて、図１の構造の電圧駆動型サイリスタ
のもう一つの問題は、ターンオフ可能な電流を如何に大
きくできるかである。それは、オフチャネル５５の抵抗
と密接な関係がある。すなわち、このチャネル５５を生
起させることによって、それまで流れていた主電流を、
このオフチャネル５５に流す。それにより、ｎベース層
４５とｐアノード層４６との間のｐｎ接合を回復させる
わけであるが、オフチャネル５５の抵抗が大きいと、そ
の接合を回復させることが困難になる。従って、オフチ
ャネル５５の抵抗を小さくすることがターンオフ特性を
向上させることになる。
【００３３】しかしながら、図１のようなトレンチ構造
でＭＯＳ型ゲート部を形成すると、一般にチャネルの移
動度が小さくなる。その理由は、トレンチ５６を形成す
るために、ドライエッチング法などを適用するわけであ
るが、その際のダメージが、ＳｉＣ基板４１に残り、Ｍ
ＯＳ型ゲート部の特性に影響を与えるためである。ま
た、（０００１）面を主面とする結晶を用いて図１のよ
うなトレンチ構造にすると、トレンチ５６の側壁に沿っ
たオンチャネル、オフチャネルは、（０００１）面と垂
直な面（ａ面）に形成される。こちらの面は界面凖位が
多いことが知られており、［Shenoy, J. N.:J. Appl. P
hys. 79 (1996),p.3042 参照］ＭＯＳＦＥＴには適さな
い。
でＭＯＳ型ゲート部を形成すると、一般にチャネルの移
動度が小さくなる。その理由は、トレンチ５６を形成す
るために、ドライエッチング法などを適用するわけであ
るが、その際のダメージが、ＳｉＣ基板４１に残り、Ｍ
ＯＳ型ゲート部の特性に影響を与えるためである。ま
た、（０００１）面を主面とする結晶を用いて図１のよ
うなトレンチ構造にすると、トレンチ５６の側壁に沿っ
たオンチャネル、オフチャネルは、（０００１）面と垂
直な面（ａ面）に形成される。こちらの面は界面凖位が
多いことが知られており、［Shenoy, J. N.:J. Appl. P
hys. 79 (1996),p.3042 参照］ＭＯＳＦＥＴには適さな
い。
【００３４】そこで、オフチャネルが（０００１）面と
平行な方向にある電圧駆動型サイリスタを考案した。図
３は、本発明第三の実施例の電圧駆動型ＳｉＣサイリス
タの部分断面図である。炭化ケイ素基板６１にトレンチ
７６が設けられ、その中にゲート酸化膜６８を介して多
結晶シリコンからなるゲート電極層６９が埋められてい
ることは、実施例２と同じであるが、ゲート電極層に基
板表面上に延長部をもつゲート電極層６９ａと、延長部
の無い６９ｂとの二種類があることが違っている。ま
た、ｎベース層６５、ｎソース領域６７の形も違ってい
る。
平行な方向にある電圧駆動型サイリスタを考案した。図
３は、本発明第三の実施例の電圧駆動型ＳｉＣサイリス
タの部分断面図である。炭化ケイ素基板６１にトレンチ
７６が設けられ、その中にゲート酸化膜６８を介して多
結晶シリコンからなるゲート電極層６９が埋められてい
ることは、実施例２と同じであるが、ゲート電極層に基
板表面上に延長部をもつゲート電極層６９ａと、延長部
の無い６９ｂとの二種類があることが違っている。ま
た、ｎベース層６５、ｎソース領域６７の形も違ってい
る。
【００３５】すなわち、図の左側のトレンチ７６ａの近
傍において、ｐアノード層６６のトレンチ７６ａの側面
に沿った部分にｎ側壁領域７７が形成され、そのｎ側壁
領域７７から少し離れたｐアノード層６６の表面層にｎ
ソース領域６７ａが形成されている。そして、ｎ側壁領
域７７とｎソース領域６７ａとに挟まれたｐアノード層
６６の表面上のゲート酸化膜６８ａを介して形成された
延長部をもつゲート電極層６９ａが設けられている。ゲ
ート電極層６９ａは図示されない部分でゲート電極層６
９ｂと接続されている。７０はゲート電極層６９ａと接
続しているゲート電極、７１はアノード電極、７２はカ
ソード電極である。図の右側部分は実施例２と同じであ
る。細い実線はアノード電極７１の接触部分を表してい
る。
傍において、ｐアノード層６６のトレンチ７６ａの側面
に沿った部分にｎ側壁領域７７が形成され、そのｎ側壁
領域７７から少し離れたｐアノード層６６の表面層にｎ
ソース領域６７ａが形成されている。そして、ｎ側壁領
域７７とｎソース領域６７ａとに挟まれたｐアノード層
６６の表面上のゲート酸化膜６８ａを介して形成された
延長部をもつゲート電極層６９ａが設けられている。ゲ
ート電極層６９ａは図示されない部分でゲート電極層６
９ｂと接続されている。７０はゲート電極層６９ａと接
続しているゲート電極、７１はアノード電極、７２はカ
ソード電極である。図の右側部分は実施例２と同じであ
る。細い実線はアノード電極７１の接触部分を表してい
る。
【００３６】従ってこの例では、図の右側部分では、ゲ
ート電極層６９ｂの側面に沿ってオンチャネル７４、オ
フチャネル７５ができているが、図の左側部分では、ゲ
ート電極層６９ａの延長部の直下にオフチャネル７５ａ
があるだけであり、オンチャネルは無いことになる。実
施例３のＳｉＣサイリスタの動作は実施例１と同様に、
ゲート電極７０への負のバイアスにより、オンチャネル
７４が動作してサイリスタがオンし、ゲート電極７０へ
の正のバイアスにより、オフチャネル７５、７５ａが動
作してサイリスタがオフするものである。
ート電極層６９ｂの側面に沿ってオンチャネル７４、オ
フチャネル７５ができているが、図の左側部分では、ゲ
ート電極層６９ａの延長部の直下にオフチャネル７５ａ
があるだけであり、オンチャネルは無いことになる。実
施例３のＳｉＣサイリスタの動作は実施例１と同様に、
ゲート電極７０への負のバイアスにより、オンチャネル
７４が動作してサイリスタがオンし、ゲート電極７０へ
の正のバイアスにより、オフチャネル７５、７５ａが動
作してサイリスタがオフするものである。
【００３７】ただし、前述の如く、オフチャネル７５ａ
は（０００１）面と平行な方向に形成されるため、移動
度が大きく、（０００１）面と垂直な面（ａ面）に形成
されるオフチャネル７５と比べて有効である。オンチャ
ネル７４は、図３の左側には形成されなくなってしまう
ため、右側の図２と同様な構造は周期的に必要である。
は（０００１）面と平行な方向に形成されるため、移動
度が大きく、（０００１）面と垂直な面（ａ面）に形成
されるオフチャネル７５と比べて有効である。オンチャ
ネル７４は、図３の左側には形成されなくなってしまう
ため、右側の図２と同様な構造は周期的に必要である。
【００３８】図４は、図３の実施例３のＳｉＣサイリス
タのＳｉＣ基板表面に於ける部分平面図である。トレン
チ７６が周期的にストライプ状に形成されている。トレ
ンチ７６内のゲート電極層６９ａは、両側に延長部を持
っており、その端を点線で示した。トレンチ７６間のＳ
ｉＣ基板表面にｎ側壁領域７７、ｎソース領域６７ａ、
６７がストライプ状に形成されている。もう一つのゲー
ト電極層６９ｂには延長部が無い。６８はゲート酸化膜
である。
タのＳｉＣ基板表面に於ける部分平面図である。トレン
チ７６が周期的にストライプ状に形成されている。トレ
ンチ７６内のゲート電極層６９ａは、両側に延長部を持
っており、その端を点線で示した。トレンチ７６間のＳ
ｉＣ基板表面にｎ側壁領域７７、ｎソース領域６７ａ、
６７がストライプ状に形成されている。もう一つのゲー
ト電極層６９ｂには延長部が無い。６８はゲート酸化膜
である。
【００３９】サイリスタの可制御電流はターンオフのた
めのオフチャネルのチャネル抵抗に依存し、抵抗が小さ
い程可制御電流は大きくなる。そのため、オフチャネル
のチャネル抵抗は低いことが望ましい。トレンチ部分に
形成されるオフチャネル７５はエッチングダメージや移
動度の結晶異方性などから抵抗が大きくなる可能性があ
る。そこで、トレンチ部分のオフチャネル７５だけでな
く、プレーナ部分にオフチャネル７５ａを形成すること
によって、チャネル抵抗の十分に低いオフチャネルと
し、可制御電流の大きいサイリスタを提供することが可
能となる。
めのオフチャネルのチャネル抵抗に依存し、抵抗が小さ
い程可制御電流は大きくなる。そのため、オフチャネル
のチャネル抵抗は低いことが望ましい。トレンチ部分に
形成されるオフチャネル７５はエッチングダメージや移
動度の結晶異方性などから抵抗が大きくなる可能性があ
る。そこで、トレンチ部分のオフチャネル７５だけでな
く、プレーナ部分にオフチャネル７５ａを形成すること
によって、チャネル抵抗の十分に低いオフチャネルと
し、可制御電流の大きいサイリスタを提供することが可
能となる。
【００４０】一本のゲート電極層の片側に延長部を持
ち、片側は延長部が無いものでもよい。 ［実施例４］図５は、本発明第四の実施例のＳｉＣサイ
リスタのＳｉＣ基板表面に於ける部分平面図である。
ち、片側は延長部が無いものでもよい。 ［実施例４］図５は、本発明第四の実施例のＳｉＣサイ
リスタのＳｉＣ基板表面に於ける部分平面図である。
【００４１】この例では、一本のゲート電極層８９は、
延長部が両側に交互に設けられたものである。トレンチ
間のＳｉＣ基板表面にｎ側壁領域９７、ｎソース領域８
７ａ、８７が短冊状に形成されている。ｎソース領域８
７ａ、８７およびその間のｐアノード層８６の表面上に
形成されるゲート電極層８９ａの延長部の端を点線で、
アノード電極９１の端を細線で示した。
延長部が両側に交互に設けられたものである。トレンチ
間のＳｉＣ基板表面にｎ側壁領域９７、ｎソース領域８
７ａ、８７が短冊状に形成されている。ｎソース領域８
７ａ、８７およびその間のｐアノード層８６の表面上に
形成されるゲート電極層８９ａの延長部の端を点線で、
アノード電極９１の端を細線で示した。
【００４２】これもプレーナ型のオフチャネルがトレン
チの側壁部分のオフチャネルより有効に働き、可制御電
流の大きいサイリスタとなる。 ［実施例５］図６は、本発明第五の実施例のＳｉＣサイ
リスタのＳｉＣ基板表面に於ける部分平面図である。
チの側壁部分のオフチャネルより有効に働き、可制御電
流の大きいサイリスタとなる。 ［実施例５］図６は、本発明第五の実施例のＳｉＣサイ
リスタのＳｉＣ基板表面に於ける部分平面図である。
【００４３】この例では、格子状に形成されたトレンチ
１１６内に、ゲート酸化膜１０８を介して充填されたゲ
ート電極層１０９の一部に延長部が設けられているもの
である。トレンチ１１６で囲まれた正方形のＳｉＣ基板
表面のｐアノード層１０６にｎ側壁領域１１７、ｎソー
ス領域１０７ａ、１０７がカギ型に形成されている。ゲ
ート電極層１０９の延長部の端を点線で、アノード電極
１１１の端を細線で示した。
１１６内に、ゲート酸化膜１０８を介して充填されたゲ
ート電極層１０９の一部に延長部が設けられているもの
である。トレンチ１１６で囲まれた正方形のＳｉＣ基板
表面のｐアノード層１０６にｎ側壁領域１１７、ｎソー
ス領域１０７ａ、１０７がカギ型に形成されている。ゲ
ート電極層１０９の延長部の端を点線で、アノード電極
１１１の端を細線で示した。
【００４４】この例でもプレーナのオフチャネルが、ト
レンチ１１６の側壁部分のオフチャネルより有効に働
き、可制御電流の大きいサイリスタとなる。ここでは、
トレンチ１１６で囲まれるＳｉＣ基板の形状が正方形の
例を示した。これらの配置は勿論設計により、自由に配
置することが可能である。また、当然のことながら、こ
れら以外の長方形セルや六角形セルなどの多角形セル
も、容易に適用を考慮される構造であろう。
レンチ１１６の側壁部分のオフチャネルより有効に働
き、可制御電流の大きいサイリスタとなる。ここでは、
トレンチ１１６で囲まれるＳｉＣ基板の形状が正方形の
例を示した。これらの配置は勿論設計により、自由に配
置することが可能である。また、当然のことながら、こ
れら以外の長方形セルや六角形セルなどの多角形セル
も、容易に適用を考慮される構造であろう。
【００４５】
【発明の効果】以上説明したように本発明によれば、タ
ーンオンのためのＭＯＳ型ゲート部とターンオフのため
のＭＯＳ型ゲート部とを設けた電圧駆動型の炭化ケイ素
サイリスタとすることによって、オン状態で直列にチャ
ネル抵抗が入らず、ＳｉＣ本来の低いオン電圧を有する
ＳｉＣサイリスタを実現することができる。
ーンオンのためのＭＯＳ型ゲート部とターンオフのため
のＭＯＳ型ゲート部とを設けた電圧駆動型の炭化ケイ素
サイリスタとすることによって、オン状態で直列にチャ
ネル抵抗が入らず、ＳｉＣ本来の低いオン電圧を有する
ＳｉＣサイリスタを実現することができる。
【００４６】ＭＯＳ型ゲート部がトレンチ内に設けられ
たものとすれば、困難な不純物拡散によらず、製造が容
易になる。またターンオフのためのＭＯＳ型ゲート部を
トレンチ内ではなく、表面部分に形成することによっ
て、オフチャネルのチャネル抵抗を低減し、可制御電流
の大きいＳｉＣサイリスタとすることができる。
たものとすれば、困難な不純物拡散によらず、製造が容
易になる。またターンオフのためのＭＯＳ型ゲート部を
トレンチ内ではなく、表面部分に形成することによっ
て、オフチャネルのチャネル抵抗を低減し、可制御電流
の大きいＳｉＣサイリスタとすることができる。
【図１】本発明第二の実施例のＳｉＣ電圧駆動型サイリ
スタの部分断面図
スタの部分断面図
【図２】本発明第一の実施例のＳｉＣ電圧駆動型サイリ
スタの部分断面図
スタの部分断面図
【図３】本発明第三の実施例のＳｉＣ電圧駆動型サイリ
スタの部分断面図
スタの部分断面図
【図４】本発明第三の実施例のＳｉＣ電圧駆動型サイリ
スタの基板表面の平面図
スタの基板表面の平面図
【図５】本発明第四の実施例のＳｉＣ電圧駆動型サイリ
スタの基板表面の平面図
スタの基板表面の平面図
【図６】本発明第五の実施例のＳｉＣ電圧駆動型サイリ
スタの基板表面の平面図
スタの基板表面の平面図
【図７】シリコンＩＧＢＴの部分断面図
【図８】縦型ＭＯＳＦＥＴのオン抵抗とチャネル移動度
との関係を示す図
との関係を示す図
１ シリコン基板 ２ ｐコレクタ層 ３ ｎ+ バッファ層 ４ ｎドリフト層 ５ ｐベース領域 ６ ｎエミッタ領域 ８、２８、４８、６８、６８ａ ゲート酸化膜 ９、２９、４９、６９、６９ａ、６９ｂ、８９ａ、８９
ｂ、１０９ａ、１０９ｂ ゲート電極層 １０、３０、５０、７０ ゲート電極 １１ エミッタ電極 １２ コレクタ電極 １３、３３、５３ 絶縁膜 ２１、４１、６１ ＳｉＣ基板 ２２、４２ ｎカソード層 ２３、４３ ｐ+ バッファ層 ２４、４４ ｐドリフト層 ２５、４５ ｎベース領域またはｎベース層 ２６、４６、６６、８６、１０６ ｐアノード領域また
はｐアノード層 ２７、４７、６７、６７ａ、８７、８７ａ、１０７、１
０７ａ ｎソース領域 ３１、５１、７１、９１、１０１ アノード電極 ３２、５２、７２ カソード電極 ３４、５４、７４ オンチャネル ３５、５５、７５、７５ａ オフチャネル ５６、７６、９６、１１６ トレンチ ７７、９７、１１７ ｎ側壁領域
ｂ、１０９ａ、１０９ｂ ゲート電極層 １０、３０、５０、７０ ゲート電極 １１ エミッタ電極 １２ コレクタ電極 １３、３３、５３ 絶縁膜 ２１、４１、６１ ＳｉＣ基板 ２２、４２ ｎカソード層 ２３、４３ ｐ+ バッファ層 ２４、４４ ｐドリフト層 ２５、４５ ｎベース領域またはｎベース層 ２６、４６、６６、８６、１０６ ｐアノード領域また
はｐアノード層 ２７、４７、６７、６７ａ、８７、８７ａ、１０７、１
０７ａ ｎソース領域 ３１、５１、７１、９１、１０１ アノード電極 ３２、５２、７２ カソード電極 ３４、５４、７４ オンチャネル ３５、５５、７５、７５ａ オフチャネル ５６、７６、９６、１１６ トレンチ ７７、９７、１１７ ｎ側壁領域
Claims (7)
- 【請求項１】順次導電型を異にする五層を有し、該五層
のうち少なくとも第一層ないし第四層はその一部が一方
の表面に露出部を有する炭化ケイ素基板と、その基板の
両主面にそれぞれ設けられた主電極とを有する電圧駆動
型炭化ケイ素サイリスタにおいて、第二層と第四層とに
挟まれた第三層の前記露出部上にゲート絶縁膜を介して
設けられた前記サイリスタを低抵抗状態にするためのゲ
ート電極層と、第一層と第三層とに挟まれた第二層の前
記露出部上にゲート絶縁膜を介して設けられた前記サイ
リスタを高抵抗状態にするためのゲート電極層とを有す
ることを特徴とする電圧駆動型炭化ケイ素サイリスタ。 - 【請求項２】二つのゲート電極層が接続されていること
を特徴とする請求項１記載の電圧駆動型炭化ケイ素サイ
リスタ。 - 【請求項３】炭化ケイ素からなる、第一導電型カソード
層、第二導電型ドリフト層をこの順に積層した半導体基
板と、第二導電型ドリフト層の表面層に形成された第一
導電型ベース領域と、その第一導電型ベース領域の表面
層に形成された第二導電型アノード領域と、その第二導
電型アノード領域の表面層に形成された第一導電型ソー
ス領域と、第一導電型ソース領域と第一導電型ベース領
域とに挟まれた第二導電型アノード領域の表面に対向
し、ゲート絶縁膜を介して設けられたゲート電極層と、
第二導電型アノード領域と第二導電型ドリフト層とに挟
まれた第一導電型ベース領域の表面に対向し、ゲート絶
縁膜を介して設けられたゲート電極層と、ゲート電極層
に接触して設けられたゲート電極と、第一導電型ソース
領域と第二導電型アノード領域との表面に共通に接触し
て設けられたアノード電極と、第一導電型カソード層の
裏面に接触して設けられたカソード電極とを有すること
を特徴とする請求項１または２に記載の電圧駆動型炭化
ケイ素サイリスタ。 - 【請求項４】炭化ケイ素からなる、第一導電型カソード
層、第二導電型ドリフト層、第一導電型ベース層、第二
導電型アノード層をこの順に積層した半導体基板と、第
二導電型アノード領域の表面層に形成された第一導電型
ソース領域と、第一導電型ソース領域の表面から第二導
電型アノード層と第一導電型ベース層とを貫通して形成
され第二導電型ドリフト層に達するトレンチと、そのト
レンチ内にゲート絶縁膜を介して充填されたゲート電極
層と、ゲート電極層に接触して設けられたゲート電極
と、第一導電型ソース領域と第二導電型アノード層との
表面に共通に接触して設けられたアノード電極と、第一
導電型カソード層の裏面に接触して設けられたカソード
電極とを有することを特徴とする請求項１または２に記
載の電圧駆動型炭化ケイ素サイリスタ。 - 【請求項５】第二導電型アノード層表面から第一導電型
ベース層を貫通して形成され第二導電型ドリフト層に達
するトレンチと、第二導電型アノード層の該トレンチ側
壁に面した一部に形成された第一導電型側壁領域と、そ
の第一導電型側壁領域と第一導電型ソース領域とに挟ま
れた第二導電型アノード層の表面上およびトレンチ内に
ゲート絶縁膜を介して設けられたゲート電極層を有する
ことを特徴とする請求項４記載の電圧駆動型炭化ケイ素
サイリスタ。 - 【請求項６】半導体基板がアルファ相炭化ケイ素である
ことを特徴とする請求項１ないし５のいずれかに記載の
電力用半導体装置。 - 【請求項７】主電流を流す方向が結晶の＜０００１＞方
向であることを特徴とする請求項６記載の電力用半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8182198A JPH1027899A (ja) | 1996-07-11 | 1996-07-11 | 電圧駆動型炭化ケイ素サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8182198A JPH1027899A (ja) | 1996-07-11 | 1996-07-11 | 電圧駆動型炭化ケイ素サイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1027899A true JPH1027899A (ja) | 1998-01-27 |
Family
ID=16114073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8182198A Pending JPH1027899A (ja) | 1996-07-11 | 1996-07-11 | 電圧駆動型炭化ケイ素サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1027899A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006080560A (ja) * | 2005-10-31 | 2006-03-23 | Kansai Electric Power Co Inc:The | 光結合パワー半導体素子 |
| JP2008306193A (ja) * | 2003-08-22 | 2008-12-18 | Kansai Electric Power Co Inc:The | 半導体装置の製造方法 |
| US7626232B2 (en) | 2004-03-22 | 2009-12-01 | The Kansai Electric Power Co., Inc. | Voltage-controlled semiconductor device |
| US8536617B2 (en) | 2011-12-16 | 2013-09-17 | General Electric Company | Optically triggered semiconductor device and method for making the same |
| WO2019195192A3 (en) * | 2018-04-05 | 2019-10-31 | Pakal Technologies, Inc. | Enhancements to cell layout and fabrication techniques for mos-gated devices |
| CN113497113A (zh) * | 2020-04-01 | 2021-10-12 | 成都蓉矽半导体有限公司 | 具有超低导通电压的新型绝缘栅双极晶体管 |
| CN114122125A (zh) * | 2021-11-08 | 2022-03-01 | 西安电子科技大学 | 一种混合栅控结构的碳化硅晶闸管及其制备方法 |
| CN114744032A (zh) * | 2022-03-10 | 2022-07-12 | 深圳基本半导体有限公司 | 一种碳化硅mct器件及其制造方法与应用 |
| CN114783874A (zh) * | 2022-06-22 | 2022-07-22 | 泰科天润半导体科技（北京）有限公司 | 具有三层外延的碳化硅凹槽mos栅控晶闸管的制造方法 |
| CN114783873A (zh) * | 2022-06-22 | 2022-07-22 | 泰科天润半导体科技（北京）有限公司 | 具有两层外延的碳化硅凹槽mos栅控晶闸管的制造方法 |
| EP4167293A4 (en) * | 2020-06-10 | 2024-07-10 | Electronics and Telecommunications Research Institute | Mos-controlled thyristor element |
-
1996
- 1996-07-11 JP JP8182198A patent/JPH1027899A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008306193A (ja) * | 2003-08-22 | 2008-12-18 | Kansai Electric Power Co Inc:The | 半導体装置の製造方法 |
| US7626232B2 (en) | 2004-03-22 | 2009-12-01 | The Kansai Electric Power Co., Inc. | Voltage-controlled semiconductor device |
| JP2006080560A (ja) * | 2005-10-31 | 2006-03-23 | Kansai Electric Power Co Inc:The | 光結合パワー半導体素子 |
| US8536617B2 (en) | 2011-12-16 | 2013-09-17 | General Electric Company | Optically triggered semiconductor device and method for making the same |
| US11393901B2 (en) | 2018-04-05 | 2022-07-19 | Pakal Technologies, Inc | Cell layouts for MOS-gated devices for improved forward voltage |
| US10797131B2 (en) | 2018-04-05 | 2020-10-06 | Pakal Technologies, Inc. | Enhancements to cell layout and fabrication techniques for MOS-gated devices |
| WO2019195192A3 (en) * | 2018-04-05 | 2019-10-31 | Pakal Technologies, Inc. | Enhancements to cell layout and fabrication techniques for mos-gated devices |
| CN113497113A (zh) * | 2020-04-01 | 2021-10-12 | 成都蓉矽半导体有限公司 | 具有超低导通电压的新型绝缘栅双极晶体管 |
| EP4167293A4 (en) * | 2020-06-10 | 2024-07-10 | Electronics and Telecommunications Research Institute | Mos-controlled thyristor element |
| CN114122125A (zh) * | 2021-11-08 | 2022-03-01 | 西安电子科技大学 | 一种混合栅控结构的碳化硅晶闸管及其制备方法 |
| CN114122125B (zh) * | 2021-11-08 | 2024-06-04 | 西安电子科技大学 | 一种混合栅控结构的碳化硅晶闸管及其制备方法 |
| CN114744032A (zh) * | 2022-03-10 | 2022-07-12 | 深圳基本半导体有限公司 | 一种碳化硅mct器件及其制造方法与应用 |
| CN114783874A (zh) * | 2022-06-22 | 2022-07-22 | 泰科天润半导体科技（北京）有限公司 | 具有三层外延的碳化硅凹槽mos栅控晶闸管的制造方法 |
| CN114783873A (zh) * | 2022-06-22 | 2022-07-22 | 泰科天润半导体科技（北京）有限公司 | 具有两层外延的碳化硅凹槽mos栅控晶闸管的制造方法 |
| CN114783873B (zh) * | 2022-06-22 | 2022-10-14 | 泰科天润半导体科技（北京）有限公司 | 具有两层外延的碳化硅凹槽mos栅控晶闸管的制造方法 |
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