JPH1027951A - 配線構造 - Google Patents
配線構造Info
- Publication number
- JPH1027951A JPH1027951A JP18296996A JP18296996A JPH1027951A JP H1027951 A JPH1027951 A JP H1027951A JP 18296996 A JP18296996 A JP 18296996A JP 18296996 A JP18296996 A JP 18296996A JP H1027951 A JPH1027951 A JP H1027951A
- Authority
- JP
- Japan
- Prior art keywords
- pads
- pad
- wiring
- film substrate
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 239000010409 thin film Substances 0.000 claims abstract description 33
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 230000002542 deteriorative effect Effects 0.000 abstract 1
- 230000006866 deterioration Effects 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
Landscapes
- Combinations Of Printed Boards (AREA)
Abstract
(57)【要約】
【課題】 ＩＣ間又はＩＣとＩ／Ｏ端子間の配線接続を
最適条件で行うことのできる配線構造を得、電気信号特
性の劣化防止、配線エリアの拡大防止、配線密度の低下
防止、基板層数の削減による製造コストの低減を図る。 【解決手段】 任意の位置で且つ任意の順番で配列され
た複数のＩＣパッド５を所定位置で且つ所定の順番で配
列された複数の電極（ＩＣ３のＷ／Ｂパッド７）に接続
する配線構造において、それぞれのＩＣパッド５に接続
される複数の裏側パッドを裏面に有するとともにこの裏
側パッドに導通し電極（ＩＣ３のＷ／Ｂパッド７）に対
して最適条件で配列された表側パッド２７を表面に有す
る薄膜基板２１を具備し、裏側パッドをＩＣパッド５に
接続して薄膜基板２１をＩＣ１に設ける一方、この薄膜
基板２１の表側パッド２７を電極（ＩＣ３のＷ／Ｂパッ
ド７）に接続する。
最適条件で行うことのできる配線構造を得、電気信号特
性の劣化防止、配線エリアの拡大防止、配線密度の低下
防止、基板層数の削減による製造コストの低減を図る。 【解決手段】 任意の位置で且つ任意の順番で配列され
た複数のＩＣパッド５を所定位置で且つ所定の順番で配
列された複数の電極（ＩＣ３のＷ／Ｂパッド７）に接続
する配線構造において、それぞれのＩＣパッド５に接続
される複数の裏側パッドを裏面に有するとともにこの裏
側パッドに導通し電極（ＩＣ３のＷ／Ｂパッド７）に対
して最適条件で配列された表側パッド２７を表面に有す
る薄膜基板２１を具備し、裏側パッドをＩＣパッド５に
接続して薄膜基板２１をＩＣ１に設ける一方、この薄膜
基板２１の表側パッド２７を電極（ＩＣ３のＷ／Ｂパッ
ド７）に接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、複数個の汎用ＩＣ
を実装した基板の該ＩＣ同士、又はＩＣとＩ／Ｏ端子を
接続する配線構造に関するものである。
を実装した基板の該ＩＣ同士、又はＩＣとＩ／Ｏ端子を
接続する配線構造に関するものである。
【０００２】
【従来の技術】多ピンの汎用ＩＣを多層基板に複数個実
装し、小型で高密度な機能部品を作る場合がある。この
ような場合の従来の配線構造を図４に基づき説明する。
図４は二つのＩＣ間の接続配線を四本の配線で代表して
表した従来の配線構造の平面図である。それぞれのＩＣ
１、ＩＣ３において、ＩＣパッド（電極）５の配列は異
なるものとなっている。ＩＣ１のＩＣパッド５（Ａ、
Ｂ、Ｃ、Ｄ）とＩＣ３のＩＣパッド５（Ａ１、Ｂ１、Ｃ
１、Ｄ１）との接続は、それぞれのＩＣ１、ＩＣ３にお
いてＩＣパッド５とワイヤボンディング（Ｗ／Ｂ）パッ
ド７とをワイヤ９で接続し、Ｗ／Ｂパッド７を配線１１
により電気的に接続（Ａ−Ａ１、Ｂ−Ｂ１、Ｃ−Ｃ１、
Ｄ−Ｄ１）していた。また、Ｂ−Ｂ１、Ｃ−Ｃ１のよう
に交差する接続は、バイアホール１３により配線層を変
えることで、配線１１間の電気的ショートを防止してい
た。
装し、小型で高密度な機能部品を作る場合がある。この
ような場合の従来の配線構造を図４に基づき説明する。
図４は二つのＩＣ間の接続配線を四本の配線で代表して
表した従来の配線構造の平面図である。それぞれのＩＣ
１、ＩＣ３において、ＩＣパッド（電極）５の配列は異
なるものとなっている。ＩＣ１のＩＣパッド５（Ａ、
Ｂ、Ｃ、Ｄ）とＩＣ３のＩＣパッド５（Ａ１、Ｂ１、Ｃ
１、Ｄ１）との接続は、それぞれのＩＣ１、ＩＣ３にお
いてＩＣパッド５とワイヤボンディング（Ｗ／Ｂ）パッ
ド７とをワイヤ９で接続し、Ｗ／Ｂパッド７を配線１１
により電気的に接続（Ａ−Ａ１、Ｂ−Ｂ１、Ｃ−Ｃ１、
Ｄ−Ｄ１）していた。また、Ｂ−Ｂ１、Ｃ−Ｃ１のよう
に交差する接続は、バイアホール１３により配線層を変
えることで、配線１１間の電気的ショートを防止してい
た。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た従来の配線構造では、ＩＣパッド５の配列が、ＩＣ
１、ＩＣ３間の接続を行う配線１１に対して、最短長
さ、交差する配線の数が最小（以下、このような条件を
「最適条件」という）でないため、配線１１の引回しや
バイアホール１３を用いて配線層を変えなければなら
ず、以下に述べる種々の不具合が発生することとなっ
た。即ち、配線長が長くなるため、電気信号の特性（遅
延時間、反射、損失等）が劣化する問題があった。ま
た、配線の引回しにより配線エリアが拡大し、小型化の
障害となった。また、バイアホール１３が多用された場
合、バイアホール径が配線幅より大きいため、配線密度
が低下する問題があった。更に、交差する配線の数だけ
基板層数が必要となり、製造コストが高くなる問題があ
った。本発明は上記状況に鑑みてなされたもので、ＩＣ
間の配線接続を最適条件で行うことのできる配線構造を
提供し、電気信号特性の劣化防止、配線エリアの拡大防
止、配線密度の低下防止、基板層数の削減による製造コ
ストの低減を図ることを目的とする。
た従来の配線構造では、ＩＣパッド５の配列が、ＩＣ
１、ＩＣ３間の接続を行う配線１１に対して、最短長
さ、交差する配線の数が最小（以下、このような条件を
「最適条件」という）でないため、配線１１の引回しや
バイアホール１３を用いて配線層を変えなければなら
ず、以下に述べる種々の不具合が発生することとなっ
た。即ち、配線長が長くなるため、電気信号の特性（遅
延時間、反射、損失等）が劣化する問題があった。ま
た、配線の引回しにより配線エリアが拡大し、小型化の
障害となった。また、バイアホール１３が多用された場
合、バイアホール径が配線幅より大きいため、配線密度
が低下する問題があった。更に、交差する配線の数だけ
基板層数が必要となり、製造コストが高くなる問題があ
った。本発明は上記状況に鑑みてなされたもので、ＩＣ
間の配線接続を最適条件で行うことのできる配線構造を
提供し、電気信号特性の劣化防止、配線エリアの拡大防
止、配線密度の低下防止、基板層数の削減による製造コ
ストの低減を図ることを目的とする。
【０００４】
【課題を解決するための手段】上記目的を達成するため
の本発明に係る配線構造の構成は、任意の位置で且つ任
意の順番で配列された複数のＩＣパッドを所定位置で且
つ所定の順番で配列された複数の電極に接続する配線構
造において、それぞれの前記ＩＣパッドに接続される複
数の裏側パッドを裏面に有するとともに該裏側パッドに
導通し前記電極に対して最適条件で配列された表側パッ
ドを表面に有する薄膜基板を具備し、前記裏側パッドを
前記ＩＣパッドに接続して該薄膜基板をＩＣに設ける一
方、該薄膜基板の表側パッドを前記電極に接続したこと
を特徴とするものである。
の本発明に係る配線構造の構成は、任意の位置で且つ任
意の順番で配列された複数のＩＣパッドを所定位置で且
つ所定の順番で配列された複数の電極に接続する配線構
造において、それぞれの前記ＩＣパッドに接続される複
数の裏側パッドを裏面に有するとともに該裏側パッドに
導通し前記電極に対して最適条件で配列された表側パッ
ドを表面に有する薄膜基板を具備し、前記裏側パッドを
前記ＩＣパッドに接続して該薄膜基板をＩＣに設ける一
方、該薄膜基板の表側パッドを前記電極に接続したこと
を特徴とするものである。
【０００５】このように構成した配線構造では、任意の
位置で且つ任意の順番でＩＣパッドが配列されたＩＣ
に、薄膜基板が設けられ、ＩＣパッドが薄膜基板の裏側
パッドに接続されると、この裏側パッドに導通した表側
パッドが所定位置で且つ所定の順番で配列された複数の
電極に対して、それぞれが対向配置されることとなる。
即ち、任意の位置で且つ任意の順番で配列されたＩＣパ
ッドが、薄膜基板を設けることで、所定位置で且つ所定
の順番で配列された複数の電極に対して、最適条件で配
列変更されることとなる。
位置で且つ任意の順番でＩＣパッドが配列されたＩＣ
に、薄膜基板が設けられ、ＩＣパッドが薄膜基板の裏側
パッドに接続されると、この裏側パッドに導通した表側
パッドが所定位置で且つ所定の順番で配列された複数の
電極に対して、それぞれが対向配置されることとなる。
即ち、任意の位置で且つ任意の順番で配列されたＩＣパ
ッドが、薄膜基板を設けることで、所定位置で且つ所定
の順番で配列された複数の電極に対して、最適条件で配
列変更されることとなる。
【０００６】
【発明の実施の形態】以下、本発明に係る配線構造の好
適な実施の形態を図面を参照して詳細に説明する。図１
は本発明による配線構造の第一実施形態を示す平面図、
図２は図１のＸ−Ｘ断面図である。なお、図４に示した
部材と同一の部材には同一の符号を付し重複する説明は
省略するものとする。ＩＣ１（又は、ＩＣ３）の表面
（ＩＣパッド５を形成した側の面）には、このＩＣ１と
略同一外形の薄膜基板２１をそれぞれ設けてある。
適な実施の形態を図面を参照して詳細に説明する。図１
は本発明による配線構造の第一実施形態を示す平面図、
図２は図１のＸ−Ｘ断面図である。なお、図４に示した
部材と同一の部材には同一の符号を付し重複する説明は
省略するものとする。ＩＣ１（又は、ＩＣ３）の表面
（ＩＣパッド５を形成した側の面）には、このＩＣ１と
略同一外形の薄膜基板２１をそれぞれ設けてある。
【０００７】図２に示すように、薄膜基板２１の裏面
（ＩＣパッド５と対向する側の面）には複数の裏側パッ
ド２３を形成してあり、裏側パッド２３はＩＣ１（又
は、ＩＣ３）のＩＣパッド５と同一配列で形成してあ
る。薄膜基板２１は、裏側パッド２３を半田バンプ２５
によってＩＣパッド５へ電気的に接続する。なお、裏側
パッド２３は必ずしも全てのＩＣパッド５に接続される
ものでなくとも良い。
（ＩＣパッド５と対向する側の面）には複数の裏側パッ
ド２３を形成してあり、裏側パッド２３はＩＣ１（又
は、ＩＣ３）のＩＣパッド５と同一配列で形成してあ
る。薄膜基板２１は、裏側パッド２３を半田バンプ２５
によってＩＣパッド５へ電気的に接続する。なお、裏側
パッド２３は必ずしも全てのＩＣパッド５に接続される
ものでなくとも良い。
【０００８】薄膜基板２１の上面にはＩＣ１とＩＣ３と
を接続する上で、最適条件となる配列の表側パッド２７
を形成してあり、この表側パッド２７は所定の裏側パッ
ド２３に薄膜配線２９によってそれぞれ接続してある。
従って、ＩＣ１のＩＣパッドＡは薄膜基板２１のＡ’、
ＢはＢ’、ＤはＤ’にそれぞれ接続されている。また、
ＩＣ３においては、ＩＣパッドＡ１は薄膜基板２１のＡ
１’、Ｃ１はＣ１’にそれぞれ接続されている。
を接続する上で、最適条件となる配列の表側パッド２７
を形成してあり、この表側パッド２７は所定の裏側パッ
ド２３に薄膜配線２９によってそれぞれ接続してある。
従って、ＩＣ１のＩＣパッドＡは薄膜基板２１のＡ’、
ＢはＢ’、ＤはＤ’にそれぞれ接続されている。また、
ＩＣ３においては、ＩＣパッドＡ１は薄膜基板２１のＡ
１’、Ｃ１はＣ１’にそれぞれ接続されている。
【０００９】薄膜基板２１の表側パッド２７は、ワイヤ
３１を介してＷ／Ｂパッド７に電気的に接続してある。
従って、Ｗ／Ｂパッド７を介して接続の行われる表側パ
ッド２７は、隣接するＩＣ１、３の対向辺において、そ
れぞれ図１の下方側から同一順序でＡ’、Ｄ’、Ｂ’、
Ｃ’、及びＡ１’、Ｄ１、Ｂ１、Ｃ１’に配列されたも
のとなる。即ち、薄膜基板２１を設けることにより、Ｉ
Ｃパッド５は最適条件で配列が変更されることとなる。
３１を介してＷ／Ｂパッド７に電気的に接続してある。
従って、Ｗ／Ｂパッド７を介して接続の行われる表側パ
ッド２７は、隣接するＩＣ１、３の対向辺において、そ
れぞれ図１の下方側から同一順序でＡ’、Ｄ’、Ｂ’、
Ｃ’、及びＡ１’、Ｄ１、Ｂ１、Ｃ１’に配列されたも
のとなる。即ち、薄膜基板２１を設けることにより、Ｉ
Ｃパッド５は最適条件で配列が変更されることとなる。
【００１０】上述の配線構造では、ＩＣパッド５を最適
条件で配列変更したＩＣ１とＩＣ３とが、最短距離のＷ
／Ｂパッド７同士で、しかも、交差することなく直線配
線３３によって電気的に接続（Ａ’−Ａ１’、Ｄ’−Ｄ
１、Ｂ’−Ｂ１、Ｃ’−Ｃ１’）されることとなる。
条件で配列変更したＩＣ１とＩＣ３とが、最短距離のＷ
／Ｂパッド７同士で、しかも、交差することなく直線配
線３３によって電気的に接続（Ａ’−Ａ１’、Ｄ’−Ｄ
１、Ｂ’−Ｂ１、Ｃ’−Ｃ１’）されることとなる。
【００１１】このように、上述の配線構造によれば、最
適条件で配線３３が行えるように、ＩＣパッド５の配列
を配置変更する薄膜基板２１を、ＩＣ１、３上に設けた
ので、ＩＣ１、３間を最短距離で接続することができ、
電気信号の特性を向上させることができる。また、配線
の引回しが少なくなり、狭い配線エリアでの配線が可能
となる。また、バイアホールの使用箇所を低減できるた
め、バイアパッドによる配線密度の低下を防止すること
ができる。更に、交差する配線数を少なくすることがで
きるため、基板層数が削減でき、製造コストを低減する
ことができる。
適条件で配線３３が行えるように、ＩＣパッド５の配列
を配置変更する薄膜基板２１を、ＩＣ１、３上に設けた
ので、ＩＣ１、３間を最短距離で接続することができ、
電気信号の特性を向上させることができる。また、配線
の引回しが少なくなり、狭い配線エリアでの配線が可能
となる。また、バイアホールの使用箇所を低減できるた
め、バイアパッドによる配線密度の低下を防止すること
ができる。更に、交差する配線数を少なくすることがで
きるため、基板層数が削減でき、製造コストを低減する
ことができる。
【００１２】次に、本発明による配線構造の第二実施形
態を図３に基づき説明する。図３は本発明による配線構
造の第二実施形態を示す平面図である。上述の第一の実
施形態はＩＣ１、３同士を接続したのに対し、この実施
形態はＩＣ４１のＩＣパッド５をＩ／Ｏ端子（電極）４
３に接続するものである。ＩＣ４１の表面には、このＩ
Ｃ４１と略同一外形の薄膜基板４３をそれぞれ設けてあ
る。
態を図３に基づき説明する。図３は本発明による配線構
造の第二実施形態を示す平面図である。上述の第一の実
施形態はＩＣ１、３同士を接続したのに対し、この実施
形態はＩＣ４１のＩＣパッド５をＩ／Ｏ端子（電極）４
３に接続するものである。ＩＣ４１の表面には、このＩ
Ｃ４１と略同一外形の薄膜基板４３をそれぞれ設けてあ
る。
【００１３】薄膜基板４３の裏面には複数の裏側パッド
２３（図２参照）を形成してあり、裏側パッド２３はＩ
Ｃ４１のＩＣパッド５と同一配列で形成してある。薄膜
基板４３は、裏側パッド２３を半田バンプ２５（図２参
照）によってＩＣパッド５へ電気的に接続する。
２３（図２参照）を形成してあり、裏側パッド２３はＩ
Ｃ４１のＩＣパッド５と同一配列で形成してある。薄膜
基板４３は、裏側パッド２３を半田バンプ２５（図２参
照）によってＩＣパッド５へ電気的に接続する。
【００１４】薄膜基板４３の上面にはＩＣ４１とＩ／Ｏ
端子４４とを接続する上で、最適条件となる配列の表側
パッド２７を形成してあり、この表側パッド２７は所定
の裏側パッド２３に薄膜配線２９によってそれぞれ接続
してある。従って、ＩＣ４１のＩＣパッドＡは薄膜基板
４３のＡ’、ＣはＣ’にそれぞれ接続されている。
端子４４とを接続する上で、最適条件となる配列の表側
パッド２７を形成してあり、この表側パッド２７は所定
の裏側パッド２３に薄膜配線２９によってそれぞれ接続
してある。従って、ＩＣ４１のＩＣパッドＡは薄膜基板
４３のＡ’、ＣはＣ’にそれぞれ接続されている。
【００１５】薄膜基板４３の表側パッド２７は、ワイヤ
３１を介してＷ／Ｂパッド７に電気的に接続してある。
従って、Ｗ／Ｂパッド７を介して接続の行われる表側パ
ッド２７は、対向するＩ／Ｏ端子４４（Ａ１、Ｂ１、Ｃ
１、Ｄ１）に対して、Ａ’、Ｂ、Ｃ’、Ｄに配列された
ものとなる。即ち、薄膜基板４３を設けることにより、
ＩＣパッド５はＩ／Ｏ端子４４に対して最適条件で配列
が変更されることとなる。
３１を介してＷ／Ｂパッド７に電気的に接続してある。
従って、Ｗ／Ｂパッド７を介して接続の行われる表側パ
ッド２７は、対向するＩ／Ｏ端子４４（Ａ１、Ｂ１、Ｃ
１、Ｄ１）に対して、Ａ’、Ｂ、Ｃ’、Ｄに配列された
ものとなる。即ち、薄膜基板４３を設けることにより、
ＩＣパッド５はＩ／Ｏ端子４４に対して最適条件で配列
が変更されることとなる。
【００１６】上述の配線構造では、ＩＣパッド５を最適
条件で配列変更したＩＣ４１がＩ／Ｏ端子４４と最短距
離で、しかも、交差することなく配線４５によって電気
的に接続（Ａ’−Ａ１’、Ｂ−Ｂ１、Ｃ’−Ｃ１、Ｄ−
Ｄ１）されることとなる。
条件で配列変更したＩＣ４１がＩ／Ｏ端子４４と最短距
離で、しかも、交差することなく配線４５によって電気
的に接続（Ａ’−Ａ１’、Ｂ−Ｂ１、Ｃ’−Ｃ１、Ｄ−
Ｄ１）されることとなる。
【００１７】この実施形態による配線構造によれば、上
述の第一の実施形態による配線構造と同様に、ＩＣ４１
とＩ／Ｏ端子４４との接続において、ＩＣ４１とＩ／Ｏ
端子４４との間を最短距離で接続することができ、電気
信号の特性を向上させることができるとともに、配線の
引回しが少なくなり、狭い配線エリアでの配線が可能と
なる。また、バイアホールの使用箇所を低減できるた
め、配線密度の低下を防止することができるとともに、
交差する配線数を少なくすることができるため、基板層
数が削減でき、製造コストを低減することができる。
述の第一の実施形態による配線構造と同様に、ＩＣ４１
とＩ／Ｏ端子４４との接続において、ＩＣ４１とＩ／Ｏ
端子４４との間を最短距離で接続することができ、電気
信号の特性を向上させることができるとともに、配線の
引回しが少なくなり、狭い配線エリアでの配線が可能と
なる。また、バイアホールの使用箇所を低減できるた
め、配線密度の低下を防止することができるとともに、
交差する配線数を少なくすることができるため、基板層
数が削減でき、製造コストを低減することができる。
【００１８】
【発明の効果】以上詳細に説明したように、本発明に係
る配線構造によれば、ＩＣパッドに接続される裏側パッ
ドを裏面に有するとともに、この裏側パッドに導通し電
極に対して最適条件で配列された表側パッドを表面に有
する薄膜基板を具備し、裏側パッドをＩＣパッドに接続
して薄膜基板をＩＣに設けたので、任意の位置で且つ任
意の順番で配列されたＩＣパッドを、所定位置で且つ所
定の順番で配列された複数の電極に対して、最適条件で
配列変更することができる。この結果、ＩＣパッドと電
極との間を最短距離で接続することができ、電気信号の
特性を向上させることができるとともに、狭い配線エリ
アでの配線が可能となる。また、バイアホールの使用箇
所を低減できるため、バイアパッドによる配線密度の低
下を防止することができるとともに、基板層数が削減で
き、製造コストを低減することができる。
る配線構造によれば、ＩＣパッドに接続される裏側パッ
ドを裏面に有するとともに、この裏側パッドに導通し電
極に対して最適条件で配列された表側パッドを表面に有
する薄膜基板を具備し、裏側パッドをＩＣパッドに接続
して薄膜基板をＩＣに設けたので、任意の位置で且つ任
意の順番で配列されたＩＣパッドを、所定位置で且つ所
定の順番で配列された複数の電極に対して、最適条件で
配列変更することができる。この結果、ＩＣパッドと電
極との間を最短距離で接続することができ、電気信号の
特性を向上させることができるとともに、狭い配線エリ
アでの配線が可能となる。また、バイアホールの使用箇
所を低減できるため、バイアパッドによる配線密度の低
下を防止することができるとともに、基板層数が削減で
き、製造コストを低減することができる。
【図１】本発明による配線構造の第一実施形態を示す平
面図である。
面図である。
【図２】図１のＸ−Ｘ断面図である。
【図３】本発明による配線構造の第二実施形態を示す平
面図である。
面図である。
【図４】二つのＩＣ間の接続配線を四本の配線で代表し
て表した従来の配線構造の平面図である。
て表した従来の配線構造の平面図である。
１、３ ＩＣ ５ ＩＣパッド
（電極） ２１ 薄膜基板 ２３ 裏側パッ
ド ２７ 表側パッド ４４ Ｉ／Ｏ端
子（電極）
（電極） ２１ 薄膜基板 ２３ 裏側パッ
ド ２７ 表側パッド ４４ Ｉ／Ｏ端
子（電極）
Claims (3)
- 【請求項１】 任意の位置で且つ任意の順番で配列され
た複数のＩＣパッドを所定位置で且つ所定の順番で配列
された複数の電極に接続する配線構造において、 それぞれの前記ＩＣパッドに接続される複数の裏側パッ
ドを裏面に有するとともに該裏側パッドに導通し前記電
極に対して最適条件で配列された表側パッドを表面に有
する薄膜基板を具備し、 前記裏側パッドを前記ＩＣパッドに接続して該薄膜基板
をＩＣに設ける一方、該薄膜基板の表側パッドを前記電
極に接続したことを特徴とする配線構造。 - 【請求項２】 前記電極は、 異なるＩＣのＩＣパッドであることを特徴とする請求項
１記載の配線構造。 - 【請求項３】 前記電極は、 Ｉ／Ｏ端子であるであることを特徴とする請求項１記載
の配線構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18296996A JPH1027951A (ja) | 1996-07-12 | 1996-07-12 | 配線構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18296996A JPH1027951A (ja) | 1996-07-12 | 1996-07-12 | 配線構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1027951A true JPH1027951A (ja) | 1998-01-27 |
Family
ID=16127494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18296996A Pending JPH1027951A (ja) | 1996-07-12 | 1996-07-12 | 配線構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1027951A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022522941A (ja) * | 2019-01-07 | 2022-04-21 | ベイジン・ノースランド・バイオテック・カンパニー・リミテッド | ヒト肝細胞増殖因子変異体およびその使用 |
-
1996
- 1996-07-12 JP JP18296996A patent/JPH1027951A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022522941A (ja) * | 2019-01-07 | 2022-04-21 | ベイジン・ノースランド・バイオテック・カンパニー・リミテッド | ヒト肝細胞増殖因子変異体およびその使用 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6501157B1 (en) | Substrate for accepting wire bonded or flip-chip components | |
| JP3579903B2 (ja) | 半導体素子の実装構造及び半導体装置の実装構造並びに液晶表示装置 | |
| US20050012194A1 (en) | Electronic package having a folded package substrate | |
| JP5530092B2 (ja) | 半導体素子 | |
| US20090170240A1 (en) | Optimized Circuit Design Layout for High Performance Ball Grid Array Packages | |
| WO1984002631A1 (en) | Semiconductor chip package | |
| JP2568748B2 (ja) | 半導体装置 | |
| JP2003100947A (ja) | 半導体装置及び半導体装置モジュール | |
| JP4717604B2 (ja) | 配線基板およびそれを用いた半導体装置 | |
| KR20000016849A (ko) | 반도체장치 | |
| JPH11297872A (ja) | 半導体装置 | |
| JP2003068780A (ja) | 半導体装置 | |
| CN112885808B (zh) | 封装基板以及封装结构 | |
| JP3985016B2 (ja) | 半導体装置 | |
| JPH01225137A (ja) | 半導体集積回路装置 | |
| JPH1027951A (ja) | 配線構造 | |
| JP2005347489A (ja) | 半導体装置 | |
| JP3450590B2 (ja) | 集積回路の端子接続構造 | |
| JP3169254B2 (ja) | 多層配線基板 | |
| JPS5854646A (ja) | 混成集積回路装置 | |
| JP2000138251A (ja) | 半導体装置及び配線基板 | |
| JPH06202135A (ja) | 液晶表示装置 | |
| JP3128324B2 (ja) | 半導体用セラミックス多層パッケージ | |
| JPH0750476A (ja) | 多層印刷配線板 | |
| JP2000164696A (ja) | 多層配線構造 |