JPH10283059A - クロック供給回路及びそれを利用した集積回路装置 - Google Patents

クロック供給回路及びそれを利用した集積回路装置

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JPH10283059A
JPH10283059A JP9083050A JP8305097A JPH10283059A JP H10283059 A JPH10283059 A JP H10283059A JP 9083050 A JP9083050 A JP 9083050A JP 8305097 A JP8305097 A JP 8305097A JP H10283059 A JPH10283059 A JP H10283059A
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circuit
wiring
delay
phase
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聡 江渡
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Fujitsu Ltd
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Abstract

(57)【要約】 【課題】集積回路内の任意の位置に位相のそろったクロ
ックを供給する。 【解決手段】それぞれ異なる位置に配置される複数の被
制御回路451 〜454 にクロックを供給するクロック供給
回路において、複数の被制御回路に沿って設けられた往
復配線41、42と及び内部クロック供給配線43と、その往
復配線の往路配線41に第一のクロックを出力し、内部ク
ロック供給配線43に第一のクロックよりも周期が短い第
二のクロックを出力するメインクロック駆動回路40と、
被制御回路の近傍にそれぞれ配置され、往路配線を伝播
してきたフォワードクロックＦCLKと復路配線を伝播し
てきたバッククロックＢCLK とが与えられ、更に、内部
クロック供給配線を伝播してきた第二のクロックＩCLK
が与えられ、フォワードクロックとバッククロックの中
間の位相に第二のクロックの位相を合わせて、それぞれ
対応する被制御回路にローカルクロックＬCLK としてそ
の位相を合わせたクロックを供給する複数のローカルク
ロック駆動回路441 〜444 とを有することを特徴する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、クロック供給回路
に関し、特に外部クロックに同期して動作するシンクロ
ナスＤＲＡＭなどの集積回路装置における内部でのクロ
ック供給回路に関する。
【０００２】
【従来の技術】近年の高速動作の要求から、システム側
から供給されるクロックに同期して、内部回路が動作す
る集積回路装置がある。かかる集積回路装置として、例
えば、シンクロナスＤＲＡＭやラムバスＤＲＡＭなどが
ある。これらの集積回路装置では、通常、外部から供給
される外部クロックをもとに、内部で外部クロックに同
期した内部クロックが生成される。そして、その内部ク
ロックを利用して内部回路の動作を制御して、高速動作
を可能にする。その場合、集積回路内ではクロック信号
の伝播に一定の遅延を伴うので、その遅延時間を見込ん
で外部クロックと位相が一致した内部クロックを生成
し、内部の回路動作をシステム側のタイミングに整合さ
せる。
【０００３】図１３は、シンクロナスＤＲＡＭの概略構
成図である。このメモリ１０内には、外部からのアドレ
ス信号をラッチするアドレスバッファ１２，そのアドレ
ス信号をデコードするデコーダ１４，デコーダ出力に応
じてワード線を駆動するドライバ１６、メモリセル領域
１８、センスアンプ２０、ビット選択回路２２及び複数
の出力バッファ２４〜２７などを有する。
【０００４】この例では、出力バッファ２４〜２７は内
部クロックＩCLK を与えられて、そのタイミングでデー
タを出力する。そして、その出力のタイミングが、シス
テム側から供給される外部クロックＥCLK のタイミング
の整合するように、メモリの内部にＤＬＬ（Delayed Lo
ck Loop ）回路３０が設けられる。このＤＬＬ回路３０
は、外部クロックＥCLK を入力し、内部クロック信号が
伝播する配線３２の抵抗Ｒ１や容量Ｃによる伝播遅延時
間を見込んだ内部クロックＩCLK を生成する。その結
果、出力バッファ２４〜２７には、外部クロックＥCLK
に位相が一致した内部クロックＩCLK が与えられる。
【０００５】
【発明が解決しようとする課題】しかしながら、図１３
に示されるように、複数の出力バッファ２４〜２７に内
部クロックＩCLK を供給して同じタイミングで動作させ
ようとしても、出力バッファが配置される位置に応じて
配線３２の抵抗Ｒ２，Ｒ３，Ｒ４が存在し、それぞれの
出力バッファに供給される内部クロックＩCLK1〜ＩCLK4
は異なる位相を有する。特に、多くの数の出力バッファ
が一列に設けられる場合は、内部クロックを供給する配
線３２が長くなり、ＤＬＬ回路３０側に最も近い出力バ
ッファと最も遠い出力バッファとでは、与えられる内部
クロックＩCLK の位相が大きくずれる。この様な内部ク
ロックのスキューの為に、全ての出力バッファを外部ク
ロックＥCLK に同期させてデータを出力させることがで
きなくなる。
【０００６】同様に、例えば、アドレスバッファ回路１
２も、アドレス信号の本数分だけ設けられる。そして、
外部クロックのタイミングで一斉にアドレス信号を取り
込んでラッチさせようとする場合も、それぞれのアドレ
スバッファ回路に供給される内部クロックの位相がずれ
てしまう。同様の内部クロックのスキューの問題点は、
メモリ以外の論理回路やマイクロプロセッサ等、集積回
路内部の任意の位置において同期をとる場合にも存在す
る。
【０００７】この内部クロックのスキューをなくす方法
として、クロックドライバからの配線をツリー構造にし
て、内部クロックが与えられるそれぞれの位置でのタイ
ミングをあわせたり、クロックを供給する配線の長さを
全て同じにする等がある。しかし、いずれも無用の配線
を必要とし、スペース効率を下げる要因となる。
【０００８】そこで、本発明の目的は、上記問題点を解
決し、集積回路内部の任意の位置での内部クロックのス
キューをなくすことができるクロック供給回路を提供す
ることにある。
【０００９】更に、本発明の別の目的は、集積回路内部
の任意の位置に配置された内部回路を内部クロックによ
り同期して動作させる場合、内部回路の配置された位置
の違いによる内部クロックのスキューをなくすことがで
きるクロック供給回路及びそれを利用した集積回路装置
を提供することにある。
【００１０】
【課題を解決するための手段】上記の目的を達成する為
に、本発明は、それぞれ異なる位置に配置される複数の
被制御回路にクロックを供給するクロック供給回路にお
いて、前記複数の被制御回路に沿って設けられた往復配
線と、前記複数の被制御回路に沿って設けられた内部ク
ロック供給配線と、前記往復配線の往路配線に第一のク
ロックを出力し、前記内部クロック供給配線に前記第一
のクロックよりも周期が短い第二のクロックを出力する
メインクロック駆動回路と、前記被制御回路の近傍にそ
れぞれ配置され、前記第一のクロックが前記往復配線の
往路配線を伝播してきたフォワードクロックと前記往復
配線の復路配線を伝播してきたバッククロックとが与え
られ、更に、前記内部クロック供給配線を伝播してきた
第二のクロックが与えられ、前記フォワードクロックと
バッククロックの中間の位相に前記与えられた第二のク
ロックの位相を合わせて、それぞれ対応する被制御回路
にローカルクロックとして該位相を合わせたクロックを
供給する複数のローカルクロック駆動回路とを有するこ
とを特徴する。
【００１１】上記の構成にしたことで、位相比較用のフ
ォワードクロックとバッククロックの中間の位相を持つ
ローカルクロックが生成されるので、ローカルクロック
駆動回路の位置にかかわらずそれらが生成する複数のロ
ーカルクロックの位相を一致させることができる。従っ
て、集積回路装置内の異なる位置に配置された複数の被
制御回路に対して位相のそろったクロックを与えること
ができる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態の例に
ついて図面に従って説明する。しかしながら、かかる実
施の形態例が本発明の技術的範囲を限定するものではな
い。
【００１３】図１は、本発明の実施の形態例のクロック
供給回路の図である。この実施の形態例では、メインの
クロック駆動回路４０と、集積回路内の被制御回路451
〜454 の近傍に設けられたローカルのクロック駆動回路
441 〜444 とを有する。そして、ローカルクロック駆動
回路441 〜444 に沿って、フォワード配線４１とバック
配線４２が配置される。フォワード配線４１にはメイン
クロック駆動回路４０からクロックが供給され、そのク
ロックはファワード配線４１の先端で折り返してバック
配線４２を伝搬する。ここで、フォワード配線４１上の
クロックをファワードクロックＦCLK と、バック配線４
２上のクロックをバッククロックＢCLKとそれぞれ称す
る。
【００１４】各ローカルクロック駆動回路441 〜444 に
は、それらの回路の近傍の位置からフォワードクロック
ＦCLK とバッククロックＢCLK とが与えられ、それぞれ
のローカルクロック駆動回路にて、フォワードクロック
ＦCLK とバッククロックＢCL K の中間のタイミングでロ
ーカルクロックＬCLK1〜ＬCLK4が生成される。即ち、ロ
ーカルクロックの位相は、全てファワード配線４１の先
端部410 でのファワードクロックＦCLK の位相に合わせ
られる。
【００１５】図２は、図１のローカルクロックのタイミ
ングを説明する図である。図２は、ローカルクロック駆
動回路441 〜444 でのフォワードクロックＦCLK とバッ
ククロックＢCLK のタイミングとローカルクロックＬ
CLK のタイミングを、それぞれ図２（ａ）〜（ｄ）に示
す。
【００１６】図１にも示した通り、ローカルクロック駆
動回路441 には、メインクロック駆動回路４０により生
成されたフォワードクロックＦCLK が、時刻ｔ１のタイ
ミングで入力される。また、バッククロックＢCLK が、
時刻２ｔｄ−ｔ１のタイミングで入力される。ここで、
ｔｄはクロックがフォワード配線４１を伝播するに要す
る時間である。従って、図２には、クロックが時刻０か
らフォワード配線４１とバック配線４２とを伝播する時
刻２ｔｄまでが示されている。
【００１７】ローカルクロック駆動回路４４１では、時
刻ｔ１に入力するフォワードクロックＦCLK と時刻２ｔ
ｄ−ｔ１に入力するバッククロックＢCLK との中間のタ
イミングである、 ｛ｔ１＋（２ｔｄ−ｔ１）｝／２＝ｔｄ のタイミングのローカルクロックを生成する。
【００１８】同様に、図２（ｂ）に示される通り、ロー
カルクロック駆動回路４４２では、時刻ｔ２に入力する
フォワードクロックＦCLK と時刻２ｔｄ−ｔ２に入力す
るバッククロックＢCLK との中間のタイミングである、 ｛ｔ２＋（２ｔｄ−ｔ２）｝／２＝ｔｄ のタイミングのローカルクロックを生成する。
【００１９】更に、図２（ｃ）、（ｄ）に示される通
り、ローカルクロック駆動回路４４３と４４４で生成さ
れるローカルクロックのタイミングは、それぞれ、 ｛ｔ３＋（２ｔｄ−ｔ３）｝／２＝ｔｄ ｛ｔ４＋（２ｔｄ−ｔ４）｝／２＝ｔｄ となる。
【００２０】従って、全てのローカルクロックＩCLK1〜
ＩCLK4のタイミングは、その位置に依存しないｔｄの時
刻となる。この例では、メインのクロック駆動回路４０
からローカルクロック駆動回路に沿って、ファワード配
線４１とバック配線４２とを配置するだけであり、配線
効率を低下させるレイアウトにはならない。そして、ロ
ーカルクロック駆動回路に、フォワードクロックＦCLK
とバッククロックＢCL K との中間のタイミングのクロッ
クを生成する機能を持たせることで、ローカルクロック
駆動回路がいずれの位置に配置されても、同じタイミン
グ（時刻ｔｄ）のローカルクロックが生成される。従っ
て、設計の自由度を飛躍的に大きくすることができる。
【００２１】図１の例では、それぞれのローカルクロッ
クＬCLK1〜ＬCLK4は、被制御回路451 〜454 に供給さ
れ、被制御回路は同じタイミングで動作する。図１３に
示した出力バッファの例に対応させると、メインクロッ
ク駆動回路４０が外部クロックＥCLK が供給されるＤＬ
Ｌ回路３０に、被制御回路が出力バッファにそれぞれ対
応する。また、ＤＬＬ回路３０に対応するメインクロッ
ク駆動回路４０は、各被制御回路の動作のタイミングと
フォワードクロックＦCLK がフォワード配線４１の先端
４１０に達するタイミング（時刻ｔｄ）とが一致するよ
うに、クロックを生成する。
【００２２】図３は、本発明の他の実施の形態例のクロ
ック供給回路の図である。この例では、図１のフォワー
ドクロックＦCLK とバッククロックＢCLK に加えて、内
部クロックＩCLK がメインクロック駆動回路４０で生成
される。その為に、内部クロック用の配線４３が追加さ
れる。この例では、内部クロックＩCLK は、外部クロッ
クＥCLK と同じ周期を有するのに対して、フォワードク
ロックＦCLK とバッククロックＢCLK は、内部クロック
ＩCLK よりも長い周期を有する。そして、望ましくは、
フォワードクロックとバッククロックの周期が、フォワ
ード配線４１とバック配線４２とを伝播する時間２ｔｄ
以上に設定される。或いは、フォワードクロックとバッ
ククロックのＨレベルまたはＬレベルの期間が、フォワ
ード配線４１とバック配線４２とを伝播する時間２ｔｄ
以上に設定される。そうすることにより、ローカルクロ
ック駆動回路441 〜444 によるローカルクロックＬCLK
のタイミングの生成を容易に行うことができる。
【００２３】図４は、上記のフォワードクロックＦCLK
とバッククロックＢCLK の周期について説明する図であ
る。図４（ａ）には、フォワードクロックとバッククロ
ックが内部クロックＩCLK とほぼ同じ周期を有する場合
のタイミングチャートを示す。内部クロックＩCLK は、
通常高速動作の為に外部クロックと同じ短い周期を有す
る。例えば、図４（ａ）の例では、その周期は４ｎｓｅ
ｃである。その場合、配線４１，４２による遅延時間が
その周期４ｎｓｅｃを越えるとすると、両クロックＦ
CLK とＢCLK とが与えられるローカルクロック駆動回路
では、フォワードクロックＦCLK に対してバッククロッ
クＢCLK が、図４（ａ）中に示されるａの遅延を有する
のか、ｂの遅延を有するのか、或いは、ｃまたはｄの遅
延を有するのかを判別することが困難になる。
【００２４】そこで、図３のクロック供給回路では、フ
ォワードクロックＦCLK とバッククロックＢCLK の周期
は、内部クロックＩCLK より長く設定される。そして、
内部クロックＩCLK は、外部クロックと同じ短い周期を
持ち、高速動作を可能にする。図４（ｂ）では、フォワ
ードクロックＦCLK とバッククロックＢCLK の周期は、
３２ｎｓｅｃと長く設定される。従って、図４（ａ）の
ｂに示される通りに、バッククロックＢCLK がフォワー
ドクロックＦCLK より５ｎｓｅｃ遅延しても、３２ｎｓ
ｅｃ内での遅れであるので、ローカルクロック駆動回路
は、容易に両者の遅延時間の差を検出することができ
る。このフォワードクロックとバッククロックは、外部
クロックＥCLK を分周して生成することもできるし、外
部クロックとは無関係に発振回路で生成することもでき
る。
【００２５】図１１は、メインクロック駆動回路４０の
構成例を示す図である。この例では、外部クロックＥ
CLK から上記した位相の内部クロックＩCLK を生成する
ＤＬＬ回路402 と外部クロックＥCLK とは無関係にフォ
ワードクロックＦCLK を生成する発振回路401 とを有す
る。
【００２６】図１２は、メインクロック駆動回路４０の
別の構成例を示す図である。この例では、外部クロック
ＥCLK から上記した位相の内部クロックＩCLK を生成す
るＤＬＬ回路402 と外部クロックＥCLK を分周してフォ
ワードクロックＦCLK を生成する分周回路403 とを有す
る。
【００２７】更に、フォワードクロックとバッククロッ
クの周期を、クロックの配線４１と４２の遅延時間２ｔ
ｄより長くすることにより、両クロックの位相差を常に
クロックの１周期よりも短くすることができる。従っ
て、両クロックの遅延時間の差をより明確に検出するこ
とができる。
【００２８】更に、後述するローカルクロック駆動回路
では、フォワードクロックとバッククロックのＨレベル
の長さが、クロックの配線４１と４２の遅延時間２ｔｄ
より長く設定される。その結果、両クロックのＨレベル
が重なるタイミングで、両クロックの遅延時間をサンプ
リングすることが可能になる。従って、両クロックのＬ
レベルの長さが２ｔｄより長く設定される場合でも同様
の効果が期待される。
【００２９】図５は、図３の実施の形態例のローカルク
ロック駆動回路の構成例を示す図である。図５の例で
は、メインのクロック駆動回路４０は、外部クロックＥ
CLK が与えられて、配線の先端410 にクロックが到達す
るタイミングと外部クロックＥ CLK とが同期するように
内部クロックＩCLK を生成する。
【００３０】ローカルクロック駆動回路441 は、位相比
較回路５０、シフトレジスタ６０及び遅延回路７０，７
１，７２を有する。第一の遅延回路７０には、内部クロ
ックＩCLK が与えられ、所定時間遅延したローカルクロ
ックＬCLK が出力される。また、第二と第三の遅延回路
７１，７２にはフォワードクロックＦCLK が与えられ、
第一の遅延回路の遅延時間の２倍の遅延時間を有するク
ロックＦＤCLK が出力される。位相比較回路５０は、そ
のクロックＦＤCLK とバッククロックＢCLK との位相を
比較する。その位相結果は、シフトレジスタ６０に与え
られ、シフトレジスタ６０は３つの遅延回路７０，７
１，７２の遅延時間を制御する。
【００３１】ローカルクロック駆動回路441 が、図３中
の左端の駆動回路441 とすると、第一〜第三の遅延回路
の遅延時間は、全て（ｔｄ−ｔ１）に制御される。そう
することにより、ローカルクロックＬCLK は、内部クロ
ックＩCLK を（ｔｄ−ｔ１）遅延させたクロックにな
る。内部クロックＩCLK は既にｔ１の遅延を有するの
で、ローカルクロックＬCLK はメインＤＬＬ４０２の出
力段からｔｄの遅延を有する。これは、端部410 に達す
るタイミングである。更に、クロックＦＤCLK は、フォ
ワードクロックＦCLK を２（ｔｄ−ｔ１）遅延させたク
ロックになる。この遅延を有するクロックＦＤCLK は、
図２で説明した通り、バッククロックＢCLKと位相同期
したクロックである。
【００３２】従って、位相比較回路５０は、フォワード
クロックＦCLK を２（ｔｄ−ｔ１）遅延させたクロック
ＦＤCLK とバッククロックＢCLK どちらの位相が進んで
いるか、或いは位相が一致しているかを検出する。その
検出信号Ａ〜Ｄによりシフトレジスタ６０の制御値が制
御され、その制御値により遅延回路７０〜７２の遅延時
間が制御される。そして、全体でクロックＦＤCLK とバ
ッククロックＢCLK の位相が一致するように制御され
る。位相比較回路５０の出力Ａ〜Ｄは、クロックＦＤ
CLK とバッククロックＢCLK との位相差に応じて出力さ
れる位相比較結果を示す検出信号である。例えば、信号
Ａ，Ｂは、バッククロックＢCLK に対してクロックＦＤ
CLK の位相が遅れていることを検出する信号であり、こ
の信号Ａ，Ｂによりシフトレジスタの制御値は、遅延回
路の遅延時間を短くする値に制御され、その結果クロッ
クＦＤCLK 及びローカルクロックＬCLK の位相が速めら
れる。逆に、信号Ｃ、Ｄは、バッククロックＢCLK に対
してクロックＦＤCLK の位相が進んでいることを検出す
る信号であり、この信号Ｃ、Ｄによりシフトレジスタの
制御値は、遅延回路の遅延時間を長くする値に制御さ
れ、その結果クロックＦＤ CLK 及びローカルクロックＬ
CLK の位相が遅められる。更に、位相が一致している時
は、検出信号Ａ〜Ｄは全てＬレベルとなる。以上の様
に、ローカルクロックＬCLK は、常にフォワードクロッ
クＦCLK とバッククロックＢCLK との中間の位相を有す
る。
【００３３】尚、図１に示したクロック供給回路の場合
は、内部クロックＩCLK とフォワードクロックＦCLK と
が同じクロックとなる。従って、その場合は、ローカル
クロック駆動回路441 は、図５の例から第一の遅延回路
７０が省略され、第二の遅延回路７１の出力がローカル
クロックＬCLK として利用される。
【００３４】図６は、ローカルクロック駆動回路の遅延
回路７０，７１，７２の一例を示す回路図である。遅延
回路７０，７１，７２は同じ回路構成を有する。制御信
号ｐ１〜ｐ（ｎ）によりその遅延時間が選択される。こ
の遅延回路は、入力端子ＩＮに印加されるクロックを所
定時間遅延させて出力端子ＯＵＴに出力する。この例で
は、ｎ段の遅延回路となり、１段目はＮＡＮＤ711 、71
2 及びインバータ713で構成され、２段目は、ＮＡＮＤ7
21 、722 及びインバータ723 で構成され、以下同様に
して、ｎ段目はＮＡＮＤ761 、762 及び763 で構成され
る。
【００３５】制御信号ｐ１〜ｐ（ｎ）は、いずれか１つ
がＨレベルになり、他は全てＬレベルになる。そして、
Ｈレベルになった制御信号ｐにより対応するＮＡＮＤ71
1 、721 ，...761が開かれ、入力ＩＮに印加されるクロ
ックを通過させる。他のＬレベルの制御信号ｐにより対
応する他のＮＡＮＤ711 、721 ，...761が閉じられる。
図示される通り、制御信号ｐ１がＨレベルの時はＮＡＮ
Ｄ711 が開かれ、入力端子ＩＮから、インバータ701 、
ＮＡＮＤ711 、712 及びインバータ713 を経由して出力
端子ＯＵＴまでの遅延経路が形成される。従って、ゲー
ト４段の遅延を有する。
【００３６】制御信号ｐ２がＨレベルの時はＮＡＮＤ72
1 が開かれる。ゲート762 の入力は共にＨレベルである
ので、インバータ763 の出力はＨレベル、同様にインバ
ータ753 、743...の出力もＨレベルである。従って、Ｎ
ＡＮＤ722 も開かれた状態である。その結果、入力端子
ＩＮから、インバータ701 、ゲート721 〜723 ，712、7
13 を経由して出力端子ＯＵＴまでの遅延経路が形成さ
れる。従って、ゲート６段の遅延を有する。
【００３７】以下、図６中に示された通り、Ｈレベルの
制御信号ｐが左に移動する度に、遅延経路のゲート数が
２ゲートづつ増加する。制御信号ｐ（ｎ）がＨレベルの
時は、２＋２ｎ段のゲート数の遅延経路となる。
【００３８】図７は、シフトレジスタ６０の回路図であ
る。この図には、シフトレジスタの一部分が示され、説
明の都合上、遅延回路の制御信号ｐ１〜ｐ６が示されて
いるとする。このシフトレジスタ６０には、位相比較回
路５０からの検出信号Ａ〜Ｄが与えられ、信号Ａ，Ｂに
よりＨレベルの制御信号ｐが右側にシフトされ、信号
Ｃ、ＤによりＨレベルの制御信号ｐが左側にシフトされ
る。
【００３９】シフトレジスタ６０の各段は、例えば１段
目では、ＮＡＮＤゲート612 とインバータ613 からなる
ラッチ回路をそれぞれ有する。また、検出信号Ａ〜Ｄに
よりラッチ回路612 、613 の状態を強制的に反転させる
トランジスタ614 、615 を有する。トランジスタ616 、
617 は、反転の対象外の場合にトランジスタ614、615に
よってはラッチ回路が反転されないようにする為に設け
られる。２段目〜６段目の回路も同様の構成である。こ
れらのトランジスタは全てＮチャネル型である。
【００４０】今仮に、４段目の出力ｐ４がＨレベルの状
態であるとする。他の出力は全てＬレベルの状態にあ
る。各段のラッチ回路の状態は、図７にＨ、Ｌで示され
る通りである。即ち、１段目から３段目までは、ラッチ
回路は、ＮＡＮＤ出力がＨレベルでインバータ出力がＬ
レベルであるのに対して、４段目から６段目では、ラッ
チ回路は、ＮＡＮＤ出力がＬレベルでインバータ出力が
Ｈレベルである。従って、グランドに接続されているト
ランジスタは、617 、627 ，637 ，647 ，646 ，656 ，
666 がそれぞれ導通状態にある。即ち、ラッチ状態の境
界の両側にある４段目の回路のトランジスタ647 と３段
目のトランジスタ636 が導通状態にあり、検出信号Ｂま
たはＣによりそのラッチ状態が反転可能な状態になって
いる。
【００４１】そこで、仮に、検出信号ＣにＨレベルが与
えられると、トランジスタ645 が導通し、インバータ64
3 の出力が強制的にＨレベルからＬレベルに駆動され
る。その為、ＮＡＮＤゲート642 の出力もＬレベルから
Ｈレベルに切り換えられ、その状態がラッチされる。Ｎ
ＡＮＤゲート642 の出力がＨレベルになることで，ＮＯ
Ｒゲート641 の出力ｐ４はＬレベルになり、代わってイ
ンバータ643 の出力のＬレベルへの変化によりＮＯＲゲ
ート651 の出力ｐ５がＨレベルに切り換えられる。その
結果、Ｈレベルの制御信号はｐ４からｐ５にシフトす
る。図６で説明した通り、Ｈレベルの制御信号ｐが左側
にシフトすることで、遅延回路の遅延経路が長くなり遅
延時間は長くなるように制御される。
【００４２】一方、仮に、検出信号ＢにＨレベルが与え
られると、上記の同様の動作により、３段目のラッチ回
路のＮＡＮＤゲート632 の出力がＬレベルに強制的に切
り換えられ、インバータ６３３の出力はＨレベルに切り
換わる。その結果、出力ｐ３がＨレベルになる。これに
より、遅延回路の遅延経路が短くなり遅延時間は短くな
るように制御される。
【００４３】更に、出力ｐ５またはｐ３がＨレベルにな
ると、今度は、検出信号ＡまたはＤによりＨレベルの出
力がそれぞれ右側または左側にシフト制御される。即
ち、検出信号Ａ，ＢはＨレベルの出力を右側にシフト制
御し、検出信号Ｃ、ＤはＨレベルの出力を左側にシフト
制御する。更に、検出信号Ａ，Ｄは、出力ｐ１，ｐ３，
ｐ５がＨレベルの状態の時にシフト制御し、検出信号
Ｂ、Ｃは出力ｐ２，ｐ４，ｐ６がＨレベルの時にシフト
制御する。
【００４４】図８は、位相比較回路５０の詳細回路図で
ある。この位相比較回路５０には、クロックＦＤCLK が
与えられる入力端子ＩｎとバッククロックＢCLK が与え
られるレファレンスクロック端子ＲｅｆＣＬＫの両方の
クロックの位相の関係を検出する位相検出部５１を有す
る。この位相検出部５１は、ラッチ回路を２つ有し、バ
ッククロックＢCLK に対してクロックＦＤCLK の位相
が、（１）一定時間以上進んでいる場合、（２）一定時
間内程度の位相差の関係にある場合、及び（３）一定時
間以上遅れている場合を検出する。検出出力ｎ１〜ｎ４
の組み合わせにより上記３つの状態が検出される。
【００４５】サンプリングパルス発生部５２は、２つの
クロックＢCLK とＦＤCLK が共にＨレベルになる時にサ
ンプリング信号をノードｎ９に出力する。サンプリング
ラッチ回路部５３は、サンプリング信号ｎ９により、検
出出力ｎ１〜ｎ４をサンプリングゲート508 〜511 によ
りサンプリングし、ＮＡＮＤ512 、513 及び514 、515
からなるラッチ回路でラッチする。従って、サンプリン
グ時の検出出力ｎ１〜ｎ４がノードｎ５〜ｎ８にそれぞ
れラッチされる。
【００４６】２分の１分周回路５４は、両クロックＦＤ
CLK 、ＢCLK が共にＨレベルになる時をＮＡＮＤゲート
520 で検出し、その検出パルスｎ１０を２分の１分周し
て、逆相のパルス信号ｎ１１とｎ１２とを生成する。デ
コード部５５は、サンプリングラッチされたノードｎ５
〜ｎ８の信号をデコードして、クロックＦＤCLK がレフ
ァレンスクロックのＢCLK より進んでいる時はダイオー
ド536 の出力をＨレベルにし、両クロックの位相が一致
している時はダイオード536 と540 の出力を共にＬレベ
ルにし、更にクロックＦＤCLK がレファレンスクロック
のＢCLK より遅れている時はダイオード540 の出力をＨ
レベルにする。出力回路部５６は、デコード部５５の出
力に応じて、逆相パルス信号ｎ１１とｎ１２に応答し
て、検出信号Ａ〜Ｄを出力する。検出信号Ａ〜Ｄは、既
に説明した通りシフトレジスタ６０の状態を制御する。
【００４７】図９は、図８の動作を示すタイミングチャ
ート図である。この図では、クロックＦＤCLK がバック
クロックＢCLK より進んでいる状態、両クロックの位相
が一致している状態、そしてクロックＦＤCLK がバック
クロックＢCLK より遅れる状態を順に示している。即
ち、サンプリングパルスｎ９がＳ１，Ｓ２の時は、クロ
ックＦＤCLK が進んでいるので、それが検出され、パル
スｎ１２に応答して検出信号ＣがＨレベルで出力され、
またパルスｎ１１に応答して検出信号ＤがＨレベルで出
力される。サンプリングパルスがＳ３の時は、位相が一
致して検出信号Ａ〜Ｄは全てＬレベルとなる。更に、サ
ンプリングパルスＳ４，Ｓ５，Ｓ６の時は、クロックＦ
ＤCLK が遅れているので、それが検出され、パルスｎ１
１に応答して検出信号Ｂが或いはパルスｎ１２に応答し
て検出信号ＡがそれぞれＨレベルになる。
【００４８】上記の動作を以下に順番に説明する。
【００４９】［サンプリングパルスＳ１］この期間で
は、クロックＦＤCLK が進んでいるので、両クロックＦ
ＤCLK 、Ｂ CLK が共にＬレベルの状態から、クロックＦ
ＤCLK が先にＨレベルになり、ノードｎ２がＬレベル、
ノードｎ１がＨレベルでラッチされる。ＮＡＮＤ及びイ
ンバータ500 は、クロックＦＤCLK を一定時間遅らせる
遅延エレメントであり、ＮＡＮＤ503 、504 でも同様に
ノードｎ３＝Ｈレベル、ノードｎ４＝Ｈレベルがラッチ
される。そこで、サンプリング発生部５２にて、両クロ
ックＦＤCLK 、ＢCLKが共にＨレベルになるタイミング
から、遅延回路506 の遅延時間分の幅を持つサンプリン
グパルスｎ９が生成され、位相比較部５１でのラッチ状
態がサンプリングされ、ラッチ部５３でそのラッチ状態
がラッチされる。即ち、ノードｎ１〜ｎ４の状態がノー
ドｎ５〜ｎ８に転送される。
【００５０】そして、両クロックＦＤCLK 、ＢCLK が共
にＨレベルになるタイミングでパルスｎ１０が生成され
る。分周回路部５４は、ＮＡＮＤ524 、525 のラッチ回
路とＮＡＮＤ528 、529 のラッチ回路とがゲート526 、
527 及びゲート530 、531 で結合され、それらのゲート
は、パルスｎ１０の反転、非反転パルスで開かれる。従
って、パルスｎ１０が２分の１に分周される。
【００５１】デコーダ部５５では、ノードｎ５〜ｎ８の
Ｈ、Ｌ、Ｈ、Ｌレベルの状態により、インバータ536 の
出力がＨレベルに、インバータ540 の出力がＬレベルに
なる。従って、パルスｎ１２に応答して、インバータ53
6 のＨレベルがＮＡＮＤ543、インバータ544 を介し
て、検出信号ＣをＨレベルにする。検出信号ＣのＨレベ
ルにより、シフトレジスタのＨレベルの出力は左側にシ
フトし、遅延回路７１，７２，７３の遅延経路が長くな
る。その結果、クロックＦＤCLK は遅れる方向に制御さ
れる。
【００５２】［サンプリングパルスＳ２］上記の同様
に、クロックＦＤCLK が進んでいることが、位相比較部
５１で検出され、パルスｎ１１に応答して検出信号Ｄが
Ｈレベルになる。従って、同様にシフトレジスタ６０の
Ｈレベル出力は左側に移動し、遅延回路７１，７２，７
３の遅延経路はより長くなる。
【００５３】［サンプリングパルスＳ３］サンプリング
パルスＳ３が出力されるタイミングでは、両クロックＦ
ＤCLK とＢCLK とはほとんど位相が一致する。遅延エレ
メント505 での遅延時間以内の位相ずれを有する場合
は、クロックＦＤCLK がわずかに進んでいる時は、 ｎ１＝Ｈ、ｎ２＝Ｌ、ｎ３＝Ｌ、ｎ４＝Ｈ ｎ５＝Ｈ、ｎ６＝Ｌ、ｎ７＝Ｌ、ｎ８＝Ｈ となる。この状態が図９に示されている。また、遅延エ
レメント505 での遅延時間以内の位相ずれを有する場合
で、クロックＦＤCLK がわずかに遅れている時は、 ｎ１＝Ｌ、ｎ２＝Ｈ、ｎ３＝Ｈ、ｎ４＝Ｌ ｎ５＝Ｌ、ｎ６＝Ｈ、ｎ７＝Ｈ、ｎ８＝Ｌ となる。
【００５４】いずれの場合でも、デコーダ部５５により
デコードされ、両インバータ536 、540 の出力が共にＬ
レベルとなり、検出出力Ａ〜ＤはすべてＬレベルとな
る。その結果、シフトレジスタ６０の状態は変化せず、
遅延回路７１，７２，７３の遅延時間の変化しない。
【００５５】［サンプリングパルスＳ４，Ｓ５，Ｓ６］
この場合は、クロックＦＤCLK が遅れている。従って、
位相比較部５１のラッチ状態は、 ｎ１＝Ｌ、ｎ２＝Ｈ、ｎ３＝Ｌ、ｎ４＝Ｈ となり、その結果、サンプリングされたラッチ部５３で
も、 ｎ５＝Ｌ、ｎ６＝Ｈ、ｎ７＝Ｌ、ｎ８＝Ｈ となる。この状態がデコーダ部５５でデコードされ、イ
ンバータ536 はＬレベル出力、インバータ540 はＨレベ
ル出力になる。従って、パルスｎ１１とｎ１２に応答し
て、検出信号ＢとＡとがそれぞれＨレベルとなる。その
結果、シフトレジスタ６０の出力ｐが右方向にシフト
し、遅延回路７１，７２，７３の遅延経路を短くして遅
延時間を短くする。そのため、クロックＦＤCLK が進む
方向に制御される。
【００５６】以上の通り、位相比較回路５０、シフトレ
ジスタ６０、遅延回路７２，７３、クロックＦＤCLK の
クローズドループにより、ローカルクロックＬCLK の位
相がフォワードクロックＦCLK とバッククロックＢCLK
の中間のタイミングに制御される。
【００５７】図１０は、上記したクロック供給回路を利
用したシンクロナスＤＲＡＭの一例を示す図である。こ
の例では、複数の出力バッファ２４〜２７にローカルク
ロックＬ２CLK を与え、更に複数のアドレスバッファ12
1 〜124 にもローカルクロックＬ１CLK を与える。
【００５８】その為に、アドレスバッファ用のクロック
供給回路と、出力バッファ用のクロック供給回路が設け
られる。アドレスバッファ用には、メインのＤＬＬ回路
401とフォワード配線411,バック配線421 及び内部クロ
ック配線431 がアドレスバッファ121 〜124 に沿って配
置され、それぞれのアドレスバッファの近傍に、ローカ
ルクロック駆動回路441 〜444 が配置される。それぞれ
のローカルクロック駆動回路には、フォワードクロック
ＦCLK 、バッククロックＢCLK 及び内部クロックＩ１
CLK が与えられ、上記した通り、フォワードクロックＦ
CLK とバッククロックＢCLK との中間のタイミングの位
相をもつローカルクロックＬ１CLK が生成される。
【００５９】メインＤＬＬ回路401 は、先端4210にクロ
ックが到達する時間でアドレスバッファが一斉にアドレ
ス信号Ａ１〜Ａ４を取り込んでラッチすることができる
様に、内部クロックＩ１CLK を生成する。そして、それ
ぞれのローカルクロックＬ１ CLK は、内部クロックが先
端4210に到達するタイミングに一致する位相を有する。
【００６０】一方、出力バッファ用には、メインのＤＬ
Ｌ回路402 とフォワード配線412 、バック配線422 及び
内部クロック配線433 が出力バッファ24〜27に沿って配
置され、それぞれの出力バッファの近傍に、ローカルク
ロック駆動回路445 〜448 が配置される。それぞれのロ
ーカルクロック駆動回路には、フォワードクロックＦ
CLK 、バッククロックＢCLK 及び内部クロックＩ２CLK
が与えられ、上記した通り、フォワードクロックＦCLK
とバッククロックＢCLK との中間のタイミングでローカ
ルクロックＬ２CLK が生成される。
【００６１】本発明のクロック供給回路は、それ以外の
種々の回路において、複数の位置での同期をとりたい場
合に広く適用させることができる。
【００６２】
【発明の効果】以上説明した通り、本発明によれば、集
積回路内の任意の位置で同期をとりたい場合に、メイン
クロック駆動回路から被制御回路に沿って往復の配線を
設け、被制御回路の近傍にローカルクロック駆動回路を
設け、そこからフォワードクロックとバッククロックの
中間の位相をもつローカルクロックを生成して被制御回
路に与えるので、それぞれの被制御回路は全て同じタイ
ミングで動作することができ、制御クロックのスキュー
の問題を回避することができる。
【００６３】更に、メインクロック駆動回路が、高速の
内部クロックと低速で周期が長いフォワードクロックＦ
CLK を生成し、ローカルクロック駆動回路でフォワード
クロックとバッククロックの中間の位相に内部クロック
を合わせて出力すれば、より容易にフォワードクロック
とバッククロックの位相差を検出することができる。そ
の場合は、望ましくはフォワードクロック及びバックク
ロックが往復の配線の遅延時間以上の周期を有すること
で、常に両クロックの位相差を１周期以内にしてその位
相差の検出が容易になる。
【００６４】本発明のクロック供給回路は、シンクロナ
スＤＲＡＭに限らず、広く集積回路装置に利用すること
ができる。
【図面の簡単な説明】
【図１】本発明の実施の形態例のクロック供給回路の図
である。
【図２】図１のローカルクロックのタイミングを説明す
る図である。
【図３】本発明の他の実施の形態例のクロック供給回路
の図である。
【図４】フォワードクロックＦCLK とバッククロックＢ
CLK の周期について説明する図である。
【図５】ローカルクロック駆動回路の構成例を示す図で
ある。
【図６】ローカルクロック駆動回路の遅延回路７０，７
１，７２の回路図である。
【図７】ローカルクロック駆動回路のシフトレジスタ６
０の回路図である。
【図８】ローカルクロック駆動回路の位相比較回路５０
の詳細回路図である。
【図９】位相比較回路の動作を示すタイミングチャート
図である。
【図１０】クロック供給回路を利用したシンクロナスＤ
ＲＡＭの一例を示す図である。
【図１１】メインクロック駆動回路の構成例を示す図で
ある。
【図１２】メインクロック駆動回路の別の構成例を示す
図である。
【図１３】シンクロナスＤＲＡＭの概略構成図である。
【符号の説明】
４０ メインクロック駆動回路 ４１ 往路配線 ４２ 復路配線 ４３ 内部クロック供給配線 ４４１〜４４４ ローカルクロック駆動回路 ４５１〜４５４ 被制御回路 ＦCLK フォワードクロック ＢCLK バッククロック ＩCLK 内部クロック ＬCLK ローカルクロック ＥCLK 外部クロック

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】それぞれ異なる位置に配置される複数の被
    制御回路にクロックを供給するクロック供給回路におい
    て、 前記複数の被制御回路に沿って設けられた往復配線と、 前記往復配線の往路配線に第一のクロックを出力するメ
    インクロック駆動回路と、 前記被制御回路の近傍にそれぞれ配置され、前記第一の
    クロックが前記往復配線の往路配線を伝播してきたフォ
    ワードクロックと前記往復配線の復路配線を伝播してき
    たバッククロックとが与えられ、前記フォワードクロッ
    クとバッククロックの中間の位相を有するローカルクロ
    ックを生成し、それぞれ対応する被制御回路に該ローカ
    ルクロックを供給する複数のローカルクロック駆動回路
    とを有することを特徴するクロック供給回路。
  2. 【請求項２】請求項１において、 前記ローカルクロック駆動回路は、 前記フォワードクロックを遅延させる遅延回路と、 前記遅延回路により遅延された第一の遅延クロックと前
    記バッククロックとの位相を比較する位相比較回路とを
    有し、 前記位相比較回路の出力に応答して、前記遅延回路の遅
    延量が前記第一の遅延クロックとバッククロックの位相
    を一致させる様に制御され、 更に、ローカルクロック駆動回路は、前記フォワードク
    ロックを前記遅延回路の遅延量の半分の時間遅延させた
    第二の遅延クロックを前記ローカルクロックとして出力
    することを特徴とするクロック供給回路。
  3. 【請求項３】請求項１において、 前記メインクロック駆動回路は、外部からのクロックを
    与えられ、前記第一のクロックが前記往路配線の先端に
    到達した時の位相と前記外部からのクロックの位相が一
    致する様に前記第一のクロックの位相を制御して生成す
    ることを特徴とするクロック供給回路。
  4. 【請求項４】それぞれ異なる位置に配置される複数の被
    制御回路にクロックを供給するクロック供給回路におい
    て、 前記複数の被制御回路に沿って設けられた往復配線と、 前記複数の被制御回路に沿って設けられた内部クロック
    供給配線と、 前記往復配線の往路配線に第一のクロックを出力し、前
    記内部クロック供給配線に前記第一のクロックよりも周
    期が短い第二のクロックを出力するメインクロック駆動
    回路と、 前記被制御回路の近傍にそれぞれ配置され、前記第一の
    クロックが前記往復配線の往路配線を伝播してきたフォ
    ワードクロックと前記往復配線の復路配線を伝播してき
    たバッククロックとが与えられ、更に、前記内部クロッ
    ク供給配線を伝播してきた第二のクロックが与えられ、
    前記フォワードクロックとバッククロックの中間の位相
    に前記与えられた第二のクロックの位相を合わせて、そ
    れぞれ対応する被制御回路にローカルクロックとして該
    位相を合わせたクロックを供給する複数のローカルクロ
    ック駆動回路とを有することを特徴するクロック供給回
    路。
  5. 【請求項５】請求項４において、 前記メインクロック駆動回路は、外部からのクロックを
    与えられ、前記第一のクロックが前記往路配線の先端に
    到達した時の位相と前記外部からのクロックの位相が一
    致する様に前記第一のクロックの位相を制御して生成す
    ることを特徴とするクロック供給回路。
  6. 【請求項６】請求項４において、 前記メインクロック駆動回路は、外部からのクロックが
    与えられ、該外部からのクロックと所定の位相差をもつ
    前記第一のクロックを生成し、更に前記第二のクロック
    を生成することを特徴とするクロック供給回路。
  7. 【請求項７】請求項４において、 前記メインクロック駆動回路は、外部からのクロックが
    与えられ、該外部からのクロックと所定の位相差をもつ
    前記第一のクロックを生成し、更に前記外部からのクロ
    ックを分周して前記第二のクロックを生成することを特
    徴とするクロック供給回路。
  8. 【請求項８】請求項４において、 前記ローカルクロック駆動回路は、 前記フォワードクロックを遅延させる第一の遅延回路
    と、 前記与えられる第二のクロックを前記第一の遅延回路の
    遅延量の半分の時間遅延させる第二の遅延回路と、 前記第一の遅延回路により遅延された第一の遅延クロッ
    クと前記バッククロックとの位相を比較する位相比較回
    路とを有し、 前記位相比較回路の出力に応答して、前記第一及び第二
    の遅延回路の遅延量が前記第一の遅延クロックとバック
    クロックの位相を一致させる様に制御され、 更に、ローカルクロック駆動回路は、前記第二の遅延回
    路により遅延された第二の遅延クロックを前記ローカル
    クロックとして出力することを特徴とするクロック供給
    回路。
  9. 【請求項９】請求項４において、 前記ローカルクロック駆動回路は、 前記フォワードクロックを遅延させる第一の遅延部と、
    該第一の遅延部により遅延した前記フォワードクロック
    を更に第一の遅延部と同じ時間遅延させる第二の遅延部
    とを有する第一の遅延回路と、 前記与えられる第二のクロックを前記第一の遅延部と同
    じ時間遅延させる第二の遅延回路と、 前記第一の遅延回路により遅延された第一の遅延クロッ
    クと前記バッククロックとの位相を比較する位相比較回
    路とを有し、 前記位相比較回路の出力に応答して、前記第一の遅延
    部、第二の遅延部及び第二の遅延回路の遅延量が前記第
    一の遅延クロックとバッククロックの位相を一致させる
    様にそれぞれ同様に制御され、 更に、ローカルクロック駆動回路は、前記第二の遅延回
    路により遅延された第二の遅延クロックを前記ローカル
    クロックとして出力することを特徴とするクロック供給
    回路。
  10. 【請求項１０】請求項４において、 前記第一のクロックの周期が、前記往復配線を伝播する
    時間よりも長いことを特徴とするクロック供給回路。
  11. 【請求項１１】それぞれ異なる位置に配置される複数の
    被制御回路にクロックを供給するクロック供給回路を有
    する集積回路装置において、 該クロック供給回路は、 前記複数の被制御回路に沿って設けられた往復配線と、 前記往復配線の往路配線に第一のクロックを出力するメ
    インクロック駆動回路と、 前記被制御回路の近傍にそれぞれ配置され、前記第一の
    クロックが前記往復配線の往路配線を伝播してきたフォ
    ワードクロックと前記往復配線の復路配線を伝播してき
    たバッククロックとが与えられ、前記フォワードクロッ
    クとバッククロックの中間の位相を有するローカルクロ
    ックを生成し、それぞれ対応する被制御回路に該ローカ
    ルクロックを供給する複数のローカルクロック駆動回路
    とを有することを特徴とする集積回路装置。
  12. 【請求項１２】それぞれ異なる位置に配置される複数の
    被制御回路にクロックを供給するクロック供給回路を有
    する集積回路装置において、 前記クロック供給回路は、 前記複数の被制御回路に沿って設けられた往復配線と、 前記複数の被制御回路に沿って設けられた内部クロック
    供給配線と、 前記往復配線の往路配線に第一のクロックを出力し、前
    記内部クロック供給配線に前記第一のクロックよりも周
    期が短い第二のクロックを出力するメインクロック駆動
    回路と、 前記被制御回路の近傍にそれぞれ配置され、前記第一の
    クロックが前記往復配線の往路配線を伝播してきたフォ
    ワードクロックと前記往復配線の復路配線を伝播してき
    たバッククロックとが与えられ、更に、前記内部クロッ
    ク供給配線を伝播してきた第二のクロックが与えられ、
    前記フォワードクロックとバッククロックの中間の位相
    に前記与えられた第二のクロックの位相を合わせて、そ
    れぞれ対応する被制御回路にローカルクロックとして該
    位相を合わせたクロックを供給する複数のローカルクロ
    ック駆動回路とを有することを特徴する集積回路装置。
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