JPH10283182A - パイプライン型情報処理装置 - Google Patents
パイプライン型情報処理装置Info
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- JPH10283182A JPH10283182A JP9084867A JP8486797A JPH10283182A JP H10283182 A JPH10283182 A JP H10283182A JP 9084867 A JP9084867 A JP 9084867A JP 8486797 A JP8486797 A JP 8486797A JP H10283182 A JPH10283182 A JP H10283182A
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【課題】パイプライン型情報処理装置において、動作モ
ード変更命令の処理速度を向上させる。 【解決手段】ＩＤブロック２は、動作モード変更命令の
実行ステージに先立って、動作モード変更命令が変更す
るモードによってその処理内容が変更されるステージを
あらかじめ判定する。ホールド手段１４は判定されたス
テージにおいて実際にモードが確定するまで後続の命令
の処理を抑止する。ＥＸブロックは動作モードの確定に
伴いホールド手段１４による抑止を解除する。
ード変更命令の処理速度を向上させる。 【解決手段】ＩＤブロック２は、動作モード変更命令の
実行ステージに先立って、動作モード変更命令が変更す
るモードによってその処理内容が変更されるステージを
あらかじめ判定する。ホールド手段１４は判定されたス
テージにおいて実際にモードが確定するまで後続の命令
の処理を抑止する。ＥＸブロックは動作モードの確定に
伴いホールド手段１４による抑止を解除する。
Description
【０００１】
【発明の属する技術分野】本発明は、パイプライン型情
報処理装置において動作モードの変更を行う命令（以
下、モード変更命令と記す）の実行時間の短縮に関す
る。ここに、モード変更命令とは、例えば、アドレスモ
ードを実アドレスと仮想アドレスとの間で切替えたり、
アドレス計算のモードを切替えたり、あるいは、全ての
種類の命令を実行できる特権モードと特権命令は実行で
きない一般モードとの切替えたりする命令を意味する。
報処理装置において動作モードの変更を行う命令（以
下、モード変更命令と記す）の実行時間の短縮に関す
る。ここに、モード変更命令とは、例えば、アドレスモ
ードを実アドレスと仮想アドレスとの間で切替えたり、
アドレス計算のモードを切替えたり、あるいは、全ての
種類の命令を実行できる特権モードと特権命令は実行で
きない一般モードとの切替えたりする命令を意味する。
【０００２】
【従来の技術】従来のパイプライン型情報処理装置にと
って、モード変更命令の実行は、その実行結果がパイプ
ラインのほぼ全体に影響を与えるため、モード変更命令
の次の命令をモード変更命令の直後にパイプラインの各
ステージで実行することができない。これは、直前の命
令の結果によって後続の命令の実行内容が変更されるか
らであり、このようにパイプラインが円滑に作動させる
ことができなくなることを、パイプラインハザードと呼
び、特にモード変更命令や、分岐命令によるパイプライ
ンハザードを制御ハザードと呼ぶ。
って、モード変更命令の実行は、その実行結果がパイプ
ラインのほぼ全体に影響を与えるため、モード変更命令
の次の命令をモード変更命令の直後にパイプラインの各
ステージで実行することができない。これは、直前の命
令の結果によって後続の命令の実行内容が変更されるか
らであり、このようにパイプラインが円滑に作動させる
ことができなくなることを、パイプラインハザードと呼
び、特にモード変更命令や、分岐命令によるパイプライ
ンハザードを制御ハザードと呼ぶ。
【０００３】この制御ハザードが発生した時には、パイ
プライン型情報処理装置は、例えば、ヘネーシ・パター
ソン著、コンピュータ・アーキテクチャ６．４章 図
６．１６に記載されているように、制御ハザードの原因
となった命令の完了を待って更めて後続の命令の起動を
行うようにしている。
プライン型情報処理装置は、例えば、ヘネーシ・パター
ソン著、コンピュータ・アーキテクチャ６．４章 図
６．１６に記載されているように、制御ハザードの原因
となった命令の完了を待って更めて後続の命令の起動を
行うようにしている。
【０００４】
【発明が解決しようとする課題】上述した従来のパイプ
ライン型情報処理装置では、モード変更命令の次命令
が、直前のモード変更命令で変更されるモードによっ
て、その処理内容が変更されるか否かわからないため、
またモード変更命令の実行結果がパイプラインのどのス
テージに影響を及ぼすかがわからないために、モード変
更命令の実行完了まで次命令の起動ができないので、パ
イプライン動作をさせることが出来ず、性能向上の大き
な足枷となっているという問題点がある。
ライン型情報処理装置では、モード変更命令の次命令
が、直前のモード変更命令で変更されるモードによっ
て、その処理内容が変更されるか否かわからないため、
またモード変更命令の実行結果がパイプラインのどのス
テージに影響を及ぼすかがわからないために、モード変
更命令の実行完了まで次命令の起動ができないので、パ
イプライン動作をさせることが出来ず、性能向上の大き
な足枷となっているという問題点がある。
【０００５】本発明の第１の目的は、このような問題点
を解消し、モード変更命令の実行の高速化を図ることが
できるパイプライン型情報処理装置を提供することにあ
る。
を解消し、モード変更命令の実行の高速化を図ることが
できるパイプライン型情報処理装置を提供することにあ
る。
【０００６】また、本発明の第２の目的は、従来のパイ
プライン型情報処理装置に、極めて少量のハードウェア
の追加を行うのみで、上述の第１の目的を達成すること
にある。
プライン型情報処理装置に、極めて少量のハードウェア
の追加を行うのみで、上述の第１の目的を達成すること
にある。
【０００７】
【課題を解決するための手段】本発明の装置は、命令の
実行を複数のステージに分割し、各々のステージを処理
するためのハードウェアを一連となるように結合し、連
続した複数の命令が各ステージで同時に実行されるよう
に構成されたパイプライン型情報処理装置であって、命
令の実行に際し、その動作を規定するモードを複数有
し、かつ、前記モードの変更を指示するための動作モー
ド変更命令の実行を行う情報処理装置において、動作モ
ード変更命令をデコードして、該動作モード変更命令が
変更するモードによって動作が変わるステージを、該動
作モード変更命令の実行ステージに先立って当該ステー
ジかそれよりも前のステージで判定する命令デコード手
段と、前記命令デコード手段によって判定されたステー
ジにおいて該動作モード変更命令の次命令の処理を抑止
するホールド手段と、該動作モード変更命令の実行に際
して、モードの変更を行うとともに、前記命令デコード
手段によって判定されたステージのホールド手段に対し
て、抑止の解除指示と与える実行手段とを設けたことを
特徴とする。
実行を複数のステージに分割し、各々のステージを処理
するためのハードウェアを一連となるように結合し、連
続した複数の命令が各ステージで同時に実行されるよう
に構成されたパイプライン型情報処理装置であって、命
令の実行に際し、その動作を規定するモードを複数有
し、かつ、前記モードの変更を指示するための動作モー
ド変更命令の実行を行う情報処理装置において、動作モ
ード変更命令をデコードして、該動作モード変更命令が
変更するモードによって動作が変わるステージを、該動
作モード変更命令の実行ステージに先立って当該ステー
ジかそれよりも前のステージで判定する命令デコード手
段と、前記命令デコード手段によって判定されたステー
ジにおいて該動作モード変更命令の次命令の処理を抑止
するホールド手段と、該動作モード変更命令の実行に際
して、モードの変更を行うとともに、前記命令デコード
手段によって判定されたステージのホールド手段に対し
て、抑止の解除指示と与える実行手段とを設けたことを
特徴とする。
【０００８】本発明のパイプライン型情報処理装置で
は、モード変更命令が変更するモードによって処理内容
が変り得るステージまで、無条件に後続の命令の処理を
進め、モードが確定しだい、即座にそのモードの影響を
受けるステージから後続命令の実行を続けることによ
り、モード変更によるパイプラインハザードを小さく
し、モード変更命令の性能を向上させることができる。
は、モード変更命令が変更するモードによって処理内容
が変り得るステージまで、無条件に後続の命令の処理を
進め、モードが確定しだい、即座にそのモードの影響を
受けるステージから後続命令の実行を続けることによ
り、モード変更によるパイプラインハザードを小さく
し、モード変更命令の性能を向上させることができる。
【０００９】さらに、モードによって処理が変わり得る
ステージにおいて、実際に後続の命令がモードに依存し
て処理内容が変わるかを知り得るため、処理内容が変わ
らない命令の場合には、ステージを進め、実際にモード
の影響を受ける命令がそのモードの影響を受けるステー
ジに現われた時にその命令の処理を抑止することによ
り、より一層モード変更によるパイプラインハザードを
小さくすることができる。
ステージにおいて、実際に後続の命令がモードに依存し
て処理内容が変わるかを知り得るため、処理内容が変わ
らない命令の場合には、ステージを進め、実際にモード
の影響を受ける命令がそのモードの影響を受けるステー
ジに現われた時にその命令の処理を抑止することによ
り、より一層モード変更によるパイプラインハザードを
小さくすることができる。
【００１０】
【発明の実施の形態】次に、本発明の実施例について図
面を参照しつつ詳細に説明する。
面を参照しつつ詳細に説明する。
【００１１】図１を参照すると、本発明の第１の実施例
は、命令を記憶し、読出すインストラクションキャッシ
ュ（以下、ＩＣと記す）ブロック１，命令を解読するイ
ンストラクションデコーダ（以下、ＩＤと記す）ブロッ
ク２，オペランドアドレスを計算するアドレッシングア
ダー（以下、ＯＡ）ブロック３，オペランドアドレスを
仮想アドレスから実アドレスに変換するオペレーション
アドレストランスレータ（以下、ＯＴ）ブロック４，メ
モリオペランドを記憶し、メモリオペランドを読出すオ
ペランドキャッシュ（以下、ＯＣ）ブロック５，命令の
実行を行なうエキュシュレータ（以下、ＥＸ）ブロック
６，モードを保持するモードレジスタ７および６個のフ
リップフロップ８〜１３とから構成される。
は、命令を記憶し、読出すインストラクションキャッシ
ュ（以下、ＩＣと記す）ブロック１，命令を解読するイ
ンストラクションデコーダ（以下、ＩＤと記す）ブロッ
ク２，オペランドアドレスを計算するアドレッシングア
ダー（以下、ＯＡ）ブロック３，オペランドアドレスを
仮想アドレスから実アドレスに変換するオペレーション
アドレストランスレータ（以下、ＯＴ）ブロック４，メ
モリオペランドを記憶し、メモリオペランドを読出すオ
ペランドキャッシュ（以下、ＯＣ）ブロック５，命令の
実行を行なうエキュシュレータ（以下、ＥＸ）ブロック
６，モードを保持するモードレジスタ７および６個のフ
リップフロップ８〜１３とから構成される。
【００１２】ＩＣブロック１とＯＣブロック５は主記憶
装置そのものであっても、又は命令キャッシュメモリ，
オペランドキャッシュメモリとして構成してもよい。
又、ＩＣブロック１とＯＣブロック５とが共用の一つの
ブロックとしても構成され得る。
装置そのものであっても、又は命令キャッシュメモリ，
オペランドキャッシュメモリとして構成してもよい。
又、ＩＣブロック１とＯＣブロック５とが共用の一つの
ブロックとしても構成され得る。
【００１３】図１における各ブロック１〜６は、各々パ
イプラインの各ステージを構成しており、したがって、
情報処理装置は６ステージから成るパイプラインを有す
ることになる。フリップフロップ８，１０，１３は信号
線１１０，１１７，１２０を介して“１”を与えられる
と“１”を保持し続け、信号線１２２，１２３，１２４
を介して“１”を与えられると“０”にリセットされ
る。フリップフロップ９，１１はＩＤステージに属し、
フリップフロップ１２はＯＡステージに属し、ＩＤステ
ージの命令がＯＡステージに移行する時に、その内容は
次のステージへ移される。
イプラインの各ステージを構成しており、したがって、
情報処理装置は６ステージから成るパイプラインを有す
ることになる。フリップフロップ８，１０，１３は信号
線１１０，１１７，１２０を介して“１”を与えられる
と“１”を保持し続け、信号線１２２，１２３，１２４
を介して“１”を与えられると“０”にリセットされ
る。フリップフロップ９，１１はＩＤステージに属し、
フリップフロップ１２はＯＡステージに属し、ＩＤステ
ージの命令がＯＡステージに移行する時に、その内容は
次のステージへ移される。
【００１４】ＥＸブロック６はモード変更命令を処理す
ると、変更されタモードを信号線１０６を介してモード
レジスタ７にセットするよう指示するとともに、そのモ
ード変更命令が後述のＩＣＰ，ＩＣＧ命令の時には信号
線１２２に“１”を、ＡＣＳ，ＡＣＬ命令では信号線１
２３に“１”を、ＡＣＤ，ＡＣＭ命令では信号線１２４
に“１”を出力する機能を有する。
ると、変更されタモードを信号線１０６を介してモード
レジスタ７にセットするよう指示するとともに、そのモ
ード変更命令が後述のＩＣＰ，ＩＣＧ命令の時には信号
線１２２に“１”を、ＡＣＳ，ＡＣＬ命令では信号線１
２３に“１”を、ＡＣＤ，ＡＣＭ命令では信号線１２４
に“１”を出力する機能を有する。
【００１５】図２はＩＤブロック２の詳細を示し、ＩＣ
ブロック１で読出された命令語を保持する命令レジスタ
２１，命令レジスタ２１の内容が有効であることを示す
Ｖフリップフロップ２２，命令レジスタ２１に保持され
た命令の解読を行う命令デコーダ２３，本発明の特徴部
分である、モード変更命令のみを専用に解読し、その変
更されるモードによって動作が変わるステージを判定す
る命令デコード手段としての命令デコーダ２４，ＮＯＴ
ゲート２５，ＡＮＤゲート２６とから構成される。
ブロック１で読出された命令語を保持する命令レジスタ
２１，命令レジスタ２１の内容が有効であることを示す
Ｖフリップフロップ２２，命令レジスタ２１に保持され
た命令の解読を行う命令デコーダ２３，本発明の特徴部
分である、モード変更命令のみを専用に解読し、その変
更されるモードによって動作が変わるステージを判定す
る命令デコード手段としての命令デコーダ２４，ＮＯＴ
ゲート２５，ＡＮＤゲート２６とから構成される。
【００１６】命令デコーダ２３と２４は、共用の一つの
命令デコーダとしても構成され得る。ＩＤブロック２
は、ＩＣブロック１で読出された命令語を信号線１０１
を介して受け取る。同じく、ＩＣブロック１から信号線
１１１を介して与えられるＶ信号は信号線１０１が有効
であることを示し、命令レジスタ２１は、信号線１１１
が“１”の時に信号線１０１のデータを受け取る。信号
線１１１のＶ信号は、そのままＶフリップフロップ２２
に保持され、命令レジスタ２１の有効を表示する。
命令デコーダとしても構成され得る。ＩＤブロック２
は、ＩＣブロック１で読出された命令語を信号線１０１
を介して受け取る。同じく、ＩＣブロック１から信号線
１１１を介して与えられるＶ信号は信号線１０１が有効
であることを示し、命令レジスタ２１は、信号線１１１
が“１”の時に信号線１０１のデータを受け取る。信号
線１１１のＶ信号は、そのままＶフリップフロップ２２
に保持され、命令レジスタ２１の有効を表示する。
【００１７】ＩＤブロック２から次のＯＡブロック３に
至る信号線１０２は、ＩＤブロック２の出力する命令情
報であり、信号線１１２は信号線１０２の有効を示すＶ
信号である。命令レジスタ２１，Ｖフリップフロップ２
２とも信号線１１６のホールド指示が“１”の時は、信
号線１０１，１１１の状態によらず無条件にその内容を
保持しつづける。又、信号線１１６のホールド指示が
“１”の時には、Ｖフリップフロップ２２の内容によら
ず、ＮＯＴゲート２５及びＡＮＤゲート２６により、信
号線１１２には無条件に“０”がＶ信号として出力さ
れ、ホールド指示が“０”の時には、Ｖフリップフロッ
プ２２の内容がＶ信号として信号線１１２に出力され
る。
至る信号線１０２は、ＩＤブロック２の出力する命令情
報であり、信号線１１２は信号線１０２の有効を示すＶ
信号である。命令レジスタ２１，Ｖフリップフロップ２
２とも信号線１１６のホールド指示が“１”の時は、信
号線１０１，１１１の状態によらず無条件にその内容を
保持しつづける。又、信号線１１６のホールド指示が
“１”の時には、Ｖフリップフロップ２２の内容によら
ず、ＮＯＴゲート２５及びＡＮＤゲート２６により、信
号線１１２には無条件に“０”がＶ信号として出力さ
れ、ホールド指示が“０”の時には、Ｖフリップフロッ
プ２２の内容がＶ信号として信号線１１２に出力され
る。
【００１８】命令で項だ２４で解読されるモード変更命
令は以下の６種類である。
令は以下の６種類である。
【００１９】ＩＣＰ命令：特権モード移入命令（特権命
令も実行可能なモードへ変更） ＩＣＧ命令：特権モード退出命令（特権命令は実行でき
ない一般モードへ変更） ＡＣＳ命令：オペランドアドレス計算保護モード移入命
令（オペランドアドレス計算時にキャリー，ボローの発
生を許さないモードへ変更） ＡＣＬ命令：オペランドアドレス計算保護モード退出命
令（オペランドアドレス計算時にキャリー，ボローの発
生を許すモードへ変更） ＡＣＤ命令：メモリオペランド実アドレスモード移入命
令（オペランドアドレス計算結果を実アドレスとして扱
うモードへ変更） ＡＣＭ命令：オペランド仮想アドレスモード移入命令
（オペランドアドレス計算結果を仮想アドレスとして扱
うモードへ変更） 命令レジスタ２１に保持される命令語がＩＣＰ命令，Ｉ
ＣＧ命令の時には信号線１１０に“１”を出力し、ＡＣ
Ｓ命令，ＡＣＬ命令の時には信号線１０９に“１”を出
力し、ＡＣＤ命令，ＡＣＭ命令の時には信号線１０８に
“１”を出力する。信号線１０８，１０９，１１０は、
これ以外の時は“０”が出力される。
令も実行可能なモードへ変更） ＩＣＧ命令：特権モード退出命令（特権命令は実行でき
ない一般モードへ変更） ＡＣＳ命令：オペランドアドレス計算保護モード移入命
令（オペランドアドレス計算時にキャリー，ボローの発
生を許さないモードへ変更） ＡＣＬ命令：オペランドアドレス計算保護モード退出命
令（オペランドアドレス計算時にキャリー，ボローの発
生を許すモードへ変更） ＡＣＤ命令：メモリオペランド実アドレスモード移入命
令（オペランドアドレス計算結果を実アドレスとして扱
うモードへ変更） ＡＣＭ命令：オペランド仮想アドレスモード移入命令
（オペランドアドレス計算結果を仮想アドレスとして扱
うモードへ変更） 命令レジスタ２１に保持される命令語がＩＣＰ命令，Ｉ
ＣＧ命令の時には信号線１１０に“１”を出力し、ＡＣ
Ｓ命令，ＡＣＬ命令の時には信号線１０９に“１”を出
力し、ＡＣＤ命令，ＡＣＭ命令の時には信号線１０８に
“１”を出力する。信号線１０８，１０９，１１０は、
これ以外の時は“０”が出力される。
【００２０】命令デコーダ２３は、信号線１０７を介し
て与えられるモードにより、特権モードでは特権命令を
含む全ての命令の解読を行い、一般モードにおいては、
特権命令の解読を行なわずに特権命令例外を検出する。
て与えられるモードにより、特権モードでは特権命令を
含む全ての命令の解読を行い、一般モードにおいては、
特権命令の解読を行なわずに特権命令例外を検出する。
【００２１】図３はＯＡブロック３の詳細を示し、信号
線１０２を介して与えられる命令情報を保持するレジス
タ３１，オペランドアドレスの計算を行ない、その結果
を信号線１０３に出力するアドレス加算器３３，レジス
タ３１の有効を表示するＶフリップフロップ３２，ＮＯ
Ｔゲート３４，ＡＮＤゲート３５とから構成される。
線１０２を介して与えられる命令情報を保持するレジス
タ３１，オペランドアドレスの計算を行ない、その結果
を信号線１０３に出力するアドレス加算器３３，レジス
タ３１の有効を表示するＶフリップフロップ３２，ＮＯ
Ｔゲート３４，ＡＮＤゲート３５とから構成される。
【００２２】信号線１１２は、ＩＤブロック２からのＶ
信号であり、信号線１１２を介して“１”が与えられる
と信号線１０２の内容をレジスタ３１は保持し、同時に
Ｖフリップフロップ３２も“１”となる。レジスタ３
１，Ｖフリップフロップ３２とも信号線１１８のホール
ド指示が“１”の時には、信号線１０２，１１２の状態
によらず無条件にその内容を保持しつづける。又は、信
号線１１３には信号線１１８のホールド指示が“１”の
時には、無条件に“０”がＶ信号として出力され、ホー
ルド指示が“０”の時には、Ｖフリップフロップ３２の
内容がＶ信号として出力される。
信号であり、信号線１１２を介して“１”が与えられる
と信号線１０２の内容をレジスタ３１は保持し、同時に
Ｖフリップフロップ３２も“１”となる。レジスタ３
１，Ｖフリップフロップ３２とも信号線１１８のホール
ド指示が“１”の時には、信号線１０２，１１２の状態
によらず無条件にその内容を保持しつづける。又は、信
号線１１３には信号線１１８のホールド指示が“１”の
時には、無条件に“０”がＶ信号として出力され、ホー
ルド指示が“０”の時には、Ｖフリップフロップ３２の
内容がＶ信号として出力される。
【００２３】アドレス加算器３３は、信号線１０７を介
して与えられるモードにより、オペランドアドレス計算
保護モードでは、計算時にキャリー，ボローが発生した
時に、アドレス計算例外として検出し非保護モードでは
例外を検出しない。
して与えられるモードにより、オペランドアドレス計算
保護モードでは、計算時にキャリー，ボローが発生した
時に、アドレス計算例外として検出し非保護モードでは
例外を検出しない。
【００２４】図４はＯＴブロック４の詳細を示し、信号
線１０３を介して与えられるオペランドアドレス計算結
果を保持するアドレスレジスタ４１，アドレスレジスタ
４１の有効を表示するＶフリップフロップ４２，アドレ
スレジスタ４１の保持する仮想アドレスを実アドレスに
変換するアドレス変換バッファ４３，アドレスレジスタ
１とアドレス変換バッファ４３のどちらかを選択し信号
線１０４に出力するセレクタ４６，ＮＯＴゲート４４，
ＡＮＤゲート４５とから構成される。
線１０３を介して与えられるオペランドアドレス計算結
果を保持するアドレスレジスタ４１，アドレスレジスタ
４１の有効を表示するＶフリップフロップ４２，アドレ
スレジスタ４１の保持する仮想アドレスを実アドレスに
変換するアドレス変換バッファ４３，アドレスレジスタ
１とアドレス変換バッファ４３のどちらかを選択し信号
線１０４に出力するセレクタ４６，ＮＯＴゲート４４，
ＡＮＤゲート４５とから構成される。
【００２５】信号線１１３のＯＡブロックからのＶ信号
が“１”になると、アドレスレジスタ４１は、信号線１
０３のオペランドアドレスを保持し、同時にＶフリップ
フロップ４２も“１”となる。アドレスレジスタ４１，
Ｖフリップフロップ４２とも信号線１２１のホールド指
示が“１”の時は信号線１０３，１１３の状態によらず
無条件にその内容を保持しつづける。又、信号線１１４
には、信号線１２１のホールド指示が“１”の時には、
Ｖフリップフロップ４２の内容によらず無条件に“０”
がＶ信号として出力され、ホールド指示が“０”の時に
はＶフリップフロップ４２の内容がＶ信号として出力さ
れる。
が“１”になると、アドレスレジスタ４１は、信号線１
０３のオペランドアドレスを保持し、同時にＶフリップ
フロップ４２も“１”となる。アドレスレジスタ４１，
Ｖフリップフロップ４２とも信号線１２１のホールド指
示が“１”の時は信号線１０３，１１３の状態によらず
無条件にその内容を保持しつづける。又、信号線１１４
には、信号線１２１のホールド指示が“１”の時には、
Ｖフリップフロップ４２の内容によらず無条件に“０”
がＶ信号として出力され、ホールド指示が“０”の時に
はＶフリップフロップ４２の内容がＶ信号として出力さ
れる。
【００２６】セレクタ４６は、信号線１０７を介して与
えられるモード信号がメモリオペランド実アドレスモー
ドの時には、アドレスレジスタ４１の内容をそのまま信
号線１２４に出力し、メモリオペランド仮想アドレスモ
ードの時には、アドレス変換バッファ４３の出力を信号
線１０４に出力する。
えられるモード信号がメモリオペランド実アドレスモー
ドの時には、アドレスレジスタ４１の内容をそのまま信
号線１２４に出力し、メモリオペランド仮想アドレスモ
ードの時には、アドレス変換バッファ４３の出力を信号
線１０４に出力する。
【００２７】次に、実施例の動作について図面を参照し
て詳細に説明する。
て詳細に説明する。
【００２８】なお、以下の説明において、パイプライン
の後で実行されるステージ、例えば、ＯＴステージが何
らかの要因によってホールドされた時、それより先に実
行されるステージ、例えば、ＯＡ，ＩＤ，ＩＣの各ステ
ージがホールドされることは周知の事実なので、その動
作についての説明は省略してある。
の後で実行されるステージ、例えば、ＯＴステージが何
らかの要因によってホールドされた時、それより先に実
行されるステージ、例えば、ＯＡ，ＩＤ，ＩＣの各ステ
ージがホールドされることは周知の事実なので、その動
作についての説明は省略してある。
【００２９】図５は本実施例において、特権モード移入
命令ＩＣＰの実行時の様子を示すタイムチャートであ
る。以下、図１，２，５を参照して、この動作について
声明する。
命令ＩＣＰの実行時の様子を示すタイムチャートであ
る。以下、図１，２，５を参照して、この動作について
声明する。
【００３０】図５において、特権モード移入命令ＩＣＰ
が時刻０で読み出され、時刻１でＩＤステージに入る。
この時、命令ＩＣＰの後続の命令Ｉ１は、ＩＣステージ
にある。この状態において、モードレジスタ７は一般モ
ードにある。
が時刻０で読み出され、時刻１でＩＤステージに入る。
この時、命令ＩＣＰの後続の命令Ｉ１は、ＩＣステージ
にある。この状態において、モードレジスタ７は一般モ
ードにある。
【００３１】時刻１では、命令ＩＣＰは命令レジスタ２
１にセットされ、同時にＶフリップフロップ２２も
“１”にセットされる。命令デコーダ２４は、命令レジ
スタにセットされた命令がＩＣＰであることを判定して
信号線１１０に“１”を出力する。信号線１１２のＶ信
号はフリップフロップ８が“０”で信号線１１６のホー
ルド指示が“０”のため、Ｖフリップフロップ２２の出
力がそのまま現われ“１”となる。
１にセットされ、同時にＶフリップフロップ２２も
“１”にセットされる。命令デコーダ２４は、命令レジ
スタにセットされた命令がＩＣＰであることを判定して
信号線１１０に“１”を出力する。信号線１１２のＶ信
号はフリップフロップ８が“０”で信号線１１６のホー
ルド指示が“０”のため、Ｖフリップフロップ２２の出
力がそのまま現われ“１”となる。
【００３２】次の時刻２では、信号線１１２の値を受け
て命令ＩＣＰはＯＡステージに進み、ＩＤステージには
後続の命令Ｉ１が進み、命令レジスタ２１にはＩ１がＶ
フリップフロップ２２には“１”がセットされる。この
時、同時に信号線１１０の値を受けてフリップフロップ
８には“１”がセットされ、信号線１１６のホールド指
示は“１”となる。このため、信号線１１２のＶ信号は
ＮＯＴゲート２５とＡＮＤゲート２６により“０”とな
る。
て命令ＩＣＰはＯＡステージに進み、ＩＤステージには
後続の命令Ｉ１が進み、命令レジスタ２１にはＩ１がＶ
フリップフロップ２２には“１”がセットされる。この
時、同時に信号線１１０の値を受けてフリップフロップ
８には“１”がセットされ、信号線１１６のホールド指
示は“１”となる。このため、信号線１１２のＶ信号は
ＮＯＴゲート２５とＡＮＤゲート２６により“０”とな
る。
【００３３】次の時刻３では、命令ＩＣＰはＯＴステー
ジに進むが、後続の命令Ｉ１は信号線１１２のＶ信号が
“０”のため、ＯＡステージへは進まず、信号線１１６
のホールド指示“１”により命令レジスタ２１とＶフリ
ップフロップ２２はその内容を保持しつづけ、結果とし
て命令Ｉ１はＩＤステージにとどまる。
ジに進むが、後続の命令Ｉ１は信号線１１２のＶ信号が
“０”のため、ＯＡステージへは進まず、信号線１１６
のホールド指示“１”により命令レジスタ２１とＶフリ
ップフロップ２２はその内容を保持しつづけ、結果とし
て命令Ｉ１はＩＤステージにとどまる。
【００３４】その後の時刻４，５でも、命令Ｉ１はＩＤ
ステージにとどまるが、時刻５において命令ＩＣＰがＥ
Ｘステージに達すると、ＥＸブロック６は命令ＩＣＰを
実行し、信号線１０６にモードレジスタ７への特権モー
ドのセットを指示し、同時にＥＸステージで処理する命
令がＩＣＰであるために信号線１２２に“１”が出力さ
れる。
ステージにとどまるが、時刻５において命令ＩＣＰがＥ
Ｘステージに達すると、ＥＸブロック６は命令ＩＣＰを
実行し、信号線１０６にモードレジスタ７への特権モー
ドのセットを指示し、同時にＥＸステージで処理する命
令がＩＣＰであるために信号線１２２に“１”が出力さ
れる。
【００３５】次の時刻６において、モードレジスタ７は
信号線１０６を受けて特権モードを表示するように更新
され、命令ＩＣＰの実行が完了するが、同時にフリップ
フロップ８は信号線１２２を受けて“０”にリセットさ
れる。この結果、信号線１１６のホールド指示は“０”
になり、命令レジスタ２１，Ｖフリップフロップ２２の
ホールドは解除され、信号線１１２のＶ信号は“１”に
なる。命令デコーダ２３は信号線１０７を介して与えら
れる特権モードに従ってＩＲ２１の命令Ｉ１の解読を行
う。
信号線１０６を受けて特権モードを表示するように更新
され、命令ＩＣＰの実行が完了するが、同時にフリップ
フロップ８は信号線１２２を受けて“０”にリセットさ
れる。この結果、信号線１１６のホールド指示は“０”
になり、命令レジスタ２１，Ｖフリップフロップ２２の
ホールドは解除され、信号線１１２のＶ信号は“１”に
なる。命令デコーダ２３は信号線１０７を介して与えら
れる特権モードに従ってＩＲ２１の命令Ｉ１の解読を行
う。
【００３６】時刻７において、ホールドの解除された命
令Ｉ１は、ＩＤステージからＯＡステージに進み、以
降、後続の命令は順次パイプライン処理される。この場
合、命令ＩＣＰの実行が完了してから、後続の命令Ｉ１
が完了するまでに、４マシンサイクルの空きが発生して
おり、都合、命令ＩＣＰの実行に５マシンサイクルを要
していることに相当する。
令Ｉ１は、ＩＤステージからＯＡステージに進み、以
降、後続の命令は順次パイプライン処理される。この場
合、命令ＩＣＰの実行が完了してから、後続の命令Ｉ１
が完了するまでに、４マシンサイクルの空きが発生して
おり、都合、命令ＩＣＰの実行に５マシンサイクルを要
していることに相当する。
【００３７】一方、本発明を適用しない場合の従来技術
によるタイムチャートを図１０に示すが、図１０におけ
るモード変更命令ＭＣの実行には、ＭＣの完了後に後続
のＩ１命令を起動しているため、６マシンサイクルを要
しており、本発明により、１マシンサイクルの高速化が
なされていることになる。なお、命令ＩＣ６の動作も、
この命令ＩＣＰの動作とタイミング的には全く等価であ
る。
によるタイムチャートを図１０に示すが、図１０におけ
るモード変更命令ＭＣの実行には、ＭＣの完了後に後続
のＩ１命令を起動しているため、６マシンサイクルを要
しており、本発明により、１マシンサイクルの高速化が
なされていることになる。なお、命令ＩＣ６の動作も、
この命令ＩＣＰの動作とタイミング的には全く等価であ
る。
【００３８】図６はオペランドアドレス計算保護モード
移入命令ＡＣＳの実行を説明するタイムチャートであ
る。以下、図１，２，３，６を参照して、この動作につ
いて説明する。
移入命令ＡＣＳの実行を説明するタイムチャートであ
る。以下、図１，２，３，６を参照して、この動作につ
いて説明する。
【００３９】図６において、命令ＡＣＳは時刻０で読み
出され、時刻１でＩＤステージの命令レジスタ２１にセ
ットされる。この結果、命令デコーダ２４は、命令レジ
スタ１にセットされた命令がＡＣＳであることを判定し
て、信号線１０９に“１”を出力する。この時、信号線
１１２のＩＤステージのＶ信号は“１”である。
出され、時刻１でＩＤステージの命令レジスタ２１にセ
ットされる。この結果、命令デコーダ２４は、命令レジ
スタ１にセットされた命令がＡＣＳであることを判定し
て、信号線１０９に“１”を出力する。この時、信号線
１１２のＩＤステージのＶ信号は“１”である。
【００４０】次の時刻２では、命令ＡＣＳはＯＡステー
ジに進み、ＯＡステージのＶフリップフロップ３２には
“１”がセットされ、ＩＤステージには後続の命令Ｉ１
が進み命令レジスタ２１には命令Ｉ１がセットされる。
命令デコーダ２４は、命令Ｉ１がモード変更命令でない
ことから信号線１０９に“０”を出力し、フリップフロ
ップ９は信号線１０９の値を受けて“１”がセットされ
る。信号線１１３のＯＡステージのＶ信号は、フリップ
フロップ１０が“０”であり信号線１１８のホールド指
示が“０”のために、Ｖフリップフロップ３２の値
“１”をそのまま出力する。
ジに進み、ＯＡステージのＶフリップフロップ３２には
“１”がセットされ、ＩＤステージには後続の命令Ｉ１
が進み命令レジスタ２１には命令Ｉ１がセットされる。
命令デコーダ２４は、命令Ｉ１がモード変更命令でない
ことから信号線１０９に“０”を出力し、フリップフロ
ップ９は信号線１０９の値を受けて“１”がセットされ
る。信号線１１３のＯＡステージのＶ信号は、フリップ
フロップ１０が“０”であり信号線１１８のホールド指
示が“０”のために、Ｖフリップフロップ３２の値
“１”をそのまま出力する。
【００４１】時刻３では、信号線１１３の値を受けて命
令ＡＣＳはＯＴステージに進み、後続の命令Ｉ１はＯＡ
ステージに進み、ＯＡステージのＶフリップフロップ３
２は“１”にセットされる。フリップフロップ１０は時
刻２のフリップフロップ９の値を受けて“１”にセット
され、フリップフロップ９は信号線１０９を受けて
“０”がセットされる。フリップフロップ１０が“１”
のため、信号線１１８のホールド指示は“１”となり、
ＯＡステージのＶ信号、信号線１１３にはＮＯＴゲート
３４，ＡＮＤゲート３５により“０”が出力される。
令ＡＣＳはＯＴステージに進み、後続の命令Ｉ１はＯＡ
ステージに進み、ＯＡステージのＶフリップフロップ３
２は“１”にセットされる。フリップフロップ１０は時
刻２のフリップフロップ９の値を受けて“１”にセット
され、フリップフロップ９は信号線１０９を受けて
“０”がセットされる。フリップフロップ１０が“１”
のため、信号線１１８のホールド指示は“１”となり、
ＯＡステージのＶ信号、信号線１１３にはＮＯＴゲート
３４，ＡＮＤゲート３５により“０”が出力される。
【００４２】次の時刻４では、命令ＡＣＳはＯＣステー
ジに進むが、後続の命令Ｉ１は時刻３で信号線１１３の
Ｖ信号が“０”だったため、ＯＴステージには進まず信
号線１１８のホールド指示が“１”だったことにより、
レジスタ３１とＶフリップフロップ３２はその内容を保
持しつづけ、結果として、命令Ｉ１はＯＡステージにと
どまる。
ジに進むが、後続の命令Ｉ１は時刻３で信号線１１３の
Ｖ信号が“０”だったため、ＯＴステージには進まず信
号線１１８のホールド指示が“１”だったことにより、
レジスタ３１とＶフリップフロップ３２はその内容を保
持しつづけ、結果として、命令Ｉ１はＯＡステージにと
どまる。
【００４３】時刻５では、命令ＡＣＳはＥＸステージに
進むが、命令Ｉ１はＯＡステージにとどまる。ＥＸブロ
ック６は命令ＡＣＳを実行し、信号線１０６にモードレ
ジスタ７へのオペランドアドレス計算保護モードのセッ
トを指示し、同時にＥＸステージで処理する命令がＡＣ
Ｓであるために信号線１２３に“１”を出力する。
進むが、命令Ｉ１はＯＡステージにとどまる。ＥＸブロ
ック６は命令ＡＣＳを実行し、信号線１０６にモードレ
ジスタ７へのオペランドアドレス計算保護モードのセッ
トを指示し、同時にＥＸステージで処理する命令がＡＣ
Ｓであるために信号線１２３に“１”を出力する。
【００４４】次の時刻６において、モードレジスタ７は
信号線１０６を受けてオペランドアドレス計算保護モー
ドを表示するように更新され、命令ＡＣＳの実行が完了
する。同時にフリップフロップ１０は時刻５の信号線１
２３の“１”を受けて“０”にリセットされ、信号線１
１８のホールド指示は“０”になり、レジスタ３１，Ｖ
フリップフロップ３２のホールド指示は解除され、信号
線１１３のＶ信号は“１”となる。ＯＡブロック３のア
ドレス加算器３３は、信号線１０７を介して与えられ
る。オペランドアドレス計算保護モードに従い、命令Ｉ
１のオペランドアドレスの計算を行い、結果を信号線１
０３に出力する。
信号線１０６を受けてオペランドアドレス計算保護モー
ドを表示するように更新され、命令ＡＣＳの実行が完了
する。同時にフリップフロップ１０は時刻５の信号線１
２３の“１”を受けて“０”にリセットされ、信号線１
１８のホールド指示は“０”になり、レジスタ３１，Ｖ
フリップフロップ３２のホールド指示は解除され、信号
線１１３のＶ信号は“１”となる。ＯＡブロック３のア
ドレス加算器３３は、信号線１０７を介して与えられ
る。オペランドアドレス計算保護モードに従い、命令Ｉ
１のオペランドアドレスの計算を行い、結果を信号線１
０３に出力する。
【００４５】時刻７において、ホールドの解除された命
令Ｉ１はＯＡステージからＯＴステージに進み、以降後
続の命令は順次処理される。この場合、命令ＡＣＳの実
行には、４マシンサイクルを要していることに相当する
ため、本発明の適用しない図１０のタイムチャートの６
マシンサイクルに比べ、２マシンサイクルの高速化がな
されている。なお、命令ＡＣＮの動作も命令ＡＣＳの動
作とタイミング的には全く等価である。
令Ｉ１はＯＡステージからＯＴステージに進み、以降後
続の命令は順次処理される。この場合、命令ＡＣＳの実
行には、４マシンサイクルを要していることに相当する
ため、本発明の適用しない図１０のタイムチャートの６
マシンサイクルに比べ、２マシンサイクルの高速化がな
されている。なお、命令ＡＣＮの動作も命令ＡＣＳの動
作とタイミング的には全く等価である。
【００４６】次に、図１，２，４，７を参照して、命令
ＡＣＭの実行における本実施例の動作を説明する。
ＡＣＭの実行における本実施例の動作を説明する。
【００４７】図７のタイムチャートにおいて、メモリオ
ペランド仮想アドレスモード移入モードＡＣＭは時刻０
で読み出され、時刻１でＩＤステージの命令レジスタ１
にセットされる。命令デコーダ２４は、命令レジスタ２
１にセットされた命令がＡＣＭであることを判定して、
信号線１０８に“１”を出力する。
ペランド仮想アドレスモード移入モードＡＣＭは時刻０
で読み出され、時刻１でＩＤステージの命令レジスタ１
にセットされる。命令デコーダ２４は、命令レジスタ２
１にセットされた命令がＡＣＭであることを判定して、
信号線１０８に“１”を出力する。
【００４８】次の時刻２において、命令ＡＣＭはＯＡス
テージに進み、フリップフロップ１１は時刻１の信号線
１０８を受けて“１”にセットされる。命令ＡＣＭの後
続の命令Ｉ１はＩＤスデージにあり、命令レジスタ２１
の命令Ｉ１により命令デコーダ２４は、信号線１０８に
“０”を出力する。
テージに進み、フリップフロップ１１は時刻１の信号線
１０８を受けて“１”にセットされる。命令ＡＣＭの後
続の命令Ｉ１はＩＤスデージにあり、命令レジスタ２１
の命令Ｉ１により命令デコーダ２４は、信号線１０８に
“０”を出力する。
【００４９】時刻３で、命令ＡＣＭはＯＴステージへ、
命令Ｉ１はＯＡステージへ進み、フリップフロップ１１
は時刻２の信号線１０８を受けて“０”にセットされ、
フリップフロップにはフリップフロップ１１を受けて
“１”にセットされる。
命令Ｉ１はＯＡステージへ進み、フリップフロップ１１
は時刻２の信号線１０８を受けて“０”にセットされ、
フリップフロップにはフリップフロップ１１を受けて
“１”にセットされる。
【００５０】時刻４では、命令ＡＣＭはＯＣステージ
へ、命令Ｉ１はＯＴステージへ進み、時刻３でＯＡステ
ージで計算された命令ＩＣのオペランドアドレスは、ア
ドレスレジスタ４１にセットされ、ＯＴステージのＶフ
リップフロップ４２は“１”にセットされる。フリップ
フロップ１３には、時刻３のフリップフロップ１２によ
り“１”がセットされ、信号線１２１のホールド指示は
“１”となる。このため、ＯＴステージのＶ信号信号線
１１４は、ＮＯＴゲート４４，ＡＮＤゲート４５により
“０”が出力される。
へ、命令Ｉ１はＯＴステージへ進み、時刻３でＯＡステ
ージで計算された命令ＩＣのオペランドアドレスは、ア
ドレスレジスタ４１にセットされ、ＯＴステージのＶフ
リップフロップ４２は“１”にセットされる。フリップ
フロップ１３には、時刻３のフリップフロップ１２によ
り“１”がセットされ、信号線１２１のホールド指示は
“１”となる。このため、ＯＴステージのＶ信号信号線
１１４は、ＮＯＴゲート４４，ＡＮＤゲート４５により
“０”が出力される。
【００５１】次の時刻５では、命令ＡＣＭはＥＸステー
ジに進むが、命令Ｉ１は時刻４で信号線１１４のＶ信号
が“０”のため、ＯＣステージには進まず、信号線１２
１のホールド指示が“１”だったことによりアドレスレ
ジスタ４１とＶフリップフロップ４２は、その内容を保
持し、結果として命令Ｉ１はＯＴステージにとどまる。
ＥＸブロック６は命令ＡＣＭを実行し、信号線１０６に
モードレジスタ７へのメモリオペランド仮想アドレスモ
ードのセットを指示し、同時にＥＸステージで処理する
命令がＡＣＭであることから信号線１２４に“１”を出
力する。
ジに進むが、命令Ｉ１は時刻４で信号線１１４のＶ信号
が“０”のため、ＯＣステージには進まず、信号線１２
１のホールド指示が“１”だったことによりアドレスレ
ジスタ４１とＶフリップフロップ４２は、その内容を保
持し、結果として命令Ｉ１はＯＴステージにとどまる。
ＥＸブロック６は命令ＡＣＭを実行し、信号線１０６に
モードレジスタ７へのメモリオペランド仮想アドレスモ
ードのセットを指示し、同時にＥＸステージで処理する
命令がＡＣＭであることから信号線１２４に“１”を出
力する。
【００５２】次の時刻６において、モードレジスタ７は
メモリオペランド仮想アドレスモードを表示するように
更新され、命令ＡＣＭの実行が完了する。同時にフリッ
プフロップ１３は時刻５の信号線１２４を受けて“０”
にリセットされ、信号線１２１のホールド指示は“０”
となり、アドレスレジス４１，Ｖフリップフロップ４２
のホールドは解除され、信号線１１４のＶ信号は“１”
となる。ＯＴブロック４のセレクタ４６は信号線１０７
を介して与えられるメモリオペランド仮想アドレスモー
ドに従い、アドレス変換バッファ４３の出力を信号線１
０４に出力するように切替わる。
メモリオペランド仮想アドレスモードを表示するように
更新され、命令ＡＣＭの実行が完了する。同時にフリッ
プフロップ１３は時刻５の信号線１２４を受けて“０”
にリセットされ、信号線１２１のホールド指示は“０”
となり、アドレスレジス４１，Ｖフリップフロップ４２
のホールドは解除され、信号線１１４のＶ信号は“１”
となる。ＯＴブロック４のセレクタ４６は信号線１０７
を介して与えられるメモリオペランド仮想アドレスモー
ドに従い、アドレス変換バッファ４３の出力を信号線１
０４に出力するように切替わる。
【００５３】時刻７において、ホールドの解除された命
令Ｉ１はＯＴステージからＯＣステージに進み、以降、
後続の命令は順次処理される。この場合命令ＡＣＭの実
行には３マシンサイクルを要していることに相当するた
め、本発明を適用しない図１０のタイムチャートに比べ
て、３マシンサイクルの高速化がなされている。
令Ｉ１はＯＴステージからＯＣステージに進み、以降、
後続の命令は順次処理される。この場合命令ＡＣＭの実
行には３マシンサイクルを要していることに相当するた
め、本発明を適用しない図１０のタイムチャートに比べ
て、３マシンサイクルの高速化がなされている。
【００５４】なお、命令ＡＣＤの動作も命令ＡＣＭの動
作とタイミング的には全く等価である。
作とタイミング的には全く等価である。
【００５５】次に、本発明の第２の実施例について図面
を参照して説明する。
を参照して説明する。
【００５６】図８は、本発明の第２の実施例におけるＩ
Ｄブロック２ａの詳細を示すブロック図であり、このＩ
Ｄブロック２ａは、図１のパイプライン型情報処理装置
においてＩＤブロック２の代りに使用するものである。
Ｄブロック２ａの詳細を示すブロック図であり、このＩ
Ｄブロック２ａは、図１のパイプライン型情報処理装置
においてＩＤブロック２の代りに使用するものである。
【００５７】図８において、ＩＤブロック２ａは、命令
レジスタ２１，Ｖフリップフロップ２２命令デコーダ２
３，２４，ＮＯＴゲート２５，ＡＮＤゲート２６を含
み、図２のＩＤブロック２と全く同じ動作を行なう。図
８のＩＤブロック２ａで新規に付加されたものは、第２
の命令デコード手段としての命令デコーダ２７と、無効
化手段としてのＡＮＤゲート２８である。
レジスタ２１，Ｖフリップフロップ２２命令デコーダ２
３，２４，ＮＯＴゲート２５，ＡＮＤゲート２６を含
み、図２のＩＤブロック２と全く同じ動作を行なう。図
８のＩＤブロック２ａで新規に付加されたものは、第２
の命令デコード手段としての命令デコーダ２７と、無効
化手段としてのＡＮＤゲート２８である。
【００５８】命令デコーダ２７は、命令レジスタ２１に
セットされた命令が特権命令である時に信号線２０５に
“１”を出力し、特権モードでなくとも動作が許される
非特権命令の時には“０”を出力する。ＡＮＤゲート２
８は、信号線２０５と信号線１１６のホールド指示の論
理席を求めており、命令レジスタ２１にセットされた命
令が非特権命令の時には、無条件に信号線２０４に
“０”を出力し、命令レジスタ２１の命令が特権命令の
時のみ信号線１１６のホールド指示を信号線２０４に出
力する。
セットされた命令が特権命令である時に信号線２０５に
“１”を出力し、特権モードでなくとも動作が許される
非特権命令の時には“０”を出力する。ＡＮＤゲート２
８は、信号線２０５と信号線１１６のホールド指示の論
理席を求めており、命令レジスタ２１にセットされた命
令が非特権命令の時には、無条件に信号線２０４に
“０”を出力し、命令レジスタ２１の命令が特権命令の
時のみ信号線１１６のホールド指示を信号線２０４に出
力する。
【００５９】次に、この第２の実施例の動作について図
１，８，９を参照して説明する。図９は、第２の実施例
における命令ＩＣＰの実行を示すタイムチャートであ
る。このタイムチャートは、命令ＩＣＰの後続に非特権
命令Ｉ１，Ｉ２，Ｉ３が続き、その次に特権命令Ｐ１が
続く場合についてのものである。
１，８，９を参照して説明する。図９は、第２の実施例
における命令ＩＣＰの実行を示すタイムチャートであ
る。このタイムチャートは、命令ＩＣＰの後続に非特権
命令Ｉ１，Ｉ２，Ｉ３が続き、その次に特権命令Ｐ１が
続く場合についてのものである。
【００６０】まず、時刻０で読出された命令ＩＣＰは、
時刻１でＩＤステージに進み、命令レジスタ２１にセッ
トされる。その結果、命令デコーダ２４は信号線１１０
に“１”を出力する。
時刻１でＩＤステージに進み、命令レジスタ２１にセッ
トされる。その結果、命令デコーダ２４は信号線１１０
に“１”を出力する。
【００６１】次の時刻２では、命令ＩＣＰはＯＡステー
ジに進み、後続の非特権命令Ｉ１はＩＤステージに進ん
で命令レジスタ２１にセットされＶフリップフロップ２
２は“１”にセットされる。同時に、フリップフロップ
８は、時刻２の信号線１１０を受けて“１”にセットさ
れ、信号線１１６のホールド指示は“１”になる。ここ
までの動きは、図５に示す第１の実施例における動作と
同じである。
ジに進み、後続の非特権命令Ｉ１はＩＤステージに進ん
で命令レジスタ２１にセットされＶフリップフロップ２
２は“１”にセットされる。同時に、フリップフロップ
８は、時刻２の信号線１１０を受けて“１”にセットさ
れ、信号線１１６のホールド指示は“１”になる。ここ
までの動きは、図５に示す第１の実施例における動作と
同じである。
【００６２】さて、命令デコーダ２７は命令レジスタ２
１の命令が非特権命令であるため、信号線２０５に
“０”を出力し、この結果によりＡＮＤゲート２８によ
り信号線２０４のホールド指示は“０”となる。従っ
て、命令レジスタ２１，Ｖフリップフロップ２２ともホ
ールドさわることなく、又、Ｖ信号１１２もＶフリップ
フロップの値をそのまま“１”と出力する。
１の命令が非特権命令であるため、信号線２０５に
“０”を出力し、この結果によりＡＮＤゲート２８によ
り信号線２０４のホールド指示は“０”となる。従っ
て、命令レジスタ２１，Ｖフリップフロップ２２ともホ
ールドさわることなく、又、Ｖ信号１１２もＶフリップ
フロップの値をそのまま“１”と出力する。
【００６３】次の時刻３では、命令ＩＣＰはＯＴステー
ジへ進み、後続の非特権命令Ｉ１はホールドされること
なくＯＡステージに進む。命令Ｉ１の次の命令Ｉ２はＩ
Ｄステージに達するが、これも非特権命令のためにホー
ルドされない。
ジへ進み、後続の非特権命令Ｉ１はホールドされること
なくＯＡステージに進む。命令Ｉ１の次の命令Ｉ２はＩ
Ｄステージに達するが、これも非特権命令のためにホー
ルドされない。
【００６４】次の時刻４では、命令ＩＣＰはＯＣステー
ジに達し、命令Ｉ１，Ｉ２，Ｉ３は各々、ＯＴ，ＯＡ，
ＩＤの各ステージに進み、その次の特権命令Ｐ１は、Ｉ
Ｃステージで読み出される。この間、ＩＤステージのホ
ールドを指示するフリップフロップ８は“１”を保持し
たままとなる。
ジに達し、命令Ｉ１，Ｉ２，Ｉ３は各々、ＯＴ，ＯＡ，
ＩＤの各ステージに進み、その次の特権命令Ｐ１は、Ｉ
Ｃステージで読み出される。この間、ＩＤステージのホ
ールドを指示するフリップフロップ８は“１”を保持し
たままとなる。
【００６５】時刻５において、命令ＩＣＰはＥＸステー
ジに進み、ＥＸブロック６は信号線１０６に対して、モ
ードレジスタ７へ特権モードをセットするよう指示し、
信号線１２２は“１”を出力する。非特権命令Ｉ１，Ｉ
２，Ｉ３はそれぞれＯＣ，ＯＴ，ＯＡの各ステージに進
み、特権命令Ｐ１はＩＤステージに進み命令レジスタ２
１にセットされる。この時、ＩＤステージのＶフリップ
フロップ２２も“１”にセットされる。ここで、命令デ
コーダ２７は、命令レジスタ２１にある命令Ｐ１は特権
命令であることを判定し、信号線２０５に“１”を出力
する。このため、ＡＮＤゲート２８によりフリップフロ
ップ８の値がそのまま信号線２０４に出力され、信号線
２０４のホールド指示は“１”となる。従って、命令レ
ジスタ２１，Ｖフリップフロップ２２はホールドされＩ
ＤステージのＶ信号信号線１１２は“０”となる。
ジに進み、ＥＸブロック６は信号線１０６に対して、モ
ードレジスタ７へ特権モードをセットするよう指示し、
信号線１２２は“１”を出力する。非特権命令Ｉ１，Ｉ
２，Ｉ３はそれぞれＯＣ，ＯＴ，ＯＡの各ステージに進
み、特権命令Ｐ１はＩＤステージに進み命令レジスタ２
１にセットされる。この時、ＩＤステージのＶフリップ
フロップ２２も“１”にセットされる。ここで、命令デ
コーダ２７は、命令レジスタ２１にある命令Ｐ１は特権
命令であることを判定し、信号線２０５に“１”を出力
する。このため、ＡＮＤゲート２８によりフリップフロ
ップ８の値がそのまま信号線２０４に出力され、信号線
２０４のホールド指示は“１”となる。従って、命令レ
ジスタ２１，Ｖフリップフロップ２２はホールドされＩ
ＤステージのＶ信号信号線１１２は“０”となる。
【００６６】次の時刻６では、モードレジスタ７が特権
モードを表示するように更新され、命令ＩＣＰの実行が
完了し、フリップフロップ８は信号線１２２により
“０”にリセットされる。非特権命令Ｉ１，Ｉ２，Ｉ３
は、ＥＸ，ＯＣ，ＯＴの各ステージに進むが、特権命令
Ｐ１はＩＤステージにとどまる。
モードを表示するように更新され、命令ＩＣＰの実行が
完了し、フリップフロップ８は信号線１２２により
“０”にリセットされる。非特権命令Ｉ１，Ｉ２，Ｉ３
は、ＥＸ，ＯＣ，ＯＴの各ステージに進むが、特権命令
Ｐ１はＩＤステージにとどまる。
【００６７】ここで、命令デコーダ２３は信号線１０７
を介して与えられる特権モードに従って特権命令Ｐ１の
解読を行なう。フリップフロップ８が“０”にリセット
されたため、信号線１１６のホールド指示は“０”にな
り、信号線２０５の値は、命令レジスタ２１にある命令
が特権命令Ｐ１であるために“１”であるにもかかわら
ず、ＡＮＤゲート２８により信号線２０４のホールド指
示は“０”になる。このため、命令レジスタ２１，Ｖフ
リップフロップ２２のホールドが解除され、ＩＤステー
ジのＶ信号、信号線１１２も“１”となる。
を介して与えられる特権モードに従って特権命令Ｐ１の
解読を行なう。フリップフロップ８が“０”にリセット
されたため、信号線１１６のホールド指示は“０”にな
り、信号線２０５の値は、命令レジスタ２１にある命令
が特権命令Ｐ１であるために“１”であるにもかかわら
ず、ＡＮＤゲート２８により信号線２０４のホールド指
示は“０”になる。このため、命令レジスタ２１，Ｖフ
リップフロップ２２のホールドが解除され、ＩＤステー
ジのＶ信号、信号線１１２も“１”となる。
【００６８】次の時刻７において、ＩＤステージにホー
ルドされていた特権命令Ｐ１はＯＡステージに進み、以
降、後続の命令が順次処理される。この場合、モード変
更命令ＩＣＰによって生じたパイプラインハザードは、
１マシンサイクルであり、命令ＩＣＰの実行に２マシン
サイクルを要したことに相当する。従って、本発明を適
用しない場合のタイムチャートを示す図１０の６マシン
サイクルに比べ、５マシンサイクルも性能が改善されて
いる。図９のタイムチャートでは、命令ＩＣＰの後続４
命令目に特権命令Ｐ１が現われる場合を説明している
が、特権命令Ｐ１が５命令目以降に出現する場合にはパ
イプラインハザードは全く生ぜず、モード変更命令ＩＣ
Ｐは１マシンサイクルで処理され、従来例と比べ６マシ
ンサイクルもの性能改善が図られる。
ルドされていた特権命令Ｐ１はＯＡステージに進み、以
降、後続の命令が順次処理される。この場合、モード変
更命令ＩＣＰによって生じたパイプラインハザードは、
１マシンサイクルであり、命令ＩＣＰの実行に２マシン
サイクルを要したことに相当する。従って、本発明を適
用しない場合のタイムチャートを示す図１０の６マシン
サイクルに比べ、５マシンサイクルも性能が改善されて
いる。図９のタイムチャートでは、命令ＩＣＰの後続４
命令目に特権命令Ｐ１が現われる場合を説明している
が、特権命令Ｐ１が５命令目以降に出現する場合にはパ
イプラインハザードは全く生ぜず、モード変更命令ＩＣ
Ｐは１マシンサイクルで処理され、従来例と比べ６マシ
ンサイクルもの性能改善が図られる。
【００６９】なお、この第２の実施例では命令ＩＣＰ，
ＩＣＧの例しか説明していないが、命令ＡＣＳ，ＡＣ
Ｌ，ＡＣＤについても改善を図るには、第２の命令デコ
ード手段としてメモリオペランドアドレス計算を行なわ
ない命令を判定するようにし、メモリオペランドアドレ
ス計算を行なわない命令では、ＯＡステージ，ＯＴステ
ージにおいてホールド指示の無効化を行うように構成す
ればよい。
ＩＣＧの例しか説明していないが、命令ＡＣＳ，ＡＣ
Ｌ，ＡＣＤについても改善を図るには、第２の命令デコ
ード手段としてメモリオペランドアドレス計算を行なわ
ない命令を判定するようにし、メモリオペランドアドレ
ス計算を行なわない命令では、ＯＡステージ，ＯＴステ
ージにおいてホールド指示の無効化を行うように構成す
ればよい。
【００７０】また、本実施例では、命令デコード手段，
第２の命令デコード手段とも命令の解読を行うＩＤステ
ージに設けてあるが、ＩＤステージをホールドしなけれ
ばならない命令ＩＣＰ，ＩＣＧ以外の命令の高速化のた
めには、ＯＡ，ＯＴステージに設けることも可能であ
る。さらに、本実施例では、ＩＤブロック２や２ａに命
令デコーダ２３，２４，２７を設けているが、これらを
単一の命令デコーダとして実現することも当然可能であ
る。
第２の命令デコード手段とも命令の解読を行うＩＤステ
ージに設けてあるが、ＩＤステージをホールドしなけれ
ばならない命令ＩＣＰ，ＩＣＧ以外の命令の高速化のた
めには、ＯＡ，ＯＴステージに設けることも可能であ
る。さらに、本実施例では、ＩＤブロック２や２ａに命
令デコーダ２３，２４，２７を設けているが、これらを
単一の命令デコーダとして実現することも当然可能であ
る。
【００７１】
【発明の効果】本発明によれば、モード変更命令の実行
結果がパイプラインのどのステージに影響を与えるかが
判定できるため、モード変更命令の後続の命令がいかな
る命令であっても無条件に進めてもよいステージが判定
でき、そこまでは後続命令を進めておいて、変更される
モードの確定を待つことができるようになるので、モー
ド変更命令の実行時間を短縮することが可能となるとい
う第１の効果が得られる。
結果がパイプラインのどのステージに影響を与えるかが
判定できるため、モード変更命令の後続の命令がいかな
る命令であっても無条件に進めてもよいステージが判定
でき、そこまでは後続命令を進めておいて、変更される
モードの確定を待つことができるようになるので、モー
ド変更命令の実行時間を短縮することが可能となるとい
う第１の効果が得られる。
【００７２】また、モード変更命令の影響を受ける後続
の命令を判定できるため、モード変更命令の後続の命令
のうち、変更されるモードの影響を受ける命令だけ、そ
の影響を受けるステージで待機させ、影響を受けない命
令は無条件に処理を進めることができるようになるの
で、モード変更命令の実行時間をさらに短縮することが
可能となるという第２の効果も得ることができる。
の命令を判定できるため、モード変更命令の後続の命令
のうち、変更されるモードの影響を受ける命令だけ、そ
の影響を受けるステージで待機させ、影響を受けない命
令は無条件に処理を進めることができるようになるの
で、モード変更命令の実行時間をさらに短縮することが
可能となるという第２の効果も得ることができる。
【図１】本発明のパイプライン型情報処理装置の第１の
実施例を示すブロック図である。
実施例を示すブロック図である。
【図２】図１に示すＩＤブロック２の詳細なブロック図
である。
である。
【図３】図１に示すＯＡブロック３の詳細なブロック図
である。
である。
【図４】図１に示すＯＴブロック３の詳細なブロック図
である。
である。
【図５】図１に示すパイプライン型情報処理装置におけ
る特権モード移入命令ＩＣＰ実行時の動作を示すタイム
チャートである。
る特権モード移入命令ＩＣＰ実行時の動作を示すタイム
チャートである。
【図６】図１に示すパイプライン型情報処理装置におけ
るオペランドアドレス計算保護モード移入命令ＡＣＳ実
行時の動作を示すタイムチャートである。
るオペランドアドレス計算保護モード移入命令ＡＣＳ実
行時の動作を示すタイムチャートである。
【図７】図１に示すパイプライン型情報処理装置におけ
るオペランド仮想アドレスモード移入命令ＡＣＭ実行時
の動作を示すタイムチャートである。
るオペランド仮想アドレスモード移入命令ＡＣＭ実行時
の動作を示すタイムチャートである。
【図８】図１に示すＩＤブロック２の他の詳細なブロッ
ク図であり、本発明の第２の実施例を示す。
ク図であり、本発明の第２の実施例を示す。
【図９】図８の実施例における動作を示すタイムチャー
トである。
トである。
【図１０】従来のパイプライン型情報処理装置における
動作を説明するタイムチャートである。
動作を説明するタイムチャートである。
１ ＩＣブロック ２ ＩＤブロック ３ ＯＡブロック ４ ＯＴブロック ５ ＯＣブロック ６ ＥＸブロック ７ モードレジスタ ８〜１３ フリップフロップ １４ ホールド手段 ２１ 命令レジスタ ２３，２４，２７ 命令デコーダ ２２，３２，４２ Ｖフリップフロップ ２５，３４，４４ ＮＯＴゲート ２６，２８，３５，４５ ＡＮＤゲート ３１ レジスタ ３３ アドレス加算器 ４１ アドレスレジスタ ４３ アドレス変換バッファ ４６ セレクタ。
Claims (5)
- 【請求項１】 命令の実行を複数のステージに分割し、
各々のステージを処理するためのハードウェアを一連と
なるように結合し、連続した複数の命令が各ステージで
同時に実行されるように構成されたパイプライン型情報
処理装置であって、命令の実行に際し、その動作を規定
するモードを複数有し、かつ、前記モードの変更を指示
するための動作モード変更命令の実行を行う情報処理装
置において、 動作モード変更命令をデコードして、該動作モード変更
命令が変更するモードによって動作が変わるステージ
を、該動作モード変更命令の実行ステージに先立って当
該ステージかそれよりも前のステージで判定する命令デ
コード手段と、 前記命令デコード手段によって判定されたステージにお
いて該動作モード変更命令の次命令の処理を抑止するホ
ールド手段と、 該動作モード変更命令の実行に際して、モードの変更を
行うとともに、前記命令デコード手段によって判定され
たステージのホールド手段に対して、抑止の解除指示と
与える実行手段とを設けたことを特徴とするパイプライ
ン型情報処理装置。 - 【請求項２】 前記命令デコード手段によって該動作モ
ード変更命令が変更するモードによって動作が変わると
判定されたステージにおいて、処理すべき命令が該動作
モード変更命令の変更するモードによって処理内容が変
わるか否かを、当該ステージかそれよりも前のステージ
で判定する第２の命令デコード手段と、 前記第２の命令デコード手段が、処理内容が変わらない
と判定した命令の処理に際しては、前記ホールド手段の
抑止指示を無効化する無効化手段とを設けたことを特徴
とする請求項１記載のパイプライン型情報処理装置。 - 【請求項３】 前記命令デコード手段をパイプラインの
デコードステージ，アドレッシングアダーステージ又は
オペレーションアドレストランスレーションステージに
設けたことを特徴とする請求項１記載のパイプライン型
情報処理装置。 - 【請求項４】 前記第２の命令デコード手段をパイプラ
インのデコードステージ，アドレッシングアダーステー
ジ又はオペレーションアドレストランスレーションステ
ージに設けたことを特徴とする請求項２記載のパイプラ
イン型情報処理装置。 - 【請求項５】 前記命令デコード手段と前記第２の命令
デコード手段とを単一の命令デコーダとして実現するこ
とを特徴とする請求項２記載のパイプライン型情報処理
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9084867A JP2944563B2 (ja) | 1997-04-03 | 1997-04-03 | パイプライン型情報処理装置 |
| US09/049,058 US6081886A (en) | 1997-04-03 | 1998-03-27 | Holding mechanism for changing operation modes in a pipelined computer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9084867A JP2944563B2 (ja) | 1997-04-03 | 1997-04-03 | パイプライン型情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10283182A true JPH10283182A (ja) | 1998-10-23 |
| JP2944563B2 JP2944563B2 (ja) | 1999-09-06 |
Family
ID=13842769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9084867A Expired - Fee Related JP2944563B2 (ja) | 1997-04-03 | 1997-04-03 | パイプライン型情報処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6081886A (ja) |
| JP (1) | JP2944563B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004500666A (ja) * | 2000-03-31 | 2004-01-08 | インテル・コーポレーション | 分離実行のための分離命令 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102411492B (zh) * | 2011-11-25 | 2014-04-23 | 北京创毅视讯科技有限公司 | 一种数据处理的方法和装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5097407A (en) * | 1986-08-08 | 1992-03-17 | Integrated Inference Machines | Artificial intelligence processor |
| JP2695157B2 (ja) * | 1986-12-29 | 1997-12-24 | 松下電器産業株式会社 | 可変パイプラインプロセッサ |
| JPH01291327A (ja) * | 1988-05-18 | 1989-11-22 | Hitachi Ltd | 処理モード先取り制御方式 |
| EP0463966B1 (en) * | 1990-06-29 | 1998-11-25 | Digital Equipment Corporation | High-performance multi-processor having floating point unit and operation method |
| US5261063A (en) * | 1990-12-07 | 1993-11-09 | Ibm Corp. | Pipeline apparatus having pipeline mode eecuting instructions from plural programs and parallel mode executing instructions from one of the plural programs |
| US5488729A (en) * | 1991-05-15 | 1996-01-30 | Ross Technology, Inc. | Central processing unit architecture with symmetric instruction scheduling to achieve multiple instruction launch and execution |
| US5710912A (en) * | 1993-05-06 | 1998-01-20 | Hewlett-Packard Co. | Method and apparatus for enabling a computer system to adjust for latency assumptions |
| US5898852A (en) * | 1997-06-26 | 1999-04-27 | Sun Microsystems, Inc. | Load instruction steering in a dual data cache microarchitecture |
-
1997
- 1997-04-03 JP JP9084867A patent/JP2944563B2/ja not_active Expired - Fee Related
-
1998
- 1998-03-27 US US09/049,058 patent/US6081886A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004500666A (ja) * | 2000-03-31 | 2004-01-08 | インテル・コーポレーション | 分離実行のための分離命令 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2944563B2 (ja) | 1999-09-06 |
| US6081886A (en) | 2000-06-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990601 |
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