JPH10283302A - 複数のプロセッサに接続されたバスにデータを供給する方法およびシステム - Google Patents

複数のプロセッサに接続されたバスにデータを供給する方法およびシステム

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JPH10283302A
JPH10283302A JP10084756A JP8475698A JPH10283302A JP H10283302 A JPH10283302 A JP H10283302A JP 10084756 A JP10084756 A JP 10084756A JP 8475698 A JP8475698 A JP 8475698A JP H10283302 A JPH10283302 A JP H10283302A
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Abstract

(57)【要約】 【課題】 複数のプロセッサにデータを供給するための
システムおよび方法であって、最初のデータ・アクセス
の遅延が短くフレキシビリティが高いシステムおよび方
法を提供すること。 【解決手段】 コンピュータ・システム内でバスにデー
タを供給するための方法およびシステムを開示する。コ
ンピュータ・システムはメモリを含む。バスは複数のプ
ロセッサにサービスを提供する。この方法は、データが
メモリ内でアクセスされた後でバスがデータの転送に使
用可能になるかどうかを判定する。次にこの方法は、バ
スが使用可能であればバスにデータを転送する。この方
法およびシステムは、最初のデータ・アクセスの遅延が
短くフレキシビリティが高いデータ転送に備えるもので
あり、それにより、全体的なシステム・パフォーマンス
が向上する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリ・コントロ
ーラにおけるデータ・アクセスのための方法およびシス
テムに関し、より具体的には、バッファ付きメモリ・コ
ントローラ、特にＳＭＰメモリ・コントローラなど、複
数のプロセッサにサービスを提供するコントローラで低
待ち時間データ・アクセスを可能にするための方法およ
びシステムに関する。
【０００２】
【従来の技術】ＳＭＰメモリ・コントローラなど、複数
のプロセッサにサービスを提供する現行のメモリ・コン
トローラでは、通常、すべてのプロセッサ用として単一
データ・バスを使用する。プロセッサがメモリからデー
タを読み取ろうと試みると、必ずメモリ・コントローラ
はそのデータ・バスへのアクセスをどのようにプロセッ
サに許諾するかを決定しなければならない。その場合、
コントローラは他のプロセッサによるバスの使用状況を
考慮に入れなければならない。
【０００３】特定のプロセッサのための読取り命令の実
行が開始されるとデータ・バスを予約することができる
が、そうすると、読取り命令が完了するまで他のプロセ
ッサはバスを使用できなくなる。このようなシステムで
は、システムの速度が大幅に低下することになる。むし
ろ、プロセッサは、通常、バスのアービトレーションを
行い、バスが使用可能になるまでデータを格納するため
に複数のパスライン・バッファを使用する。
【０００４】データ要求の開始時には、一般に、複数の
プロセッサに接続されたデータ・バスがその要求に応じ
ることができる時期を決定することはできない。バス
は、様々な理由で使用中になる。読取り要求が保留にな
っている場合もある。通常、アドレス・バスおよびデー
タ・バスは互いに独立している。アドレスが発行される
と、そのアドレスにはタグが付く。メモリから読み取ら
れたデータには、それに対応するタグが関連付けられて
いる。このため、システムは、特定の要求に関するデー
タが戻されるのを待つ必要なしに複数のアドレスを発行
することができる。さらに、データは、要求が発行され
た順序で戻される必要はない。したがって、任意の時点
で多数の読取り要求が保留中になる可能性がある。ま
た、プロセッサは、書込み要求を発行し、書込みデータ
をバス上に置くこともできる。
【０００５】したがって、プロセッサが特定の読取り要
求を発行したときには、、メモリから読み取られたデー
タをプロセッサに転送するためにバスがいつ使用可能に
なるかは不明である。バスが使用可能になる時期が不明
なので、従来のシステムでは通常、一時的にバッファ内
にデータを格納する。
【０００６】バッファに格納することによってメモリ・
コントローラが複数のプロセッサに対応できるようにな
るが、欠点もある。メモリからのデータはメモリ・コン
トローラ内に入ってからパスライン・バッファにロード
しなければならないので、プロセッサがメモリ・コント
ローラから受け取る最初のデータは遅延する。このデー
タは、コントローラがバスのアービトレーションを行え
るまでパスライン・バッファに保持される。バスが直ち
に使用可能になるかまたは複数のサイクルの間使用不能
であるかに関係なく、データはバッファ内に格納され
る。
【０００７】単一プロセッサにサービスを提供する典型
的なメモリ・コントローラでは、データはバッファされ
ない。複数のプロセッサを使用する典型的なシステムで
データがバッファされない場合、１つのプロセッサは読
取りデータの受取りを見越してバスを要求することがで
きる。その場合、バスはそのプロセッサ用に予約され、
従って読取り動作に要する時間の間、他のプロセッサは
そのバスにアクセスすることができない。したがって、
このような無バッファ実施態様はマルチプロセッサ・シ
ステムには適切でない。
【０００８】同様に、複数プロセッサ・システムでバッ
ファを使用しない場合、メモリからの転送の正確な待ち
時間が分かっていれば、データ・バスを複数の時間ウィ
ンドウに分割することができる。バスが要求された場
合、所与の数のサイクル後にバスがその要求に使用され
ることが分かっている。プロセッサはバス上のデータ転
送が開始される時期よりかなり前にバスへのアクセスを
要求しなければならないので、データをプロセッサに転
送できる時期のフレキシビリティは限られている。バス
のアービトレーションが行われると、後でそれを他の目
的に使用することはできない。
【０００９】
【発明が解決しようとする課題】したがって、複数のプ
ロセッサにデータを供給するためのシステムおよび方法
であって、最初のデータ・アクセスの遅延が短くフレキ
シビリティが高いシステムおよび方法が必要である。本
発明はこのような必要性に対処するものである。
【００１０】
【課題を解決するための手段】本発明は、コンピュータ
・システム内でバスにデータを供給するための方法およ
びシステムを提供する。コンピュータ・システムはメモ
リを含む。バスは複数のプロセッサに対応可能である。
この方法およびシステムは、データがメモリ内でアクセ
スされた後でバスがデータの転送に使用可能かどうかを
判定する。次にこの方法は、バスが使用可能であればバ
スにデータを転送する。
【００１１】ここに開示するシステムおよび方法によれ
ば、本発明は、最初のデータ・アクセスの遅延が短くフ
レキシビリティが高いデータ転送に備えるものであり、
それにより、全体的なシステム・パフォーマンスが向上
する。
【００１２】
【発明の実施の形態】本発明は、マルチプロセッサ・シ
ステムの改良に関する。以下の説明は、当業者が本発明
を実施できるようにするためのものであり、特許出願お
よびその要件の状況で示されている。好ましい実施例に
対する様々な変更は当業者には容易に思いつくものであ
り、ここに示す一般原理は他の実施例にも適用すること
ができる。したがって、本発明は、ここに示す実施例に
限定するものではなく、ここに記載した原理および特徴
と一致する最も広い範囲が与えられるはずである。
【００１３】図１は、ＳＭＰシステムなど、複数のプロ
セッサ２を含むシステム１の概要のブロック図である。
図示の例では、ｎ台のプロセッサ２−１〜２−ｎがあ
る。各プロセッサには、アドレス・バス４０、アービト
レーション・バス５０、およびデータ・バス６０が接続
されている。図１に示すシステム１では、アドレス制御
チップ１０がアドレス指定を制御する。アドレス制御チ
ップ１０は、データ・フロー・チップ２０と共に、メモ
リ３０へのアクセスを制御するメモリ・コントローラを
構成している。
【００１４】データ・フロー・チップ２０は、バス６０
を使用してプロセッサ２−１〜２−ｎにデータを供給
し、バス７０によりメモリ３０からデータを受け取る。
あるプロセッサ、たとえばプロセッサ２−１がメモリ３
０からデータを読み取ろうと試みるときには、データ・
フロー・チップ２０はデータ・バス６０へのアクセス権
が許諾されていなければならない。データ・フロー・チ
ップ２０がデータ・バス６０へのアクセス権を獲得でき
る時期を決定する際に、システム１は、残りのプロセッ
サ２によるデータ・バス６０の使用状況を考慮に入れな
ければならない。
【００１５】データ要求の開始時には、一般に、データ
・バス６０がその要求の処理に使用可能になる時期を決
定することはできない。バスは、様々な理由で使用中に
なる。読取り要求が保留になっている場合もある。通
常、アドレス・バス４０およびデータ・バス６０は互い
に独立している。このため、システム１は、特定の要求
に関するデータが戻されるのを待つ必要なしに複数のア
ドレスを発行することができる。さらに、データは、要
求が発行された順序で戻される必要はない。したがっ
て、任意の時点で多数の読取り要求が保留中になる可能
性がある。また、プロセッサ２の１つは、書込み要求を
発行し、書込みデータをバス上に置くこともできる。
【００１６】図２は、従来のデータ・フロー・チップ２
０と、アドレス制御チップ１０と、メモリ３０とのより
詳細なブロック図である。プロセッサ２の１つが特定の
読取り要求を発行したときには、メモリ３０から読み取
られたデータを転送するためにデータ・バス６０が使用
可能になる時期は分かっていない。データ・バス６０が
使用可能になる時期が不明なので、データは通常、一時
的にバッファ２６に格納される。
【００１７】通常、メモリ３０から読み取られたデータ
は、バス７０を介してデータ・フロー・チップ２０内の
ラッチ２１に転送される。次にデータは、ＥＣＣ検査／
訂正論理回路２２内でエラーの有無が検査される。次い
で、ＥＣＣ検査／訂正論理回路２２はデータを第２ラッ
チ２４に転送する。次のクロック・サイクルでデータは
バッファ２６に転送される。バッファ２６は、複数のプ
ロセッサ２のうちの適切なプロセッサにデータを転送す
るためにデータ・バス６０が使用可能になっていること
を制御論理回路２８が判定するまでデータを格納する。
【００１８】通常、アドレス制御チップ１０は、データ
・バス６０がデータ・フロー・チップ２０からデータを
受け取ることができる時期を制御論理回路２８に通知す
る。従来のシステムでは、アドレス制御チップ１０は、
主に、MEM_CMD、SYS_CMD、SYS_GRANTという３つのコマ
ンドによってデータ・フロー・チップ２０を制御する。
【００１９】線９１により供給されるMEM_CMDは、バス
７０を介してメモリ３０からデータが到着することをデ
ータ・フロー・チップ２０に通知する。線９２により供
給されるSYS_CMDは、データ・バス６０にデータを供給
しなければならないことをデータ・フロー・チップ２０
に通知する。線９３により供給されるSYS_GRANTコマン
ドは、データ・バス６０が獲得されたことをデータ・フ
ロー・チップ２０に通知し、データ・バス６０に供給し
なければならないデータの量を指定する。従来のシステ
ムでは、アドレス制御チップ１０がデータ・バス６０の
アービトレーションを行う。データ・バス６０へのアク
セス権を獲得すると、アドレス制御チップ１０はSYS_GR
ANTを発行する。SYS_GRANTコマンドは、データ・バス６
０がデータの受取りに使用可能であることをデータ・フ
ロー・チップ２０に通知する。
【００２０】バッファなしのマルチプロセッサ・システ
ムを構成することは可能であるが、これは通常行われな
いことに留意されたい。典型的なバッファなしシステム
の１つでは、メモリ・コントローラは読取りデータの受
取りを見越してバスを要求することができる。しかし、
バスは、読取り動作の間中、その転送用に予約されるは
ずである。同様に、メモリからの転送の待ち時間が分か
っていれば、データ・バスを複数の時間ウィンドウに分
割することができる。読取りが要求された場合、所定の
数のサイクル後にその要求のためにバスを使用しなけれ
ばならない。これは、システムのフレキシビリティを制
限するものである。したがって、一般にバッファなしの
構成はマルチプロセッサ・システムには不適切である。
【００２１】図１に示すシステム１によりプロセッサ２
は比較的迅速にメモリ３０にアクセスすることができる
が、当業者であれば、バッファ２６によって不利な状況
が発生することが分かるだろう。メモリ３０からのデー
タはまずデータ・フロー・チップ２０に入ってからバッ
ファ２６にロードしなければならないので、プロセッサ
２の１つが受け取る最初のデータが遅延する。このデー
タは、アドレス制御チップ１０がバス６０のアービトレ
ーションを行うまでバッファ２６内に存続する。データ
・バス６０が直ちに使用可能になるかまたは複数のサイ
クルの間使用不能であるかに関係なく、データはバッフ
ァ２６内に格納される。このため、メモリ３０からプロ
セッサ２の１つへの最初のデータの伝送時に遅延が発生
する可能性がある。
【００２２】本発明は、最初のデータ・アクセスの待ち
時間が低減されたフレキシブルなマルチプロセッサ・シ
ステムを提供するための方法およびシステムを提供す
る。本発明については、データ・フロー・チップとアド
レス・チップとを含むメモリ・コントローラに関して説
明する。しかし、当業者であれば、この方法およびシス
テムが他のタイプのメモリ・コントローラにも有効に機
能することが容易に分かるだろう。
【００２３】本発明による方法およびシステムをより具
体的に例示するため、このようなシステムの一実施例の
ブロック図を示す図３を参照されたい。本発明のシステ
ム２００は、従来のシステムと同様のいくつかの構成要
素を含む。したがって、これらの構成要素には、図２に
示す従来の構成要素と同様の番号が付けられている。
【００２４】次に図３を参照すると、メモリ３０'から
のデータはデータ・フロー・チップ２０'によって受け
取られる。好ましい実施例では、アドレス制御チップ１
０'がデータ・フロー・チップ２０'を制御する。一実施
例では、データはラッチ２１'およびＥＣＣ検査／訂正
論理回路２２'に供給される。次にシステム２００は、
データを受け取るためにデータ・バス６０'が使用可能
であるかどうかを判定する。好ましい実施例では、これ
は、SYS_GRANTコマンドが線９３'により受け取られたか
どうかを制御論理回路２８'が判定することによって行
われる。
【００２５】第１バイパス２０２は、ＥＣＣ検査／訂正
論理回路２２'からマルチプレクサ２０６にデータを直
接供給する。データ・バス６０'が使用可能であると判
明した場合、第１バイパス２０２からマルチプレクサ２
０６に入力されるデータはデータ・バス６０'に供給さ
れる。データ・バス６０'が直ちに使用可能ではない場
合、データはラッチ２４'に供給される。次にシステム
２００は、データを受け取るためにデータ・バス６０'
が使用可能になったかどうかを判定する。好ましい実施
例では、制御論理回路２８'は、SYS_GRANTコマンドが線
９３'により受け取られたかどうかをもう一度判定す
る。
【００２６】第２バイパス２０４からのデータはマルチ
プレクサ２０６に供給される。データ・バス６０'が使
用可能になった場合、第２バイパス２０４からマルチプ
レクサ２０６に入力されるデータはデータ・バス６０'
に供給される。好ましい実施例では、これは、データが
データ・フロー・チップ２０'に入力されてから１サイ
クル後に行われる。データ・バス６０'が使用可能では
ない場合、データはバッファ２６'に供給される。デー
タ・バス６０'が使用可能になると、バッファ２６'から
マルチプレクサ２０６に供給されるデータはデータ・バ
ス６０'に転送される。好ましい実施例では、これは、
データがデータ・フロー・チップ２０'で受け取られて
から２サイクル後またはそれ以後に行われる。
【００２７】システム２００は、図２に示す従来のバッ
ファ付きシステムに関連するプロセッサに対して行われ
る最初のデータ転送の際に不必要な不利な状況を回避す
るものである。第１バイパス２０２があるので、プロセ
ッサ２の１つは、バッファなしシステムの場合と同じ速
さで最初のデータを受け取ることができる。また、シス
テム２００は、特定の読取り動作に対してバスが直ちに
許諾されない場合にも対応する。
【００２８】データ・バス６０'が読取り動作に対して
直ちに許諾されない場合、システム２００はデータを１
サイクル分前進させ、データ・バス６０'が使用可能で
あるかどうかを判定するために再検査を行う。データ・
バス６０'が使用可能である場合、データはデータ・バ
ス６０'に転送される。使用可能ではない場合、システ
ム２００は、データ・バス６０'の準備ができるまで、
バッファ２６'内にデータを保持することができる。し
たがって、データは、できるだけ早い時期に複数のプロ
セッサ２のうちの適切なプロセッサに供給される。
【００２９】さらに、システム２００は、典型的なバッ
ファなしシステムよりフレキシビリティが高い。メモリ
３０'からのデータをデータ・バス６０'に転送できるよ
うになるかなり前にデータ・バス６０'のアービトレー
ションを行う必要はない。好ましい実施例では、システ
ム２００がアドレス制御チップ１０'によりデータ・バ
ス６０'のアービトレーションを行うと、数サイクル後
にバスは必要な長さだけその動作に対して許諾される。
したがって、システム２００は、バス６０'を使用する
ときに所定の長さの複数のウィンドウに分割されない。
【００３０】複数のプロセッサにデータを供給するため
の方法およびシステムであって、最初のデータ・アクセ
スの遅延が短くフレキシビリティが高い方法およびシス
テムを開示した。
【００３１】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００３２】（１）メモリおよび該メモリを制御するメ
モリ・コントローラを含むコンピュータ・システムにお
いて、複数のプロセッサに接続されたバスにデータを供
給するための方法であって、（ａ）前記メモリ内でデー
タがアクセスされた後で前記データを転送するために前
記バスが使用可能であるかどうかを判定するステップ
と、（ｂ）前記バスが使用可能である場合に前記データ
を前記バスに転送するステップとを含む方法。 （２）前記ステップ（ｂ）が、（ｂ１）前記バスが使用
可能である場合に前記データを前記バスに転送するステ
ップと、（ｂ２）前記バスが使用可能ではない場合に前
記データをラッチに転送するステップと、（ｂ３）前記
データを転送するために前記バスが使用可能になったか
どうかを判定するステップと、（ｂ４）前記データを転
送するために前記バスが使用可能になった場合に前記デ
ータを前記ラッチから前記バスに転送するステップとを
さらに含む、上記（１）に記載の方法。 （３）（ｃ）前記バスが使用可能ではない場合に前記ラ
ッチからの前記データを格納するステップをさらに含
む、上記（２）に記載の方法。 （４）前記ステップ（ｃ）が、（ｃ１）前記バスが使用
可能になったときに、格納されていた前記データを前記
バスに供給するステップをさらに含む、上記（３）に記
載の方法。 （５）前記ステップ（ｂ２）が前記ステップ（ａ）の１
サイクル後に実行される、上記（２）に記載の方法。 （６）前記ステップ（ｃ１）が前記ステップ（ａ）の２
サイクル後またはそれ以後に実行される、上記（４）に
記載の方法。 （７）前記ステップ（ａ）が、（ａ１）前記メモリ・コ
ントローラが前記バスの所有権を獲得したことを示すコ
マンドを探索するステップをさらに含む、上記（６）に
記載の方法。 （８）前記バスが使用可能であるかどうかを判定する前
記ステップ（ａ）が、（ａ２）前記バスに供給可能なデ
ータの量を決定するステップをさらに含む、上記（７）
に記載の方法。 （９）前記ステップ（ｂ３）が、（ｂ３ｉ）前記メモリ
・コントローラが前記バスの所有権を獲得したことを示
すコマンドを探索するステップをさらに含む、上記
（８）に記載の方法。 （１０）前記ステップ（ｃ２）が、（ｃ２ｉ）前記メモ
リ・コントローラが前記バスの所有権を獲得したことを
示すコマンドを探索するステップをさらに含む、上記
（９）に記載の方法。 （１１）複数のプロセッサに接続されたバスにデータを
供給するためのシステムであって、前記データを受け取
るための受取り手段と、前記受取り手段に結合され、第
１の所定の期間内に前記バスが使用可能になる場合に前
記データを前記バスに供給するための第１のバイパス
と、前記第１のバイパスに結合され、前記バスが使用可
能であるかどうかを判定するための判定手段とを含むシ
ステム。 （１２）前記受取り手段に結合され、前記データを保持
するためのラッチと、前記ラッチに結合され、第２の所
定の期間内に前記バスが使用可能になった場合に前記デ
ータを前記バスに供給するための第２のバイパスとをさ
らに含む、上記（１１）に記載のシステム。 （１３）前記第２のバイパスおよび前記ラッチに結合さ
れ、前記バスが使用可能になるまで前記データを格納す
るための記憶手段をさらに含む、上記（１２）に記載の
システム。 （１４）エラーの有無について前記データを検査し、エ
ラーを訂正するための手段をさらに含む、上記（１３）
に記載のシステム。 （１５）前記第１の所定の期間が、前記データのエラー
検査および訂正を完了した直後である、上記（１４）に
記載のシステム。 （１６）前記第２の所定の期間が、前記データが前記受
取り手段に入力されたステップの１サイクル後である、
上記（１５）に記載のシステム。 （１７）前記記憶手段に格納されているデータが、前記
受取り手段に前記データが入力されてから２サイクル後
またはそれ以後に転送される、上記（１６）に記載のシ
ステム。
【図面の簡単な説明】
【図１】複数のプロセッサに対応するシステムの概要の
ブロック図である。
【図２】複数のプロセッサにデータを供給する従来のシ
ステムのブロック図である。
【図３】本方法およびシステムにより複数のプロセッサ
にデータを供給するためのシステムのブロック図であ
る。
【符号の説明】
１ システム ２−１ プロセッサ１ ２−２ プロセッサ２ ２−ｎ プロセッサｎ １０ アドレス制御チップ ２０ データ・フロー・チップ ３０ メモリ ４０ アドレス・バス ５０ アービトレーション・バス ６０ データ・バス ７０ バス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デービッド・ウェイン・ビクター アメリカ合衆国78681 テキサス州ラウン ド・ロック ニューランド・ドライブ 3810

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】メモリおよび該メモリを制御するメモリ・
    コントローラを含むコンピュータ・システムにおいて、
    複数のプロセッサに接続されたバスにデータを供給する
    ための方法であって、 （ａ）前記メモリ内でデータがアクセスされた後で前記
    データを転送するために前記バスが使用可能であるかど
    うかを判定するステップと、 （ｂ）前記バスが使用可能である場合に前記データを前
    記バスに転送するステップとを含む方法。
  2. 【請求項２】前記ステップ（ｂ）が、 （ｂ１）前記バスが使用可能である場合に前記データを
    前記バスに転送するステップと、 （ｂ２）前記バスが使用可能ではない場合に前記データ
    をラッチに転送するステップと、 （ｂ３）前記データを転送するために前記バスが使用可
    能になったかどうかを判定するステップと、 （ｂ４）前記データを転送するために前記バスが使用可
    能になった場合に前記データを前記ラッチから前記バス
    に転送するステップとをさらに含む、請求項１に記載の
    方法。
  3. 【請求項３】（ｃ）前記バスが使用可能ではない場合に
    前記ラッチからの前記データを格納するステップをさら
    に含む、請求項２に記載の方法。
  4. 【請求項４】前記ステップ（ｃ）が、 （ｃ１）前記バスが使用可能になったときに、格納され
    ていた前記データを前記バスに供給するステップをさら
    に含む、請求項３に記載の方法。
  5. 【請求項５】前記ステップ（ｂ２）が前記ステップ
    （ａ）の１サイクル後に実行される、請求項２に記載の
    方法。
  6. 【請求項６】前記ステップ（ｃ１）が前記ステップ
    （ａ）の２サイクル後またはそれ以後に実行される、請
    求項４に記載の方法。
  7. 【請求項７】前記ステップ（ａ）が、 （ａ１）前記メモリ・コントローラが前記バスの所有権
    を獲得したことを示すコマンドを探索するステップをさ
    らに含む、請求項６に記載の方法。
  8. 【請求項８】前記バスが使用可能であるかどうかを判定
    する前記ステップ（ａ）が、 （ａ２）前記バスに供給可能なデータの量を決定するス
    テップをさらに含む、請求項７に記載の方法。
  9. 【請求項９】前記ステップ（ｂ３）が、 （ｂ３ｉ）前記メモリ・コントローラが前記バスの所有
    権を獲得したことを示すコマンドを探索するステップを
    さらに含む、請求項８に記載の方法。
  10. 【請求項１０】前記ステップ（ｃ２）が、 （ｃ２ｉ）前記メモリ・コントローラが前記バスの所有
    権を獲得したことを示すコマンドを探索するステップを
    さらに含む、請求項９に記載の方法。
  11. 【請求項１１】複数のプロセッサに接続されたバスにデ
    ータを供給するためのシステムであって、 前記データを受け取るための受取り手段と、 前記受取り手段に結合され、第１の所定の期間内に前記
    バスが使用可能になる場合に前記データを前記バスに供
    給するための第１のバイパスと、 前記第１のバイパスに結合され、前記バスが使用可能で
    あるかどうかを判定するための判定手段とを含むシステ
    ム。
  12. 【請求項１２】前記受取り手段に結合され、前記データ
    を保持するためのラッチと、 前記ラッチに結合され、第２の所定の期間内に前記バス
    が使用可能になった場合に前記データを前記バスに供給
    するための第２のバイパスとをさらに含む、請求項１１
    に記載のシステム。
  13. 【請求項１３】前記第２のバイパスおよび前記ラッチに
    結合され、前記バスが使用可能になるまで前記データを
    格納するための記憶手段をさらに含む、請求項１２に記
    載のシステム。
  14. 【請求項１４】エラーの有無について前記データを検査
    し、エラーを訂正するための手段をさらに含む、請求項
    １３に記載のシステム。
  15. 【請求項１５】前記第１の所定の期間が、前記データの
    エラー検査および訂正を完了した直後である、請求項１
    ４に記載のシステム。
  16. 【請求項１６】前記第２の所定の期間が、前記データが
    前記受取り手段に入力されたステップの１サイクル後で
    ある、請求項１５に記載のシステム。
  17. 【請求項１７】前記記憶手段に格納されているデータ
    が、前記受取り手段に前記データが入力されてから２サ
    イクル後またはそれ以後に転送される、請求項１６に記
    載のシステム。
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US7188219B2 (en) * 2004-01-30 2007-03-06 Micron Technology, Inc. Buffer control system and method for a memory system having outstanding read and write request buffers
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009237872A (ja) * 2008-03-27 2009-10-15 Fujitsu Ltd メモリ制御装置，メモリ制御方法および情報処理装置

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