JPH10283394A - 故障シミュレーション方法 - Google Patents
故障シミュレーション方法Info
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- JPH10283394A JPH10283394A JP9092245A JP9224597A JPH10283394A JP H10283394 A JPH10283394 A JP H10283394A JP 9092245 A JP9092245 A JP 9092245A JP 9224597 A JP9224597 A JP 9224597A JP H10283394 A JPH10283394 A JP H10283394A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
- G01R31/318342—Generation of test inputs, e.g. test vectors, patterns or sequences by preliminary fault modelling, e.g. analysis, simulation
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- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 すべての部分回路を高速な上位モデルと置き
換えて高速化を図ること。 【解決手段】 全体回路に故障を仮定して、故障数分の
故障回路を作成し（Ｓ１）、全体回路をいつくかの部分
回路に分割する（Ｓ２）。次に、部分回路内の故障を、
それと等価な部分回路外の故障と置き換え（Ｓ３）、す
べての部分回路を高速な上位モデルの表現に置き換える
（Ｓ４）。引き続いて、正回路およびすべての故障回路
を同時にシミュレーションして、その結果を比較するこ
とにより故障検出可能などうかを判断する（Ｓ５）。そ
して、この作業をパタン数分繰り返し（Ｓ６）、全体回
路全体の故障検出率を算出する（Ｓ７）。
換えて高速化を図ること。 【解決手段】 全体回路に故障を仮定して、故障数分の
故障回路を作成し（Ｓ１）、全体回路をいつくかの部分
回路に分割する（Ｓ２）。次に、部分回路内の故障を、
それと等価な部分回路外の故障と置き換え（Ｓ３）、す
べての部分回路を高速な上位モデルの表現に置き換える
（Ｓ４）。引き続いて、正回路およびすべての故障回路
を同時にシミュレーションして、その結果を比較するこ
とにより故障検出可能などうかを判断する（Ｓ５）。そ
して、この作業をパタン数分繰り返し（Ｓ６）、全体回
路全体の故障検出率を算出する（Ｓ７）。
Description
【０００１】
【発明の属する技術分野】本発明は大規模集積回路（Ｌ
ＳＩ）や論理回路などの集積回路を設計開発する計算機
援用設計（ＣＡＤ）に関し、特に、設計した集積回路の
故障が検出できるかどうかを調べる故障シミュレーショ
ン方法に関する。
ＳＩ）や論理回路などの集積回路を設計開発する計算機
援用設計（ＣＡＤ）に関し、特に、設計した集積回路の
故障が検出できるかどうかを調べる故障シミュレーショ
ン方法に関する。
【０００２】
【従来の技術】周知のように、「故障シミュレーショ
ン」とは、設計した集積回路が所定の性能／機能を満足
しているかを調べるために検査パターンを生成し、故障
が含まれた論理回路の振る舞いを、生成した検査パター
ンを用いてシミュレーションを行い、故障が検出できる
かどうかを調べることである。換言すれば、でき上がっ
たＬＳＩや論理装置の正当性を検証するために検査プロ
グラムが用いられるが、「故障シミュレーション」は検
査プログラムにより検査対象の全故障について故障検出
率を調べ、検査プログラムの有効性を確認するために用
いられる。
ン」とは、設計した集積回路が所定の性能／機能を満足
しているかを調べるために検査パターンを生成し、故障
が含まれた論理回路の振る舞いを、生成した検査パター
ンを用いてシミュレーションを行い、故障が検出できる
かどうかを調べることである。換言すれば、でき上がっ
たＬＳＩや論理装置の正当性を検証するために検査プロ
グラムが用いられるが、「故障シミュレーション」は検
査プログラムにより検査対象の全故障について故障検出
率を調べ、検査プログラムの有効性を確認するために用
いられる。
【０００３】故障シミュレーションはまず故障が含まれ
ない正（good）シミュレーションを行い、続いて各故障
ごとにシミュレーションを行うので、論理シミュレーシ
ョンに比べて膨大な処理時間がかかる。
ない正（good）シミュレーションを行い、続いて各故障
ごとにシミュレーションを行うので、論理シミュレーシ
ョンに比べて膨大な処理時間がかかる。
【０００４】ところで、シミュレーションの単位として
はいくつかのレベルのモデルが使用される。すなわち、
スイッチレベルのモデル（以下、スイッチモデルと略称
する）、ゲートレベルのモデル（以下、ゲートモデルと
略称する）、機能レベルのモデル（以下、機能モデルと
略称する）がある。「スイッチモデル」は最もプリミテ
ィブなモデルであって、ＭＯＳ回路でのトラスファゲー
トなどを扱う。「ゲートモデル」は基本的なゲート種類
（ＡＮＤ，ＯＲゲートなど）を扱う。「機能モデル」は
ゲートモデルよりさらに高級なモデルを扱える。機能モ
デルは「上位モデル」とも呼ばれる。上位モデルの方が
ゲートモデルよりも高速である。
はいくつかのレベルのモデルが使用される。すなわち、
スイッチレベルのモデル（以下、スイッチモデルと略称
する）、ゲートレベルのモデル（以下、ゲートモデルと
略称する）、機能レベルのモデル（以下、機能モデルと
略称する）がある。「スイッチモデル」は最もプリミテ
ィブなモデルであって、ＭＯＳ回路でのトラスファゲー
トなどを扱う。「ゲートモデル」は基本的なゲート種類
（ＡＮＤ，ＯＲゲートなど）を扱う。「機能モデル」は
ゲートモデルよりさらに高級なモデルを扱える。機能モ
デルは「上位モデル」とも呼ばれる。上位モデルの方が
ゲートモデルよりも高速である。
【０００５】故障シミュレーションとして、全体回路を
いくつかの部分回路に分割し、その部分回路を高速な上
位モデルで表現してシミュレーションする方法が提案さ
れている（例えば、特開昭６４−４６８４６号公報参
照）。
いくつかの部分回路に分割し、その部分回路を高速な上
位モデルで表現してシミュレーションする方法が提案さ
れている（例えば、特開昭６４−４６８４６号公報参
照）。
【０００６】以下、図５および図６を参照して、従来の
故障シミュレーション方法について説明する。
故障シミュレーション方法について説明する。
【０００７】まず、図６（Ａ）に示すように、ゲートモ
デルで表現した全体回路に故障を仮定（定義）して、故
障数分のゲートモデルの故障回路を作成する（ステップ
Ｓ１）。図６（Ａ）に示す例では、故障として故障１と
故障２を仮定しており、故障１を含む全体回路を故障回
路１として、故障２を含む全体回路を故障回路２として
作成している。次に、図６（Ａ）に示すように、各故障
回路をいくつかのゲートモデルで表現した部分回路に分
割する（ステップＳ２）。図６（Ａ）に示す例では、各
故障回路を部分回路１と部分回路２とに分割している。
そして、故障回路１では故障１が部分回路１に含まれ、
故障回路２では故障２が部分回路２に含まれている。
デルで表現した全体回路に故障を仮定（定義）して、故
障数分のゲートモデルの故障回路を作成する（ステップ
Ｓ１）。図６（Ａ）に示す例では、故障として故障１と
故障２を仮定しており、故障１を含む全体回路を故障回
路１として、故障２を含む全体回路を故障回路２として
作成している。次に、図６（Ａ）に示すように、各故障
回路をいくつかのゲートモデルで表現した部分回路に分
割する（ステップＳ２）。図６（Ａ）に示す例では、各
故障回路を部分回路１と部分回路２とに分割している。
そして、故障回路１では故障１が部分回路１に含まれ、
故障回路２では故障２が部分回路２に含まれている。
【０００８】次に、図６（Ｂ）に示すように、故障を仮
定した部分回路以外をゲートモデルよりも高速な上位モ
デルで表現した部分回路に置き換える（ステップＳ
３′）。図６（Ｂ）に示す例では、故障回路１の場合、
部分回路１に故障１があるので、部分回路２のみを上位
モデルで表現した部分回路に置き換え、部分回路１はゲ
ートモデルのままで表現してある。また、故障回路２の
場合、部分回路２に故障２があるので、部分回路１のみ
を上位モデルで表現した部分回路に置き換え、部分回路
２はゲートモデルのままで表現してある。
定した部分回路以外をゲートモデルよりも高速な上位モ
デルで表現した部分回路に置き換える（ステップＳ
３′）。図６（Ｂ）に示す例では、故障回路１の場合、
部分回路１に故障１があるので、部分回路２のみを上位
モデルで表現した部分回路に置き換え、部分回路１はゲ
ートモデルのままで表現してある。また、故障回路２の
場合、部分回路２に故障２があるので、部分回路１のみ
を上位モデルで表現した部分回路に置き換え、部分回路
２はゲートモデルのままで表現してある。
【０００９】ここで、故障を仮定した部分回路以外の部
分回路を上位モデルで表現するが、故障を仮定した部分
回路を上位モデルで表現しないのは次の理由による。上
位モデルでは、ゲートモデルの様な細かな内部記述がな
いため、ゲートモデルの故障に対応する故障を上位モデ
ルの内部に仮定することができない。そのため、故障が
仮定された部分回路は、ゲートモデルで表現した部分回
路がそのまま用いられている。
分回路を上位モデルで表現するが、故障を仮定した部分
回路を上位モデルで表現しないのは次の理由による。上
位モデルでは、ゲートモデルの様な細かな内部記述がな
いため、ゲートモデルの故障に対応する故障を上位モデ
ルの内部に仮定することができない。そのため、故障が
仮定された部分回路は、ゲートモデルで表現した部分回
路がそのまま用いられている。
【００１０】次に、正回路（故障のない全体回路であっ
て、上位モデルで表現した回路）およびすべての故障回
路を同時にシミュレーションして、そのシミュレーショ
ン結果を比較することにより、故障が検出かどうかを判
断する（ステップＳ５）。この作業（ステップＳ５）を
パタン数分繰り返し（ステップＳ６）、全体回路全体の
故障検出率を算出する（ステップＳ７）。
て、上位モデルで表現した回路）およびすべての故障回
路を同時にシミュレーションして、そのシミュレーショ
ン結果を比較することにより、故障が検出かどうかを判
断する（ステップＳ５）。この作業（ステップＳ５）を
パタン数分繰り返し（ステップＳ６）、全体回路全体の
故障検出率を算出する（ステップＳ７）。
【００１１】このように従来の故障シミュレーション方
法では、故障を仮定して部分回路の演算には、低速なゲ
ートモデルを用いている。このような故障シミュレーシ
ョンは階層故障シミュレーションと呼ばれる。このよう
に、階層故障シミュレーションでは、故障を定義（仮
定）した部分回路をゲートモデルで表現し、故障の伝搬
する部分回路を上位モデルで表現することにより、故障
の伝搬の高速化を図っている。
法では、故障を仮定して部分回路の演算には、低速なゲ
ートモデルを用いている。このような故障シミュレーシ
ョンは階層故障シミュレーションと呼ばれる。このよう
に、階層故障シミュレーションでは、故障を定義（仮
定）した部分回路をゲートモデルで表現し、故障の伝搬
する部分回路を上位モデルで表現することにより、故障
の伝搬の高速化を図っている。
【００１２】詳細に述べると、階層故障シミュレーショ
ンでは、各部分回路をゲートモデルと上位モデルの両方
で予め表現しておき、故障を定義した部分回路のみをゲ
ートモデルで表現した部分回路に、それ以外の部分回路
を上位モデルで表現した部分回路に選択するようにスイ
ッチングする。このように、階層故障シミュレーション
は、シミュレーション時にはゲートモデルで表現した部
分回路と上位モデルで表現した部分回路とが混在してい
る。なお、上位モデルとしては、例えば、Ｃ−like記述
が考えられる。
ンでは、各部分回路をゲートモデルと上位モデルの両方
で予め表現しておき、故障を定義した部分回路のみをゲ
ートモデルで表現した部分回路に、それ以外の部分回路
を上位モデルで表現した部分回路に選択するようにスイ
ッチングする。このように、階層故障シミュレーション
は、シミュレーション時にはゲートモデルで表現した部
分回路と上位モデルで表現した部分回路とが混在してい
る。なお、上位モデルとしては、例えば、Ｃ−like記述
が考えられる。
【００１３】とにかく、従来では、ゲートモデルで表現
した部分回路と上位モデルで表現した部分回路とが混在
した状態で、シミュレーションを行っている。
した部分回路と上位モデルで表現した部分回路とが混在
した状態で、シミュレーションを行っている。
【００１４】
【発明が解決しようとする課題】上述したように、従来
の故障シミュレーション方法では、故障が仮定された部
分回路はゲートモデルで表現されているので、その部分
の高速化ができないという問題点がある。
の故障シミュレーション方法では、故障が仮定された部
分回路はゲートモデルで表現されているので、その部分
の高速化ができないという問題点がある。
【００１５】したがって、本発明の課題は、高速化が可
能な故障シミュレーション方法を提供することにある。
能な故障シミュレーション方法を提供することにある。
【００１６】
【課題を解決するための手段】本発明者は、従来の故障
シミュレーションにおいて高速化が困難なのは、ゲート
モデルで表現した部分回路が存在するからであり、すべ
ての部分回路を上位レベルで表現できれば高速化が図れ
るだろうと思料した。そこで、本発明者は、故障を仮定
（定義）しても、すべての部分回路を上位レベルで表現
する方法を見つけるために鋭意検討を重ねた。その検討
の結果、本発明者は、部分回路内の故障を、それと等価
な部分回路外の故障に置き換えることができれば、すべ
ての部分回路を上位レベルで表現できるというアイデア
（思想）に想到した。
シミュレーションにおいて高速化が困難なのは、ゲート
モデルで表現した部分回路が存在するからであり、すべ
ての部分回路を上位レベルで表現できれば高速化が図れ
るだろうと思料した。そこで、本発明者は、故障を仮定
（定義）しても、すべての部分回路を上位レベルで表現
する方法を見つけるために鋭意検討を重ねた。その検討
の結果、本発明者は、部分回路内の故障を、それと等価
な部分回路外の故障に置き換えることができれば、すべ
ての部分回路を上位レベルで表現できるというアイデア
（思想）に想到した。
【００１７】すなわち、本発明によれば、ゲートモデル
で表現した全体回路に故障を仮定して、故障数分のゲー
トモデルで表現した故障回路を作成する第１のステップ
と、前記ゲートモデルで表現した故障回路をいくつかの
ゲートモデルで表現した部分回路に分割する第２のステ
ップと、前記ゲートモデルで表現した部分回路内の故障
を、それと等価な部分回路外の故障と置き換える第３の
ステップと、前記すべてのゲートモデルで表現した部分
回路を、前記ゲートモデルよりも高速な上位モデルで表
現した部分回路に置き換える第４のステップと、上位モ
デルで表現した正回路および上位モデルで表現した故障
回路を同時にシミュレーションして、該シミュレーショ
ンの結果を比較して故障が検出可能かどうかを判断する
第５のステップとを含む故障シミュレーション方法が得
られる。
で表現した全体回路に故障を仮定して、故障数分のゲー
トモデルで表現した故障回路を作成する第１のステップ
と、前記ゲートモデルで表現した故障回路をいくつかの
ゲートモデルで表現した部分回路に分割する第２のステ
ップと、前記ゲートモデルで表現した部分回路内の故障
を、それと等価な部分回路外の故障と置き換える第３の
ステップと、前記すべてのゲートモデルで表現した部分
回路を、前記ゲートモデルよりも高速な上位モデルで表
現した部分回路に置き換える第４のステップと、上位モ
デルで表現した正回路および上位モデルで表現した故障
回路を同時にシミュレーションして、該シミュレーショ
ンの結果を比較して故障が検出可能かどうかを判断する
第５のステップとを含む故障シミュレーション方法が得
られる。
【００１８】上記故障シミュレーション方法において、
前記第５のステップをパタン数分繰り返して、前記全体
回路全体の故障率を算出する第６のステップをさらに含
んでも良い。
前記第５のステップをパタン数分繰り返して、前記全体
回路全体の故障率を算出する第６のステップをさらに含
んでも良い。
【００１９】また、本発明によれば、全体回路の故障シ
ミュレーションを、コンピュータで実行でさせるための
プログラムを記録した記録媒体において、ゲートモデル
で表現した全体回路に故障を仮定して、故障数分のゲー
トモデルで表現した故障回路を作成する第１の処理と、
前記ゲートモデルで表現した故障回路をいくつかのゲー
トモデルで表現した部分回路に分割する第２の処理と、
前記ゲートモデルで表現した部分回路内の故障を、それ
と等価な部分回路外の故障と置き換える第３の処理と、
前記すべてのゲートモデルで表現した部分回路を、前記
ゲートモデルよりも高速な上位モデルで表現した部分回
路に置き換える第４の処理と、上位モデルで表現した正
回路および上位モデルで表現した故障回路を同時にシミ
ュレーションして、該シミュレーションの結果を比較し
て故障が検出可能かどうかを判断する第５の処理と、を
前記コンピュータに実行させるプログラムを記録した、
前記コンピュータが読取可能な記録媒体が得られる。
ミュレーションを、コンピュータで実行でさせるための
プログラムを記録した記録媒体において、ゲートモデル
で表現した全体回路に故障を仮定して、故障数分のゲー
トモデルで表現した故障回路を作成する第１の処理と、
前記ゲートモデルで表現した故障回路をいくつかのゲー
トモデルで表現した部分回路に分割する第２の処理と、
前記ゲートモデルで表現した部分回路内の故障を、それ
と等価な部分回路外の故障と置き換える第３の処理と、
前記すべてのゲートモデルで表現した部分回路を、前記
ゲートモデルよりも高速な上位モデルで表現した部分回
路に置き換える第４の処理と、上位モデルで表現した正
回路および上位モデルで表現した故障回路を同時にシミ
ュレーションして、該シミュレーションの結果を比較し
て故障が検出可能かどうかを判断する第５の処理と、を
前記コンピュータに実行させるプログラムを記録した、
前記コンピュータが読取可能な記録媒体が得られる。
【００２０】上記記録媒体において、前記第５の処理を
パタン数分繰り返して、前記全体回路全体の故障率を算
出する第６の処理を、さらに前記コンピュータに実行さ
せるプログラムに記録しても良い。
パタン数分繰り返して、前記全体回路全体の故障率を算
出する第６の処理を、さらに前記コンピュータに実行さ
せるプログラムに記録しても良い。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２２】図１および図２を参照して、本発明の一実
施の形態に係る故障シミュレーション方法について説明
する。なお、図１に示す故障シミュレーション方法を実
現するプログラムは、記録媒体（図示せず）に記録され
ていても良い。ここで、「記録媒体」とは、プログラム
を記録したコンピュータ読み取り可能な記録媒体のこと
をいい、具体的には、ＣＤ−ＲＯＭ，フレキシブルディ
スクなどの磁気ディスク、半導体メモリなどを含む。さ
らに、記録媒体はプログラムを記録した紙でも良い。こ
の場合には、コンピュータはＯＣＲ（光学的文字読取装
置）のような読取装置と、この読取装置で読み取った文
字（コード）をコンピュータが認識できる機械言語に翻
訳するコンパイラを備えていれば良い。
施の形態に係る故障シミュレーション方法について説明
する。なお、図１に示す故障シミュレーション方法を実
現するプログラムは、記録媒体（図示せず）に記録され
ていても良い。ここで、「記録媒体」とは、プログラム
を記録したコンピュータ読み取り可能な記録媒体のこと
をいい、具体的には、ＣＤ−ＲＯＭ，フレキシブルディ
スクなどの磁気ディスク、半導体メモリなどを含む。さ
らに、記録媒体はプログラムを記録した紙でも良い。こ
の場合には、コンピュータはＯＣＲ（光学的文字読取装
置）のような読取装置と、この読取装置で読み取った文
字（コード）をコンピュータが認識できる機械言語に翻
訳するコンパイラを備えていれば良い。
【００２３】図示の故障シミュレーション方法は、ステ
ップＳ３′が後述するようにステップＳ３とステップＳ
４とに変更されている点を除いて、図５に示したものと
同様の構成を有する。
ップＳ３′が後述するようにステップＳ３とステップＳ
４とに変更されている点を除いて、図５に示したものと
同様の構成を有する。
【００２４】まず、図２（Ａ）に示すように、ゲートモ
デルで表現した全体回路に故障を仮定（定義）して、故
障数分のゲートモデルの故障回路を作成する（ステップ
Ｓ１）。図２（Ａ）に示す例では、故障として故障１と
故障２を仮定しており、故障１を含む全体回路を故障回
路１として、故障２を含む全体回路を故障回路２として
作成している。次に、図２（Ａ）に示すように、各故障
回路をいくつかのゲートモデルで表現した部分回路に分
割する（ステップＳ２）。図２（Ａ）に示す例では、各
故障回路を部分回路１と部分回路２とに分割している。
そして、故障回路１では故障１が部分回路１に含まれ、
故障回路２では故障２が部分回路２に含まれている。こ
こまでの動作は従来と同様である。
デルで表現した全体回路に故障を仮定（定義）して、故
障数分のゲートモデルの故障回路を作成する（ステップ
Ｓ１）。図２（Ａ）に示す例では、故障として故障１と
故障２を仮定しており、故障１を含む全体回路を故障回
路１として、故障２を含む全体回路を故障回路２として
作成している。次に、図２（Ａ）に示すように、各故障
回路をいくつかのゲートモデルで表現した部分回路に分
割する（ステップＳ２）。図２（Ａ）に示す例では、各
故障回路を部分回路１と部分回路２とに分割している。
そして、故障回路１では故障１が部分回路１に含まれ、
故障回路２では故障２が部分回路２に含まれている。こ
こまでの動作は従来と同様である。
【００２５】次に、図２（Ｂ）に示すように、部分回路
内の故障を、それと等価な部分回路外の故障と置き換え
る（ステップＳ３）。図２（Ｂ）に示す例では、故障回
路１の場合、部分回路１に故障１があるので、その故障
１と等価な部分回路１外の故障に置き換えている。ま
た、故障回路２の場合、部分回路２に故障２があるの
で、その故障２と等価な部分回路２外の故障に置き換え
ている。尚、この故障の置き換えの具体例については後
で実施例において詳述する。
内の故障を、それと等価な部分回路外の故障と置き換え
る（ステップＳ３）。図２（Ｂ）に示す例では、故障回
路１の場合、部分回路１に故障１があるので、その故障
１と等価な部分回路１外の故障に置き換えている。ま
た、故障回路２の場合、部分回路２に故障２があるの
で、その故障２と等価な部分回路２外の故障に置き換え
ている。尚、この故障の置き換えの具体例については後
で実施例において詳述する。
【００２６】次に、図２（Ｂ）に示すように、すべての
部分回路をゲートモデルよりも高速な上位モデルで表現
した部分回路に置き換える（ステップＳ４）。すなわ
ち、図２（Ｂ）に示す例では、故障回路１および故障回
路２の両方の場合において、部分回路１および部分回路
２を上位モデルで表現した部分回路に置き換えている。
部分回路をゲートモデルよりも高速な上位モデルで表現
した部分回路に置き換える（ステップＳ４）。すなわ
ち、図２（Ｂ）に示す例では、故障回路１および故障回
路２の両方の場合において、部分回路１および部分回路
２を上位モデルで表現した部分回路に置き換えている。
【００２７】上述したステップＳ３およびＳ４が本願発
明の新規な点である。
明の新規な点である。
【００２８】次に、正回路（故障のない全体回路であっ
て、上位モデルで表現した回路）およびすべての故障回
路を同時にシミュレーションして、そのシミュレーショ
ン結果を比較することにより、故障が検出かどうかを判
断する（ステップＳ５）。この作業（ステップＳ５）を
パタン数分繰り返し（ステップＳ６）、全体回路全体の
故障検出率を算出する（ステップＳ７）。
て、上位モデルで表現した回路）およびすべての故障回
路を同時にシミュレーションして、そのシミュレーショ
ン結果を比較することにより、故障が検出かどうかを判
断する（ステップＳ５）。この作業（ステップＳ５）を
パタン数分繰り返し（ステップＳ６）、全体回路全体の
故障検出率を算出する（ステップＳ７）。
【００２９】このように本発明の故障シミュレーション
方法では、すべての部分回路をゲートモデルよりも高速
な上位モデルで演算できるため、高速化を図ることがで
きる。
方法では、すべての部分回路をゲートモデルよりも高速
な上位モデルで演算できるため、高速化を図ることがで
きる。
【００３０】
【実施例】次に、図３を参照して、部分回路内の故障を
それと等価な部分回路外の故障と置き換える処理（図１
のステップＳ３）の具体例（第１の実施例）について説
明する。図３（Ａ）に、図１のステップＳ１およびＳ２
までの処理結果の一例を示し、図３（Ｂ）に図１のステ
ップＳ３の処理結果の一例を示している。
それと等価な部分回路外の故障と置き換える処理（図１
のステップＳ３）の具体例（第１の実施例）について説
明する。図３（Ａ）に、図１のステップＳ１およびＳ２
までの処理結果の一例を示し、図３（Ｂ）に図１のステ
ップＳ３の処理結果の一例を示している。
【００３１】図３（Ａ）に示す例では、全体回路は第１
の部分回路１０と第２の部分回路２０とに分割されてい
る。第１の部分回路１０は、第１乃至第３のゲート１
１，１２，１３から成り、第２の部分回路２０は第４及
び第５のゲート２１及び２２から成る。本例では、故障
として縮退故障（スタック故障）を仮定している。縮退
故障には故障箇所が常に論理“１”レベルである１縮退
故障と、故障箇所が常に論理“０”レベルである０縮退
故障とがある。第１の部分回路１０の第２のゲート１２
の出力（第３のゲート１３の入力）には第１の故障とし
て０縮退故障ＳＡ０があり、この第１の故障を仮定した
全体回路を第１の故障回路と呼ぶことにする。また、第
２の部分回路２０の第４のゲート２１の出力（第５のゲ
ート２２の入力）には第２の故障として１縮退故障ＳＡ
１があり、この第２の故障を仮定した全体回路を第２の
故障回路と呼ぶことにする。
の部分回路１０と第２の部分回路２０とに分割されてい
る。第１の部分回路１０は、第１乃至第３のゲート１
１，１２，１３から成り、第２の部分回路２０は第４及
び第５のゲート２１及び２２から成る。本例では、故障
として縮退故障（スタック故障）を仮定している。縮退
故障には故障箇所が常に論理“１”レベルである１縮退
故障と、故障箇所が常に論理“０”レベルである０縮退
故障とがある。第１の部分回路１０の第２のゲート１２
の出力（第３のゲート１３の入力）には第１の故障とし
て０縮退故障ＳＡ０があり、この第１の故障を仮定した
全体回路を第１の故障回路と呼ぶことにする。また、第
２の部分回路２０の第４のゲート２１の出力（第５のゲ
ート２２の入力）には第２の故障として１縮退故障ＳＡ
１があり、この第２の故障を仮定した全体回路を第２の
故障回路と呼ぶことにする。
【００３２】第１の故障回路に対しては、図３（Ｂ）に
示すように、第１の故障ＳＡ０を仮定した故障箇所にア
ンドゲート１４を挿入し、このアンドゲート１４の一方
の入力端子を第１の部分回路１０Ａの外部に引き出し
て、その引き出した外部端子に論理“１”レベルの信号
を出力する１クランプ回路３１を接続し、外部端子に対
する０縮退故障ＳＡ０に置き換える。
示すように、第１の故障ＳＡ０を仮定した故障箇所にア
ンドゲート１４を挿入し、このアンドゲート１４の一方
の入力端子を第１の部分回路１０Ａの外部に引き出し
て、その引き出した外部端子に論理“１”レベルの信号
を出力する１クランプ回路３１を接続し、外部端子に対
する０縮退故障ＳＡ０に置き換える。
【００３３】一方、第２の故障回路に対しては、図３
（Ｂ）に示すように、第２の故障ＳＡ１を仮定した故障
箇所にオアゲート２３を挿入し、このオアゲート２３の
一方の入力端子を外部に引き出して、その引き出した外
部端子に論理“０”レベルの信号を出力する０クランプ
回路３２を接続し、外部端子に対する１縮退故障ＳＡ１
に置き換える。
（Ｂ）に示すように、第２の故障ＳＡ１を仮定した故障
箇所にオアゲート２３を挿入し、このオアゲート２３の
一方の入力端子を外部に引き出して、その引き出した外
部端子に論理“０”レベルの信号を出力する０クランプ
回路３２を接続し、外部端子に対する１縮退故障ＳＡ１
に置き換える。
【００３４】このように変更した第１及び第２の部分回
路１０Ａ及び２０Ａには故障が含まないので、それら回
路を上位モデルで表現した部分回路に容易に置き換える
ことができる。上位モデルとしては、Ｃ−like記述があ
るが、これに限定しないのは勿論である。
路１０Ａ及び２０Ａには故障が含まないので、それら回
路を上位モデルで表現した部分回路に容易に置き換える
ことができる。上位モデルとしては、Ｃ−like記述があ
るが、これに限定しないのは勿論である。
【００３５】次に、第４を参照して、部分回路内の故障
をそれと等価な部分回路外の故障と置き換える処理（図
１のステップＳ３）とすべての部分回路を高速な上位モ
デルに置き換える処理（図１のステップＳ４）との具体
例（第２の実施例）について説明する。図４（Ａ）に、
図１のステップＳ１およびＳ２までの処理結果の一例を
示し、図４（Ｂ）に図１のステップＳ３の処理結果の一
例を示し、図４（Ｃ）に図２のステップＳ４の処理結果
の一例を示す。
をそれと等価な部分回路外の故障と置き換える処理（図
１のステップＳ３）とすべての部分回路を高速な上位モ
デルに置き換える処理（図１のステップＳ４）との具体
例（第２の実施例）について説明する。図４（Ａ）に、
図１のステップＳ１およびＳ２までの処理結果の一例を
示し、図４（Ｂ）に図１のステップＳ３の処理結果の一
例を示し、図４（Ｃ）に図２のステップＳ４の処理結果
の一例を示す。
【００３６】図４（Ａ）に示す例では、全体回路がフリ
ップフロップ回路（ＦＦ）４１と、第１及び第２のバッ
ファ回路４２及び４３と、アンドゲート４４とから構成
されている。そして、第１のバッファ回路４２の出力に
０縮退故障ＳＡ０を仮定し、第２のバッファ回路４３の
出力に１縮退故障ＳＡ１を仮定している。本例では、全
体回路をフリップフロップ回路４１のみからなる第１の
部分回路５１と、第１及び第２のバッファ回路４２及び
４３とアンドゲート４４とからなる第２の部分回路５２
との分割する。
ップフロップ回路（ＦＦ）４１と、第１及び第２のバッ
ファ回路４２及び４３と、アンドゲート４４とから構成
されている。そして、第１のバッファ回路４２の出力に
０縮退故障ＳＡ０を仮定し、第２のバッファ回路４３の
出力に１縮退故障ＳＡ１を仮定している。本例では、全
体回路をフリップフロップ回路４１のみからなる第１の
部分回路５１と、第１及び第２のバッファ回路４２及び
４３とアンドゲート４４とからなる第２の部分回路５２
との分割する。
【００３７】図４（Ｂ）に示すように、ゲートモデルで
表現された第２の部分回路５２をそれと等価な第２の部
分回路５２Ａに変換する。すなわち、０縮退故障ＳＡ０
を仮定した故障箇所にアンドゲート４５を挿入し、この
アンドゲート４５の一方の入力端子を第２の部分回路５
２Ａの外部に引き出して、その引き出した外部端子に論
理“１”レベルの信号を出力する１クランプ回路６１を
接続し、外部端子に対する０縮退故障ＳＡ０に置き換え
る。また、１縮退故障ＳＡ１を仮定した故障箇所にオア
ゲート４６を挿入し、このオアゲート４６の一方の入力
端子を外部に引き出して、その引き出した外部端子に論
理“０”レベルの信号を出力する０クランプ回路６２を
接続し、外部端子に対する１縮退故障ＳＡ１に置き換え
る。
表現された第２の部分回路５２をそれと等価な第２の部
分回路５２Ａに変換する。すなわち、０縮退故障ＳＡ０
を仮定した故障箇所にアンドゲート４５を挿入し、この
アンドゲート４５の一方の入力端子を第２の部分回路５
２Ａの外部に引き出して、その引き出した外部端子に論
理“１”レベルの信号を出力する１クランプ回路６１を
接続し、外部端子に対する０縮退故障ＳＡ０に置き換え
る。また、１縮退故障ＳＡ１を仮定した故障箇所にオア
ゲート４６を挿入し、このオアゲート４６の一方の入力
端子を外部に引き出して、その引き出した外部端子に論
理“０”レベルの信号を出力する０クランプ回路６２を
接続し、外部端子に対する１縮退故障ＳＡ１に置き換え
る。
【００３８】そして、図４（Ｃ）に示すように、すべて
の部分回路をゲートモデルよりも高速な上位モデルの部
分回路に置き換える。この例では、上位モデルとしてＣ
−like記述の例を示している。すなわち、図４（Ｂ）に
示すゲートモデルで表現された第２の部分回路５２Ａ
は、Ｃ−like記述の第２の部分回路５２Ｂに置き換えら
れる。ここで、第１のバッファ回路４２の入力（フリッ
プフロップ４１の出力）をａで、アンドゲート４５の一
方の入力（１クランプ回路６１の出力）をｂで、第２の
バッファ回路４３の入力をｃで、オアゲート４６の一方
の入力（０クランプ回路６２の出力）をｄでそれぞれ表
していると共に、第２の部分回路５２Ａ（５２Ｂ）の出
力（フリップフロップ回路４１の一方の入力）をｅで表
している。
の部分回路をゲートモデルよりも高速な上位モデルの部
分回路に置き換える。この例では、上位モデルとしてＣ
−like記述の例を示している。すなわち、図４（Ｂ）に
示すゲートモデルで表現された第２の部分回路５２Ａ
は、Ｃ−like記述の第２の部分回路５２Ｂに置き換えら
れる。ここで、第１のバッファ回路４２の入力（フリッ
プフロップ４１の出力）をａで、アンドゲート４５の一
方の入力（１クランプ回路６１の出力）をｂで、第２の
バッファ回路４３の入力をｃで、オアゲート４６の一方
の入力（０クランプ回路６２の出力）をｄでそれぞれ表
していると共に、第２の部分回路５２Ａ（５２Ｂ）の出
力（フリップフロップ回路４１の一方の入力）をｅで表
している。
【００３９】本発明は上述した実施形態に限定せず、本
発明の趣旨を逸脱しない範囲内で種々の変更・変形が可
能である。例えば、上述した実施の形態では、上位モデ
ルの例としてＣ−like記述の例を示しているが、ゲート
モデルよりも高速なモデルであればなんでも良い。とに
かく、上位モデルは論理シミュレーションによって高速
化できる。また、故障も縮退故障（スタック故障）に限
定せず、部分回路外に引き出せる故障であれば良い。
発明の趣旨を逸脱しない範囲内で種々の変更・変形が可
能である。例えば、上述した実施の形態では、上位モデ
ルの例としてＣ−like記述の例を示しているが、ゲート
モデルよりも高速なモデルであればなんでも良い。とに
かく、上位モデルは論理シミュレーションによって高速
化できる。また、故障も縮退故障（スタック故障）に限
定せず、部分回路外に引き出せる故障であれば良い。
【００４０】
【発明の効果】以上説明したように本発明は、部分回路
内の故障を、それと等価な部分回路外の故障と置き換え
ることにより、すべての部分回路をゲートモデルよりも
高速な上位モデルの表現に置き換えることができる。こ
のように、すべての部分回路を高速な上位モデルで演算
することができるため、シミュレーションを高速化でき
るという利点がある。
内の故障を、それと等価な部分回路外の故障と置き換え
ることにより、すべての部分回路をゲートモデルよりも
高速な上位モデルの表現に置き換えることができる。こ
のように、すべての部分回路を高速な上位モデルで演算
することができるため、シミュレーションを高速化でき
るという利点がある。
【図１】本発明の一実施の形態による故障シミュレーシ
ョン方法を示すフローチャートである。
ョン方法を示すフローチャートである。
【図２】図１中のステップＳ１〜Ｓ４の動作を説明する
ための図である。
ための図である。
【図３】図１中のステップＳ３の具体例（第１の実施
例）を示す図である。
例）を示す図である。
【図４】図１中のステップＳ３およびＳ４の具体例（第
２の実施例）を示す図である。
２の実施例）を示す図である。
【図５】従来の故障シミュレーション方法を示すフロー
チャートである。
チャートである。
【図６】図５中のステップＳ１〜Ｓ３′の動作を説明す
るための図である。
るための図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中湖 貴久 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 原田 英司 東京都港区芝五丁目７番１号 日本電気株 式会社内
Claims (10)
- 【請求項１】 ゲートモデルで表現した全体回路に故障
を仮定して、故障数分のゲートモデルで表現した故障回
路を作成する第１のステップと、 前記ゲートモデルで表現した故障回路をいくつかのゲー
トモデルで表現した部分回路に分割する第２のステップ
と、 前記ゲートモデルで表現した部分回路内の故障を、それ
と等価な部分回路外の故障と置き換える第３のステップ
と、 前記すべてのゲートモデルで表現した部分回路を、前記
ゲートモデルよりも高速な上位モデルで表現した部分回
路に置き換える第４のステップと、 上位モデルで表現した正回路および上位モデルで表現し
た故障回路を同時にシミュレーションして、該シミュレ
ーションの結果を比較して故障が検出可能かどうかを判
断する第５のステップとを含む故障シミュレーション方
法。 - 【請求項２】 前記第５のステップをパタン数分繰り返
して、前記全体回路全体の故障率を算出する第６のステ
ップをさらに含む、請求項１に記載の故障シミュレーシ
ョン方法。 - 【請求項３】 前記故障が縮退故障である、請求項１に
記載の故障シミュレーション方法。 - 【請求項４】 前記縮退故障が故障箇所が常に論理
“１”レベルである１縮退故障の場合には、前記第３の
ステップは前記故障箇所にオアゲートを挿入し、該オア
ゲートの一方の入力端子を外部に引き出して、その引き
出した外部端子に論理“０”レベルの信号を出力する０
クランプ回路を接続し、前記外部端子に対する１縮退故
障に置き換えることであることを特徴とする、請求項１
に記載の故障シミュレーション方法。 - 【請求項５】 前記縮退故障が故障箇所が常に論理
“０”レベルである０縮退故障の場合には、前記第３の
ステップは前記故障箇所にアンドゲートを挿入し、該ア
ンドゲートの一方の入力端子を外部に引き出して、その
引き出した外部端子に論理“１”レベルの信号を出力す
る１クランプ回路を接続し、前記外部端子に対する０縮
退故障に置き換えることであることを特徴とする、請求
項１に記載の故障シミュレーション方法。 - 【請求項６】 全体回路の故障シミュレーションを、コ
ンピュータで実行でさせるためのプログラムを記録した
記録媒体において、 ゲートモデルで表現した全体回路に故障を仮定して、故
障数分のゲートモデルで表現した故障回路を作成する第
１の処理と、 前記ゲートモデルで表現した故障回路をいくつかのゲー
トモデルで表現した部分回路に分割する第２の処理と、 前記ゲートモデルで表現した部分回路内の故障を、それ
と等価な部分回路外の故障と置き換える第３の処理と、 前記すべてのゲートモデルで表現した部分回路を、前記
ゲートモデルよりも高速な上位モデルで表現した部分回
路に置き換える第４の処理と、 上位モデルで表現した正回路および上位モデルで表現し
た故障回路を同時にシミュレーションして、該シミュレ
ーションの結果を比較して故障が検出可能かどうかを判
断する第５の処理と、 を前記コンピュータに実行させるプログラムを記録し
た、前記コンピュータが読取可能な記録媒体。 - 【請求項７】 前記第５の処理をパタン数分繰り返し
て、前記全体回路全体の故障率を算出する第６の処理
を、さらに前記コンピュータに実行させるプログラムに
記録した、請求項６に記載の前記コンピュータが読取可
能な記録媒体。 - 【請求項８】 前記故障が縮退故障である、請求項６に
記載の前記コンピュータが読取可能な記録媒体。 - 【請求項９】 前記縮退故障が故障箇所が常に論理
“１”レベルである１縮退故障の場合には、前記第３の
処理は、前記故障箇所にオアゲートを挿入し、該オアゲ
ートの一方の入力端子を外部に引き出して、その引き出
した外部端子に論理“０”レベルの信号を出力する０ク
ランプ回路を接続し、前記外部端子に対する１縮退故障
に置き換える処理であることを特徴とする、請求項６に
記載の前記コンピュータが読取可能な記録媒体。 - 【請求項１０】 前記縮退故障が故障箇所が常に論理
“０”レベルである０縮退故障の場合には、前記再３の
処理は、前記故障箇所にアンドゲートを挿入し、該アン
ドゲートの一方の入力端子を外部に引き出して、その引
き出した外部端子に論理“１”レベルの信号をを出力す
る１クランプ回路を接続し、前記外部端子に対する０縮
退故障に置き換える処理であることを特徴とする、請求
項６に記載の前記コンピュータが読取可能な記録媒体。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09092245A JP3088331B2 (ja) | 1997-04-10 | 1997-04-10 | 故障シミュレーション方法 |
| US09/057,505 US6044214A (en) | 1997-04-10 | 1998-04-09 | Fault simulation method operable at a high speed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09092245A JP3088331B2 (ja) | 1997-04-10 | 1997-04-10 | 故障シミュレーション方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10283394A true JPH10283394A (ja) | 1998-10-23 |
| JP3088331B2 JP3088331B2 (ja) | 2000-09-18 |
Family
ID=14049053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09092245A Expired - Fee Related JP3088331B2 (ja) | 1997-04-10 | 1997-04-10 | 故障シミュレーション方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6044214A (ja) |
| JP (1) | JP3088331B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7174352B2 (en) | 1993-06-03 | 2007-02-06 | Network Appliance, Inc. | File system image transfer |
| JP2982741B2 (ja) * | 1997-05-13 | 1999-11-29 | 日本電気株式会社 | 集積回路の故障診断装置及びその記録媒体 |
| US6457130B2 (en) | 1998-03-03 | 2002-09-24 | Network Appliance, Inc. | File access control in a multi-protocol file server |
| US6317844B1 (en) | 1998-03-10 | 2001-11-13 | Network Appliance, Inc. | File server storage arrangement |
| US6343984B1 (en) | 1998-11-30 | 2002-02-05 | Network Appliance, Inc. | Laminar flow duct cooling system |
| US6675138B1 (en) | 1999-06-08 | 2004-01-06 | Verisity Ltd. | System and method for measuring temporal coverage detection |
| US7281185B2 (en) * | 1999-06-08 | 2007-10-09 | Cadence Design (Israel) Ii Ltd. | Method and apparatus for maximizing and managing test coverage |
| US7114111B2 (en) * | 1999-06-08 | 2006-09-26 | Cadence Design (Isreal) Ii Ltd. | Method and apparatus for maximizing test coverage |
| US20020188904A1 (en) * | 2001-06-11 | 2002-12-12 | International Business Machines Corporation | Efficiency of fault simulation by logic backtracking |
| US7281241B2 (en) * | 2002-01-15 | 2007-10-09 | Cadence Design (Israel) Ii Ltd. | System and method for visual debugging of constraint systems |
| US6976189B1 (en) | 2002-03-22 | 2005-12-13 | Network Appliance, Inc. | Persistent context-based behavior injection or testing of a computing system |
| US7971119B2 (en) * | 2005-09-29 | 2011-06-28 | aiwan Semiconductor Manufacturing Company, Ltd. | System and method for defect-based scan analysis |
| US7870515B2 (en) * | 2008-01-11 | 2011-01-11 | International Business Machines Corporation | System and method for improved hierarchical analysis of electronic circuits |
| WO2012040293A1 (en) * | 2010-09-21 | 2012-03-29 | Ansaldo Sts Usa, Inc. | Method of analyzing the safety of a device employing on target hardware description language based fault injection |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4937765A (en) * | 1988-07-29 | 1990-06-26 | Mentor Graphics Corporation | Method and apparatus for estimating fault coverage |
| JP2577100B2 (ja) * | 1989-12-08 | 1997-01-29 | 松下電器産業株式会社 | 論理回路の故障シミュレーション方法 |
| US5410548A (en) * | 1992-10-28 | 1995-04-25 | Motorola, Inc. | Test pattern fault equivalence |
| US5862149A (en) * | 1995-08-29 | 1999-01-19 | Unisys Corporation | Method of partitioning logic designs for automatic test pattern generation based on logical registers |
| US5684808A (en) * | 1995-09-19 | 1997-11-04 | Unisys Corporation | System and method for satisfying mutually exclusive gating requirements in automatic test pattern generation systems |
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- 1997-04-10 JP JP09092245A patent/JP3088331B2/ja not_active Expired - Fee Related
-
1998
- 1998-04-09 US US09/057,505 patent/US6044214A/en not_active Expired - Fee Related
Also Published As
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