JPH10283777A - Ｓｄｒａｍコアと論理回路を単一チップ上に混載した半導体集積回路装置およびｓｄｒａｍコアのテスト方法 - Google Patents
Ｓｄｒａｍコアと論理回路を単一チップ上に混載した半導体集積回路装置およびｓｄｒａｍコアのテスト方法Info
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- JPH10283777A JPH10283777A JP9086600A JP8660097A JPH10283777A JP H10283777 A JPH10283777 A JP H10283777A JP 9086600 A JP9086600 A JP 9086600A JP 8660097 A JP8660097 A JP 8660097A JP H10283777 A JPH10283777 A JP H10283777A
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C29/16—Implementation of control logic, e.g. test mode decoders using microprogrammed units, e.g. state machines
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＳＤＲＡＭと論理回路とを単一チップ上に混
載した半導体集積回路装置を得ることである。 【解決手段】 汎用のＳＤＲＡＭコアに外部から入力さ
れる外部制御信号を内部制御信号にデコードする機能を
有するＳＤＲＡＭコントローラを備える。
載した半導体集積回路装置を得ることである。 【解決手段】 汎用のＳＤＲＡＭコアに外部から入力さ
れる外部制御信号を内部制御信号にデコードする機能を
有するＳＤＲＡＭコントローラを備える。
Description
【０００１】
【発明の属する技術分野】この発明は、Synchronous Dy
namic Randam Access Memory（以下、ＳＤＲＡＭと称
す）コアと論理回路とを単一チップ上に混載した半導体
集積回路装置であって、ＳＤＲＡＭコアと論理回路間の
高速インタフェースを実現する半導体集積回路装置、お
よびＳＤＲＡＭコアと論理回路間の高速インタフェース
を実現しつつ、ＳＤＲＡＭコア単体を外部端子より直接
テストすることが可能な半導体集積回路装置、およびそ
のテスト方法に関する。
namic Randam Access Memory（以下、ＳＤＲＡＭと称
す）コアと論理回路とを単一チップ上に混載した半導体
集積回路装置であって、ＳＤＲＡＭコアと論理回路間の
高速インタフェースを実現する半導体集積回路装置、お
よびＳＤＲＡＭコアと論理回路間の高速インタフェース
を実現しつつ、ＳＤＲＡＭコア単体を外部端子より直接
テストすることが可能な半導体集積回路装置、およびそ
のテスト方法に関する。
【０００２】
【従来の技術】近年、半導体集積回路の技術は、高集積
化／高速化を目指した技術革新をしてきている。こうし
た技術は、ＤＲＡＭ等の半導体記憶装置、マイクロプロ
セッサ等の半導体論理回路装置等の半導体製品を製造す
るのに応用されるため、各半導体装置の製造に最適化さ
れた技術トレンドの延長線上に位置している。すなわ
ち、同じ半導体でありながら、異なる製造技術を持って
いるので、半導体記憶装置と半導体論理回路装置を単一
の半導体チップ上に混載して製造するには多くの課題が
存在する。かかる課題のなかでも、高集積化／高速化と
いう普遍的な課題よりも、どのようにして単一チップ上
に製造するかという従来技術の延長では成し得ない新規
な課題を解決することに注力が必要とされ、前者の課題
がようやく解決されているのが現状である。この発明
は、単一チップ上に半導体記憶装置と半導体論理回路装
置を混載した半導体集積回路装置の高速化する後者の課
題を解決することが必要である。
化／高速化を目指した技術革新をしてきている。こうし
た技術は、ＤＲＡＭ等の半導体記憶装置、マイクロプロ
セッサ等の半導体論理回路装置等の半導体製品を製造す
るのに応用されるため、各半導体装置の製造に最適化さ
れた技術トレンドの延長線上に位置している。すなわ
ち、同じ半導体でありながら、異なる製造技術を持って
いるので、半導体記憶装置と半導体論理回路装置を単一
の半導体チップ上に混載して製造するには多くの課題が
存在する。かかる課題のなかでも、高集積化／高速化と
いう普遍的な課題よりも、どのようにして単一チップ上
に製造するかという従来技術の延長では成し得ない新規
な課題を解決することに注力が必要とされ、前者の課題
がようやく解決されているのが現状である。この発明
は、単一チップ上に半導体記憶装置と半導体論理回路装
置を混載した半導体集積回路装置の高速化する後者の課
題を解決することが必要である。
【０００３】図１０１は、ＳＤＲＡＭコアと論理回路と
を単一チップ上に混載した半導体集積回路装置の第１の
従来例を示すブロック図である。外部入力端子群(101)
は論理回路(102)に接続され、ＳＤＲＡＭへは外部制御
信号が入力される。論理回路(102)は、ＳＤＲＡＭコン
トローラ(103)と接続されている。ＳＤＲＡＭコントロ
ーラ(103)は、汎用のＳＤＲＡＭコア(104)と接続されて
いる。また、外部端子群(101)の外部クロック入力端子
(105)には、外部クロック信号が入力され、外部クロッ
ク信号はクロック生成手段(106)を経て論理回路(102)、
ＳＤＲＡＭコントローラ(103)および汎用ＳＤＲＡＭコ
ア(104)へ内部クロック信号として供給されている。
を単一チップ上に混載した半導体集積回路装置の第１の
従来例を示すブロック図である。外部入力端子群(101)
は論理回路(102)に接続され、ＳＤＲＡＭへは外部制御
信号が入力される。論理回路(102)は、ＳＤＲＡＭコン
トローラ(103)と接続されている。ＳＤＲＡＭコントロ
ーラ(103)は、汎用のＳＤＲＡＭコア(104)と接続されて
いる。また、外部端子群(101)の外部クロック入力端子
(105)には、外部クロック信号が入力され、外部クロッ
ク信号はクロック生成手段(106)を経て論理回路(102)、
ＳＤＲＡＭコントローラ(103)および汎用ＳＤＲＡＭコ
ア(104)へ内部クロック信号として供給されている。
【０００４】ここで、クロック生成手段 (106)は、単純
なバッファ、あるいは逓倍回路、あるいは分周回路で構
成され、外部クロック信号に同期した内部クロック信号
(107)を生成する。なお、ここにあげたクロック生成手
段 (106)の例は一般的な回路なので説明については割愛
する。ＳＤＲＡＭコア (104)は、汎用の単体ＳＤＲＡＭ
と同じインタフェースを有しており、すなわち、行アド
レスストローブ（以下、／ＲＡＳと称す）、列アドレス
ストローブ（以下、／ＣＡＳと称す）、書き込みイネー
ブル（以下、／ＷＥと称す）等の信号がコマンドデコー
ダでデコードされた後、内部クロック信号 (107)の立ち
上がりエッジタイミングでデコード結果を取り込み、Ｓ
ＤＲＡＭコアの動作を規定するコマンドを決定する。Ｓ
ＤＲＡＭコア(104)は、ＳＤＲＡＭコントローラ(103)か
らの／ＲＡＳ (108)、／ＣＡＳ(109)、／ＷＥ(110)、ア
ドレス(111)、データ入力(112)を受け取り、ＳＤＲＡＭ
コントローラ(103)へはデータ出力(113)を返す。
なバッファ、あるいは逓倍回路、あるいは分周回路で構
成され、外部クロック信号に同期した内部クロック信号
(107)を生成する。なお、ここにあげたクロック生成手
段 (106)の例は一般的な回路なので説明については割愛
する。ＳＤＲＡＭコア (104)は、汎用の単体ＳＤＲＡＭ
と同じインタフェースを有しており、すなわち、行アド
レスストローブ（以下、／ＲＡＳと称す）、列アドレス
ストローブ（以下、／ＣＡＳと称す）、書き込みイネー
ブル（以下、／ＷＥと称す）等の信号がコマンドデコー
ダでデコードされた後、内部クロック信号 (107)の立ち
上がりエッジタイミングでデコード結果を取り込み、Ｓ
ＤＲＡＭコアの動作を規定するコマンドを決定する。Ｓ
ＤＲＡＭコア(104)は、ＳＤＲＡＭコントローラ(103)か
らの／ＲＡＳ (108)、／ＣＡＳ(109)、／ＷＥ(110)、ア
ドレス(111)、データ入力(112)を受け取り、ＳＤＲＡＭ
コントローラ(103)へはデータ出力(113)を返す。
【０００５】コマンドデコーダでのデコード ( コマン
ド ) の一例を次に示す。 汎用の単体ＳＤＲＡＭには外部端子数の制限があるた
め、このような外部制御信号をデコードする方式を採用
しており、少ない信号本数でバンクの活性化 ( ACT )、
プリチャージ ( PRC )、ライト ( WRITE )、リード ( R
EAD )、 リフレッシュ ( REF ) などの詳細な動作を規
定する。コマンドデコーダの出力である内部制御信号
( ACT(114)、PRC(115)、WRITE(116)、READ(117)、REF(1
18) ) は、デコード結果として入力同期用ラッチに与
えられる。入力同期用ラッチでは、内部クロック信号
(107)に同期してそれら内部制御信号を取り込む。タイ
ミング生成回路では、入力同期用ラッチに取り込まれた
内容から、ＳＤＲＡＭコアの動作に必要な内部動作信号
を生成し、メモリアレイに信号を与える。この信号に応
答してメモリアレイから出力される読み出しデータは、
出力制御回路に入力される。ＳＤＲＡＭコア(104)に入
力されたデータは、内部クロック信号(107)に同期して
出力制御回路からデータ出力(113)として出力される。
このデータ出力(113)は、ＳＤＲＡＭコントローラ(103)
に入力される。
ド ) の一例を次に示す。 汎用の単体ＳＤＲＡＭには外部端子数の制限があるた
め、このような外部制御信号をデコードする方式を採用
しており、少ない信号本数でバンクの活性化 ( ACT )、
プリチャージ ( PRC )、ライト ( WRITE )、リード ( R
EAD )、 リフレッシュ ( REF ) などの詳細な動作を規
定する。コマンドデコーダの出力である内部制御信号
( ACT(114)、PRC(115)、WRITE(116)、READ(117)、REF(1
18) ) は、デコード結果として入力同期用ラッチに与
えられる。入力同期用ラッチでは、内部クロック信号
(107)に同期してそれら内部制御信号を取り込む。タイ
ミング生成回路では、入力同期用ラッチに取り込まれた
内容から、ＳＤＲＡＭコアの動作に必要な内部動作信号
を生成し、メモリアレイに信号を与える。この信号に応
答してメモリアレイから出力される読み出しデータは、
出力制御回路に入力される。ＳＤＲＡＭコア(104)に入
力されたデータは、内部クロック信号(107)に同期して
出力制御回路からデータ出力(113)として出力される。
このデータ出力(113)は、ＳＤＲＡＭコントローラ(103)
に入力される。
【０００６】第１０２図は、図１０１に示した第１の従
来例の動作を示すタイミングチャートである。ＳＤＲＡ
Ｍコントローラ(103)は、論理回路(102)からの入力を受
けながら内部クロック信号(107)に同期した信号 ( ／Ｒ
ＡＳ(108)、／ＣＡＳ(109)、／ＷＥ(110)、アドレス(11
1)、データ入力(112) ) を生成する。この同期した信号
が生成される際、ＳＤＲＡＭコントローラ (103)におい
て信号に遅延 t(control)が生じる。これらの同期した
信号は、ＳＤＲＡＭコア(104)内部のコマンドデコーダ
で内部制御信号にデコードされる際、さらに遅延t(dec)
が生じる。
来例の動作を示すタイミングチャートである。ＳＤＲＡ
Ｍコントローラ(103)は、論理回路(102)からの入力を受
けながら内部クロック信号(107)に同期した信号 ( ／Ｒ
ＡＳ(108)、／ＣＡＳ(109)、／ＷＥ(110)、アドレス(11
1)、データ入力(112) ) を生成する。この同期した信号
が生成される際、ＳＤＲＡＭコントローラ (103)におい
て信号に遅延 t(control)が生じる。これらの同期した
信号は、ＳＤＲＡＭコア(104)内部のコマンドデコーダ
で内部制御信号にデコードされる際、さらに遅延t(dec)
が生じる。
【０００７】つまり、内部クロック信号(107)の立ち上
がりエッジタイミングで同期した信号が生成されてから
内部制御信号 ( ACT(114)、PRC(115)、WRITE(116)、REA
D(117)、REF(118) ) が生成されるまでに t(control)
＋ t(dec) の遅延が生じる。ＳＤＲＡＭコア (104)が、
正常にコマンドを認識するためには、内部クロック信号
(107)の周期 t(CLK)は、 t(CLK) ＞ t(control) ＋ t(dec) ＋ t(setup) ---ーーー(i) の関係を満たすことが必要である。しかしながら、近
年、ＳＤＲＡＭの動作周波数は１６０ＭＨｚ前後にまで
向上してきており ( その時、t(CLK) ≒ 6 nS ) 、セッ
トアップタイムを十分確保して安定した動作を実現する
ためには信号の遅延時間 ( t(control) ＋ t(dec) )を
最小限にする必要がある。
がりエッジタイミングで同期した信号が生成されてから
内部制御信号 ( ACT(114)、PRC(115)、WRITE(116)、REA
D(117)、REF(118) ) が生成されるまでに t(control)
＋ t(dec) の遅延が生じる。ＳＤＲＡＭコア (104)が、
正常にコマンドを認識するためには、内部クロック信号
(107)の周期 t(CLK)は、 t(CLK) ＞ t(control) ＋ t(dec) ＋ t(setup) ---ーーー(i) の関係を満たすことが必要である。しかしながら、近
年、ＳＤＲＡＭの動作周波数は１６０ＭＨｚ前後にまで
向上してきており ( その時、t(CLK) ≒ 6 nS ) 、セッ
トアップタイムを十分確保して安定した動作を実現する
ためには信号の遅延時間 ( t(control) ＋ t(dec) )を
最小限にする必要がある。
【０００８】次に、ＳＤＲＡＭコアと論理回路を単一チ
ップ上に混載した半導体集積回路装置の第２の従来例を
図１０３に示す。ＳＤＲＡＭをはじめとするメモリコア
と論理回路を単一チップ上に混載した半導体集積回路装
置では、メモリコアを単体で外部端子からテストできる
回路構成を採用することが一般的に行われている。
ップ上に混載した半導体集積回路装置の第２の従来例を
図１０３に示す。ＳＤＲＡＭをはじめとするメモリコア
と論理回路を単一チップ上に混載した半導体集積回路装
置では、メモリコアを単体で外部端子からテストできる
回路構成を採用することが一般的に行われている。
【０００９】図１０１の従来例と異なる点は、外部テス
ト端子群を持ち、その端子は通常／テスト切換端子(11
9)、テストＲＡＳ端子 (120)、テストＣＡＳ端子(12
1)、テストＷＥ端子(122)、テストアドレス端子 (12
3)、テストデータ入力端子(124)、テストデータ出力端
子(125)に割り当てられている。それぞれの端子には、
通常／テスト切換信号(126)、テストＲＡＳ信号(127)、
テストＣＡＳ信号(128)、テストＷＥ信号 (129)、テス
トアドレス信号(130)、テストデータ入力信号(131)、デ
ータ出力(125)が入力される。ＳＤＲＡＭコア(104)に与
えられる信号 ( ／ＲＡＳ(108)、／ＣＡＳ(109)、／Ｗ
Ｅ(110)、アドレス(111)、データ入力 (112) ) は、通
常／テスト切換信号(126)を選択信号とする２to１セレ
クタを経由して与えられる。２to１セレクタは、ＳＤＲ
ＡＭコントローラ(103)からの信号 ( 通常ＲＡＳ信号(1
32)、通常ＣＡＳ信号(133)、通常ＷＥ信号(134)、通常
アドレス信号(135)、通常データ入力信号(136) ) と外
部テスト端子群から入力される信号 ( テストＲＡＳ信
号(127)、テストＣＡＳ信号 (128)、テストＷＥ信号(12
9)、テストアドレス信号(130)、テストデータ入力信号
(131) ) とを通常／テスト切換信号(126)に応じて選択
出力する。通常時にはＳＤＲＡＭコントローラ (103)か
らの信号を選択し、単体テスト時には外部テスト端子群
から入力される信号を選択する。
ト端子群を持ち、その端子は通常／テスト切換端子(11
9)、テストＲＡＳ端子 (120)、テストＣＡＳ端子(12
1)、テストＷＥ端子(122)、テストアドレス端子 (12
3)、テストデータ入力端子(124)、テストデータ出力端
子(125)に割り当てられている。それぞれの端子には、
通常／テスト切換信号(126)、テストＲＡＳ信号(127)、
テストＣＡＳ信号(128)、テストＷＥ信号 (129)、テス
トアドレス信号(130)、テストデータ入力信号(131)、デ
ータ出力(125)が入力される。ＳＤＲＡＭコア(104)に与
えられる信号 ( ／ＲＡＳ(108)、／ＣＡＳ(109)、／Ｗ
Ｅ(110)、アドレス(111)、データ入力 (112) ) は、通
常／テスト切換信号(126)を選択信号とする２to１セレ
クタを経由して与えられる。２to１セレクタは、ＳＤＲ
ＡＭコントローラ(103)からの信号 ( 通常ＲＡＳ信号(1
32)、通常ＣＡＳ信号(133)、通常ＷＥ信号(134)、通常
アドレス信号(135)、通常データ入力信号(136) ) と外
部テスト端子群から入力される信号 ( テストＲＡＳ信
号(127)、テストＣＡＳ信号 (128)、テストＷＥ信号(12
9)、テストアドレス信号(130)、テストデータ入力信号
(131) ) とを通常／テスト切換信号(126)に応じて選択
出力する。通常時にはＳＤＲＡＭコントローラ (103)か
らの信号を選択し、単体テスト時には外部テスト端子群
から入力される信号を選択する。
【００１０】第１０４図は、図１０３に示した第２の従
来例の動作を示すタイミングチャートであり、通常時の
タイミングチャートを示してある。図１０２と異なる点
は、通常時に２to１セレクタの遅延 t(sel) が更に生じ
ている点である。従って、ＳＤＲＡＭコア (104)が正常
にコマンドを認識するためには、内部クロック信号(10
7)の周期 t(CLK) は、 t(CLK) ＞ t(control) ＋ t(sel) ＋ t(dec) ＋ t(setup) ---ーーー(ii) を満たす必要があり、図１０１の従来例よりも更にタイ
ミング条件が厳しくなる。
来例の動作を示すタイミングチャートであり、通常時の
タイミングチャートを示してある。図１０２と異なる点
は、通常時に２to１セレクタの遅延 t(sel) が更に生じ
ている点である。従って、ＳＤＲＡＭコア (104)が正常
にコマンドを認識するためには、内部クロック信号(10
7)の周期 t(CLK) は、 t(CLK) ＞ t(control) ＋ t(sel) ＋ t(dec) ＋ t(setup) ---ーーー(ii) を満たす必要があり、図１０１の従来例よりも更にタイ
ミング条件が厳しくなる。
【００１１】
【発明が解決しようとする課題】上記のような従来のＳ
ＤＲＡＭでは、 (１)近年のＳＤＲＡＭの動作周波数の高速化に対応でき
なくなってきている。先の説明の通り、この方式におけ
るデコード回路の遅延時間が約１ｎＳ前後に達するた
め、動作周波数が１６０ＭＨｚ前後（クロック周期は約
６ｎｓ）ではデコード回路の遅延時間がＳＤＲＡＭの動
作速度向上の妨げとなるからである。 (２)論理回路部分に形成する信号の入力バッファや、通
常動作時には不要であるがテスト時に必要とされるＳＤ
ＲＡＭテスト回路やセレクタが設けられており、こうし
た回路部分においてはＲＡＳ、ＣＡＳ、ＷＥ等の信号に
遅延が加算され、さらにまたは、信号間に遅延時間の差
が生じてしまい、ＳＤＲＡＭの安定した動作速度向上の
妨げとなっている。という問題点が顕著に現れてきた。
ＤＲＡＭでは、 (１)近年のＳＤＲＡＭの動作周波数の高速化に対応でき
なくなってきている。先の説明の通り、この方式におけ
るデコード回路の遅延時間が約１ｎＳ前後に達するた
め、動作周波数が１６０ＭＨｚ前後（クロック周期は約
６ｎｓ）ではデコード回路の遅延時間がＳＤＲＡＭの動
作速度向上の妨げとなるからである。 (２)論理回路部分に形成する信号の入力バッファや、通
常動作時には不要であるがテスト時に必要とされるＳＤ
ＲＡＭテスト回路やセレクタが設けられており、こうし
た回路部分においてはＲＡＳ、ＣＡＳ、ＷＥ等の信号に
遅延が加算され、さらにまたは、信号間に遅延時間の差
が生じてしまい、ＳＤＲＡＭの安定した動作速度向上の
妨げとなっている。という問題点が顕著に現れてきた。
【００１２】この発明はかかる問題点を解決するために
なされたものであり、本発明の１の目的は、既存のＳＤ
ＲＡＭ技術をベースにして、ＳＤＲＡＭと論理回路とを
単一チップ上に混載した半導体集積回路装置を得るとと
もに高速にアクセスできる半導体集積回路装置を提供す
ることであり、本発明の他の目的は、そのような半導体
集積回路装置を容易にテストするためのテスト方法を提
供することである。
なされたものであり、本発明の１の目的は、既存のＳＤ
ＲＡＭ技術をベースにして、ＳＤＲＡＭと論理回路とを
単一チップ上に混載した半導体集積回路装置を得るとと
もに高速にアクセスできる半導体集積回路装置を提供す
ることであり、本発明の他の目的は、そのような半導体
集積回路装置を容易にテストするためのテスト方法を提
供することである。
【００１３】
【課題を解決するための手段】第１の発明にかかる半導
体集積回路装置は、汎用のＳＤＲＡＭコアに外部から入
力される外部制御信号を内部制御信号にデコードする機
能を有するＳＤＲＡＭコントローラを備え、論理回路と
ＳＤＲＡＭコアとを１チップに混載したものである。
体集積回路装置は、汎用のＳＤＲＡＭコアに外部から入
力される外部制御信号を内部制御信号にデコードする機
能を有するＳＤＲＡＭコントローラを備え、論理回路と
ＳＤＲＡＭコアとを１チップに混載したものである。
【００１４】また、第２の発明にかかる半導体集積回路
装置は、内部制御信号を外部から入力する外部入力端子
と、ＳＤＲＡＭコントローラの出力と外部からの内部制
御信号とを切り替えて出力するセレクタとを備えたもの
である。
装置は、内部制御信号を外部から入力する外部入力端子
と、ＳＤＲＡＭコントローラの出力と外部からの内部制
御信号とを切り替えて出力するセレクタとを備えたもの
である。
【００１５】さらに、第３の発明にかかる半導体集積回
路装置は、汎用ＳＤＲＡＭに入力される外部制御信号を
デコードするコマンドデコーダをテスト時にのみセレク
タ接続されるようにし、通常動作時はコマンドデコーダ
を経由しない信号パスがセレクタで選択されるものであ
る。
路装置は、汎用ＳＤＲＡＭに入力される外部制御信号を
デコードするコマンドデコーダをテスト時にのみセレク
タ接続されるようにし、通常動作時はコマンドデコーダ
を経由しない信号パスがセレクタで選択されるものであ
る。
【００１６】また、第４の発明にかかる半導体集積回路
装置は、第３の発明にかかる半導体集積回路装置に、外
部端子から入力される内部制御信号を同期化するラッチ
手段を外部端子入力の初段にさらに備えたものである。
装置は、第３の発明にかかる半導体集積回路装置に、外
部端子から入力される内部制御信号を同期化するラッチ
手段を外部端子入力の初段にさらに備えたものである。
【００１７】さらに、第５の発明にかかる半導体集積回
路装置は、汎用ＳＤＲＡＭに入力される外部制御信号を
同期化するラッチ手段を外部端子入力の初段に設けると
ともに、外部制御信号をデコードするコマンドデコーダ
をラッチ手段の次段に備えたものである。
路装置は、汎用ＳＤＲＡＭに入力される外部制御信号を
同期化するラッチ手段を外部端子入力の初段に設けると
ともに、外部制御信号をデコードするコマンドデコーダ
をラッチ手段の次段に備えたものである。
【００１８】また、第６の発明にかかる半導体集積回路
装置は、汎用ＳＤＲＡＭに入力される外部制御信号をデ
コードするデコーダを外部端子入力の初段に設けるとと
もに、このデコーダの出力をラッチするラッチ手段をラ
ッチ手段の次段に備えたものである。
装置は、汎用ＳＤＲＡＭに入力される外部制御信号をデ
コードするデコーダを外部端子入力の初段に設けるとと
もに、このデコーダの出力をラッチするラッチ手段をラ
ッチ手段の次段に備えたものである。
【００１９】第７の発明にかかる半導体集積回路装置の
テスト方法は、セレクタの選択信号を外部入力端子側が
選択される信号にした後、ＳＤＲＡＭコアを外部入力端
子から入力する信号により動作させることにより、半導
体集積回路装置外部からＳＤＲＡＭコアを直接テスト制
御するものである。
テスト方法は、セレクタの選択信号を外部入力端子側が
選択される信号にした後、ＳＤＲＡＭコアを外部入力端
子から入力する信号により動作させることにより、半導
体集積回路装置外部からＳＤＲＡＭコアを直接テスト制
御するものである。
【００２０】
【発明の実施の形態】以下、図１から図１５を用いて、
この発明の実施の形態について説明する。 実施の形態１．まず、図１から図８を用いて、この発明
の実施の形態１について説明する。図１は、この発明の
実施の形態１におけるＳＤＲＡＭコアと論理回路を単一
チップ上に混載した半導体集積回路装置を示すブロック
図である。
この発明の実施の形態について説明する。 実施の形態１．まず、図１から図８を用いて、この発明
の実施の形態１について説明する。図１は、この発明の
実施の形態１におけるＳＤＲＡＭコアと論理回路を単一
チップ上に混載した半導体集積回路装置を示すブロック
図である。
【００２１】１０１は外部端子群、１０２は論理回路、
１０３はＳＤＲＡＭコントローラ、１０４はＳＤＲＡＭ
コア、１０５は外部クロック入力端子、１０６はクロッ
ク生成手段、１０７はクロック生成手段から出力された
内部クロック信号、１１４はＡＣＴ信号、１１５はＰＲ
Ｃ信号、１１６はＷＲＩＴＥ信号、１１７はＲＥＡＤ信
号、１１８はＲＥＦ信号、１１１はアドレス入力信号、
１１２はデータ入力信号、１１３はＳＤＲＡＭコアから
出力されるデータ出力信号、２４４はメモリアレイセ
ル、２４２はＳＤＲＡＭに入力される信号をラッチする
入力同期用ラッチ、２４３はメモリアレイへの内部動作
信号を生成するタイミング生成回路、２４５はメモリア
レイ２４４の出力を内部クロック信号１０７に同期させ
てＳＤＲＡＭコントローラ１０３へ出力する出力制御回
路である。外部端子群１０１に入力された信号は、論理
回路１０２、ＳＤＲＡＭコントローラ１０３、入力同期
用ラッチ２４２、タイミング生成回路２４３を経由して
信号変換されてメモリアレイ２４４に入力される。
１０３はＳＤＲＡＭコントローラ、１０４はＳＤＲＡＭ
コア、１０５は外部クロック入力端子、１０６はクロッ
ク生成手段、１０７はクロック生成手段から出力された
内部クロック信号、１１４はＡＣＴ信号、１１５はＰＲ
Ｃ信号、１１６はＷＲＩＴＥ信号、１１７はＲＥＡＤ信
号、１１８はＲＥＦ信号、１１１はアドレス入力信号、
１１２はデータ入力信号、１１３はＳＤＲＡＭコアから
出力されるデータ出力信号、２４４はメモリアレイセ
ル、２４２はＳＤＲＡＭに入力される信号をラッチする
入力同期用ラッチ、２４３はメモリアレイへの内部動作
信号を生成するタイミング生成回路、２４５はメモリア
レイ２４４の出力を内部クロック信号１０７に同期させ
てＳＤＲＡＭコントローラ１０３へ出力する出力制御回
路である。外部端子群１０１に入力された信号は、論理
回路１０２、ＳＤＲＡＭコントローラ１０３、入力同期
用ラッチ２４２、タイミング生成回路２４３を経由して
信号変換されてメモリアレイ２４４に入力される。
【００２２】従来例（図１０１）との相違点は、ＳＤＲ
ＡＭコントローラ (103)の出力が汎用ＳＤＲＡＭをアク
セスするための信号 ( ／ＲＡＳ (108)、／ＣＡＳ(10
9)、／ＷＥ (110) ) ではなく内部制御信号 ( ACT(11
4)、PRC(115)、WRITE(116)、READ(117)、REF(118) ) を
出力するように改良した点である。これにより、ＳＤＲ
ＡＭコア (104)内部に設けていた従来のコマンドレジス
タでの遅延時間が削減された。
ＡＭコントローラ (103)の出力が汎用ＳＤＲＡＭをアク
セスするための信号 ( ／ＲＡＳ (108)、／ＣＡＳ(10
9)、／ＷＥ (110) ) ではなく内部制御信号 ( ACT(11
4)、PRC(115)、WRITE(116)、READ(117)、REF(118) ) を
出力するように改良した点である。これにより、ＳＤＲ
ＡＭコア (104)内部に設けていた従来のコマンドレジス
タでの遅延時間が削減された。
【００２３】その動作を図２のタイミングチャートで説
明する。内部制御信号 ( ACT(114)、PRC(115)、WRITE
(116)、READ(117)、REF(118) )は、ＳＤＲＡＭコントロ
ーラ(103)の内部で内部クロック信号(107)の立ち上がり
エッジタイミングに同期して生成されるため、内部クロ
ック信号 (107)の立ち上がりエッジから t(control) 遅
延した後に発生する。その信号をＳＤＲＡＭコア(104)
内部の入力同期用ラッチ(242)で直接受けるため、内部
クロック信号(107)の周期 t(CLK)は、 t(CLK) ＞ t(control) ＋ t(setup) ---ーーー(iii) を満たせばよく、(i)式と比較してＳＤＲＡＭコア(104)
の高速インタフェースが実現できる。
明する。内部制御信号 ( ACT(114)、PRC(115)、WRITE
(116)、READ(117)、REF(118) )は、ＳＤＲＡＭコントロ
ーラ(103)の内部で内部クロック信号(107)の立ち上がり
エッジタイミングに同期して生成されるため、内部クロ
ック信号 (107)の立ち上がりエッジから t(control) 遅
延した後に発生する。その信号をＳＤＲＡＭコア(104)
内部の入力同期用ラッチ(242)で直接受けるため、内部
クロック信号(107)の周期 t(CLK)は、 t(CLK) ＞ t(control) ＋ t(setup) ---ーーー(iii) を満たせばよく、(i)式と比較してＳＤＲＡＭコア(104)
の高速インタフェースが実現できる。
【００２４】以上説明したように、この実施の形態１に
おける半導体集積回路装置によれば、ＳＤＲＡＭコアの
コマンドデコーダで発生していた遅延時間を削減でき、
高速かつ安定な動作をする半導体集積回路装置を実現で
きる。
おける半導体集積回路装置によれば、ＳＤＲＡＭコアの
コマンドデコーダで発生していた遅延時間を削減でき、
高速かつ安定な動作をする半導体集積回路装置を実現で
きる。
【００２５】実施の形態２．次に、図３および図４を用
いて、この発明の実施の形態２について説明する。図３
は、この発明の実施の形態２における半導体集積回路装
置を示すブロック図である。２１０は外部テスト端子群
であり、この外部テスト端子群２１０からテスト信号が
入力される。２４１は制御信号に応じて２つの入力から
１つを選択して出力する２to１セレクタであり、一方の
入力はＳＤＲＡＭコントローラ１０３の出力が接続さ
れ、もう一方の入力には外部テスト端子群２１０からの
入力が接続されている。このセレクタの制御信号は論理
回路１０２から出力できる信号である。他の構成は、実
施の形態１と同様である。
いて、この発明の実施の形態２について説明する。図３
は、この発明の実施の形態２における半導体集積回路装
置を示すブロック図である。２１０は外部テスト端子群
であり、この外部テスト端子群２１０からテスト信号が
入力される。２４１は制御信号に応じて２つの入力から
１つを選択して出力する２to１セレクタであり、一方の
入力はＳＤＲＡＭコントローラ１０３の出力が接続さ
れ、もう一方の入力には外部テスト端子群２１０からの
入力が接続されている。このセレクタの制御信号は論理
回路１０２から出力できる信号である。他の構成は、実
施の形態１と同様である。
【００２６】従来構成（図１０３）との相違点は、ＳＤ
ＲＡＭコントローラ (103)の出力が汎用ＳＤＲＡＭにア
クセスするための外部制御信号 ( 通常ＲＡＳ信号(13
2)、通常ＣＡＳ信号(133)、通常ＷＥ信号(134) ) では
なく、内部制御信号 ( 通常ACT信号(201)、通常PRC信
号(202)、通常WRITE信号(203)、通常READ信号(204)、通
常REF信号(205) ) に変更した点とそれに対応して２to
１セレクタ(241)を設けた点である。
ＲＡＭコントローラ (103)の出力が汎用ＳＤＲＡＭにア
クセスするための外部制御信号 ( 通常ＲＡＳ信号(13
2)、通常ＣＡＳ信号(133)、通常ＷＥ信号(134) ) では
なく、内部制御信号 ( 通常ACT信号(201)、通常PRC信
号(202)、通常WRITE信号(203)、通常READ信号(204)、通
常REF信号(205) ) に変更した点とそれに対応して２to
１セレクタ(241)を設けた点である。
【００２７】これにより、ＳＤＲＡＭコア (104)内部に
設けていたコマンドレジスタでの遅延時間が削減され
る。
設けていたコマンドレジスタでの遅延時間が削減され
る。
【００２８】その動作を図４のタイミングチャートで説
明する。通常ACT信号(201)、通常PRC信号(202)、通常WR
ITE信号(203)、通常READ信号(204)、通常REF信号(205)
は、ＳＤＲＡＭコントローラ(103)内部で内部クロック
信号 (107)の立ち上がりエッジタイミングに同期して生
成されるため、内部クロック信号 (107)の立ち上がりエ
ッジタイミングから t(control) の遅延した後に発生す
る。その信号は、２to１セレクタ (241)を経由するの
で、さらに t(sel) の信号遅延時間が加算されてＳＤＲ
ＡＭコア(104)内部の入力同期用ラッチ(242)に入力され
る。
明する。通常ACT信号(201)、通常PRC信号(202)、通常WR
ITE信号(203)、通常READ信号(204)、通常REF信号(205)
は、ＳＤＲＡＭコントローラ(103)内部で内部クロック
信号 (107)の立ち上がりエッジタイミングに同期して生
成されるため、内部クロック信号 (107)の立ち上がりエ
ッジタイミングから t(control) の遅延した後に発生す
る。その信号は、２to１セレクタ (241)を経由するの
で、さらに t(sel) の信号遅延時間が加算されてＳＤＲ
ＡＭコア(104)内部の入力同期用ラッチ(242)に入力され
る。
【００２９】ＳＤＲＡＭコア(104)内部の入力同期用ラ
ッチ(242)はこの信号を直接受けるため、内部クロック
信号(107)の周期 t(CLK)は、 t(CLK) ＞ t(control) ＋ t(sel) ＋ t(setup) ---ーーー(iv) となり、(ii) 式と比較してＳＤＲＡＭコア(104)の高速
インタフェースが実現できる。また、外部端子から直接
ＳＤＲＡＭコア (104)を通常の動作にはありえない条件
で単体テストすることが可能である。
ッチ(242)はこの信号を直接受けるため、内部クロック
信号(107)の周期 t(CLK)は、 t(CLK) ＞ t(control) ＋ t(sel) ＋ t(setup) ---ーーー(iv) となり、(ii) 式と比較してＳＤＲＡＭコア(104)の高速
インタフェースが実現できる。また、外部端子から直接
ＳＤＲＡＭコア (104)を通常の動作にはありえない条件
で単体テストすることが可能である。
【００３０】なお、２to１セレクタ(241)は、通常／テ
スト切替信号(126)が“Ｈ”レベルのときはＳＤＲＡＭ
コントローラ (103)の出力を選択し、“Ｌ”レベルのと
きは外部テスト端子群 (210)からの信号を選択する。
“Ｈ”または“Ｌ”は逆の場合であっても構わない。
スト切替信号(126)が“Ｈ”レベルのときはＳＤＲＡＭ
コントローラ (103)の出力を選択し、“Ｌ”レベルのと
きは外部テスト端子群 (210)からの信号を選択する。
“Ｈ”または“Ｌ”は逆の場合であっても構わない。
【００３１】なお、外部テスト端子群(210)を外部端子
群(101)と別個独立のテスト専用端子群として記載して
いるが、外部テスト端子群 (210)はテスト専用に用いら
れる必要は全くなく、外部テスト端子群(210)を論理回
路(102)に接続して通常時に使用できることはいうまで
もない。
群(101)と別個独立のテスト専用端子群として記載して
いるが、外部テスト端子群 (210)はテスト専用に用いら
れる必要は全くなく、外部テスト端子群(210)を論理回
路(102)に接続して通常時に使用できることはいうまで
もない。
【００３２】また、図示しない他の外部端子を外部テス
ト端子として機能させてもよい。さらに、通常／テスト
切替信号 (126)は論理回路から出力される必要はなく、
従来技術の説明で示したように外部テスト端子群の中か
ら直接得てもいいことはいうまでもない。
ト端子として機能させてもよい。さらに、通常／テスト
切替信号 (126)は論理回路から出力される必要はなく、
従来技術の説明で示したように外部テスト端子群の中か
ら直接得てもいいことはいうまでもない。
【００３３】以上説明したように、この実施の形態２に
おける半導体集積回路装置およびそのテスト方法によれ
ば、前記実施の形態１で述べた効果に加え、以下の効果
を奏する。すなわち、半導体集積回路装置の外部からＳ
ＤＲＡＭコアに直接内部制御信号をテスと信号として供
給することができるので、より広範囲のタイミング条件
でＳＤＲＡＭコアのテストをすることができる。
おける半導体集積回路装置およびそのテスト方法によれ
ば、前記実施の形態１で述べた効果に加え、以下の効果
を奏する。すなわち、半導体集積回路装置の外部からＳ
ＤＲＡＭコアに直接内部制御信号をテスと信号として供
給することができるので、より広範囲のタイミング条件
でＳＤＲＡＭコアのテストをすることができる。
【００３４】実施の形態３．次に、図５を用いて、この
発明の実施の形態３について説明する。図５は、この発
明の実施の形態３における半導体集積回路装置を示すブ
ロック図である。図３に示した実施の形態２と比較し
て、外部テスト端子群 (210)の構成を変更した点とコマ
ンドデコーダ(240)を追加した点が異なる。通常／テス
ト切替信号 (126)が“Ｈ”レベルである通常使用時に
は、ＳＤＲＡＭコントローラ (103)の出力が選択され
る。この通常使用時の動作は、図４に示したタイミング
チャートと同じ動作をする。従って、通常使用時のＳＤ
ＲＡＭコア (104)に高速インタフェースが実現できる点
は、図３の実施の形態２と同じである。
発明の実施の形態３について説明する。図５は、この発
明の実施の形態３における半導体集積回路装置を示すブ
ロック図である。図３に示した実施の形態２と比較し
て、外部テスト端子群 (210)の構成を変更した点とコマ
ンドデコーダ(240)を追加した点が異なる。通常／テス
ト切替信号 (126)が“Ｈ”レベルである通常使用時に
は、ＳＤＲＡＭコントローラ (103)の出力が選択され
る。この通常使用時の動作は、図４に示したタイミング
チャートと同じ動作をする。従って、通常使用時のＳＤ
ＲＡＭコア (104)に高速インタフェースが実現できる点
は、図３の実施の形態２と同じである。
【００３５】本実施の形態３の構成では、外部テスト端
子群 (210)の構成をテストＲＡＳ端子(231)、テストＣ
ＡＳ端子(232)、テストＷＥ端子 (233)に変更し、さら
にコマンドデコーダ (240)でこれらの信号をデコードす
る構成にしたので、汎用単体ＳＤＲＡＭと同じインタフ
ェースが外部端子に取り出すことができる。
子群 (210)の構成をテストＲＡＳ端子(231)、テストＣ
ＡＳ端子(232)、テストＷＥ端子 (233)に変更し、さら
にコマンドデコーダ (240)でこれらの信号をデコードす
る構成にしたので、汎用単体ＳＤＲＡＭと同じインタフ
ェースが外部端子に取り出すことができる。
【００３６】このような構成により、ＳＤＲＡＭコア
(104)の単体テストの環境、例えば、テスト装置やテス
トプログラムを汎用単体ＳＤＲＡＭのものと共用化する
ことができるのである。また、当然ながら外部端子から
直接ＳＤＲＡＭコア (104)をテストすることが可能であ
る。
(104)の単体テストの環境、例えば、テスト装置やテス
トプログラムを汎用単体ＳＤＲＡＭのものと共用化する
ことができるのである。また、当然ながら外部端子から
直接ＳＤＲＡＭコア (104)をテストすることが可能であ
る。
【００３７】実施の形態４．次に、図６および図７を用
いて、この発明の実施の形態４について説明する。図３
の実施の形態２と比較して、実施の形態４は入力同期用
ラッチ (251)を設けている。外部テスト端子群(210)中
のテストＡＣＴ端子(211)、テストＰＲＣ端子 (212)、
テストＷＲＩＴＥ端子(213)、テストＲＥＡＤ端子(21
4)、テストＲＥＦ端子 (215)、テストアドレス端子(21
6)、テストデータ入力端子(217)にあたえられる信号は
入力同期用ラッチ(251)で内部クロック信号(107)に同期
してラッチしている。
いて、この発明の実施の形態４について説明する。図３
の実施の形態２と比較して、実施の形態４は入力同期用
ラッチ (251)を設けている。外部テスト端子群(210)中
のテストＡＣＴ端子(211)、テストＰＲＣ端子 (212)、
テストＷＲＩＴＥ端子(213)、テストＲＥＡＤ端子(21
4)、テストＲＥＦ端子 (215)、テストアドレス端子(21
6)、テストデータ入力端子(217)にあたえられる信号は
入力同期用ラッチ(251)で内部クロック信号(107)に同期
してラッチしている。
【００３８】本実施の形態４の動作を図７のタイミング
チャートに示す。本実施の形態４は、テスター等から外
部テスト端子群 (210)に対して与えられる信号パルス幅
が、内部クロック信号(107)の周期 t(CLK) と比較して
短くなった際に有効である。すなわち、テストＡＣＴ端
子(211)、テストＰＲＣ端子(212)、テストＷＲＩＴＥ端
子(213)、テストＲＥＡＤ端子(214)、テストＲＥＦ端子
(215)、テストアドレス端子 (216)、テストデータ入力
端子(217)に内部クロック信号 (107)の“Ｈ”パルス幅
と同等の幅の短い信号が与えられる場合があり、それら
の信号を入力同期用ラッチ(251)で内部クロック信号(10
7)に同期してラッチしておけば、ほぼ内部クロック信号
(107)の周期 t(CLK) と同じ幅を有するテストＡＣＴ信
号(221)、テストＰＲＣ信号 (222)、テストＷＲＩＴＥ
信号(223)、テストＲＥＡＤ信号(224)、テストＲＥＦ信
号 (225)、テストアドレス信号(226)、テスト入力デー
タ信号(227)とすることができる。
チャートに示す。本実施の形態４は、テスター等から外
部テスト端子群 (210)に対して与えられる信号パルス幅
が、内部クロック信号(107)の周期 t(CLK) と比較して
短くなった際に有効である。すなわち、テストＡＣＴ端
子(211)、テストＰＲＣ端子(212)、テストＷＲＩＴＥ端
子(213)、テストＲＥＡＤ端子(214)、テストＲＥＦ端子
(215)、テストアドレス端子 (216)、テストデータ入力
端子(217)に内部クロック信号 (107)の“Ｈ”パルス幅
と同等の幅の短い信号が与えられる場合があり、それら
の信号を入力同期用ラッチ(251)で内部クロック信号(10
7)に同期してラッチしておけば、ほぼ内部クロック信号
(107)の周期 t(CLK) と同じ幅を有するテストＡＣＴ信
号(221)、テストＰＲＣ信号 (222)、テストＷＲＩＴＥ
信号(223)、テストＲＥＡＤ信号(224)、テストＲＥＦ信
号 (225)、テストアドレス信号(226)、テスト入力デー
タ信号(227)とすることができる。
【００３９】従って、本実施の形態４の構成では、幅の
短いテスト信号がテスタ等から与えられても、外部テス
ト端子から入力されてすぐに信号がラッチされて幅の広
いテスト信号に変換されるので、安定したＳＤＲＡＭ単
体テストが可能となる。その後、２to１セレクタ(241)
を経由してＳＤＲＡＭコア(104)内部の入力同期用ラッ
チ(242)に入力される。
短いテスト信号がテスタ等から与えられても、外部テス
ト端子から入力されてすぐに信号がラッチされて幅の広
いテスト信号に変換されるので、安定したＳＤＲＡＭ単
体テストが可能となる。その後、２to１セレクタ(241)
を経由してＳＤＲＡＭコア(104)内部の入力同期用ラッ
チ(242)に入力される。
【００４０】このような構成では、通常時の信号経路に
は何ら影響を与えないので、通常時のＳＤＲＡＭコア(1
04)の高速インタフェースの動作を疎外することはな
い。また、外部テスト端子から入力がされた時点で内部
クロック信号 (107)に同期させるので、ＳＤＲＡＭコア
(104)の動作が内部クロック信号(107)一周期分だけ遅れ
たものになるが、テスター側のプログラムで１周期分早
くテスト信号を発生させるように対応させておけばよ
く、テストは問題なく実施できる。
は何ら影響を与えないので、通常時のＳＤＲＡＭコア(1
04)の高速インタフェースの動作を疎外することはな
い。また、外部テスト端子から入力がされた時点で内部
クロック信号 (107)に同期させるので、ＳＤＲＡＭコア
(104)の動作が内部クロック信号(107)一周期分だけ遅れ
たものになるが、テスター側のプログラムで１周期分早
くテスト信号を発生させるように対応させておけばよ
く、テストは問題なく実施できる。
【００４１】以上説明したように、この実施の形態４に
おける半導体集積回路装置およびその製造方法によれ
ば、前記実施の形態３で述べた効果に加え、以下の効果
を奏する。すなわち、ラッチを設けたのでので、幅の短
いテスト信号がが与えられても安定したＳＤＲＡＭ単体
テストが可能となるのである。
おける半導体集積回路装置およびその製造方法によれ
ば、前記実施の形態３で述べた効果に加え、以下の効果
を奏する。すなわち、ラッチを設けたのでので、幅の短
いテスト信号がが与えられても安定したＳＤＲＡＭ単体
テストが可能となるのである。
【００４２】実施の形態５．次に、図８および図９を用
いて、この発明の実施の形態５について説明する。図５
の実施形態３と比較して、外部テスト端子群(210)のテ
ストＲＡＳ端子(231)、テストＣＡＳ端子(232)、テスト
ＷＥ端子(233)、テストアドレス端子 (216)、テストデ
ータ入力端子 (217)にあたえられる信号をコマンドデコ
ーダの前段に設けた入力同期用ラッチ(251)に内部クロ
ック信号(107)に同期してラッチさせる構成にした点が
異なる。
いて、この発明の実施の形態５について説明する。図５
の実施形態３と比較して、外部テスト端子群(210)のテ
ストＲＡＳ端子(231)、テストＣＡＳ端子(232)、テスト
ＷＥ端子(233)、テストアドレス端子 (216)、テストデ
ータ入力端子 (217)にあたえられる信号をコマンドデコ
ーダの前段に設けた入力同期用ラッチ(251)に内部クロ
ック信号(107)に同期してラッチさせる構成にした点が
異なる。
【００４３】本実施の形態５の動作を図９のタイミング
チャートに示す。本実施の形態５は、テスター等から外
部テスト端子群 (210)に対して与えられる信号パルス幅
が、内部クロック信号 (107)の周期 t(CLK) と比較して
短くなった際に有効である。すなわち、テストＲＡＳ端
子 (231)、テストＣＡＳ端子(232)、テストＷＥ端子(23
3)、テストアドレス端子(216)、テストデータ入力端子
(217)に内部クロック信号 (107)の“Ｈ”パルス幅と同
等の幅の短い信号が与えられる場合があり、それらの信
号を入力同期用ラッチ(251)で内部クロック信号(107)に
同期してラッチしておけば、ほぼ内部クロック信号 (10
7)の周期 t(CLK) と同じ幅を有する同期ＲＡＳ信号(26
1)、同期ＣＡＳ信号(262)、同期ＷＥ信号 (263)、テス
トアドレス信号(226)、テスト入力データ信号(227)とす
ることができる。
チャートに示す。本実施の形態５は、テスター等から外
部テスト端子群 (210)に対して与えられる信号パルス幅
が、内部クロック信号 (107)の周期 t(CLK) と比較して
短くなった際に有効である。すなわち、テストＲＡＳ端
子 (231)、テストＣＡＳ端子(232)、テストＷＥ端子(23
3)、テストアドレス端子(216)、テストデータ入力端子
(217)に内部クロック信号 (107)の“Ｈ”パルス幅と同
等の幅の短い信号が与えられる場合があり、それらの信
号を入力同期用ラッチ(251)で内部クロック信号(107)に
同期してラッチしておけば、ほぼ内部クロック信号 (10
7)の周期 t(CLK) と同じ幅を有する同期ＲＡＳ信号(26
1)、同期ＣＡＳ信号(262)、同期ＷＥ信号 (263)、テス
トアドレス信号(226)、テスト入力データ信号(227)とす
ることができる。
【００４４】従って、本実施の形態４の構成では、幅の
短いテスト信号がテスタ等から与えられても、外部テス
ト端子から入力されてすぐに信号がラッチされて幅の広
いテスト信号に変換されるので、安定したＳＤＲＡＭ単
体テストが可能となる。安定した同期ＲＡＳ信号(26
1)、同期ＣＡＳ信号(262)、同期ＷＥ信号 (263)、テス
トアドレス信号(226)は、次いでコマンドデコーダ(240)
に入力される。この同期した信号を受けたコマンドデコ
ーダ(240)は、ほぼ内部クロック信号(107)の周期 t(CL
K) と同じ幅を有するテストＡＣＴ信号(221)、テストＰ
ＲＣ信号(222)、テストＷＲＩＴＥ信号(223)、テストＲ
ＥＡＤ信号(224)、テストＲＥＦ信号(225)を出力する。
その後、２to１セレクタ(241)を経由してＳＤＲＡＭコ
ア(104)内部の入力同期用ラッチ(242)に入力される。
短いテスト信号がテスタ等から与えられても、外部テス
ト端子から入力されてすぐに信号がラッチされて幅の広
いテスト信号に変換されるので、安定したＳＤＲＡＭ単
体テストが可能となる。安定した同期ＲＡＳ信号(26
1)、同期ＣＡＳ信号(262)、同期ＷＥ信号 (263)、テス
トアドレス信号(226)は、次いでコマンドデコーダ(240)
に入力される。この同期した信号を受けたコマンドデコ
ーダ(240)は、ほぼ内部クロック信号(107)の周期 t(CL
K) と同じ幅を有するテストＡＣＴ信号(221)、テストＰ
ＲＣ信号(222)、テストＷＲＩＴＥ信号(223)、テストＲ
ＥＡＤ信号(224)、テストＲＥＦ信号(225)を出力する。
その後、２to１セレクタ(241)を経由してＳＤＲＡＭコ
ア(104)内部の入力同期用ラッチ(242)に入力される。
【００４５】このような構成では、幅の短いテスト信号
がテスタから与えられても、外部テスト端子から入力さ
れてすぐにラッチされて幅の広いテスト信号に内部変換
されるので安定したＳＤＲＡＭ単体テストが可能とな
る。もちろん通常時の信号経路には何も影響を与えない
ので、通常時のＳＤＲＡＭコア(104)の高速インタフェ
ースの動作を疎外することはない。また、外部テスト端
子から入力がされた時点で内部クロック信号 (107)に同
期させるので、ＳＤＲＡＭコア(104)の動作が内部クロ
ック信号(107)一周期分だけ遅れたものとなるが、テス
ター側のプログラムで１周期分早くテスト信号を発生さ
せるように対応させておけばよく、テストは問題なく実
施できる。
がテスタから与えられても、外部テスト端子から入力さ
れてすぐにラッチされて幅の広いテスト信号に内部変換
されるので安定したＳＤＲＡＭ単体テストが可能とな
る。もちろん通常時の信号経路には何も影響を与えない
ので、通常時のＳＤＲＡＭコア(104)の高速インタフェ
ースの動作を疎外することはない。また、外部テスト端
子から入力がされた時点で内部クロック信号 (107)に同
期させるので、ＳＤＲＡＭコア(104)の動作が内部クロ
ック信号(107)一周期分だけ遅れたものとなるが、テス
ター側のプログラムで１周期分早くテスト信号を発生さ
せるように対応させておけばよく、テストは問題なく実
施できる。
【００４６】以上説明したように、この実施の形態５に
おける半導体装置およびそのテスト方法によれば、前記
実施の形態４で述べた効果に加え、以下の効果を奏す
る。すなわち、ラッチを設け、幅の短いテスト信号がが
与えられても安定した信号に変換されるので、コマンド
デコーダからは安定した出力がされより安定したＳＤＲ
ＡＭ単体テストが可能となるのである。
おける半導体装置およびそのテスト方法によれば、前記
実施の形態４で述べた効果に加え、以下の効果を奏す
る。すなわち、ラッチを設け、幅の短いテスト信号がが
与えられても安定した信号に変換されるので、コマンド
デコーダからは安定した出力がされより安定したＳＤＲ
ＡＭ単体テストが可能となるのである。
【００４７】実施の形態６．次に、図１０および図１１
を用いて、この発明の実施の形態６について説明する。
図５の実施形態３と比較して、外部テスト端子群(210)
のテストＲＡＳ端子(231)、テストＣＡＳ端子(232)、テ
ストＷＥ端子(233)、テストアドレス端子 (216)にあた
えられる信号を先ずコマンドデコーダ (240)でデコード
し、そのデコード結果を次段に設けた入力同期用ラッチ
(251)に内部クロック信号(107)に同期してラッチさせる
構成にした点が異なる。
を用いて、この発明の実施の形態６について説明する。
図５の実施形態３と比較して、外部テスト端子群(210)
のテストＲＡＳ端子(231)、テストＣＡＳ端子(232)、テ
ストＷＥ端子(233)、テストアドレス端子 (216)にあた
えられる信号を先ずコマンドデコーダ (240)でデコード
し、そのデコード結果を次段に設けた入力同期用ラッチ
(251)に内部クロック信号(107)に同期してラッチさせる
構成にした点が異なる。
【００４８】本実施の形態６の動作を図１１のタイミン
グチャートに示す。本実施の形態６は、テスター等から
外部テスト端子群 (210)に対して与えられる信号パルス
幅が、内部クロック信号 (107)の周期 t(CLK) と比較し
て短くなった際に有効である。すなわち、テストＲＡＳ
端子(231)、テストＣＡＳ端子(232)、テストＷＥ端子(2
33)、テストアドレス端子(216)、テストデータ入力端子
(217)に内部クロック信号(107)の“Ｈ”パルス幅と同等
の幅の短い信号が与えられる場合がある。テストＲＡＳ
端子(231)、テストＣＡＳ端子 (232)、テストＷＥ端子
(233)、テストアドレス端子(216)に与えられた幅の短い
信号は、コマンドデコーダ(240)でデコードされ、デコ
ードＡＣＴ信号(271)、デコードＰＲＣ信号(272)、デコ
ードＷＲＩＴＥ信号(273)、デコードＲＥＡＤ信号(27
4)、デコードＲＥＦ信号 (275)が出力される。
グチャートに示す。本実施の形態６は、テスター等から
外部テスト端子群 (210)に対して与えられる信号パルス
幅が、内部クロック信号 (107)の周期 t(CLK) と比較し
て短くなった際に有効である。すなわち、テストＲＡＳ
端子(231)、テストＣＡＳ端子(232)、テストＷＥ端子(2
33)、テストアドレス端子(216)、テストデータ入力端子
(217)に内部クロック信号(107)の“Ｈ”パルス幅と同等
の幅の短い信号が与えられる場合がある。テストＲＡＳ
端子(231)、テストＣＡＳ端子 (232)、テストＷＥ端子
(233)、テストアドレス端子(216)に与えられた幅の短い
信号は、コマンドデコーダ(240)でデコードされ、デコ
ードＡＣＴ信号(271)、デコードＰＲＣ信号(272)、デコ
ードＷＲＩＴＥ信号(273)、デコードＲＥＡＤ信号(27
4)、デコードＲＥＦ信号 (275)が出力される。
【００４９】これらデコードＡＣＴ信号(271)、デコー
ドＰＲＣ信号(272)、デコードＷＲＩＴＥ信号(273)、デ
コードＲＥＡＤ信号(274)、デコードＲＥＦ信号 (275)
とテストアドレス端子(216)、テストデータ入力端子(21
7)に与えられた信号を入力同期用ラッチ(251)に内部ク
ロック信号(107)に同期してラッチさせておけば、ほぼ
内部クロック信号(107)の周期 t(CLK) と同じ幅を有す
るテストＡＣＴ信号(221)、テストＰＲＣ信号(222)、テ
ストＷＲＩＴＥ信号(223)、テストＲＥＡＤ信号(224)、
テストＲＥＦ信号(225)、テストアドレス信号 (226)、
テストデータ入力信号(227)を得ることができる。
ドＰＲＣ信号(272)、デコードＷＲＩＴＥ信号(273)、デ
コードＲＥＡＤ信号(274)、デコードＲＥＦ信号 (275)
とテストアドレス端子(216)、テストデータ入力端子(21
7)に与えられた信号を入力同期用ラッチ(251)に内部ク
ロック信号(107)に同期してラッチさせておけば、ほぼ
内部クロック信号(107)の周期 t(CLK) と同じ幅を有す
るテストＡＣＴ信号(221)、テストＰＲＣ信号(222)、テ
ストＷＲＩＴＥ信号(223)、テストＲＥＡＤ信号(224)、
テストＲＥＦ信号(225)、テストアドレス信号 (226)、
テストデータ入力信号(227)を得ることができる。
【００５０】従って、本実施の形態６の構成では、幅の
短いテスト信号がテスタ等から与えられても、この信号
がデコードされてすぐに信号がラッチされて幅の広いテ
スト信号に変換される。その後、２to１セレクタ(241)
を経由してＳＤＲＡＭコア(104)内部の入力同期用ラッ
チ(242)に入る。
短いテスト信号がテスタ等から与えられても、この信号
がデコードされてすぐに信号がラッチされて幅の広いテ
スト信号に変換される。その後、２to１セレクタ(241)
を経由してＳＤＲＡＭコア(104)内部の入力同期用ラッ
チ(242)に入る。
【００５１】このような構成では、幅の短いテスト信号
がテスタから与えられても、デコードされてすぐにラッ
チされて幅の広いテスト信号に変換されるので、より安
定したＳＤＲＡＭの単体テストが可能となる。もちろん
通常時の信号経路には何も影響を与えないので、通常時
のＳＤＲＡＭコア(104)の高速インタフェースの動作を
疎外することはない。また、外部テスト端子からの入力
信号をデコードした時点で内部クロック信号(107)に同
期させるので、ＳＤＲＡＭコア(104)の動作が内部クロ
ック信号 (107)一周期分だけ遅れるが、テスター側のプ
ログラムで１周期分早くテスト信号を発生させるように
対応させておけばよく、テストは問題なく実施できる。
がテスタから与えられても、デコードされてすぐにラッ
チされて幅の広いテスト信号に変換されるので、より安
定したＳＤＲＡＭの単体テストが可能となる。もちろん
通常時の信号経路には何も影響を与えないので、通常時
のＳＤＲＡＭコア(104)の高速インタフェースの動作を
疎外することはない。また、外部テスト端子からの入力
信号をデコードした時点で内部クロック信号(107)に同
期させるので、ＳＤＲＡＭコア(104)の動作が内部クロ
ック信号 (107)一周期分だけ遅れるが、テスター側のプ
ログラムで１周期分早くテスト信号を発生させるように
対応させておけばよく、テストは問題なく実施できる。
【００５２】以上説明したように、この実施の形態６に
おける半導体集積回路装置およびそのテスト方法によれ
ば、安定したＳＤＲＡＭ単体テストが可能となるのであ
る。
おける半導体集積回路装置およびそのテスト方法によれ
ば、安定したＳＤＲＡＭ単体テストが可能となるのであ
る。
【００５３】なお、実施の形態２ないし実施の形態６に
おいては外部テスト端子群 (210)を外部端子群 (101)と
別個独立のテスト専用端子群として記載しているが、外
部テスト端子群 (210)はテスト専用に用いられる必要は
全くなく、外部テスト端子群(210)を論理回路(102)に接
続して通常時に使用できることはいうまでもない。ま
た、図示しない他の外部端子を外部テスト端子として機
能させてもよい。
おいては外部テスト端子群 (210)を外部端子群 (101)と
別個独立のテスト専用端子群として記載しているが、外
部テスト端子群 (210)はテスト専用に用いられる必要は
全くなく、外部テスト端子群(210)を論理回路(102)に接
続して通常時に使用できることはいうまでもない。ま
た、図示しない他の外部端子を外部テスト端子として機
能させてもよい。
【００５４】また、上記実施の形態１ないし実施の形態
６では全てのデーコーダをＳＤＲＡＭコントローラに設
けた場合について説明したが、信号の遅延が生じてもＳ
ＤＲＡＭコアの動作に支障の無いコマンドにデコードす
る一部のコマンドデコーダについてはＳＤＲＡＭコア
(104)内に設けてもよく、上記実施の形態と同様の効果
を奏する。
６では全てのデーコーダをＳＤＲＡＭコントローラに設
けた場合について説明したが、信号の遅延が生じてもＳ
ＤＲＡＭコアの動作に支障の無いコマンドにデコードす
る一部のコマンドデコーダについてはＳＤＲＡＭコア
(104)内に設けてもよく、上記実施の形態と同様の効果
を奏する。
【００５５】また、実施の形態２ないしの実施の形態６
では、通常／テスト切替信号 (126)は論理回路から出力
されている必要はなく、従来技術の説明で示したように
外部テスト端子群の中から直接得てもいいことはいうま
でもない。
では、通常／テスト切替信号 (126)は論理回路から出力
されている必要はなく、従来技術の説明で示したように
外部テスト端子群の中から直接得てもいいことはいうま
でもない。
【図１】 この発明の第一の実施例によるＳＤＲＡＭコ
アと論理回路を単一チップ上に混載した半導体集積回路
装置を示す回路図である。
アと論理回路を単一チップ上に混載した半導体集積回路
装置を示す回路図である。
【図２】 この発明の第一の実施例によるＳＤＲＡＭコ
アと論理回路を単一チップ上に混載した半導体集積回路
装置の動作を示すタイミングチャートである。
アと論理回路を単一チップ上に混載した半導体集積回路
装置の動作を示すタイミングチャートである。
【図３】 この発明の第二の実施例によるＳＤＲＡＭコ
アと論理回路を単一チップ上に混載した半導体集積回路
装置を示す回路図である。
アと論理回路を単一チップ上に混載した半導体集積回路
装置を示す回路図である。
【図４】 この発明の第二の実施例によるＳＤＲＡＭコ
アと論理回路を単一チップ上に混載した半導体集積回路
装置の動作を示すタイミングチャートである。
アと論理回路を単一チップ上に混載した半導体集積回路
装置の動作を示すタイミングチャートである。
【図５】 この発明の第三の実施例によるＳＤＲＡＭコ
アと論理回路を単一チップ上に混載した半導体集積回路
装置を示す回路図である。
アと論理回路を単一チップ上に混載した半導体集積回路
装置を示す回路図である。
【図６】 この発明の第四の実施例によるＳＤＲＡＭコ
アと論理回路を単一チップ上に混載した半導体集積回路
装置を示す回路図である。
アと論理回路を単一チップ上に混載した半導体集積回路
装置を示す回路図である。
【図７】 この発明の第四の実施例によるＳＤＲＡＭコ
アと論理回路を単一チップ上に混載した半導体集積回路
装置の動作を示すタイミングチャートである。
アと論理回路を単一チップ上に混載した半導体集積回路
装置の動作を示すタイミングチャートである。
【図８】 この発明の第五の実施例によるＳＤＲＡＭコ
アと論理回路を単一チップ上に混載した半導体集積回路
装置を示す回路図である。
アと論理回路を単一チップ上に混載した半導体集積回路
装置を示す回路図である。
【図９】 この発明の第五の実施例によるＳＤＲＡＭコ
アと論理回路を単一チップ上に混載した半導体集積回路
装置の動作を示すタイミングチャートである。
アと論理回路を単一チップ上に混載した半導体集積回路
装置の動作を示すタイミングチャートである。
【図１０】 この発明の第六の実施例によるＳＤＲＡＭ
コアと論理回路を単一チップ上に混載した半導体集積回
路装置を示す回路図である。
コアと論理回路を単一チップ上に混載した半導体集積回
路装置を示す回路図である。
【図１１】 この発明の第六の実施例によるＳＤＲＡＭ
コアと論理回路を単一チップ上に混載した半導体集積回
路装置の動作を示すタイミングチャートである。
コアと論理回路を単一チップ上に混載した半導体集積回
路装置の動作を示すタイミングチャートである。
【図１２】 この発明の従来例によるＳＤＲＡＭコアと
論理回路を単一チップ上に混載した半導体集積回路装置
を示す回路図である。
論理回路を単一チップ上に混載した半導体集積回路装置
を示す回路図である。
【図１３】 この発明の従来例によるＳＤＲＡＭコアと
論理回路を単一チップ上に混載した半導体集積回路装置
の動作を示すタイミングチャートである。
論理回路を単一チップ上に混載した半導体集積回路装置
の動作を示すタイミングチャートである。
【図１４】 この発明の従来例によるＳＤＲＡＭコアと
論理回路を単一チップ上に混載した半導体集積回路装置
を示す回路図である。
論理回路を単一チップ上に混載した半導体集積回路装置
を示す回路図である。
【図１５】 この発明の従来例によるＳＤＲＡＭコアと
論理回路を単一チップ上に混載した半導体集積回路装置
の動作を示すタイミングチャートである。
論理回路を単一チップ上に混載した半導体集積回路装置
の動作を示すタイミングチャートである。
１０１ 外部端子群、１０２ 論理回路、１０３ ＳＤ
ＲＡＭコントローラ、１０４ ＳＤＲＡＭコア、１０５
外部クロック入力端子、１０６ クロック生成回路、
１０７ 内部クロック信号、１１１ アドレス、１１２
データ入力、１１３ データ出力、１１４ ＡＣＴ信
号、１１５ ＰＲＣ信号、１１６ ＷＲＩＴＥ信号、１
１７ ＲＥＡＤ信号、１１８ ＲＥＦ信号、１２６ 通
常／テスト切替信号、２０１ 通常ＡＣＴ信号、２０２
通常ＰＲＣ信号、２０３ 通常ＷＲＩＴＥ信号、２０
４ 通常ＲＥＡＤ信号、２０５ 通常ＲＥＦ信号、２０
６ 通常アドレス信号、２０７ 通常データ入力信号、
２１０ 外部テスト端子群、２１１ テストＡＣＴ端
子、２１２ テストＰＲＣ端子、２１３ テストＷＲＩ
ＴＥ端子、２１４ テストＲＥＡＤ端子、２１５ テス
トＲＥＦ端子、２１６ テストアドレス端子、２１７
テストデータ入力端子、２１８ テストデータ出力端
子、２２１ テストＡＣＴ信号、２２２ テストＰＲＣ
信号、２２３テストＷＲＩＴＥ信号、２２４ テストＲ
ＥＡＤ信号、２２５ テストＲＥＦ信号、２２６ テス
トアドレス信号、２２７ テストデータ入力信号、２４
０ コマンドデコーダ、２４１ ２to１セレクタ、２４
２ 入力同期用ラッチ、２４３タイミング生成回路、２
４４ メモリアレイ、２４５ 出力制御回路、２５１入
力同期用ラッチ、２６０ 同期ＲＡＳ信号、２６１ 同
期ＣＡＳ信号、２６２ 同期ＷＥ信号、２７１ デコー
ドＡＣＴ信号、２７２ デコードＰＲＣ信号、２７３
デコードＷＲＩＴＥ信号、２７４ デコードＲＥＡＤ信
号、２７５デコードＲＥＦ信号
ＲＡＭコントローラ、１０４ ＳＤＲＡＭコア、１０５
外部クロック入力端子、１０６ クロック生成回路、
１０７ 内部クロック信号、１１１ アドレス、１１２
データ入力、１１３ データ出力、１１４ ＡＣＴ信
号、１１５ ＰＲＣ信号、１１６ ＷＲＩＴＥ信号、１
１７ ＲＥＡＤ信号、１１８ ＲＥＦ信号、１２６ 通
常／テスト切替信号、２０１ 通常ＡＣＴ信号、２０２
通常ＰＲＣ信号、２０３ 通常ＷＲＩＴＥ信号、２０
４ 通常ＲＥＡＤ信号、２０５ 通常ＲＥＦ信号、２０
６ 通常アドレス信号、２０７ 通常データ入力信号、
２１０ 外部テスト端子群、２１１ テストＡＣＴ端
子、２１２ テストＰＲＣ端子、２１３ テストＷＲＩ
ＴＥ端子、２１４ テストＲＥＡＤ端子、２１５ テス
トＲＥＦ端子、２１６ テストアドレス端子、２１７
テストデータ入力端子、２１８ テストデータ出力端
子、２２１ テストＡＣＴ信号、２２２ テストＰＲＣ
信号、２２３テストＷＲＩＴＥ信号、２２４ テストＲ
ＥＡＤ信号、２２５ テストＲＥＦ信号、２２６ テス
トアドレス信号、２２７ テストデータ入力信号、２４
０ コマンドデコーダ、２４１ ２to１セレクタ、２４
２ 入力同期用ラッチ、２４３タイミング生成回路、２
４４ メモリアレイ、２４５ 出力制御回路、２５１入
力同期用ラッチ、２６０ 同期ＲＡＳ信号、２６１ 同
期ＣＡＳ信号、２６２ 同期ＷＥ信号、２７１ デコー
ドＡＣＴ信号、２７２ デコードＰＲＣ信号、２７３
デコードＷＲＩＴＥ信号、２７４ デコードＲＥＡＤ信
号、２７５デコードＲＥＦ信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山形 整人 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内
Claims (7)
- 【請求項１】 論理回路とシンクロナス・ダイナミック
・ランダム・アクセス・メモリとが単一の半導体チップ
に集積された半導体集積回路装置であって、前記論理回
路から出力される前記シンクロナス・ダイナミック・ラ
ンダム・アクセス・メモリの外部制御信号が入力される
シンクロナス・ダイナミック・ランダム・アクセス・メ
モリ制御回路と、前記シンクロナス・ダイナミック・ラ
ンダム・アクセス・メモリ制御回路の出力信号が入力さ
れる前記シンクロナス・ダイナミック・ランダム・アク
セス・メモリのコア部とを備え、前記シンクロナス・ダ
イナミック・ランダム・アクセス・メモリ制御回路の出
力信号は前記ダイナミック・ランダム・アクセス・メモ
リ・コア部を制御する内部制御信号であり、前記シンク
ロナス・ダイナミック・ランダム・アクセス・メモリ制
御回路は前記ダイナミック・ランダム・アクセス・メモ
リ・コア部の出力を処理することを特徴とする半導体集
積回路装置。 - 【請求項２】 外部端子から入力される第１の信号と前
記シンクロナス・ダイナミック・ランダム・アクセス・
メモリ制御回路から出力される第２の信号とを選択して
前記ダイナミック・ランダム・アクセス・メモリ・コア
部に入力される内部制御信号として出力する選択手段を
備え、前記選択手段は、外部端子から入力される第１の
信号を選択して前記コア部を半導体集積回路装置の外部
から直接テストを行うことのできる第１のモードと、前
記シンクロナス・ダイナミック・ランダム・アクセス・
メモリ制御回路から出力される第２の信号を選択する第
２のモードとを備えたことを特徴とする請求項１に記載
の半導体集積回路装置。 - 【請求項３】 外部端子から入力される外部制御信号を
前記シンクロナス・ダイナミック・ランダム・アクセス
・メモリ・コア部の内部制御信号にデコードするコマン
ドデコーダと、前記コマンドデコーダの出力する第１の
信号と前記シンクロナス・ダイナミック・ランダム・ア
クセス・メモリ制御回路から出力される第２の信号とを
選択して前記シンクロナス・ダイナミック・ランダム・
アクセス・メモリ・コア部に入力される内部制御信号と
して出力する選択手段を備え、前記選択手段は、前記コ
マンドデコーダの出力する第１の信号を選択する第１の
モードと、前記シンクロナス・ダイナミック・ランダム
・アクセス・メモリ制御回路から出力される第２の信号
を選択する第２のモードとを備えたことを特徴とする請
求項１に記載の半導体集積回路装置。 - 【請求項４】 外部端子から入力される前記シンクロナ
ス・ダイナミック・ランダム・アクセス・メモリ・コア
部の内部制御信号をクロック同期させる同期化手段と、
前記同期化手段の出力する第１の信号と前記シンクロナ
ス・ダイナミック・ランダム・アクセス・メモリ制御回
路から出力される第２の信号とを選択して前記シンクロ
ナス・ダイナミック・ランダム・アクセス・メモリ・コ
ア部に入力される内部制御信号として出力する選択手段
を備え、前記選択手段は、前記同期化手段の出力する第
１の信号を選択する第１のモードと、前記シンクロナス
・ダイナミック・ランダム・アクセス・メモリ制御回路
から出力される第２の信号を選択する第２のモードとを
備えたことを特徴とする請求項１に記載の半導体集積回
路装置。 - 【請求項５】 外部端子から入力される前記シンクロナ
ス・ダイナミック・ランダム・アクセス・メモリ・コア
部の外部制御信号をクロック同期させる同期化手段と、
前記同期化手段の出力する信号を前記シンクロナス・ダ
イナミック・ランダム・アクセス・メモリ・コア部の内
部制御信号にデコードするコマンドデコーダと、前記コ
マンドデコーダの出力する第１の信号と前記シンクロナ
ス・ダイナミック・ランダム・アクセス・メモリ制御回
路から出力される第２の信号とを選択して前記シンクロ
ナス・ダイナミック・ランダム・アクセス・メモリ・コ
ア部に入力される内部制御信号として出力する選択手段
を備え、前記選択手段は、前記コマンドデコーダの出力
する第１の信号を選択する第１のモードと、前記シンク
ロナス・ダイナミック・ランダム・アクセス・メモリ制
御回路から出力される第２の信号を選択する第２のモー
ドとを備えたことを特徴とする請求項１に記載の半導体
集積回路装置。 - 【請求項６】 外部端子から入力される前記シンクロナ
ス・ダイナミック・ランダム・アクセス・メモリ・コア
部の外部制御信号を前記シンクロナス・ダイナミック・
ランダム・アクセス・メモリ・コア部の内部制御信号に
デコードするコマンドデコーダと、前記コマンドデコー
ダの出力する信号をクロック同期させる同期化手段と、
前記同期化手段の出力する第１の信号と前記シンクロナ
ス・ダイナミック・ランダム・アクセス・メモリ制御回
路から出力される第２の信号とを選択して前記シンクロ
ナス・ダイナミック・ランダム・アクセス・メモリ・コ
ア部に入力される内部制御信号として出力する選択手段
を備え、前記選択手段は、前記コマンドデコーダの出力
する第１の信号を選択する第１のモードと、前記シンク
ロナス・ダイナミック・ランダム・アクセス・メモリ制
御回路から出力される第２の信号を選択する第２のモー
ドとを備えたことを特徴とする請求項１に記載の半導体
集積回路装置。 - 【請求項７】 外部端子から前記外部制御信号または前
記内部制御信号を入力して前記ＳＤＲＡＭコアをテスト
することを特徴とする請求項２または請求項３または請
求項４または請求項５または請求項６に記載の半導体集
積回路装置のテスト方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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