JPH10283780A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 内部降圧電源回路の低消費電力化を図りつつ
動作の安定化を実現した半導体集積回路装置を提供す
る。 【解決手段】 外部端子から供給された電源電圧で動作
し、基準電圧と内部降圧電圧とを受け、第１の動作制御
信号より増幅動作を行うようにされた第１の差動回路及
び電流増幅ＭＯＳＦＥＴにより構成されて、上記内部降
圧電圧が基準電圧よりも低くされたときに上記電流増幅
ＭＯＳＦＥＴにより上記内部降圧電圧を引き上げるレベ
ル引上げ回路と、上記外部端子から供給された電源電圧
で動作し、上記基準電圧と内部降圧電圧とを受け、上記
動作制御信号によるレベル引上げ回路の動作開始時に第
２の動作制御信号により一時的に動作する第２の差動回
路を含み、上記基準電圧に対して内部降圧電圧が高くさ
れたときに上記内部降圧電圧を低くする電流経路を形成
するレベル引抜き回路とを組み合わせて内部降圧電源回
路を構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、例えばセンスアンプの動作電圧を内部降圧
電圧で形成するとともに、オーバードライブ方式のセン
スアンプを動作させるダイナミック型ＲＡＭ（ランダム
・アクセス・メモリ）に利用して有効な技術に関するも
のである。

【０００２】

【従来の技術】ダイナミック型ＲＡＭに関しては、日経
マグロウヒル社１９９５年７月３１日発行「日経エレク
トロニクス」No.641、pp.99-214 がある。また、選択さ
れるメモリセルが設けられる必要なメモリブロックのみ
を動作させ、動作させるメモリエリアをできるだけ少な
くして低消費電力を図ること、及びメモリセルが接続さ
れるサブワード線の選択動作の高速化を図るために、メ
インワード線に対してメモリセルが接続される複数のサ
ブワード線を設けるようにした分割ワード線方式が提案
されている。

【０００３】

【発明が解決しようとする課題】記憶キャパシタとアド
レス選択ＭＯＳＦＥＴからなるダイナミック型メモリセ
ルにビット線のハイレベルを書き込むとき、ワード線の
選択レベルを上記ビット線のハイレベルに対して、上記
アドレス選択ＭＯＳＦＥＴのしきい値電圧分だけ昇圧さ
れた高電圧とする必要がある。つまり、ワード線の選択
レベルは、上記ビット線のハイレベルを基準にして決め
られるものである。大記憶容量化による素子の微細化に
伴い、上記アドレス選択ＭＯＳＦＥＴのゲート酸化膜も
薄膜化され、それに伴いゲート酸化膜の電界強度が問題
となる。そこで、外部端子から供給された電源電圧を降
圧して定電化された内部電圧を形成し、上記ワード線の
選択レベルを低くすることが考えられる。しかしなが
ら、このようにすると、上記ビット線のハイレベルの増
幅信号を形成するセンスアンプにおいて動作電圧が低く
なって動作速度が遅くなってしまう。

【０００４】上記センスアンプの動作速度を速くするた
めにセンスアンプの動作開始時に動作電圧を高くして増
幅開始時におけるビット線のハイレベルを立ち上がりを
速くするというオーバードライブ方式が考えられる。こ
のようなオーバードライブ方式においては、センスアン
プの本来の動作電圧が上記オーバードライブ電圧により
持ち上げられてしまうためにそれを引き抜く回路が必要
になる。このため、内部電圧を発生させる電源回路とし
て、上記内部電圧を形成するレベル引上げ回路と、レベ
ル引抜き回路とが必要となり、センスアンプ動作開始時
にはこれらの回路に上記オーバードライブ電圧が加わっ
て上記内部電圧が不安定になるという問題の生じること
が判明した。

【０００５】この発明の目的は、内部降圧電源回路の低
消費電力化を図りつつ動作の安定化を実現した半導体集
積回路装置を提供することにある。この発明の前記なら
びにそのほかの目的と新規な特徴は、本明細書の記述お
よび添付図面から明らかになるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、外部端子から供給された電
源電圧で動作し、基準電圧と内部降圧電圧とを受け、第
１の動作制御信号より増幅動作を行うようにされた第１
の差動回路及び電流増幅ＭＯＳＦＥＴにより構成され
て、上記内部降圧電圧が基準電圧よりも低くされたとき
に上記電流増幅ＭＯＳＦＥＴにより上記内部降圧電圧を
引き上げるレベル引上げ回路と、上記外部端子から供給
された電源電圧で動作し、上記基準電圧と内部降圧電圧
とを受け、上記動作制御信号によるレベル引上げ回路の
動作開始時に第２の動作制御信号により一時的に動作す
る第２の差動回路を含み、上記基準電圧に対して内部降
圧電圧が高くされたときに上記内部降圧電圧を低くする
電流経路を形成するレベル引抜き回路とを組み合わせて
内部降圧電源回路を構成する。

【０００７】本願において開示される発明のうち他の代
表的なものの概要を簡単に説明すれば、下記の通りであ
る。すなわち、外部端子から供給された電源電圧で動作
し、第１の基準電圧と内部降圧電圧とを受け、動作制御
信号より増幅動作を行うようにされた差動回路及び電流
増幅ＭＯＳＦＥＴにより構成されて、上記内部降圧電圧
が上記第１の基準電圧よりも低くされたときに上記電流
増幅ＭＯＳＦＥＴにより上記内部降圧電圧を引き上げる
レベル引上げ回路と、外部端子から供給された電源電圧
で動作し、上記基準電圧に対して微小電圧だけ高くされ
た第２の基準電圧と内部降圧電圧とを受け、上記動作制
御信号より増幅動作を行うようにされた差動回路を含
み、上記第２の基準電圧に対して内部降圧電圧が高くさ
れたときに上記内部降圧電圧を低くする電流経路を形成
するレベル引抜き回路とを組み合わせて内部降圧電源回
路を構成する。

【０００８】

【発明の実施の形態】図１には、この発明に係る内部降
圧電源回路の一実施例のブロック図が示されている。同
図の各回路ブロックは、それが搭載される他の回路とと
もに公知の半導体集積回路の製造技術より、単結晶シリ
コンのような１個の半導体基板上において形成される。

【０００９】この実施例の内部降圧電源回路は、３つの
回路ブロックを組み合わせて構成される。内部降圧電圧
発生回路ＶＬＤＧ１は、外部端子から供給された電源電
圧ＶＤＤを受けて定常的に動作し、基準電圧ＶＬＲと一
致するような内部降圧電圧ＶＤＬを形成する。この内部
降圧電圧発生回路ＶＤＬＧ１は、それが搭載される半導
体集積回路装置が非動作（スタンバイ）状態のときの電
流消費を小さくすために、上記内部降圧電圧ＶＤＬを受
けて動作する内部回路におけるリーク電流を補う程度の
小さな電流供給能力しか持たないようにされる。つま
り、内部降圧電圧発生回路ＶＤＬＧ１は、内部回路が非
動作状態のときに上記内部降圧電圧ＶＤＬが所望のレベ
ルを維持するような動作しか行わない。

【００１０】上記内部降圧電圧発生回路ＶＤＬＧ１に対
して、実質的な内部降圧電圧を形成する内部降圧電圧発
生回路ＶＤＬＧ２が設けられる。この内部降圧電圧発生
回路ＶＤＬＧ２は、いわばレベル引上げ回路としての機
能を持つものであり、第１の動作制御信号ＥＡにより動
作状態にされ、上記基準電圧ＶＬＲと内部降圧電圧ＶＤ
Ｌとを比較し、上記内部降圧電圧ＶＤＬが基準電圧ＶＬ
Ｒに対して低くなると、電流供給用の出力ＭＯＳＦＥＴ
が動作状態になり、上記内部降圧電圧ＶＤＬのレベルの
引上げを行う。回路形式的には、内部降圧電圧発生回路
ＶＤＬＧ２は、差動増幅回路を利用したボルテージフォ
ロワ回路により構成されるが、低消費電力化のためにそ
の機能は専らハイレベルを引き上げる方向のみに使われ
る。

【００１１】上記レベル引上げ回路としての内部降圧電
圧発生回路ＶＤＬＧ２が動作制御信号ＥＡにより動作状
態にされて、基準電圧ＶＤＬより越えて大きくなったと
きにそれを基準電圧ＶＬＲに戻すようにするためにレベ
ル引抜き回路ＬＤＷが設けられる。この回路は、上記基
準電圧ＶＬＲと内部降圧電圧ＶＤＬとを比較し、上記内
部降圧電圧ＶＤＬが基準電圧ＶＬＲを越えて高くなる
と、内部降圧電圧ＶＤＬと回路の接地電位との間に電流
経路を形成して、そのレベルを引き下げるように動作す
る。

【００１２】この実施例では、上記レベル引上げ回路と
しての内部降圧電圧発生回路ＶＤＬＧ２と上記レベル引
抜き回路ＬＤＷとが同時動作させると、そのレベル引上
げ動作と、レベル引抜き動作とによって内部降圧電圧Ｖ
ＤＬが安定するまでに時間がかかるため、上記レベル引
抜き回路ＬＤＷの動作期間を短い一定時間だけに設定す
る。

【００１３】図２には、上記内部降圧電源回路の動作を
説明するためのタイミング図が示されている。制御信号
／ＳＡＥにより内部降圧電圧ＶＤＬで動作させられる内
部回路が活性化されるとすると、上記信号／ＳＡＥによ
り上記第１の制御信号ＥＡをロウレベルからハイレベル
に変化させ、レベル引上げ回路としての内部降圧電圧発
生回路ＶＬＤＧ２を動作状態にさせる。上記信号／ＳＡ
Ｅのロウレベルにより内部回路が動作して内部電圧ＶＤ
Ｌが低下すると、上記内部降圧電圧発生回路ＶＬＤＧ２
がそれを感知してレベルの引上げ動作を行う。このと
き、内部降圧電圧ＶＤＬにオーバーシュートが発生す
る。このオーバーシュートは、第２の動作制御信号によ
り活性化されたレベル引抜き回路ＬＤＷによって検知さ
れるとともに、そのレベル引抜き用の電流経路が形成さ
れていったん引き下げられる。

【００１４】上記レベル引抜き回路ＬＤＷの動作によっ
て逆にアンダーシュートが発生するが、このアンダーシ
ュートは上記レベル引上げ回路としての内部降圧電圧発
生回路ＶＬＤＧ２が動作状態であるから比較的小さく抑
えられ、逆方向に発生するオーバーシュートも小さくな
る。そして、上記レベル引抜き回路ＬＤＷを第２の制御
信号ＥＢにより比較的短い期間しか動作させないから、
上記レベル引上げ回路としての第２の内部降圧電圧発生
回路ＶＤＬＧ２との引張合いが継続しないため、内部回
路での動作電流等により速やかに安定電圧ＶＤＬに落ち
着かせることができる。

【００１５】図３には、この発明に係る内部降圧電源回
路の他の一実施例のブロック図が示されている。同図の
各回路ブロックは、前記同様にそれが搭載される他の回
路とともに公知の半導体集積回路の製造技術より、単結
晶シリコンのような１個の半導体基板上において形成さ
れる。

【００１６】この実施例の内部降圧電源回路は、上記同
様な３つの回路ブロックを組み合わせて構成される。内
部降圧電圧発生回路ＶＤＬＧ１は、前記同様に内部回路
が非動作状態のときに上記内部降圧電圧ＶＤＬが所望の
レベルを維持するような動作しか行わないものであり、
内部降圧電圧発生回路ＶＤＬＧ２は、実質的な内部降圧
電圧を形成するいわばレベル引上げ回路としての機能を
持つものであり、第１の動作制御信号ＥＡにより動作状
態にされる。

【００１７】この実施例では、上記レベル引上げ回路と
しての内部降圧電圧発生回路ＶＤＬＧ２に対して設けら
れるレベル引抜き回路ＬＤＷの制御を上記のような動作
制御信号によるものに代えて、基準電圧にオフセットを
持たせるようにすることによって実質的な動作制御を行
うようにするものである。つまり、レベル引抜き回路Ｌ
ＤＷに供給される基準電圧は、上記基準電圧ＶＬＲにΔ
Ｖだけ高くした基準電圧ＶＬＲ＋ΔＶとするものであ
る。

【００１８】図４には、上記内部降圧電源回路の動作を
説明するためのタイミング図が示されている。制御信号
／ＳＡＥにより内部降圧電圧ＶＤＬで動作させられる内
部回路が活性化されるとすると、上記信号／ＳＡＥによ
り上記第１の制御信号ＥＡをロウレベルからハイレベル
に変化させ、レベル引上げ回路としての内部降圧電圧発
生回路ＶＬＤＧ２を動作状態にさせる。上記信号／ＳＡ
Ｅのロウレベルにより内部回路が動作して内部電圧ＶＤ
Ｌが低下すると、上記内部降圧電圧発生回路ＶＬＤＧ２
がそれを感知してレベルの引上げ動作を行う。このと
き、内部降圧電圧ＶＤＬにオーバーシュートが発生す
る。このオーバーシュートは、上記のようにΔＶだけオ
フセットを持たせられた基準電圧ＶＬＲ＋ΔＶを越えた
ときに、レベル引抜き回路ＬＤＷによって検知されると
ともに、そのレベル引抜き用の電流経路が形成されてい
ったんレベル引き下げが行われ、その動作はＶＬＲ＋Δ
Ｖに到達した時点で停止される。

【００１９】上記レベル引抜き回路ＬＤＷの動作によっ
て逆に発生するアンダーシュートは、上記のようにΔＶ
の設定と、上記レベル引上げ回路としての内部降圧電圧
発生回路ＶＬＤＧ２が動作状態であるから比較的小さく
抑えられ、逆方向に発生するオーバーシュートも小さく
なる。そして、上記内部降圧電圧ＶＤＬが、ＶＬＲとＶ
ＬＲ＋ΔＶの間では、上記両方の回路が動作しないから
上記レベル引上げ回路としての第２の内部降圧電圧発生
回路ＶＤＬＧ２との引張合いが弱められて速やかに安定
電圧ＶＤＬに落ち着かせることができる。

【００２０】図５には、上記内部降圧電圧発生回路及び
レベル引抜き回路の一実施例の回路図が示されている。
同図において、Ｐチャンネル型ＭＯＳＦＥＴは、ＭＯＳ
ＦＥＴＱ２２のようにチャンネル部分に矢印を付するこ
とによりＮチャンネル型ＭＯＳＦＥＴと区別して表され
ている。同図（Ａ）には、内部降圧電圧発生回路が示さ
れ、同図（Ｂ）にはレベル引抜き回路が示されている。

【００２１】同図（Ａ）において、Ｎチャンネル型ＭＯ
ＳＦＥＴＱ２０とＱ２１は、ソースが共通接続されるこ
とにより差動形態にされる。これらのＭＯＳＦＥＴＱ２
０とＱ２１のドレインと外部端子から供給された電源電
圧ＶＤＤとの間には、電流ミラー形態にされたＰチャン
ネル型ＭＯＳＦＥＴＱ２２とＱ２３が設けられる。つま
り、ＭＯＳＦＥＴＱ２３の共通接続されたゲートとドレ
インにＭＯＳＦＥＴＱ２２のゲートが接続される。上記
差動ＭＯＳＦＥＴＱ２０とＱ２１のソースと回路の接地
電位との間には、動作電流を流すＮチャンネル型ＭＯＳ
ＦＥＴＱ２４が設けられる。このＭＯＳＦＥＴＱ２４の
ゲートには、かかる差動回路が上記レベル引上げ回路と
しての内部降圧電圧発生回路ＶＤＬＧ２を構成するとき
には、動作制御信号ＥＡが供給され、上記内部降圧電圧
発生回路ＶＬＧ１を構成するときには所定のバイアス電
圧が定常的に供給されて定電流動作を行うようにされ
る。

【００２２】上記差動ＭＯＳＦＥＴＱ２０のゲートには
基準電圧ＶＬＲが供給され、差動ＭＯＳＦＥＴＱ２１の
ゲートには、次に説明する内部降圧電圧ＶＤＬが供給さ
れる。上記ＭＯＳＦＥＴＱ２０のドレイン出力は、Ｐチ
ャンネル型の出力ＭＯＳＦＥＴＱ２５のゲートに供給さ
れる。このＭＯＳＦＥＴＱ２５のソースは、電源電圧Ｖ
ＤＤが印加され、ドレインから内部降圧電圧ＶＤＬを形
成する。そして、ＭＯＳＦＥＴＱ２５のドレインには、
負荷として作用するＮチャンネル型ＭＯＳＦＥＴＱ２６
が設けられる。このＭＯＳＦＥＴＱ２６は、上記動作制
御信号ＥＡにより動作制御が行われるとともに、動作時
における消費電流を小さくするためにＭＯＳＦＥＴＱ２
５を通して流れるリーク電流を吸収するような小さな電
流しか流さないようにされる。

【００２３】つまり、上記内部降圧電圧発生回路ＶＤＬ
Ｇ２は、出力電圧としての内部降圧電圧ＶＤＬが上記差
動ＭＯＳＦＥＴＱ２１のゲートに１００％負帰還される
ことによって回路形式的にはボルテージフォロワ回路と
されるが、Ｐチャンネル型ＭＯＳＦＥＴＱ２５は、所望
の電流供給能力を持つようされる反面、直流電流を削減
させるために上記ＭＯＳＦＥＴＱ２６が小さな電流しか
流さないようにされることにより、レベル引抜き機能を
殆ど持たないために、レベル引上げ回路としての動作し
か行わない。

【００２４】同図（Ｂ）において、Ｎチャンネル型ＭＯ
ＳＦＥＴＱ３０とＱ３１は、ソースが共通接続されるこ
とにより差動形態にされる。これらのＭＯＳＦＥＴＱ３
０とＱ３１のドレインと外部端子から供給された電源電
圧ＶＤＤとの間には、電流ミラー形態にされたＰチャン
ネル型ＭＯＳＦＥＴＱ３２とＱ３３が設けられる。つま
り、ＭＯＳＦＥＴＱ３３の共通接続されたゲートとドレ
インにＭＯＳＦＥＴＱ３２のゲートが接続される。上記
差動ＭＯＳＦＥＴＱ３０とＱ３１のソースと回路の接地
電位との間には、動作電流を流すＮチャンネル型ＭＯＳ
ＦＥＴＱ３４が設けられる。このＭＯＳＦＥＴＱ３４の
ゲートには、上記図１の実施例のように用いるきには、
動作制御信号ＥＢが印加され、図３の実施例のように用
いるときには、動作制御信号ＥＡが印加される。

【００２５】上記差動ＭＯＳＦＥＴＱ３１のゲートに
は、上記内部降圧電圧ＶＤＬが供給される。これに対し
て、差動ＭＯＳＦＥＴＱ３０のゲートには、上記図１の
実施例のように用いることきには基準電圧ＶＬＲが供給
され、図２の実施例のように用いることきには基準電圧
としてＶＬＲ＋ΔＶが印加される。この差動回路は、電
圧比較回路としての動作を行うものである。つまり、上
記基準電圧ＶＬＲ（又はＶＬＲ＋ΔＶ）と内部降圧電圧
ＶＤＬとを比較し、基準電圧ＶＬＲ（又はＶＬＲ＋Δ
Ｖ）に対して内部降圧電圧ＶＤＬが高くなると、ＭＯＳ
ＦＥＴＱ３１に流れる電流が相対的に増大し、その電流
が電流ミラー回路を介してＭＯＳＦＥＴＱ３０のドレイ
ンに供給されるため、ＭＯＳＦＥＴＱ３０の相対的に減
少されたドレイン電流の差分によりハイレベルの電圧信
号を形成する。逆に、基準電圧ＶＬＲ（又はＶＬＲ＋Δ
Ｖ）に対して内部降圧電圧ＶＤＬが低くなると、ＭＯＳ
ＦＥＴＱ３１に流れる電流が相対的に減少し、その電流
が電流ミラー回路を介してＭＯＳＦＥＴＱ３０のドレイ
ンに供給されるため、ＭＯＳＦＥＴＱ３０の相対的に増
大したドレイン電流の差分によりロウレベルの電圧信号
を形成する。

【００２６】レベル引抜き回路は、内部降圧電圧ＶＤＬ
と回路の接地電位との間に設けられた２つのＣＭＯＳイ
ンバータ回路とＮチャンネル型ＭＯＳＦＥＴＱ３９から
構成される。つまり、上記ＭＯＳＦＥＴＱ３０のドレイ
ン出力は、Ｐチャンネル型ＭＯＳＦＥＴＱ３５とＮチャ
ンネル型ＭＯＳＦＥＴＱ３６からなるＣＭＯＳインバー
タ回路に供給されここで増幅される。この増幅信号は、
Ｐチャンネル型ＭＯＳＦＥＴＱ３７とＮチャンネル型Ｍ
ＯＳＦＥＴＱ３８からＣＭＯＳインバータ回路に供給さ
れ、かかるＣＭＯＳインバータ回路の出力と回路の接地
電位との間にＮチャンネル型ＭＯＳＦＥＴＱ３９が設け
られる。このＭＯＳＦＥＴＱ３９のゲートには、電源電
圧ＶＤＤが印加されることによって抵抗素子として動作
させられる。

【００２７】上記差動回路のＭＯＳＦＥＴＱ３０のドレ
イン出力がハイレベルになると、上記ＣＭＯＳインバー
タ回路（Ｑ３５とＱ３６）は、増幅されたロウレベルの
出力信号を形成する。これにより、ＣＭＯＳインバータ
回路のＰチャンネル型ＭＯＳＦＥＴＱ３７がオン状態と
なり、ＭＯＳＦＥＴＱ３９との間で直流電流経路を形成
して内部降圧電圧ＶＤＬをロウレベルに引き抜くような
電流経路を形成するものである。もしも、差動回路のＭ
ＯＳＦＥＴＱ３０のドレイン出力がロウレベルでなるな
らば、上記ＣＭＯＳインバータ回路（Ｑ３５とＱ３６）
は、増幅されたハイレベルの出力信号を形成する。これ
により、ＣＭＯＳインバータ回路のＰチャンネル型ＭＯ
ＳＦＥＴＱ３７がオフ状態となり、ＭＯＳＦＥＴＱ３９
との間で直流電流経路を形成しなくなる。

【００２８】図６には、上記基準電圧ＶＬＲを形成する
電圧発生回路の一実施例の回路図が示されている。電圧
発生回路は、基準電圧発生回路Ｖｒ−Ｇとレベル変換回
路ＬＶＣから構成される。基準電圧発生回路Ｖｒ−Ｇで
形成される基準定電圧Ｖｒは、シリコンバンドギャップ
に対応した約１．２Ｖのように比較的小さな電圧値であ
り、半導体集積回路装置の内部電源として必要な電圧と
異なるものである。そこで、上記基準定電圧Ｖｒを必要
な定電圧ＶＬＲに変換するのが、レベル変換回路ＬＶＣ
である。

【００２９】基準電圧発生回路Ｖｒ−Ｇは、ＰＮＰトラ
ンジスタＴ１とＴ２のエミッタ面積比を異ならせ、それ
に同じ電流ＩＲが流れるようにしてエミッタ電流密度を
異ならせる。これにより、ΔＶＢＥのようなシリコンバ
ンドギャップに対応した定電圧を形成する。上記トラン
ジスタＴ１とＴ２に同じ電流ＩＲを流すようにするため
に、Ｐチャンネル型ＭＯＳＦＥＴＱＰ１０、ＱＰ１１、
Ｎチャンネル型ＭＯＳＦＥＴＱＮ１０とＱＮ１１が設け
られる。つまり、トランジスタＴ１のエミッタ電位をＭ
ＯＳＦＥＴＱＮ１０のソース−ゲート、ＭＯＳＦＥＴＱ
Ｎ１１のゲート−ソースを介して抵抗Ｒ３の一端に印加
し、この抵抗Ｒ３の他端を上記トランジスタＴ２のエミ
ッタに接続する。これにより、抵抗Ｒ３には上記シリコ
ンバンドギャップに対応した定電圧ΔＶＢＥが印加さ
れ、定電流ＩＲが流れる。

【００３０】この定電流ＩＲは、上記ＭＯＳＦＥＴＱＮ
１１を通してＰチャンネル型ＭＯＳＦＥＴＱＰ１０〜Ｑ
Ｐ１２からなる電流ミラー回路とＮチャンネル型ＭＯＳ
ＦＥＴＱＮ１０を介してトランジスタＴ１のエミッタに
供給する。また、Ｐチャンネル型ＭＯＳＦＥＴＱＰ１２
を通して抵抗Ｒ４に流して定電圧Ｖｒを得るものであ
る。上記抵抗Ｒ４の他端には、上記トランジスタＴ２と
同じサイズにされたトランジスタＴ３が設けられ温度補
償を行うようにする。基準電圧Ｖｒの出力ノードには、
キャパシタＣか設けられて電圧Ｖｒを安定化させる。

【００３１】特に制限されないが、上記バイポーラ型ト
ランジスタは、コレクタをＰ型基板とし、ベースをＰチ
ャンネル型ＭＯＳＦＥＴを形成するためのＮ型ウェル領
域と、エミッタを上記Ｐチャンネル型ＭＯＳＦＥＴを形
成するためのＰ型のソース，ドレイン領域を利用すれば
ＣＭＯＳ回路技術をそのまま利用して簡単に形成するこ
とができる。

【００３２】上記基準定電圧Ｖｒは、ゲートとドレイン
が接続されてダイオード形態にされたＮチャンネル型Ｍ
ＯＳＦＥＴＱＮ３のソースに供給される。このＭＯＳＦ
ＥＴＱＮ３のゲートは、それと同じサイズにされたＮチ
ャンネル型ＭＯＳＦＥＴＱＮ４のゲートと共通に接続さ
れる。上記ＭＯＳＦＥＴＱＮ４のソースと基準電位点と
しての回路の接地電位点との間には抵抗Ｒ１が設けられ
る。

【００３３】上記抵抗Ｒ１で形成された電流は、上記Ｍ
ＯＳＦＥＴＱＮ４を通してゲートとドレインが接続され
てダイオード形態とされたＰチャンネル型ＭＯＳＦＥＴ
ＱＰ３に流れるようにされる。このＭＯＳＦＥＴＱＰ３
に対してＰチャンネル型ＭＯＳＦＥＴＱＰ１、ＱＰ２及
びＱＰ４が電流ミラー形態にされる。これらのＰチャン
ネル型ＭＯＳＦＥＴＱＰ１〜ＱＰ４は、それぞれが同じ
電流を流すようにするために、同じ素子サイズで形成さ
れる。

【００３４】上記Ｐチャンネル型ＭＯＳＦＥＴＱＰ２で
形成された電流は、上記ＭＯＳＦＥＴＱＮ３のドレイン
に供給される。このＭＯＳＦＥＴＱＮ３のソースには、
上記Ｐチャンネル型ＭＯＳＦＥＴＱＰ１で形成された電
流を受けるＮチャンネル型ＭＯＳＦＥＴＱＮ１とＱＮ２
で構成された電流ミラー回路が設けられる。これによ
り、Ｎチャンネル型ＭＯＳＦＥＴＱＮ３のドレイン電流
及びソース電流は、上記抵抗Ｒ１で形成された電流と等
しい電流値にされる。

【００３５】上記Ｎチャンネル型ＭＯＳＦＥＴＱＰ４の
ドレインと回路の接地電位との間には、抵抗Ｒ２が設け
られる。この抵抗Ｒ２は、上記抵抗Ｒ１に対して所望の
比を持つようにされる。つまり、ＭＯＳＦＥＴＱＮ３の
ソースに供給される基準定電圧Ｖｒは、同じ電流が流
れ、同じ素子サイズからなるＭＯＳＦＥＴＱＮ４のソー
ス電位と等しくなる。したがって、抵抗Ｒ１には、Ｖｒ
／Ｒ１のような定電流が流れることなる。この定電流と
等しい定電流が上記Ｐチャンネル型ＭＯＳＦＥＴＱＰ４
を通して抵抗Ｒ２にも流れるから、出力電圧ＶＬＲは、
（Ｖｒ／Ｒ１）×Ｒ２となる。

【００３６】したがって、抵抗Ｒ１とＲ２の比（Ｒ２／
Ｒ１）の比に比例して、上記基準定電圧Ｖｒが増大さ
れ、所望の電圧値にされた出力電圧ＶＬＲを得ることが
できる。このとき、半導体集積回路で形成される抵抗
は、その抵抗値のバラツキは比較的大きいが、その相対
比は高精度で形成することができるから、出力電圧ＶＬ
Ｒを上記基準定電圧Ｖｒに対応した高安定化を図ること
ができる。この実施例のレベル変換回路では、帰還によ
り利得を決めるものではないので、上記抵抗Ｒ１に流れ
る電流を小さく設定しても高安定で動作させることがで
きる。前記ΔＶを形成するときには、ΔＶに対応させて
抵抗Ｒ２’を設けるようにすればよい。

【００３７】図７には、この発明に係る内部降圧電源回
路が搭載されたダイナミック型ＲＡＭの一実施例の概略
レイアウト図が示されている。同図においては、ダイナ
ミック型ＲＡＭを構成する各回路ブロックのうち、この
発明に関連する部分が判るように示されており、それが
公知の半導体集積回路の製造技術により、単結晶シリコ
ンのような１個の半導体基板上において形成される。

【００３８】この実施例では、特に制限されないが、メ
モリアレイは、全体として４個に分けられる。半導体チ
ップの長手方向に対して左右に２個ずつのメモリアレイ
が分けられて、中央部分１４にアドレス入力回路、デー
タ入出力回路及びボンディングパッド列からなる入出力
インターフェイス回路等が設けられる。これら中央部分
１４の両側のメモリアレイに接する部分には、カラムデ
コーダ領域１３が配置される。

【００３９】上述のように半導体チップの長手方向に対
して左右に２個、上下に２個ずつに分けられた４個から
なる各メモリアレイにおいて、長手方向に対して上下中
央部にメインロウデコーダ領域１１が設けられる。この
メインロウデコーダの上下には、メインワードドライバ
領域が形成されて、上記上下に分けられたメモリアレイ
のメインワード線をそれぞれが駆動するようにされる。
上記半導体チップの長手方向を２分する中央部分には、
内部電圧発生回路９が設けられる。この内部電圧発生回
路９は、上記内部降圧電源回路の他、後述するような昇
圧回路や基板電圧発生回路も含むものである。

【００４０】上記メモリセルアレイ（サブアレイ）１５
は、その拡大図に示すように、メモリセルアレイ１５を
挟んでセンスアンプ領域１６、サブワードドライバ領域
１７に囲まれて形成されるものである。上記センスアン
プアンプ領域と、上記サブワードドライバ領域の交差部
は、交差領域（クロスエリア）１８とされる。上記セン
スアンプ領域１６に設けられるセンスアンプは、シェア
ードセンス方式により構成され、メモリセルアレイの両
端に配置されるセンスアンプを除いて、センスアンプを
中心にして左右に相補ビット線が設けられ、左右いずれ
かのメモリセルアレイの相補ビット線に選択的に接続さ
れる。

【００４１】上述のように半導体チップの長手方向に対
して左右に４個ずつに分けられたメモリアレイは、２個
ずつ組となって配置される。このように２個ずつ組とな
って配置された２つのメモリアレイは、その中央部分に
メインワードドライバ１１が配置される。このメインワ
ードドライバ１１は、それを中心にして上下に振り分け
られた２個のメモリアレイに対応して設けられる。メイ
ンワードドライバ１１は、上記１つのメモリアレイを貫
通するように延長されるメインワード線の選択信号を形
成する。また、上記メインワードドライバ１１にサブワ
ード選択用のドライバも設けれら、後述するように上記
メインワード線と平行に延長されてサブワード選択線の
選択信号を形成する。

【００４２】拡大図として示された１つのメモリセルア
レイ（サブアレイ）１５は、図示しないがサブワード線
が２５６本と、それと直交する相補ビット線（又はデー
タ線）が２５６対とされる。上記１つのメモリアレイに
おいて、上記メモリセルアレイ（サブアレイ）１５がワ
ードビット線方向に１６個設けられるから、全体として
の上記サブワード線は約４Ｋ分設けられ、ワード線方向
に８個設けられるから、相補ビット線は全体として約２
Ｋ分設けられる。このようなメモリアレイが全体で８個
設けられるから、全体では８×２Ｋ×４Ｋ＝６４Ｍビッ
トのような大記憶容量を持つようにされる。

【００４３】上記１つのメモリアレイは、メインワード
線方向に対して８個に分割される。かかる分割されたメ
モリセルアレイ１５毎にサブワードドライバ（サブワー
ド線駆動回路）１７が設けられる。サブワードドライバ
１７は、メインワード線に対して１／８の長さに分割さ
れ、それと平行に延長されるサブワード線の選択信号を
形成する。この実施例では、メインワード線の数を減ら
すために、言い換えるならば、メインワード線の配線ピ
ッチを緩やかにするために、特に制限されないが、１つ
のメインワード線に対して、相補ビット線方向に４本か
らなるサブワード線を配置させる。このようにメインワ
ード線方向には８本に分割され、及び相補ビット線方向
に対して４本ずつが割り当てられたサブワード線の中か
ら１本のサブワード線を選択するために、サブワード選
択ドライバが配置される。このサブワード選択ドライバ
は、上記サブワードドライバの配列方向に延長される４
本のサブワード選択線の中から１つを選択する選択信号
を形成する。

【００４４】上記１つのメモリアレイに着目すると、１
つのメインワード線に割り当てられる８個のメモリセル
アレイのうち選択すべきメモリセルが含まれる１つのメ
モリセルアレイに対応したサブワードドライバにおい
て、１本のサブワード選択線が選択される結果、１本の
メインワード線に属する８×４＝３２本のサブワード線
の中から１つのサブワード線が選択される。上記のよう
にメインワード線方向に２Ｋ（２０４８）のメモリセル
が設けられるので、１つのサブワード線には、２０４８
／８＝２５６個のメモリセルが接続されることとなる。
なお、特に制限されないが、リフレッシュ動作（例えば
セルフリフレッシュモード）においては、１本のメイン
ワード線に対応する８本のサブワード線が選択状態とさ
れる。

【００４５】上記のように１つのメモリアレイは、相補
ビット線方向に対して４Ｋビットの記憶容量を持つ。し
かしながら、１つの相補ビット線に対して４Ｋものメモ
リセルを接続すると、相補ビット線の寄生容量が増大
し、微細な情報記憶用キャパシタとの容量比により読み
出される信号レベルが得られなくなってしまうために、
相補ビット線方向に対しても１６分割される。つまり、
太い黒線で示されたセンスアンプ１６により 相補ビッ
ト線が１６分割に分割される。特に制限されないが、セ
ンスアンプ１６は、シェアードセンス方式により構成さ
れ、メモリアレイの両端に配置されるセンスアンプ１６
を除いて、センスアンプ１６を中心にして左右に相補ビ
ット線が設けられ、左右いずれかの相補ビット線に選択
的に接続される。

【００４６】図８には、この発明に係るダイナミック型
ＲＡＭを説明するための概略レイアウト図が示されてい
る。同図には、メモリチップ全体の概略レイアウトと、
８分割された１つのメモリアレイのレイアウトが示され
ている。同図は、図７の実施例を別の観点から図示した
ものである。つまり、図７と同様にメモリチップは、長
手方向（ワード線方向）対して左右と上下にそれぞれ２
個ずつのメモリアレイ（Array)が４分割され、その長方
向における中央部分には複数らなるボンディングパッド
及び周辺回路（Bonding Pad & peripheral Circuit) が
設けられる。

【００４７】上記２個ずつのメモリアレイは、それぞれ
が約８Ｍビットの記憶容量を持つようにされるものであ
り、そのうちの一方が拡大して示されているように、ワ
ード線方向に８分割され、ビット線方向に１６分割され
たサブアレイが設けられる。上記サブアレイのビット線
方向の両側には、上記ビット線方向に対してセンスアン
プ（Sence Amplifier)が配置される。上記サブアレイの
ワード線方向の両側には、サブワードドライバ（Sub-Wo
rd Driver)が配置される。

【００４８】上記１つのアレイには、全体で４０９６本
のワード線と２０４８対の相補ビット線が設けられる。
これにより、全体で約８Ｍビットの記憶容量を持つよう
にされる。上記のように４０９６本のワード線が１６個
のサブアレイに分割して配置されるので、１つのサブア
レイには２５６本のワード線（サブワード線）が設けら
れる。また、上記のように２０４８対の相補ビット線が
８個のサブアレイに分割して配置されるので、１つのサ
ブアレイには２５６対の相補ビット線が設けられる。

【００４９】上記２つのアレイの中央部には、メインロ
ウデコーダが設けられる。つまり、同図に示されたアレ
イの左側には、その右側に設けられるアレイと共通に設
けられる前記メインロウデコーダに対応して、アレイコ
ントロール（Array control)回路及びメインワードドラ
イバ(Main Word driver)が設けられる。上記アレイコン
トロール回路には、第１のサブワード選択線を駆動する
ドライバが設けられる。上記アレイには、上記８分割さ
れたサブアレイを貫通するように延長されるメインワー
ド線が配置される。上記メインワードドライバは、上記
メインワード線を駆動する。上記メインワード線と同様
に第１のサブワード選択線も上記８分割されたサブアレ
イを貫通するように延長される。上記アレイの上部に
は、Ｙデコーダ（YDecoder) 及びＹ選択線ドライバ（YS
driver) が設けられる。

【００５０】図９には、上記ダイナミック型ＲＡＭのセ
ンスアンプ部と、その周辺回路の一実施例の要部回路図
が示されている。同図においては、２つのサブアレイに
挟まれて配置されたセンスアンプとそれに関連した回路
が例示的に示されている。また、各素子が形成されるウ
ェル領域が点線で示され、それに与えられるバイアス電
圧も併せて示されている。

【００５１】ダイナミック型メモリセルは、上記１つの
サブアレイに設けられたサブワード線ＳＷＬと、相補ビ
ット線ＢＬ，／ＢＬのうちの一方ＢＬとの間に設けられ
た１つが代表として例示的に示されている。ダイナミッ
ク型メモリセルは、アドレス選択ＭＯＳＦＥＴＱｍと記
憶キャパシタＣｓから構成される。アドレス選択ＭＯＳ
ＦＥＴＱｍのゲートは、サブワード線ＳＷＬに接続さ
れ、このＭＯＳＦＥＴＱｍのドレインがビット線ＢＬに
接続され、ソースに記憶キャパシタＣｓが接続される。
記憶キャパシタＣｓの他方の電極は共通化されてプレー
ト電圧が与えられる。上記サブワード線ＳＷＬの選択レ
ベルは、上記ビット線のハイレベルに対して上記アドレ
ス選択ＭＯＳＦＥＴＱｍのしきい値電圧分だけ高くされ
た高電圧ＶＰＰとされる。

【００５２】センスアンプを上記内部降圧電源回路で形
成された内部降圧電圧ＶＤＬで動作させるようにした場
合、センスアンプにより増幅されてビット線に与えられ
るハイレベルは、上記内部電圧ＶＤＬに対応したレベル
にされる。したがって、上記ワード線の選択レベルに対
応した高電圧ＶＰＰはＶＤＬ＋Ｖthにされる。センスア
ンプの左側に設けられたサブアレイの一対の相補ビット
線ＢＬと／ＢＬは、同図に示すように平行に配置され、
ビット線の容量バランス等をとるために必要に応じて適
宜に交差させられる。かかる相補ビット線ＢＬと／ＢＬ
は、シェアードスイッチＭＯＳＦＥＴＱ１とＱ２により
センスアンプの単位回路の入出力ノードと接続される。

【００５３】センスアンプの単位回路は、ゲートとドレ
インとが交差接続されてラッチ形態にされたＮチャンネ
ル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型
の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８から構成さ
れる。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソース
は、共通ソース線ＣＳＮに接続される。Ｐチャンネル型
ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳ
Ｐに接続される。上記共通ソース線ＣＳＮとＣＳＰに
は、それぞれパワースイッチＭＯＳＦＥＴが設けられ
る。特に制限されないが、Ｎチャンネル型の増幅ＭＯＳ
ＦＥＴＱ５とＱ６のソースが接続された共通ソース線Ｃ
ＳＮには、上記ＡとＢ側のクロスエリアに設けられたＮ
チャンネル型のパワースイッチＭＯＳＦＥＴＱ１２とＱ
１３により接地電位に対応した動作電圧が与えられる。

【００５４】特に制限されないが、上記Ｐチャンネル型
の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共
通ソース線ＣＳＰには、オーバードライブ用のＰチャン
ネル型のパワーＭＯＳＦＥＴＱ１５と、上記内部電圧Ｖ
ＤＬを供給するＮチャンネル型のパワーＭＯＳＦＥＴＱ
１６が設けられる。上記オーバードライブ用の電圧は、
昇圧電圧ＶＰＰがゲートに供給されたＮチャンネル型Ｍ
ＯＳＦＥＴＱ１４により形成されたクランプ電圧ＶＤＤ
ＣＬＰが用いられる。このＭＯＳＦＥＴＱ１４のドレイ
ンには、外部端子から供給された電源電圧ＶＤＤが供給
され、上記ＭＯＳＦＥＴＱ１４をソースフォロワ出力回
路として動作させ、上記昇圧電圧ＶＰＰを基準にしてＭ
ＯＳＦＥＴＱ１４のしきい値電圧分だけ低下したクラン
プ電圧ＶＤＤＣＬＰを形成する。

【００５５】特に制限されないが、上記昇圧電圧ＶＰＰ
は、チャージポンプ回路の動作を基準電圧を用いて制御
して３．８Ｖのような安定化された高電圧とされる。そ
して、上記ＭＯＳＦＥＴＱ１４のしきい値電圧は、メモ
リセルのアドレス選択ＭＯＳＦＥＴＱｍに比べて低い低
しきい値電圧に形成されており、上記クランプ電圧ＶＤ
ＤＣＬＰを約２．９Ｖのような安定化された定電圧にす
る。ＭＯＳＦＥＴＱ２６は、リーク電流経路を形成する
ＭＯＳＦＥＴであり、約１μＡ程度の微小な電流した流
さない。これにより、長期間にわたってスタンバイ状態
（非動作状態）にされた時や、電源電圧ＶＤＤのバンプ
により上記ＶＤＤＣＬＰが過上昇するのを防止し、かか
る過上昇時の電圧ＶＤＤＣＬＰが与えられる増幅ＭＯＳ
ＦＥＴＱ７，Ｑ８のバックバイアス効果による動作遅延
を防止する。

【００５６】この実施例では、上記のようなクランプ電
圧ＶＤＤＣＬＰによりセンスアンプのオーバードライブ
電圧を形成するものであることに着目し、その電圧を供
給するＰチャンネル型のパワーＭＯＳＦＥＴＱ１５と、
センスアンプのＰチャンネル型の増幅ＭＯＳＦＥＴＱ
７，Ｑ８とを同図で点線で示したような同じＮ型ウェル
領域ＮＷＥＬＬに形成するとともに、そのバイアス電圧
として上記クランプ電圧ＶＤＤＣＬＰを供給するもので
ある。そして、センスアンプのＰチャンネル型の増幅Ｍ
ＯＳＦＥＴＱ７とＱ８の共通ソース線ＣＳＰに本来の動
作電圧ＶＤＬを与えるパワーＭＯＳＦＥＴＱ１６は、Ｎ
チャンネル型として上記オーバードライブ用のＭＯＳＦ
ＥＴＱ１４と電気的に分離して形成する。

【００５７】上記Ｎチャンネル型のパワーＭＯＳＦＥＴ
Ｑ１６のゲートに供給されるセンスアンプ活性化信号Ｓ
ＡＰ２は、上記Ｐチャンネル型ＭＯＳＦＥＴＱ１５のゲ
ートに供給されるオーバードライブ用の活性化信号／Ｓ
ＡＰ１と逆相の信号とされ、特に制限されないが、その
ハイレベルが電源電圧ＶＤＤに対応された信号とされ
る。つまり、前記のようにＶＤＤＣＬＰは、約＋２．９
Ｖ程度であり、電源電圧ＶＤＤの許容最小電圧ＶＤＤmi
n は、約３．０Ｖであるので、上記Ｐチャンネル型ＭＯ
ＳＦＥＴＱ１５をオフ状態にさせることができるととも
に、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１６を低しきい
値電圧のものを用いることにより、ソース側から内部電
圧ＶＤＬに対応した電圧を出力させることができる。

【００５８】上記センスアンプの単位回路の入出力ノー
ドには、相補ビット線を短絡させるイコライズＭＯＳＦ
ＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧
を供給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなる
プリチャージ回路が設けられる。これらのＭＯＳＦＥＴ
Ｑ９〜Ｑ１１のゲートは、共通にプリチャージ信号ＢＬ
ＥＱが供給される。このプリチャージ信号ＢＬＥＱを形
成するドライバ回路は、上記クロスエリアにＮチャンネ
ル型ＭＯＳＦＥＴＱ１８を設けて、その立ち下がりを高
速にする。つまり、メモリアクセスの開始によりワード
線を選択タイミングを早くするために、各クロスエリア
に設けられたＮチャンネル型ＭＯＳＦＥＴＱ１８をオン
状態にして上記プリチャージ回路を構成するＭＯＳＦＥ
ＴＱ９〜Ｑ１１を高速にオフ状態に切り替えるようにす
るものである。

【００５９】これに対して、プリチャージ動作を開始さ
せる信号を形成するＰチャンネル型ＭＯＳＦＥＴＱ１７
は、上記のように個々のクロスエリアに設けられるので
はなく、Ｙデコーダ＆ＹＳドライバ部に設けるようにす
る。つまり、メモリアクセスの終了によりプリチャージ
動作が開始されるものであるが、その動作には時間的な
余裕が有るので、信号ＢＬＥＱの立ち上がを高速にする
ことが必要ないからである。この結果、一方のクロスエ
リアに設けられるＰチャンネル型ＭＯＳＦＥＴは、上記
オーバードライブ用のパワーＭＯＳＦＥＴＱ１５のみと
なり、他方のクロスエリアに設けられるＰチャンネル型
ＭＯＳＦＥＴは、次に説明する入出力線のスイッチ回路
ＩＯＳＷを構成するＭＯＳＦＥＴＱ２４，Ｑ２５及び共
通入力線ＭＩＯを内部電圧ＶＤＬにプリチャージさせる
プリチャージ回路を構成するＭＯＳＦＥＴにできる。そ
して、これらのＮ型ウェル領域には、上記ＶＤＤＣＬＰ
とＶＤＬのようなバイアス電圧が与えられるから１種類
のＮ型ウェル領域となり、寄生サイリスタ素子が形成さ
れない。

【００６０】センスアンプの単位回路は、シェアードス
イッチＭＯＳＦＥＴＱ３とＱ４を介して右側のサブアレ
イの同様な相補ビット線ＢＬ，／ＢＬに接続される。ス
イッチＭＯＳＦＥＴＱ１２とＱ１３は、カラムスイッチ
回路を構成するものであり、選択信号ＹＳを受けて、上
記センスアンプの単位回路の入出力ノードをサブ共通入
出力線ＬＩＯに接続させる。例えば、左側のサブアレイ
のサブワード線ＳＷＬが選択されたときには、センスア
ンプの右側シェアードスイッチＭＯＳＦＥＴＱ３とＱ４
とがオフ状態にされる。これにより、センスアンプの入
出力ノードは、上記左側の相補ビット線ＢＬ，／ＢＬに
接続されて、選択されたサブワード線ＳＷＬに接続され
たメモリセルの微小信号を増幅し、上記カラムスイッチ
回路を通してサブ共通入出力線ＬＩＯに伝える。上記サ
ブ共通入出力線ＬＩＯは、クロスエリアに設けられたＮ
チャンネル型ＭＯＳＦＥＴＱ１９と２０及び上記Ｐチャ
ンネル型ＭＯＳＦＥＴＱ２４とＱ２５からなるスイッチ
回路ＩＯＳＷを介してメインアンプの入端子に接続され
る入出力線ＭＩＯに接続される。

【００６１】サブワード線駆動回路ＳＷＤは、そのうち
の１つが代表として例示的に示されているように、上記
深い深さのＮ型ウェル領域ＤＷＥＬＬ（ＶＰＰ）に形成
されたＰチャンネル型ＭＯＳＦＥＴＱ２１と、かかるＤ
ＷＥＬＬ内に形成されるＰ型ウェル領域ＰＷＥＬＬ（Ｖ
ＢＢ）に形成されたＮチャンネル型ＭＯＳＦＥＴＱ２２
及びＱ２３とを用いて構成される。インバータ回路Ｎ１
は、特に制限されないが、前記図３に示したようなサブ
ワード選択線駆動回路ＦＸＤを構成するものであり、前
記のようにクロスエリアに設けられるものである。サブ
アレイのアドレス選択ＭＯＳＦＥＴＱｍも、上記ＤＷＥ
ＬＬ内に形成されるＰ型ウェル領域ＰＷＥＬＬ（ＶＢ
Ｂ）に形成されるものである。

【００６２】図１０には、上記サブアレイのメインワー
ド線とサブワード線との関係を説明するための要部ブロ
ック図が示されている。同図は、主に回路動作を説明す
るものであり、サブワード選択線の実際的な幾何学的な
配置を無視してサブワード選択線ＦＸ０Ｂ〜７Ｂを１つ
に纏めて表している。同図においては、サブワード線の
選択動作を説明するために２本のメインワード線ＭＷＬ
０とＭＷＬ１が代表として示されている。これらのメイ
ンワード線ＭＷＬ０は、メインワードドライバＭＷＤ０
により選択される。他のメインワード線ＭＷＬ１は、上
記同様なメインワードドライバにより同様に選択され
る。

【００６３】上記１つのメインワード線ＭＷＬ０には、
それの延長方向に対して８組のサブワード線が設けられ
る。同図には、そのうちの２組のサブワード線が代表と
して例示的に示されている。サブワード線は、偶数０〜
６と奇数１〜７の合計８本のサブワード線が１つのサブ
アレイに交互に配置される。メインワードドライバに隣
接する偶数０〜６と、メインワード線の遠端側（ワード
ドライバの反対側）に配置される奇数１〜７を除いて、
サブアレイ間に配置されるサブワードドライバは、それ
を中心にした左右のサブアレイのサブワード線を駆動す
る。

【００６４】これにより、前記のようにサブアレイとし
ては、８分割されるが、上記のように実質的にサブワー
ドドライバＳＷＤにより２つのサブアレイに対応したサ
ブワード線が同時に選択されるので、実質的には上記サ
ブアレイが４組に分けられることとなる。上記のように
サブワード線ＳＷＬを偶数０〜６と偶数１〜７に分け、
それぞれメモリブロックの両側にサブワードドライバＳ
ＷＤを配置する構成では、メモリセルの配置に合わせて
高密度に配置されるサブワード線ＳＷＬの実質的なピッ
チがサブワードドライバＳＷＤの中で２倍に緩和でき、
サブワードドライバＳＷＤとサブワード線ＳＷＬとを効
率よく半導体チップ上にレイアウトすることができる。

【００６５】この実施例では、上記サブワードドライバ
ＳＷＤは、４本のサブワード線０〜６（１〜７）に対し
て共通にメインワード線ＭＷＬから選択信号を供給す
る。上記４つのサブワード線の中から１つのサブワード
線を選択するためのサブワード選択線ＦＸＢが設けられ
る。サブワード選択線は、ＦＸＢ０〜ＦＸＢ７の８本か
ら構成され、そのうちの偶数ＦＸＢ０〜ＦＸＢ６が上記
偶数列のサブワードドライバ０〜６に供給され、そのう
ち奇数ＦＸＢ１〜ＦＸＢ７が上記奇数列のサブワードド
ライバ１〜７に供給される。

【００６６】サブワード選択線ＦＸＢ０〜ＦＸＢ７は、
サブアレイ上では第２層目の金属（メタル）配線層Ｍ２
により形成され、同じく第２層目の金属配線層Ｍ２によ
り構成されるメインワード線ＭＷＬ０〜ＭＷＬｎと平行
に延長される第１サブワード選択線と、そこから直交す
る方向に延長される第２のサブワード選択線からなる。
特に制限されないが、上記第２のサブワード選択線は、
メインワード線ＭＷＬとの交差するために第３層目の金
属配線層Ｍ３により構成される。

【００６７】サブワードドライバＳＷＤは、そのうちの
１つが例示的に示されているように、メインワード線Ｍ
ＷＬに入力端子が接続され、出力端子にサブワード線Ｓ
ＷＬが接続されたＰチャンネル型ＭＯＳＦＥＴＱ２１と
Ｎチャンネル型ＭＯＳＦＥＴＱ２２からなる第１のＣＭ
ＯＳインバータ回路と、上記サブワード線ＳＷＬと回路
の接地電位との間に設けられ、上記サブワード選択信号
ＦＸＢを受けるスイッチＭＯＳＦＥＴＱ２３から構成さ
れる。このスイッチＭＯＳＦＥＴＱ２３のゲートを接続
するために、実際には０、２、４、６からなるサブワー
ドドライバ列にそってＦＸとＦＸＢとの合計８本のサブ
ワード選択線が配置されるが、同図では１つの線で表し
ている。

【００６８】上記サブワード選択信号ＦＸＢの反転信号
ＦＸを形成する第２のＣＭＯＳインバータ回路Ｎ１がサ
ブワード選択線駆動回路ＦＸＤとして設けられ、その出
力信号を上記第１のＣＭＯＳインバータ回路の動作電圧
端子であるＰチャンネル型ＭＯＳＦＥＴＱ２１のソース
端子に供給する。この第２のＣＭＯＳインバータ回路Ｎ
１は、特に制限されないが、前記図３のようにクロスエ
リアに形成され、複数からなるサブワードドライバＳＷ
Ｄに対応して共通に用いられる。

【００６９】上記のようなサブワードドライバＳＷＤの
構成においては、メインワード線ＭＷＬがワード線の選
択レベルに対応した昇圧電圧ＶＰＰのようなハイレベル
のとき、上記第１のＣＭＯＳインバータ回路のＮチャン
ネル型ＭＯＳＦＥＴＱ２２がオン状態となり、サブワー
ド線ＳＷＬを回路の接地電位のようなロウレベルにす
る。このとき、サブワード選択信号ＦＸＢが回路の接地
電位のようなロウレベルのような選択レベルとなり、サ
ブワード選択線駆動回路ＦＸＤとしての第２のＣＭＯＳ
インバータ回路Ｎ１の出力信号が上記昇圧電圧ＶＰＰに
対応した選択レベルにされても、上記メインワード線Ｍ
ＷＬの非選択レベルにより、Ｐチャンネル型ＭＯＳＦＥ
ＴＱ２１がオフ状態であるので、上記サブワード線ＳＷ
Ｌは上記Ｎチャンネル型ＭＯＳＦＥＴＱ２２のオン状態
による非選択状態にされる。

【００７０】上記メインワード線ＭＷＬが選択レベルに
対応した回路の接地電位のようなロウレベルのとき、上
記第１のＣＭＯＳインバータ回路のＮチャンネル型ＭＯ
ＳＦＥＴＱ２２がオフ状態となり、Ｐチャンネル型ＭＯ
ＳＦＥＴＱ２１がオン状態になる。このとき、サブワー
ド選択信号ＦＸＢが上記回路の接地電位のようなロウレ
ベルなら、サブワード選択線駆動回路ＦＸＤとしての第
２のＣＭＯＳインバータ回路Ｎ１の出力信号が上記昇圧
電圧ＶＰＰに対応した選択レベルにされて、サブワード
線ＳＷＬをＶＰＰのような選択レベルにする。もしも、
サブワード選択信号ＦＸＢが昇圧電圧ＶＰＰのような非
選択レベルなら、上記第２のＣＭＯＳインバータ回路Ｎ
２の出力信号がロウレベルとなり、これとともに上記Ｎ
チャンネル型ＭＯＳＦＥＴＱ２３がオン状態になってサ
ブワード線ＳＷＬをロウレベルの非選択レベルにする。

【００７１】上記メインワード線ＭＷＬ及びそれと平行
に配置される第１のサブワード選択線ＦＸＢは、上記の
ように非選択レベルが共にＶＰＰのようなハイレベルに
されている。それ故、ＲＡＭが非選択状態（スタンバ
イ）状態のときに上記平行に配置されるメインワード線
ＭＷＬと第１のサブワード選択線ＦＸＢとの間に絶縁不
良が発生しても、リーク電流が流れることがない。この
結果、メインワード線ＭＷＬの間に第１のサブワード選
択線ＦＸＢ形成してサブアレイ上に配置させることがで
き、レアウトの高密度化としても、上記リーク電流によ
る直流不良を回避することができ高信頼性となるもので
ある。

【００７２】図１１には、上記メモリアレイのメインワ
ード線とセンスアンプとの関係を説明するための要部ブ
ロック図が示されている。同図においては、代表として
１本のメインワード線ＭＷＬが示されている。このメイ
ンワード線ＭＷＬは、メインワードドライバＭＷＤによ
り選択される。上記メインワードドライバに隣接して、
上記偶数サブワード線に対応したサブワードドライバＳ
ＷＤが設けられる。

【００７３】同図では、省略されてるが上記メインワー
ド線ＭＷＬと平行に配置されるサブワード線と直交する
ように相補ビット線（Pair Bit Line)が設けられる。こ
の実施例では、特に制限されないが、相補ビット線も偶
数列と奇数列に分けられ、それぞれに対応してサブアレ
イ（メモリセルアレイ）を中心にして左右にセンスアン
プＳＡが振り分けられる。センスアンプＳＡは、前記の
ようにシェアードセンス方式とされるが、端部のセンス
アンプＳＡでは、実質的に片方にした相補ビット線が設
けられないが、シェアードスイッチＭＯＳＦＥＴを介し
て相補ビット線と接続される。

【００７４】上記のようにサブアレイの両側にセンスア
ンプＳＡを分散して配置する構成では、奇数列と偶数列
に相補ビット線が振り分けられるために、センスアンプ
列のピッチを緩やかにすることができる。逆にいうなら
ば、高密度に相補ビット線を配置しつつ、センスアンプ
ＳＡを形成する素子エリアを確保することができるもの
となる。上記センスアンプＳＡの配列に沿って上記サブ
入出力線が配置される。このサブ入出力線は、カラムス
イッチを介して上記相補ビット線に接続される。カラム
スイッチは、スイッチＭＯＳＦＥＴから構成される。こ
のスイッチＭＯＳＦＥＴのゲートは、カラムデコーダCO
LUMN DECORDER の選択信号が伝えられるカラム選択線Ｙ
Ｓに接続される。

【００７５】図１２には、上記ダイナミック型ＲＡＭの
周辺部分の一実施例の概略ブロック図が示されている。
タイミング制御回路ＴＧは、外部端子から供給されるロ
ウアドレスストローブ信号／ＲＡＳ、カラムアドレスス
トローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ及
びアウトプットイネーブル信号／ＯＥを受けて、動作モ
ードの判定、それに対応して内部回路の動作に必要な各
種のタイミング信号を形成する。この明細書及び図面で
は、／はロウレベルがアクティブレベルであることを意
味するのに用いている。

【００７６】信号Ｒ１とＲ３は、ロウ系の内部タイミン
グ信号であり、ロウ系の選択動作のために使用される。
タイミング信号φＸＬは、ロウ系アドレスを取り込んで
保持させる信号であり、ロウアドレスバッファＲＡＢに
供給される。すなわち、ロウアドレスバッファＲＡＢ
は、上記タイミング信号φＸＬによりアドレス端子Ａ０
〜Ａｉから入力されたアドレスを取り込んでラッチ回路
に保持させる。タイミング信号φＹＬは、カラム系アド
レスを取り込んで保持させる信号であり、カラムアドレ
スバッファＣＡＢに供給される。すなわち、カラムアド
レスバッファＲＡＢは、上記タイミング信号φＹＬによ
りアドレス端子Ａ０〜Ａｉから入力されたアドレスを取
り込んでラッチ回路に保持させる。

【００７７】信号φＲＥＦは、リフレッシュモードのと
きに発生される信号であり、ロウアドレスバッファの入
力部に設けられたマルチプレクサＡＭＸに供給されて、
リフレッシュモードのときにリフレッシュアドレスカウ
ンタ回路ＲＦＣにより形成されたリフレッシュ用アドレ
ス信号に切り替えるよう制御する。リフレッシュアドレ
スカウンタ回路ＲＦＣは、タイミング制御回路ＴＧによ
り形成されたリフレッシュ用の歩進パルスφＲＣを計数
してリフレッシュアドレス信号を生成する。この実施例
では後述するようなオートリフレッシュとセルフリフレ
ッシュを持つようにされる。タイミング信号φＸは、ワ
ード線選択タイミング信号であり、デコーダＸＩＢに供
給されて、下位２ビットのアドレス信号の解読された信
号に基づいて４通りのワード線選択タイミング信号Ｘｉ
Ｂが形成される。タイミング信号φＹはカラム選択タイ
ミング信号であり、カラム系プリデコーダＹＰＤに供給
されてカラム選択信号ＡＹix、ＡＹjx、ＡＹkxが出力さ
れる。

【００７８】タイミング信号φＷは、書き込み動作を指
示する制御信号であり、タイミング信号φＲは読み出し
動作を指示する制御信号である。これらのタイミング信
号φＷとφＲは、入出力回路Ｉ／Ｏに供給されて、書き
込み動作のときには入出力回路Ｉ／Ｏに含まれる入力バ
ッファを活性化し、出力バッファを出力ハイインピーダ
ンス状態にさせる。これに対して、読み出し動作のとき
には、上記出力バッファを活性化し、入力バッファを出
力ハイインピーダンス状態にする。タイミング信号φＭ
Ｓは、特に制限されないが、メモリアレイ選択動作を指
示する信号であり、ロウアドレスバッファＲＡＢに供給
され、このタイミングに同期して選択信号ＭＳｉが出力
される。タイミング信号φＳＡは、センスアンプの動作
を指示する信号である。このタイミング信号φＳＡに基
づいて、センスアンプの活性化パルスが形成される。

【００７９】この実施例では、ロウ系の冗長回路Ｘ−Ｒ
ＥＤが代表として例示的に示されている。すなわち、上
記回路Ｘ−ＲＥＤは、不良アドレスを記憶させる記憶回
路と、アドレス比較回路とを含んでいる。記憶された不
良アドレスとロウアドレスバッファＲＡＢから出力され
る内部アドレス信号ＢＸｉとを比較し、不一致のときに
は信号ＸＥをハイレベルにし、信号ＸＥＢをロウレベル
にして、正規回路の動作を有効にする。上記入力された
内部アドレス信号ＢＸｉと記憶された不良アドレスとが
一致すると、信号ＸＥをロウレベルにして正規回路の不
良メインワード線の選択動作を禁止させるとともに、信
号ＸＥＢをハイレベルにして、１つの予備メインワード
線を選択する選択信号ＸＲｉＢを出力させる。

【００８０】内部電圧発生回路ＶＧは、外部端子から供
給された３．３Ｖのような電源電圧ＶＤＤと０Ｖの接地
電位ＶＳＳとを受け、上記昇圧電圧ＶＰＰ（＋３．８
Ｖ）、内部電圧ＶＤＬ（＋２．２Ｖ）、プレート電圧
（プリチャージ電圧）ＶＰＬ（１．１Ｖ）及び基板電圧
ＶＢＢ（−１．０Ｖ）を形成する複数の回路から構成さ
れる。特に制限されないが、上記昇圧電圧ＶＰＰと基板
電圧ＶＢＢとは、チャージポンプ回路と、その制御回路
とを用いて上記電圧ＶＰＰ及びＶＢＢを安定的に形成す
る。上記内部電圧ＶＤＬは、上記基準電圧ＶＬＲを用い
た前記内部降圧電源回路により形成されるものである。
上記プレート電圧ＶＰＬやハーフプリチャージ電圧は、
内部降圧電圧ＶＤＬを１／２に分圧して形成される。

【００８１】図１３には、この発明に係るダイナミック
型ＲＡＭの動作の一例を説明するためのタイミング図が
示されている。／ＲＡＳのロウレベルによりロウ系のメ
モリアクセスが開始され、ロウアドレス系の選択タイミ
ング信号ＲＡＣが発生され、それによりワード線ＳＷＬ
が選択される。この信号ＲＡＣを遅延回路により遅延さ
せて、センスアンプ活性化信号／ＳＡＥが形成される。
上記センスアンプ活性化信号／ＳＡＥをタイミング発生
回路に供給して、オーバードライブパルスとセンスアン
プの活性化信号を形成する。これにより、オーバードラ
イブ時間だけコモンソース線ＣＳＰの電位が内部電圧Ｖ
ＤＬ以上に高くされて、ビット線ＢＬ又は／ＢＬのハイ
レベルへの立ち上がりを高速にする。この後に、上記信
号／ＳＡＥを遅延回路で遅延させてＹ選択信号ＹＳを立
ち上げる。

【００８２】上記オーバードライブパルスを利用して、
上記図１の実施例のタイミング信号ＥＢを形成するよう
にしてもよい。つまり、レベル引抜き回路ＬＤＷの動作
が必要なのは、上記オーバードライブ用電圧ＶＤＤＣＬ
Ｐによって内部電圧ＶＤＬが基準電圧ＶＬＲより高くな
るときであるからである。これにより、格別なタイミン
グ発生回路を用いることなく、上記レベル引抜き回路Ｌ
ＤＷの動作タイミング信号を形成することができる。

【００８３】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 外部端子から供給された電源電圧で動作し、基
準電圧と内部降圧電圧とを受け、第１の動作制御信号よ
り増幅動作を行うようにされた第１の差動回路及び電流
増幅ＭＯＳＦＥＴにより構成されて、上記内部降圧電圧
が基準電圧よりも低くされたときに上記電流増幅ＭＯＳ
ＦＥＴにより上記内部降圧電圧を引き上げるレベル引上
げ回路と、上記外部端子から供給された電源電圧で動作
し、上記基準電圧と内部降圧電圧とを受け、上記動作制
御信号によるレベル引上げ回路の動作開始時に第２の動
作制御信号により一時的に動作する第２の差動回路を含
み、上記基準電圧に対して内部降圧電圧が高くされたと
きに上記内部降圧電圧を低くする電流経路を形成するレ
ベル引抜き回路とを組み合わせることにより、低消費電
力化を図りつつ、動作開始時に短い時間内に安定化でき
る内部降圧電源回路を得ることができるという効果が得
られる。

【００８４】（２） 外部端子から供給された電源電圧
で動作し、第１の基準電圧と内部降圧電圧とを受け、動
作制御信号より増幅動作を行うようにされた差動回路及
び電流増幅ＭＯＳＦＥＴにより構成されて、上記内部降
圧電圧が上記第１の基準電圧よりも低くされたときに上
記電流増幅ＭＯＳＦＥＴにより上記内部降圧電圧を引き
上げるレベル引上げ回路と、外部端子から供給された電
源電圧で動作し、上記基準電圧に対して微小電圧だけ高
くされた第２の基準電圧と内部降圧電圧とを受け、上記
動作制御信号より増幅動作を行うようにされた差動回路
を含み、上記第２の基準電圧に対して内部降圧電圧が高
くされたときに上記内部降圧電圧を低くする電流経路を
形成するレベル引抜き回路とを組み合わせることによ
り、低消費電力化を図りつつ、動作開始時に短い時間内
に安定化できる内部降圧電源回路を得ることができると
いう効果が得られる。

【００８５】（３） 外部端子から供給された電源電圧
により定常的に動作し、上記基準電圧と上記内部降圧電
圧とを受けて上記基準電圧に対応した上記内部降圧電圧
を形成するとともに、上記内部降圧電圧により動作させ
られる内部回路が非動作状態におけるリーク電流に対応
した電流供給能力しか持たないようにされた内部降圧電
圧発生回路を更に備えることにより、内部回路が待機時
の内部降圧電圧を確保することができるという効果が得
られる。

【００８６】（４） 動作開始時には内部降圧電圧より
も高くされた電圧よりオーバードライブされるセンスア
ンプの動作電圧として上記内部降圧電源回路を用いるこ
とにより、センスアンプが動作開始時に短い時間内に内
部降圧電圧の安定化できるためにカラム選択動作を早い
タイミングで行うようにすることができるという効果が
得られる。

【００８７】（５） 上記第１の動作制御信号を上記セ
ンスアンプ活性化信号とし、上記第２の制御信号は上記
オーバードライブ用センスアンプ活性化信号とすること
より、格別なタイミング発生回路を設けることなく最適
なタイミングで内部降圧電源回路を構成するレベル引上
げ回路とレベル引抜き回路とを動作させることができる
という効果が得られる。

【００８８】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図５
（Ｂ）のレベル引抜き回路を構成するレベル引抜き用の
電流経路として、ＣＭＯＳインバータ回路を構成するＭ
ＯＳＦＥＴＱ３８は省略できるものである。ＭＯＳＦＥ
ＴＱ３９は抵抗素子に置き換えることができる。このよ
うにレベル引抜き用の経路は種々の実施形態を採ること
ができる。

【００８９】この発明が適用されるダイナミック型ＲＡ
Ｍを構成するサブアレイの構成、または半導体チップに
搭載される複数のメモリアレイの配置は、その記憶容量
等に応じて種々の実施形態を採ることができる。また、
サブワードドライバの構成は、種々の実施形態を採るこ
とができる。入出力インターフェイスの部分は、クロッ
ク信号に同期して動作を行うようにされたシンクロナス
ダイナミック型ＲＡＭとしてもよい。１つのメインワー
ド線に割り当てられるサブワード線の数は、前記のよう
に４本の他に８本等種々の実施形態を採ることができ
る。この発明は、前記ダイナミック型ＲＡＭの他に、外
部端子から供給された電源電圧を降圧して、内部回路の
動作に必要な内部降圧電源回路を備えた半導体集積回路
装置に広く利用できるものである。

【００９０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、外部端子から供給された電
源電圧で動作し、基準電圧と内部降圧電圧とを受け、第
１の動作制御信号より増幅動作を行うようにされた第１
の差動回路及び電流増幅ＭＯＳＦＥＴにより構成され
て、上記内部降圧電圧が基準電圧よりも低くされたとき
に上記電流増幅ＭＯＳＦＥＴにより上記内部降圧電圧を
引き上げるレベル引上げ回路と、上記外部端子から供給
された電源電圧で動作し、上記基準電圧と内部降圧電圧
とを受け、上記動作制御信号によるレベル引上げ回路の
動作開始時に第２の動作制御信号により一時的に動作す
る第２の差動回路を含み、上記基準電圧に対して内部降
圧電圧が高くされたときに上記内部降圧電圧を低くする
電流経路を形成するレベル引抜き回路とを組み合わせる
ことにより、低消費電力化を図りつつ、動作開始時に短
い時間内に安定化できる内部降圧電源回路を得ることが
できる。

【００９１】本願において開示される発明のうち他の代
表的なものによって得られる効果を簡単に説明すれば、
下記の通りである。外部端子から供給された電源電圧で
動作し、第１の基準電圧と内部降圧電圧とを受け、動作
制御信号より増幅動作を行うようにされた差動回路及び
電流増幅ＭＯＳＦＥＴにより構成されて、上記内部降圧
電圧が上記第１の基準電圧よりも低くされたときに上記
電流増幅ＭＯＳＦＥＴにより上記内部降圧電圧を引き上
げるレベル引上げ回路と、外部端子から供給された電源
電圧で動作し、上記基準電圧に対して微小電圧だけ高く
された第２の基準電圧と内部降圧電圧とを受け、上記動
作制御信号より増幅動作を行うようにされた差動回路を
含み、上記第２の基準電圧に対して内部降圧電圧が高く
されたときに上記内部降圧電圧を低くする電流経路を形
成するレベル引抜き回路とを組み合わせることにより、
低消費電力化を図りつつ、動作開始時に短い時間内に安
定化できる内部降圧電源回路を得ることができる。

【図面の簡単な説明】

【図１】この発明に係る内部降圧電源回路の一実施例を
示すブロック図である。

【図２】図１の内部降圧電源回路の動作を説明するため
のタイミング図である。

【図３】この発明に係る内部降圧電源回路の他の一実施
例を示すブロック図である。

【図４】図３の内部降圧電源回路の動作を説明するため
のタイミング図である。

【図５】図１及び図３の内部降圧電圧発生回路及びレベ
ル引抜き回路の一実施例を示す回路図である。

【図６】この発明に用いられる基準電圧を形成する電圧
発生回路の一実施例を示す回路図である。

【図７】この発明に係る内部降圧電源回路が搭載された
ダイナミック型ＲＡＭの一実施例を示すレイアウト図で
ある。

【図８】上記ダイナミック型ＲＡＭを説明するための概
略レイアウト図である。

【図９】上記ダイナミック型ＲＡＭのセンスアンプ部と
その周辺回路の一実施例を示す要部回路図である。

【図１０】図７に示したサブアレイのメインワード線と
サブワード線との関係を説明するための要部ブロック図
である。

【図１１】図７のサブアレイのメインワード線とセンス
アンプとの関係を説明するための要部ブロック図であ
る。

【図１２】図１のダイナミック型ＲＡＭの周辺部分の一
実施例を示す概略ブロック図である。

【図１３】この発明に係るダイナミック型ＲＡＭの動作
の一例を説明するための波形図である。

【符号の説明】

９…内部電圧発生回路、１０…メモリチップ、１１…メ
インロウデコーダ領域、１２…メインワードドライバ領
域、１３…カラムデコーダ領域、１４…周辺回路、ポン
ディングパッド領域、１５…メセリセルアレイ（サブア
レイ）、１６…センスアンプ領域、１７…サブワードド
ライバ領域、１８…交差領域（クロスエリア） ＳＡ…センスアンプ、ＳＷＤ…サブワードドライバ、Ｍ
ＷＤ…メインワードドライバ、ＡＣＴＲＬ…メモリアレ
イ制御回路、ＭＷＬ０〜ＭＷＬｎ…メインワード線、Ｓ
ＷＬ，ＳＷＬ０…サブワード線、ＹＳ…カラム選択線、
ＳＢＡＲＹ…サブアレイ、ＴＧ…タイミング制御回路、
Ｉ／Ｏ…入出力回路、ＲＡＢ…ロウアドレスバッファ、
ＣＡＢ…カラムアドレスバッファ、ＡＭＸ…マルチプレ
クサ、ＲＦＣ…リフレッシュアドレスカウンタ回路、Ｘ
ＰＤ，ＹＰＤ…プリテコーダ回路、Ｘ−ＤＥＣ…ロウ系
冗長回路、ＸＩＢ…デコーダ回路、Ｑ１〜Ｑ４９…ＭＯ
ＳＦＥＴ、ＣＳＰ，ＣＳＮ…共通ソース線、ＹＳ…カラ
ム選択信号、ＬＩＯ…サブ共通入出力線、ＭＩＯ…共通
入出力線、Ｍ１〜Ｍ３…メタル層、ＳＮ…ストレージノ
ード、ＰＬ…プレート電極、ＢＬ…ビット線、ＳＤ…ソ
ース，ドレイン、ＦＧ…１層目ポリシリコン層。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 外部端子から供給された電源電圧で動作
   し、基準電圧と内部降圧電圧とを受け、第１の動作制御
   信号より増幅動作を行うようにされた第１の差動回路及
   び電流増幅ＭＯＳＦＥＴにより構成されて、上記内部降
   圧電圧が基準電圧よりも低くされたときに上記電流増幅
   ＭＯＳＦＥＴにより上記内部降圧電圧を引き上げるレベ
   ル引上げ回路と、 外部端子から供給された電源電圧で動作し、基準電圧と
   内部降圧電圧とを受け、上記動作制御信号によるレベル
   引上げ回路の動作開始時に第２の動作制御信号により一
   時的に動作する第２の差動回路を含み、上記基準電圧に
   対して内部降圧電圧が高くされたときに上記内部降圧電
   圧を低くする電流経路を形成するレベル引抜き回路とを
   備えてなることを特徴とする半導体集積回路装置。
2. 【請求項２】 外部端子から供給された電源電圧により
   定常的に動作し、上記基準電圧と上記内部降圧電圧とを
   受けて上記基準電圧に対応した上記内部降圧電圧を形成
   するとともに、上記内部降圧電圧により動作させられる
   内部回路が非動作状態におけるリーク電流に対応した電
   流供給能力しか持たないようにされた内部降圧電圧発生
   回路を更に備えてなることを特徴とする請求項１の半導
   体集積回路装置。
3. 【請求項３】 外部端子から供給された電源電圧で動作
   し、第１の基準電圧と内部降圧電圧とを受け、動作制御
   信号より増幅動作を行うようにされた差動回路及び電流
   増幅ＭＯＳＦＥＴにより構成されて、上記内部降圧電圧
   が上記第１の基準電圧よりも低くされたときに上記電流
   増幅ＭＯＳＦＥＴにより上記内部降圧電圧を引き上げる
   レベル引上げ回路と、 外部端子から供給された電源電圧で動作し、上記基準電
   圧に対して微小電圧だけ高くされた第２の基準電圧と内
   部降圧電圧とを受け、動作制御信号より増幅動作を行う
   ようにされた差動回路を含み、上記第２の基準電圧に対
   して内部降圧電圧が高くされたときに上記内部降圧電圧
   を低くする電流経路を形成するレベル引抜き回路とを備
   えてなることを特徴とする半導体集積回路装置。
4. 【請求項４】 外部端子から供給された電源電圧により
   定常的に動作し、上記第１の基準電圧と内部降圧電圧と
   を受けて上記第１の基準電圧に対応した内部降圧電圧を
   形成するとともに、上記内部降圧電圧により動作させら
   れる内部回路が非動作状態におけるリーク電流に対応し
   た電流供給能力しか持たないようにされた内部降圧電圧
   発生回路を更に備えてなることを特徴とする請求項３の
   半導体集積回路装置。
5. 【請求項５】 複数のワード線と複数の相補ビット線対
   と、 上記ワード線と上記相補ビット線の一方との間に設けら
   れ、ゲートが上記ワード線に接続され、一方のソース，
   ドレインが対応する上記一方の相補ビット線に接続され
   たアドレス選択ＭＯＳＦＥＴ及び上記アドレス選択ＭＯ
   ＳＦＥＴの他方のソース，ドレインが一方の電極に接続
   され、他方の電極に所定の電圧が印加されてなる記憶キ
   ャパシタからなるダイナミック型メモリセルと、 上記交差接続されたゲートとドレインが上記複数の相補
   ビット線対にそれぞれ接続され、電源電圧側の増幅部を
   構成する複数対のＰチャンネル型ＭＯＳＦＥＴ及び上記
   交差接続されたゲートとドレインが上記複数の相補ビッ
   ト線対にそれぞれ接続され、接地電位側の増幅部を構成
   する複数対のＮチャンネル型ＭＯＳＦＥＴとからなるセ
   ンスアンプと、 上記センスアンプのＰチャンネル型ＭＯＳＦＥＴのソー
   スが共通化されてなる第１共通ソース線と、 上記センスアンプのＮチャンネル型ＭＯＳＦＥＴのソー
   スが共通化されてなる第２共通ソース線と、 外部端子から供給された電源電圧がドレインに供給さ
   れ、ゲートに昇圧された定電圧が印加されて、ソースか
   ら上記内部降圧電圧より高くされたオーバードライブ用
   電圧を出力させるＮチャンネル型の電圧クランプＭＯＳ
   ＦＥＴと、 上記電圧クランプＭＯＳＦＥＴのソースにソースが接続
   され、ゲートに増幅動作開始時に一定期間だけ発生され
   られるオーバードライブ用センスアンプ活性化信号が印
   加されてドレインから上記第１共通ソース線に供給する
   動作電圧を出力させるＰチャンネル型の第１パワーＭＯ
   ＳＦＥＴと、 ゲートにセンスアンプ活性化信号が供給され、ドレイン
   に上記内部降圧電圧発生回路で形成された内部降圧電圧
   が供給され、ソースから上記第１共通ソース線に供給す
   る動作電圧を出力させるＮチャンネル型の第２パワーＭ
   ＯＳＦＥＴと、 ゲートにセンスアンプ活性化信号が供給され、ソースに
   回路の接地電位が供給され、ドレインから上記第２コモ
   ンソース線に供給する接地電位を出力させるＮチャンネ
   ル型の第３パワーＭＯＳＦＥＴとを更に備えてなること
   を特徴とする請求項２の半導体集積回路装置。
6. 【請求項６】 上記Ｐチャンネル型の第１パワーＭＯＳ
   ＦＥＴ及び内部降圧電圧側の増幅部を構成するＰチャン
   ネル型ＭＯＳＦＥＴが形成されるＮ型ウェル領域に、上
   記電圧クランプ用ＭＯＳＦＥＴのソースから出力させる
   定電圧が供給されるものであることを特徴とする請求項
   ５の半導体集積回路装置。
7. 【請求項７】 上記第１の動作制御信号は、上記センス
   アンプ活性化信号であり、上記第２の制御信号は上記オ
   ーバードライブ用センスアンプ活性化信号であることを
   特徴とする請求項６の半導体集積回路装置。
8. 【請求項８】 上記第２パワーＭＯＳＦＥＴのゲートに
   供給されるセンスアンプ活性化信号は、上記オーバード
   ライブ用電圧を供給する上記第１パワーＭＯＳＦＥＴの
   ゲートに供給される活性化信号と同じく外部端子から供
   給される電源電圧を用いて形成されるものであることを
   特徴とする請求項７の半導体集積回路装置。