JPH10284544A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体チップの実装効率を向上する 【解決手段】 パッケージ基板１の第１の面に第１半導
体チップ２を設置し、パッケージ基板１の第２の面にア
ウターリードであるはんだバンプ３を形成し、パッケー
ジ基板１の第２の面の中央部のはんだバンプ３が形成さ
れていない領域に、第２半導体チップ４を設置する。第
１半導体チップ２および第２半導体チップ４とパッケー
ジ基板１とのボンディングはＡｕバンプ５を介したフリ
ップチップボンディングの他にワイヤボンディング、イ
ンナーリードボンディングを用いることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造技術に関し、特に、ＢＧＡ（Ball GridArray)
構造のアウターリードを有する半導体装置に適用して有
効な技術に関するものである。

【０００２】

【従来の技術】マイクロプロセッサの動作には、ＤＲＡ
Ｍ（Dynamic Random Access Memory）等のメモリを必要
とする。一般的には、プロセッサとメモリとは別々のパ
ッケージに封止されており、メモリパッケージは、プリ
ント配線基板上においてプロセッサパッケージの周辺に
配置されることとなる。

【０００３】しかし、プロセッサの高性能化を実現する
ために、メモリ素子との配線距離を短くして動作速度を
向上する必要が生じる場合がある。

【０００４】このような要求に応える手段として、たと
えば、昭和５９年１１月３０日、株式会社オーム社発
行、「ＬＳＩハンドブック」、ｐ４１５〜ｐ４１６に記
載されているように、プロセッサチップとメモリチップ
とを隣接して一つのパッケージ基板上に設置し、同一パ
ッケージ内に封止するマルチチップモジュール（ＭＣ
Ｍ）の技術が知られている。

【０００５】また、たとえば、同文献、ｐ５４０〜ｐ５
４７に詳細に記載されているように、同一チップ内にプ
ロセッサユニットとメモリユニットをつくり込むワンチ
ップマイコンの技術も知られている。

【０００６】一方、近年の携帯用情報機器等への適用の
場合のように限られた空間に高密度に半導体装置を実装
しなければならない場合がある。このような場合、半導
体装置の高集積化の努力とともに、パッケージを小形化
する努力も払われている。

【０００７】パッケージを小形化する手段としては、た
とえば、平成７年４月２０日、プレスジャーナル発行、
「月刊 Semiconductor World」１９９５年５月号、ｐ１
０４〜ｐ１３１に記載されているように、ＣＳＰ（Chip
Size Package)の技術が知られている。

【０００８】また、たとえば、特開平５−１７５４０６
号公報に記載されているように、ＴＳＯＰ（Thin Small
Outline Package）、あるいはＴＳＯＪ（Thin Small O
utline J-lead package)などの薄型ＬＳＩパッケージを
何個か積み重ね、上下のパッケージのリード同士を半田
などで接続、固定し、積層型メモリモジュールを形成
し、実装効率を向上する技術が知られている。

【０００９】

【発明が解決しようとする課題】しかし、前記従来技術
には、以下の問題がある。

【００１０】すなわち、同一パッケージ内に複数の半導
体チップを組み込み、一つのパッケージ内に収める従来
のＭＣＭ技術では、従来の複数パッケージを一つにする
ため、パッケージの領域を省略し、省面積化することは
可能であるが、半導体チップを隣接して配置することに
変わりはなく、十分な占有面積の低減を図ることができ
ているとは言えず、また、半導体チップ間の配線距離を
十分に短くすることもできない。さらに、従来のＭＣＭ
技術では、半導体チップはパッケージ基板にフリップチ
ップ実装される場合が多いが、パッケージ基板と半導体
チップとの熱膨張率の差により、パッケージに反りが発
生し、半導体装置の信頼性を低下させる場合があった。

【００１１】また、同一チップ内に機能の異なる回路を
並設する場合、たとえばワンチップマイコンとする場合
は、プロセッサ領域とメモリ領域とが近接しており、処
理速度の向上が期待でき、また、パッケージも一つです
むことから実装効率の向上も期待できるが、現状の技術
では、単にロジックＬＳＩとメモリＬＳＩを組み合わせ
て一つの半導体チップに組み込むというわけにはいか
ず、コスト高になることが避けられない。すなわち、ロ
ジックＬＳＩの技術とメモリＬＳＩの技術とは、従来別
々に開発され発展しており、その設計工程はもとより、
ウェハ製造工程、あるいはプローブ検査等の工程におい
て用いられる技術が相違する場合が多い。したがって、
プロセッサ機能とメモリ機能を同時に有する半導体チッ
プの製造は、両機能を分けて別々のチップとして製造す
る場合に比べ、前工程および検査工程が著しく複雑化
し、コストの上昇を避けることができない。

【００１２】また、ＣＳＰ技術を活用してパッケージサ
イズを小型化し、プリント配線基板に実装しても、ＭＣ
Ｍの場合と同様に、十分な占有面積の低減と配線距離の
短縮を図ることはできない。

【００１３】さらに、積層型メモリモジュールよりもさ
らに実装効率を向上することが要求されている。

【００１４】本発明の目的は、半導体チップの実装効率
を向上する技術を提供することにある。

【００１５】本発明の他の目的は、プロセッサチップお
よびメモリチップ等機能の異なる半導体チップの配線距
離を短縮し、半導体装置の性能向上と実装効率の向上を
低コストでかつ簡便に行うことができる技術を提供する
ことにある。

【００１６】本発明のさらに他の目的は、半導体装置の
信頼性を向上することができる技術を提供することにあ
る。

【００１７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１８】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１９】（１）本発明の半導体装置は、第１の面に
第１の半導体チップが設置され、第１の面の反対面であ
る第２の面にアウターリードが配置されたパッケージ基
板を有する半導体装置であって、パッケージ基板の第２
の面に第２の半導体チップが配置されているものであ
る。

【００２０】このような半導体装置によれば、アウター
リードが配置されたパッケージ基板の第２の面に第２の
半導体チップが配置されているため、一つのパッケージ
基板の両面に第１および第２の半導体チップを配置する
ことができ、半導体装置の実装効率を向上することがで
きる。

【００２１】また、第１の面には第１の半導体チップの
みが設置されるため、パッケージ基板をほぼ第１の半導
体チップと同じ大きさにし、半導体装置をＣＳＰとする
ことができる。すなわち、半導体装置の占有面積をＣＳ
Ｐの程度にまで低減すると同時に実装効率を向上するこ
とができる。

【００２２】さらに、第１の半導体チップと第２の半導
体チップとがパッケージ基板を挟んで近接して配置され
るため、第１の半導体チップと第２の半導体チップとの
配線距離を短くすることができ、半導体装置の性能を向
上することができる。たとえば、第１の半導体チップを
プロセッサチップとし、第２の半導体チップをメモリチ
ップとすることによって、ＣＰＵとメインメモリとの間
のデータ伝送距離を短くしてその動作速度を向上するこ
とができる。なお、この際、プロセッサチップとメモリ
チップとは別々に製造することができる点に注意を要す
る。すなわち、プロセッサ機能とメモリ機能とを同一チ
ップ内に作り込むための複雑な工程や検査を必要とせ
ず、従来通りの製造工程によりコストを上昇させること
なく、半導体装置の性能を向上することができる。

【００２３】また、パッケージ基板の両面に半導体チッ
プを配置するため、パッケージ基板と半導体チップとの
熱膨張率の差による反りの発生を抑制することができ、
半導体装置の信頼性を向上することができる。

【００２４】なお、アウターリードは、はんだバンプと
することができる。はんだバンプは通常パッケージ基板
の周辺部に配置され、パッケージ基板の中央部には配置
されていないため、このようなはんだバンプの配置され
ていないパッケージ基板の中央部に第２の半導体チップ
を設置することができる。また、はんだバンプにより半
導体装置がプリント配線基板に実装された状態では、プ
リント配線基板とパッケージ基板との間に空隙が存在す
るため、このような空隙部を第２の半導体チップの設置
空間とすることもできる。さらに、第２の半導体チップ
をはんだバンプの潰れ防止部材とすることも可能であ
る。

【００２５】ここでは、アウターリードの例としてはん
だバンプを説明したが、ピンであってもよい。

【００２６】また、パッケージ基板の第２の面にはザグ
リが設けられ、ザグリに第２の半導体チップが設置され
ていてもよい。この場合、半導体装置が実装された状態
でのプリント配線基板とパッケージ基板との間の空隙に
ザグリの深さ分だけ余裕が加わり、第２の半導体チップ
の設置が容易となる。第２の半導体チップの厚さが厚い
場合、第２の半導体チップをモールド剤等により封止せ
ざるを得ないような場合等に有効である。

【００２７】また、第１の半導体チップの主面に設けら
れた配線接続部または第２の半導体チップの主面に設け
られた配線接続部とパッケージ基板上に形成された配線
リードとの接続は、Ａｕバンプを介したフリップチップ
ボンディング、または、Ａｕワイヤを介したワイヤボン
ディング、または、パッケージ基板の端部から延在され
た配線リードのインナーリード部を介するインナーリー
ドボンディングとすることができる。

【００２８】（２）本発明の半導体装置の製造方法は、
第１の面に第１の半導体チップが設置され、第１の面の
反対面である第２の面にアウターリードおよび第２の半
導体チップが配置されたパッケージ基板を有する半導体
装置の製造方法であって、第１および第２の半導体チッ
プの封止、または、第１および第２の半導体チップのア
ンダーフィルの形成を同時に行うものである。

【００２９】このような半導体装置の製造方法によれ
ば、第１および第２の半導体チップの封止またはアンダ
ーフィルの形成を同時に行うため、封止またはアンダー
フィルの形成時のパッケージ基板の反りを最小限に抑制
することができ、半導体装置の歩留まりの向上と、信頼
性の向上を図ることができる。

【００３０】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。

【００３１】（実施の形態１）図１は、本発明の一実施
の形態である半導体装置の一例を示したものであり、
（ａ）は断面図、（ｂ）は裏面図である。

【００３２】パッケージ基板１の第１面には、第１半導
体チップ２が設置されている。したがって、パッケージ
基板１のサイズを第１半導体チップ２のサイズとほぼ同
じにすることができ、半導体装置をＣＳＰとすることが
可能である。

【００３３】パッケージ基板１の第２面には、アウター
リードであるはんだバンプ３および第２半導体チップ４
が配置されている。

【００３４】はんだバンプ３はパッケージ基板１の第２
面の周辺部に配置され、その中央部には配置されていな
い。このようなはんだバンプ３の配置は従来技術におい
ても採用されていた配置方法であり、従来技術では、パ
ッケージ基板１の第２面の中央部にはなにも配置されて
いなかった。

【００３５】本実施の形態１の半導体装置では、このパ
ッケージ基板１の第２面の中央領域に、第２半導体チッ
プ４を配置するものである。これにより、半導体装置の
実装効率を改善することができるだけでなく、第１半導
体チップ２と第２半導体チップ４との配線距離を短縮し
て配線のインダクタンスを小さくし、半導体装置の高速
化を図ってその性能を向上することができる。

【００３６】また、線膨張係数の大きいパッケージ基板
１に線膨張係数の小さい第１半導体チップ２および第２
半導体チップ４でサンドイッチ状に挟んで搭載するた
め、温度変化が発生してもパッケージ基板１の両側で引
っ張り合い、パッケージ基板１に反りが発生しにくい。
これは、従来技術では、パッケージ基板の片面にのみ半
導体チップが形成されていたため、バイメタルと同様な
効果により発生する反りが発生し易いのに対し、本発明
ではパッケージ基板１に反りが発生しにくいため、後に
説明するＡｕバンプ５の接続信頼性を高め、また、半導
体装置をプリント配線基板に実装した後のはんだバンプ
３の接続信頼性を高めることとなる。

【００３７】さらに、従来２つのＤＲＡＭ等を積層して
その容量を倍にするような場合には、ＴＳＯＰ、ＳＯＪ
等の２つの半導体パッケージを積層する方法を採ってい
たが、本実施の形態では１つのパッケージ内に２つの半
導体チップが内蔵される構造となるため、従来の方法に
比較して小さな空間に大きな容量のメモリ素子を実装す
ることが可能となり、ワンチップの場合と同等あるいは
それ以上の実装効率を実現することが可能となる。

【００３８】また、第１半導体チップ２と第２半導体チ
ップ４とが異なる種類のチップである場合、例えば、第
１半導体チップ２がＣＰＵ等のロジック製品であり、第
２半導体チップ４がメモリ製品である場合には、低コス
トで性能の改善された半導体装置とすることができる。
すなわち、両チップの製造におけるウェハ工程は一般に
異なり、またテスティング工程も異なるものであるが、
これをワンチップに搭載した半導体装置にしようとする
と製造コストの上昇が避けられない。つまり、ワンチッ
プ化による前工程の複雑化およびテスティングの複雑化
が生じるためである。これに対し、本実施の形態の半導
体装置では、従来通りの異なる前工程で各々のチップを
製造し、本実施の形態のようにパッケージ化するため、
両チップ間の配線距離を短くし、ワンチップ化したもの
には及ばないもののそれと同等の性能を得ることが可能
である。

【００３９】また、第２半導体チップ４の存在により、
半導体装置をマザーボードに実装した場合に、後に説明
するはんだバンプ３のつぶれすぎを防止する効果もあ
る。

【００４０】パッケージ基板１には、図示しない配線が
形成され、Ａｕバンプ５を介して第１半導体チップ２お
よび第２半導体チップ４の主面に形成された素子配線と
接続される。また、パッケージ基板１の配線は、はんだ
バンプ３に接続される。すなわちはんだバンプ３は、配
線およびＡｕバンプ５を経由して素子配線に電気的に接
続される。

【００４１】第１半導体チップ２と第２半導体チップ４
とを接続するＡｕバンプ５間の配線を最適化することに
より両チップ間の接続距離を短くすることができ、前記
した半導体装置の性能の向上を図ることが可能である。

【００４２】なお、本実施の形態ではＡｕバンプ５を用
いているが、異方性導電性フィルムを用いてもかまわな
い。

【００４３】パッケージ基板１の第１および第２面の第
１半導体チップ２および第２半導体チップ４のＡｕバン
プ５側の面はアンダーフィル６により封止されている。
なお、アンダーフィル６は必要に応じて省略してもかま
わない。

【００４４】なお、上記各部材のサイズを例示すれば、
以下の通りである。たとえば、パッケージ基板１の厚さ
は0.６〜0.４ｍｍとすることができ、はんだバンプ３の
径は0.７ｍｍ、第２半導体チップ４の厚さは0.２８〜0.
５５ｍｍとすることができる。

【００４５】次に本実施の形態１の半導体装置の製造方
法を図２〜図６を用いて説明する。図２〜図６は、本実
施の形態１の半導体装置の製造方法の一例を工程順に示
した断面図である。

【００４６】まず、あらかじめスルーホールおよび配線
が形成されたパッケージ基板１を用意する（図２）。パ
ッケージ基板１は、ポリイミド、ガラスエポキシ等の樹
脂とすることができる。

【００４７】次に、その配線接続部にＡｕバンプ５が形
成された第１半導体チップ２を、パッケージ基板１の第
１の面にフリップチップボンディングする（図３）。

【００４８】次に、その配線接続部にＡｕバンプ５が形
成された第２半導体チップ４を、パッケージ基板１の第
２の面にフリップチップボンディングする（図４）。

【００４９】次に、第１半導体チップ２とパッケージ基
板１との間、および第２半導体チップ４とパッケージ基
板１との間にアンダーフィル６を同時に形成する（図
５）。アンダーフィル６の形成は、熱硬化性樹脂を前記
間に充填し、これを加熱して硬化形成することができる
が、本実施の形態１の製造方法では、第１および第２半
導体チップ２，４のアンダーフィル６を同時に形成する
ため、熱硬化時の反りが少なく、半導体装置の信頼性を
向上することができる。

【００５０】次に、パッケージ基板１にはんだバンプ３
を形成する（図６）。はんだバンプ３は、たとえば印刷
法、あるいは転写法等により形成することができる。こ
のようにして、図１に示す半導体装置が完成する。

【００５１】なお、本実施の形態１の半導体装置をマザ
ーボード７に実装した状態の断面図を図７に示す。第２
半導体チップ４は、はんだバンプ３によりつくられるパ
ッケージ基板１とマザーボード７との間のスペースに収
まっている。また、第２半導体チップ４の存在により、
はんだバンプ３のつぶれすぎを防止することが可能であ
る。

【００５２】（実施の形態２）図８は、本発明の他の実
施の形態である半導体装置の一例を示したものであり、
（ａ）は断面図、（ｂ）は裏面図である。

【００５３】本実施の形態２の半導体装置は、第１およ
び第２半導体チップ２，４のボンディング方法をワイヤ
ボンディングとする点、および、パッケージ基板１にザ
グリを設ける点以外は、実施の形態１とほぼ同様である
ため、相違する点についてのみ説明し、同様の点につい
ては説明を省略する。

【００５４】パッケージ基板１の第１面に第１半導体チ
ップ２のみが設置され、パッケージ基板１の第２面には
んだバンプ３および第２半導体チップ４が配置されてい
る点は、実施の形態１と同様であるため、実施の形態１
に記載の効果と同様の効果を得ることができる。

【００５５】また、本実施の形態２の半導体装置では、
パッケージ基板１の第２の面にザグリ８が設けられ、そ
のザグリ８内に第２半導体チップ４が設置されている。
このようにザグリ８が設けられ、その内部に第２半導体
チップ４が設置されているため、はんだバンプ３の径が
比較的小さなものであっても、第２半導体チップ４の厚
さを極端に薄くする必要がない。また、本実施の形態２
のようにワイヤボンディングを採用する場合には、必然
的に後に説明する封止剤９が必要となるが、ザグリ８が
あれば、封止剤９に必要なスペースを確保することが可
能となる。

【００５６】パッケージ基板１の配線と第１半導体チッ
プ２および第２半導体チップ４の主面に形成された素子
配線とは、Ａｕワイヤ１０により接続される。このよう
にＡｕワイヤ１０によるワイヤボンディング法を採用す
ることにより、目視検査等により不良を発見することが
でき、検査工程を容易にすることができる。また、ＢＧ
Ａなどの従来の組立技術を用いて安価にすることができ
る。

【００５７】第１半導体チップ２および第２半導体チッ
プ４は、封止剤９により封止される。封止の方法として
は、モールドあるいはポッティングとすることができ
る。このように樹脂により封止されるため、パッケージ
の信頼性を向上することができる。

【００５８】なお、上記各部材のサイズは実施の形態１
と同様にすることができるが、本実施の形態２の半導体
装置では、ザグリ８を設けているので、はんだバンプ３
の径を0.５ｍｍ〜0.３ｍｍとすることができる。

【００５９】次に本実施の形態２の半導体装置の製造方
法を図９〜図１３を用いて説明する。図９〜図１３は、
本実施の形態２の半導体装置の製造方法の一例を工程順
に示した断面図である。

【００６０】まず、あらかじめスルーホールおよび配線
ならびにザグリ８が形成されたパッケージ基板１を用意
する（図９）。パッケージ基板１は、実施の形態１と同
様にポリイミド、ガラスエポキシ等の樹脂とすることが
できる。

【００６１】次に、パッケージ基板１の第１の面に第１
半導体チップ２をフェイスアップでペレットボンディン
グし、Ａｕワイヤ１０によりワイヤボンディングを行う
（図１０）。

【００６２】次に、パッケージ基板１の第２の面のザグ
リ８の部分に第２半導体チップ４をフェイスアップでペ
レットボンディングし、Ａｕワイヤ１０によりワイヤボ
ンディングを行う（図１１）。これらのワイヤボンディ
ングは、従来のＢＧＡ等の組立技術を用いて安価に行う
ことができる。

【００６３】次に、第１半導体チップ２と第２半導体チ
ップ４とを、樹脂モールドあるいはポッティングにより
同時に封止し、封止剤９を形成する（図１２）。このよ
うに同時に封止することにより半導体装置の信頼性を向
上することができるのは実施の形態１と同様である。

【００６４】次に、実施の形態１と同様にパッケージ基
板１にはんだバンプ３を形成する（図１３）。このよう
にして、図８に示す半導体装置が完成する。

【００６５】なお、本実施の形態２の半導体装置をマザ
ーボード７に実装した状態の断面図を図１４に示す。第
２半導体チップ４および封止剤９は、はんだバンプ３に
よりつくられるパッケージ基板１とマザーボード７との
間のスペースに収まっている。また、第２半導体チップ
４の存在により、はんだバンプ３のつぶれすぎを防止す
ることができるのは実施の形態１と同様である。

【００６６】（実施の形態３）図１５は、本発明のさら
に他の実施の形態である半導体装置の一例を示したもの
であり、（ａ）は断面図、（ｂ）は裏面図である。

【００６７】本実施の形態３の半導体装置は、第１およ
び第２半導体チップ２，４のボンディング方法をインナ
ーリードボンディングとする点以外は、実施の形態１と
ほぼ同様であるため、相違する点についてのみ説明し、
同様の点については説明を省略する。

【００６８】本実施の形態３ではインナーリードボンデ
ィングを採用するため、パッケージ基板１はフレキシブ
ルなフィルムであり、たとえばポリイミドフィルムとす
ることができる。

【００６９】パッケージ基板１の第１の面には配線１１
が形成され、パッケージ基板１の端面およびパッケージ
基板１の中央部の開口には配線１１と同時に形成される
インナーリード１２が形成されている。

【００７０】パッケージ基板１の第１面に第１半導体チ
ップ２のみが設置され、パッケージ基板１の第２面には
んだバンプ３および第２半導体チップ４が配置されてい
る点は、実施の形態１と同様であるため、実施の形態１
に記載の効果と同様の効果を得ることができる。

【００７１】第１および第２半導体チップ２，４とパッ
ケージ基板１との間には、接着層として弾性体１３ａが
形成されている。弾性体１３ａはたとえばシリコーン樹
脂とすることができる。

【００７２】第１および第２半導体チップ２，４の配線
接続部には、インナーリード１２が接続され、インナー
リード１２の領域には保護のための樹脂１３ｂが封止さ
れている。

【００７３】このようなインナーリードボンディングと
することにより、半導体装置をチップサイズとほぼ同等
な大きさまで小さくすることができ、パッケージとして
は最も小さなものとすることができる。

【００７４】次に本実施の形態３の半導体装置の製造方
法を図１６〜図２４を用いて説明する。図１６〜図２４
は、本実施の形態３の半導体装置の製造方法の一例を工
程順に示した断面図である。

【００７５】まず、配線１１およびインナーリード１２
となる金属膜１４が形成されたフィルム１５を用意する
（図１６）。フィルム１５は、たとえばポリイミドフィ
ルムとすることができる。

【００７６】次に、金属膜１４を配線１１およびインナ
ーリード１２の形状にパターニングし（図１７）、フィ
ルム１５の端部の除去および開口を開く加工を行ってパ
ッケージ基板１を形成する（図１８）。この際、パッケ
ージ基板１の端部および開口にインナーリード１２が形
成される。また、同時に、配線１１とはんだバンプ３と
を接続するスルーホールも形成する。なお、これらのフ
ィルム１５の加工には、レーザー加工方法、薬液による
ウェットエッチング法等を用いることができる。

【００７７】次に、パッケージ基板１の第２の面に、実
施の形態１と同様にはんだバンプ３を形成する（図１
９）。

【００７８】次に、パッケージ基板１の第２の面に、第
２半導体チップ４を弾性体１３ａを用いて接着し（図２
０）、第２半導体チップ４の配線接続部にパッケージ基
板１の開口のインナーリード１２をボンディングする
（図２１）。ボンディングは、超音波および熱圧着を併
用したツール１６を用いて一括に接続することができ
る。

【００７９】次に、パッケージ基板中央部開口のインナ
ーリード１２の領域を樹脂１３ｂで封止した後、パッケ
ージ基板１の第１の面に、第１半導体チップ２を弾性体
１３ａを用いて接着し（図２２）、第１半導体チップ２
の配線接続部にパッケージ基板１の端部のインナーリー
ド１２をボンディングする（図２３）。ボンディング
は、超音波および熱圧着を併用したツール１６を用いて
一括に接続することができる。

【００８０】次に、パッケージ基板１の端部のインナー
リード１２の領域を樹脂１３ｂで封止し（図２４）、図
１５に示す半導体装置が完成する。

【００８１】なお、本実施の形態３の半導体装置をマザ
ーボード７に実装した状態の断面図を図２５に示す。第
２半導体チップ４は、はんだバンプ３により造られるパ
ッケージ基板１とマザーボード７との間のスペースに収
まっている。また、第２半導体チップ４の存在により、
はんだバンプ３のつぶれすぎを防止することができるの
は実施の形態１と同様である。

【００８２】なお、本実施の形態３で用いたインナーリ
ードボンディングには、図２６に示すように、その配線
接続部１７にＡｕバンプを有さない場合（ａ）と、Ａｕ
バンプ１８を有する場合（ｂ）とがあるが、本実施の形
態３ではいずれの場合であっても適用することができ
る。また、インナーリード１２および配線１１は、その
主導電層を銅層１９とすることができ、その外面をニッ
ケルおよび金の積層膜からなるメッキ層２０で覆うこと
ができる。

【００８３】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【００８４】たとえば、上記各実施の形態で説明したフ
リップチップボンディング、ワイヤボンディングおよび
インナーリードボンディングを相互に組み合わせた構成
としてもよい。

【００８５】また、フリップチップボンディングにザグ
リ８を適用してもよい。

【００８６】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。

【００８７】（１）半導体チップの実装効率を向上する
ことができる。

【００８８】（２）プロセッサチップおよびメモリチッ
プ等機能の異なる半導体チップの配線距離を短縮し、半
導体装置の性能向上と実装効率の向上を低コストでかつ
簡便に行うことができる。

【００８９】（３）半導体装置の信頼性を向上すること
ができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体装置の一例
を示したものであり、（ａ）は断面図、（ｂ）は裏面図
である。

【図２】実施の形態１の半導体装置の製造方法の一例を
工程順に示した断面図である。

【図３】実施の形態１の半導体装置の製造方法の一例を
工程順に示した断面図である。

【図４】実施の形態１の半導体装置の製造方法の一例を
工程順に示した断面図である。

【図５】実施の形態１の半導体装置の製造方法の一例を
工程順に示した断面図である。

【図６】実施の形態１の半導体装置の製造方法の一例を
工程順に示した断面図である。

【図７】実施の形態１の半導体装置をマザーボードに実
装した例を示した断面図である。

【図８】本発明の他の実施の形態である半導体装置の一
例を示したものであり、（ａ）は断面図、（ｂ）は裏面
図である。

【図９】実施の形態２の半導体装置の製造方法の一例を
工程順に示した断面図である。

【図１０】実施の形態２の半導体装置の製造方法の一例
を工程順に示した断面図である。

【図１１】実施の形態２の半導体装置の製造方法の一例
を工程順に示した断面図である。

【図１２】実施の形態２の半導体装置の製造方法の一例
を工程順に示した断面図である。

【図１３】実施の形態２の半導体装置の製造方法の一例
を工程順に示した断面図である。

【図１４】実施の形態２の半導体装置をマザーボードに
実装した例を示した断面図である。

【図１５】本発明のさらに他の実施の形態である半導体
装置の一例を示したものであり、（ａ）は断面図、
（ｂ）は裏面図である。

【図１６】実施の形態３の半導体装置の製造方法の一例
を工程順に示した断面図である。

【図１７】実施の形態３の半導体装置の製造方法の一例
を工程順に示した断面図である。

【図１８】実施の形態３の半導体装置の製造方法の一例
を工程順に示した断面図である。

【図１９】実施の形態３の半導体装置の製造方法の一例
を工程順に示した断面図である。

【図２０】実施の形態３の半導体装置の製造方法の一例
を工程順に示した断面図である。

【図２１】実施の形態３の半導体装置の製造方法の一例
を工程順に示した断面図である。

【図２２】実施の形態３の半導体装置の製造方法の一例
を工程順に示した断面図である。

【図２３】実施の形態３の半導体装置の製造方法の一例
を工程順に示した断面図である。

【図２４】実施の形態３の半導体装置の製造方法の一例
を工程順に示した断面図である。

【図２５】実施の形態３の半導体装置をマザーボードに
実装した例を示した断面図である。

【図２６】実施の形態３の半導体装置の一部を拡大して
示した断面図である。

【符号の説明】

１ パッケージ基板 ２ 第１半導体チップ ３ はんだバンプ ４ 第２半導体チップ ５ Ａｕバンプ ６ アンダーフィル ７ マザーボード ８ ザグリ ９ 封止剤 １０ Ａｕワイヤ １１ 配線 １２ インナーリード １３ａ 弾性体 １３ｂ 樹脂 １４ 金属膜 １５ フィルム １６ ツール １７ 配線接続部 １８ Ａｕバンプ １９ 銅層 ２０ メッキ層

Claims (5)

【特許請求の範囲】
1. 【請求項１】 第１の面に第１の半導体チップが設置さ
   れ、前記第１の面の反対面である第２の面にアウターリ
   ードが配置されたパッケージ基板を有する半導体装置で
   あって、 前記パッケージ基板の前記第２の面に第２の半導体チッ
   プが配置されていることを特徴とする半導体装置。
2. 【請求項２】 請求項１記載の半導体装置であって、 前記アウターリードは、はんだバンプであることを特徴
   とする半導体装置。
3. 【請求項３】 請求項１または２記載の半導体装置であ
   って、 前記パッケージ基板の前記第２の面にはザグリが設けら
   れ、前記ザグリに前記第２の半導体チップが設置されて
   いることを特徴とする半導体装置。
4. 【請求項４】 請求項１、２または３記載の半導体装置
   であって、 前記第１の半導体チップの主面に設けられた配線接続部
   または前記第２の半導体チップの主面に設けられた配線
   接続部と前記パッケージ基板上に形成された配線リード
   とが、 Ａｕバンプを介したフリップチップボンディングにより
   接続された第１の構成、 Ａｕワイヤを介したワイヤボンディングにより接続され
   た第２の構成、 前記パッケージ基板の端部から延在された配線リードの
   インナーリード部を介して接続された第３の構成、 の何れかの構成を有することを特徴とする半導体装置。
5. 【請求項５】 第１の面に第１の半導体チップが設置さ
   れ、前記第１の面の反対面である第２の面にアウターリ
   ードおよび第２の半導体チップが配置されたパッケージ
   基板を有する半導体装置の製造方法であって、 前記第１および第２の半導体チップの封止、または、前
   記第１および第２の半導体チップのアンダーフィルの形
   成を同時に行うことを特徴とする半導体装置の製造方
   法。