JPH10284687A - 半導体集積回路及びセルレイアウト方法 - Google Patents

Abstract

(57)【要約】 【課題】 比較的大きな論理ブロックであっても、それ
を分割せずにレイアウト可能な技術を提供することにあ
る。 【解決手段】 第１ブロック（Ａ）と、第１論理ブロッ
クに隣接配置された第２論理ブロック（Ｃ）と、第１論
理ブロック及び第２論理ブロックと外部との間で信号の
やり取りを可能とする複数のＩ／Ｏセル（２１−３）と
が配列されるとき、上記複数のＩ／Ｏセルを、上記第１
ブロック及び上記第２ブロックのレイアウト面積に応じ
て上記複数のＩ／Ｏセルの配列方向と交差する方向にず
らすことで、比較的大きな論理ブロックを分割せずに配
置可能とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路及
びその製造方法に関し、例えばゲートアレイ方式による
半導体集積回路及びその製造方法に適用して有効な技術
に関する。

【０００２】

【従来の技術】半導体集積回路（ＬＳＩ）、例えばゲー
トアレイ方式ＬＳＩは、半導体チップ（単に「チップ」
ともいう）にナンド（ＮＡＮＤ）、あるいはノア（ＮＯ
Ｒ）などの論理ゲートに相当する基本セル（ベーシック
セル）を格子状に整列したもので、マスタスライスと称
される構成法をとる。マスタスライス方式とは、基本セ
ルをチップ上に予め形成しておき、基本セル間の配線だ
けを追加して所望のＬＳＩを形成する方式である。電源
やグランド配線については、どの基本セルも電気的特性
を満足するように予め定められている。そのようにマス
タスライス方式は、配線に関するマスクパターンをのみ
を生成するだけで、多品種のＬＳＩを形成することがで
きるため、少量多品種のＬＳＩを短期間で安価に製造す
るのに適する。

【０００３】ゲートアレイ方式ＬＳＩのレイアウトは、
ライブラリに準備されているような論理機能単位（ブロ
ック）を用いて記述された論理回路図及びチップ形状が
与えられたとき、ライブラリにある各ブロックの配置配
線に関するアートワークデータを生成することであり、
それを誤りなく短期間に行えるように種々のレイアウト
システムが提案されている。

【０００４】尚、ゲートアレイ方式ＬＳＩについて記載
された文献の例としては、昭和５９年１１月３０日に株
式会社オーム社から発行された「ＬＳＩハンドブック
（第２０４頁〜）がある。

【０００５】

【発明が解決しようとする課題】ゲートアレイ方式ＬＳ
Ｉのレイアウトにおいては、基本セルの組み合わせによ
って形成される所定の論理ブロックと、外部との間での
信号のやり取りを可能とするため、外部ピンに対応する
複数個のＩ／Ｏ（インプット／アウトプット）セルが設
けられる。この複数個のＩ／Ｏセルは、複数の論理ブロ
ックを包囲するように、半導体チップの縁辺部にのみレ
イアウトされる場合と、所定の間隔で複数のＩ／Ｏセル
列がストライプ状にレイアウトされる場合とがある。後
者のレイアウトは、特に内部ストライプＩ／Ｏ構造と称
されている。この内部ストライプＩ／Ｏ構造のゲートア
レイについて本願発明者が検討したところ、機能的には
一つの論理ブロックであるにもかかわらず、当該ブロッ
クが分断されてレイアウトせざるを得ない場合があり、
かかる場合に、当該ブロック内の配線が不所望に長くな
り、不所望な信号遅延を生じていることが見いだされ
た。

【０００６】すなわち、内部ストライプＩ／Ｏ構造にお
いて、ストライプ状にレイアウトされたＩ／Ｏセル列の
形成位置は、外部ピンやチップの内部配線との関係で固
定的であり、Ｉ／Ｏセル単位で移動することができな
い。そのため、比較的大きなレイアウト面積を有するブ
ロックをレイアウトする場合において、そのようなブロ
ックが、ストライプ状に配列されたＩ／Ｏセル列の間に
収まらない場合には、Ｉ／Ｏセル列を挟むように当該論
理ブロックをが分割されてレイアウトせざるを得なくな
る。そうすると、分割された論理ブロック間の配線の引
き回しは、Ｉ／Ｏセル列を跨ぐように行わなければなら
ないから、その場合の配線はどうしても長くなってしま
う。配線が長くなると、そこでの信号遅延量が多くな
り、論理動作のタイミングに影響する。

【０００７】本発明の目的は、ストライプＩ／Ｏ構造を
有する半導体集積回路の内部配線が不所望に長くなるの
を回避するための技術を提供することにある。

【０００８】本発明の別の目的は、比較的大きな論理ブ
ロックであっても、それを分割せずにレイアウト可能な
技術を提供することにある。

【０００９】本発明の上記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１１】所定の論理機能を有する第１ブロック
（Ａ）と、上記第１論理ブロックに隣接配置された第２
論理ブロック（Ｃ）と、上記第１論理ブロック及び上記
第２論理ブロックと外部との間で信号のやり取りを可能
とする複数のＩ／Ｏセル（２１−３）とが配列されると
き、上記複数のＩ／Ｏセルは、上記第１ブロック及び上
記第２ブロックのレイアウト面積に応じて上記複数のＩ
／Ｏセルの配列方向と交差する方向（矢印Ｙ方向）にず
らして配置されて成る。

【００１２】上記した手段によれば、Ｉ／Ｏセルがブロ
ックのレイアウト面積に応じてずらされるため、比較的
大きな論理ブロックでも、それを分割せずに配置するこ
とができる。そのため、論理ブロックの配線が不所望に
長くなるのが回避され、論理ブロック内の信号遅延の低
減が達成される。

【００１３】所定の論理機能を有する複数の論理ブロッ
ク（Ａ，Ｂ，Ｃ）と、上記論理ブロックと外部との間で
信号のやり取りを可能とする複数の外部ピン（Ｉ／Ｏ）
と、上記外部ピンに対応して配置される複数のＩ／Ｏセ
ル（２１−３）とが配列されるとき、上記Ｉ／Ｏセルと
外部ピンとを結合させるための金属配線は、上記論理ブ
ロックのレイアウト面積との関係で上記Ｉ／Ｏセルのレ
イアウト位置移動を許容する方向に上記Ｉ／Ｏセルを移
動してもそのＩ／Ｏセルの入出力端子と結合可能な移動
余裕部が形成され、この移動余裕部を介してＩ／Ｏセル
と外部ピンとが結合されて成る。

【００１４】上記した手段によれば、金属配線は、上記
論理ブロックのレイアウト面積との関係で上記Ｉ／Ｏセ
ルのレイアウト位置移動を許容する方向に上記Ｉ／Ｏセ
ルを移動してもそのＩ／Ｏセルの入出力端子と結合可能
な移動余裕部が形成され、この移動余裕部を介してＩ／
Ｏセルと外部ピンとが結合される。このことが、論理ブ
ロックの分割配置を回避して、論理ブロックの配線が不
所望に長くなるのを回避する。

【００１５】所定の論理機能を有する複数の論理ブロッ
クと、上記論理ブロックと外部との間で信号のやり取り
を可能とする外部ピンと、上記外部ピンに対応して配置
される複数のＩ／Ｏセルとが配列されて成る半導体集積
回路のレイアウト方法において、上記Ｉ／Ｏセルと外部
ピンとを結合させるための金属配線に、上記論理ブロッ
クのレイアウト面積との関係で上記Ｉ／Ｏセルのレイア
ウト位置移動を許容する方向に、Ｉ／Ｏセルの入出力端
子と結合可能な移動余裕部を形成し、上記論理ブロック
のレイアウト面積との関係で、上記移動余裕部に沿って
個々のＩ／Ｏセルのレイアウト位置を決定するものであ
る。

【００１６】上記した手段によれば、上記移動余裕部に
沿って個々のＩ／Ｏセルのレイアウト位置が決定され、
比較的大きな論理ブロックであっても、それを分割せず
にレイアウトすることができるようになる。

【００１７】上記Ｉ／Ｏセルの移動方向の中央部には、
外部ピンと結合させるための金属配線と結合可能な入出
力端子をレイアウトすることができる。

【００１８】

【発明の実施の形態】図２には本発明にかかるセルレイ
アウト方法が適用される半導体集積回路が示される。

【００１９】図２に示される半導体集積回路２は、特に
制限されないが、ストライプＩ／Ｏ構造を有するゲート
アレイ方式ＬＳＩとされ、公知の半導体集積回路製造技
術により単結晶シリコン基板などの一つの半導体基板に
形成される。

【００２０】ゲートアレイ方式ＬＳＩのレイアウトは、
ライブラリに準備されているような論理機能単位（ブロ
ック）を用いて記述された論理回路図及びチップ形状が
与えられたとき、ライブラリにある各ブロックの配置配
線に関するアートワークデータを生成することであり、
それを誤りなく短期間に行えるように、ワークステーシ
ョンが使用される。

【００２１】２１−１〜２１−ｎで示されるように、そ
れぞれ複数のＩ／Ｏセルが配列されて成る複数のＩ／Ｏ
セル列を有し、このＩ／Ｏセル列の形成領域を除いて一
般論理が配置される。また、この一般論理配置領域に対
応して、外部との間で信号のやり取りを可能とする複数
の外部ピン２２が設けられる。上記一般論理形成領域に
おいて形成された論理ブロックからの出力信号の外部出
力、又は外部から上記論理ブロックへの信号取り込み
は、対応するＩ／Ｏセル及び外部ピンを介して行われ
る。

【００２２】ここで、上記複数のＩ／Ｏセル列２１−１
〜２１−ｎは、例えばそのうちの一つであるＩ／Ｏセル
列２１−３についての配列状態が図３に代表的に示され
るように、個々のＩ／ＯセルがＩ／Ｏセルの配列方向と
交差する方向に若干ずらして配置可能となっている。つ
まり、Ｉ／Ｏセルの配列方向を矢印Ｘ方向とするとき、
それに交差する方向である矢印Ｙ方向に個々のＩ／Ｏセ
ルをずらして配置することができる。そのように矢印Ｙ
方向に個々のＩ／Ｏセルをずらして配置するのは次の理
由による。

【００２３】ストライプ状にレイアウトされたＩ／Ｏセ
ル列の形成位置は、従来技術に従えば、外部ピンやチッ
プの内部配線との関係で固定的であり、Ｉ／Ｏセル単位
で移動することができない。そのため、比較的大きなレ
イアウト面積を有するブロックをレイアウトする場合に
おいて、そのようなブロックが、ストライプ状に配列さ
れたＩ／Ｏセル列の間に収まらない場合には、Ｉ／Ｏセ
ル列を挟むように当該論理ブロックが分割されてレイア
ウトせざるを得なくなる。例えば、図４に示されるよう
に、比較的大きなレイアウト面積を有する論理ブロック
Aと、それよりも小さなレイアウト面積を有する論理ブ
ロックＢ、及び論理ブロックＣがレイアウトされる場合
を考えてみると、論理ブロックＢ及び論理ブロックＣに
ついては、図２に示される一般論理配置領域に収まるも
のの、比較的大きなレイアウト面積を必要とする論理ブ
ロックＡについては、図２に示される一般論理配置領域
に収まらないため、その近傍に存在するＩ／Ｏセル列２
１−３を挟むように論理ブロックＡが分割されてレイア
ウトされる。つまり、４３で示されるブロックと、４４
で示されるブロックとは、本来論理ブロックAという１
個の論理ブロックであるにもかかわらず、当該論理ブロ
ックのレイアウト面積が一般論理配置領域に比べて大き
すぎるために、４３，４４で示されるように分割してレ
イアウトせざるを得ない。

【００２４】その場合、分割されたブロック４３，４４
間の配線４１の引き回しは、Ｉ／Ｏセル列を跨ぐように
行わなければならないから、その場合の配線は、論理ブ
ロックＡが分割されない場合に比べて、Ｉ／Ｏセル列を
跨ぐ分だけどうしても長くなってしまう。従って、ブロ
ック４３，４４間での信号のやり取りにおいては、不所
望な信号遅延を余儀なくされ、回路の高速動作が阻害さ
れる。

【００２５】そこで、もし、一般論理配置領域に論理ブ
ロックが収まらない場合には、図５に示されるように、
Ｉ／Ｏセル列２３−１の一部のセルを矢印で示される方
向に移動させ、そこだけ一般論理配置領域を大きくする
ことによって、論理ブロックＡの分割レイアウトを回避
することができる。つまり、すべてのＩ／Ｏセル列２１
−１〜２１−ｎは、Ｉ／Ｏセルの配列方向（図３の矢印
Ｘ方向）と交差する方向（図３の矢印Ｙ方向）に移動可
能なようにレイアウト的に工夫されており、レイアウト
される論理ブロックの大きさを考慮し、必要に応じてＩ
／Ｏセルの移動が可能とされる。

【００２６】例えば図５に示されるように、Ｉ／Ｏセル
列２３−１の一部を矢印で示される方向に移動させ、一
般論理配置領域を大きくすることにより、当該一般論理
配置領域内に論理ブロックＡが十分に収まるようにな
る。尚、論理ブロックＣについては、一般論理配置領域
内に収まる大きさであるため、そこでのＩ／Ｏ移動の必
要はない。

【００２７】そのようなレイアウトによれば、ブロック
４３，４４間の配線５１は、図４に示される場合に比べ
て短くて済む。配線が短ければ、そこでの信号遅延量が
少なくなるから、論理信号の高速伝達が可能となり、回
路の高速動作が可能とされる。

【００２８】図６には上記Ｉ／Ｏセル列２３−１〜２３
−ｎを形成する複数のＩ／Ｏセルのうちの一つについて
の構成例が具体的に示される。

【００２９】図６に示されるように、Ｉ／Ｏセル４０
は、静電保護素子６１、入出力端子６２、ドライバ６
３、入力回路６４、及び出力回路６５を含む。

【００３０】静電保護素子６１は、このゲートアレイ方
式ＬＳＩがＭＯＳトランジスタによって形成される場合
に、そのＭＯＳトランジスタのゲート酸化膜が静電気に
よって破壊されるのを防ぐために設けられる。入出力端
子６２は、後述する信号配線を介して外部ピンに結合さ
れる端子であり、ドライバ６３は入出力端子６２を介し
て外部負荷を駆動する。入力回路６４は、上記入出力端
子６２を介して外部から入力された信号をＬＳＩ内部の
論理ブロックに取り込むために設けられている。また、
出力回路６５は、論理ブロックから伝達された信号を上
記ドライバ６３を介して外部出力するための回路とされ
る。

【００３１】次に、Ｉ／Ｏセルの移動について具体的に
説明する。

【００３２】図１には半導体集積回路２におけるＩ／Ｏ
セル列付近のレイアウトの様子が示される。

【００３３】ＶＤＤは高電位側電源供給のための外部ピ
ンであり、ＶＳＳは低電位側電源供給のための外部ピン
であり、Ｉ／Ｏはデータ入出力のための外部ピンであ
る。

【００３４】外部ピンＶＤＤ及び外部ピンＶＳＳは、Ｌ
ＳＩ内部に電源を伝達するための高電位側電源配線２
０、及び低電位側電源配線３０にそれぞれ結合される。
この高電位側電源配線２０、及び低電位側電源配線３０
は、ＬＳＩの最上層金属配線とされる。

【００３５】また、外部ピンＩ／Ｏには、ＬＳＩ内部と
外部との間でやり取りされる信号を伝達するための信号
配線１０が結合される。この信号配線１０もＬＳＩの最
上層金属配線とされる。Ｉ／Ｏセル列２１−３を形成す
る複数のＩ／Ｏセル４０と、信号配線１０、高電位側電
源配線２０、又は低電位側電源配線３０とはコンタクト
によって結合される。尚、Ｉ／Ｏセル４０へは、高電位
側電源配線２０、又は低電位側電源配線３０のいずれか
一方が、最上層電源配線を介して直接供給されるが、他
方はさらに第２層金属配線（図示せず）を利用して供給
される。

【００３６】Ｉ／Ｏセル列２１−３の標準的なレイアウ
ト位置は、線１３で示される位置と、Ｉ／Ｏセルの中央
部（入出力端子６２）とが一致する箇所である。この標
準的なレイアウト位置から矢印Ｙ方向に個々のＩ／Ｏセ
ル４０を移動しても、その移動が所定の範囲内であれ
ば、Ｉ／Ｏセル４０と、信号配線１０、高電位側電源配
線２０、又は低電位側電源配線３０とのコンタクトによ
る結合が可能なように最上層金属配線がレイアウトされ
る。つまり、矢印１２で示される移動範囲は、Ｉ／Ｏセ
ル４０のレイアウトの際に移動が可能となる範囲を示
し、この移動範囲１２の範囲内であれば、Ｉ／Ｏセル４
０を矢印Ｙ方向にずらしても、Ｉ／Ｏセル４０における
入出力端子６２と最上層金属配線とのコンタクトによる
結合が可能となるように、当該金属配線は余裕を持って
形成される。換言すれば、Ｉ／Ｏセル４０のレイアウト
位置が固定的とされる場合には、線１３付近に最上層金
属配線の端部が存在すれば、それで十分であり、それ以
上長く形成する必要はないが、本例ではＩ／Ｏセル４０
の矢印Ｙ方向への移動を許容するため、Ｉ／Ｏセル４０
の入出力端子６２との結合を考慮して、線１３を越える
位置まで余裕を持って最上層金属配線が延在形成され
る。そのように、Ｉ／Ｏセル４０が矢印１２で示される
移動範囲内で移動される限り、Ｉ／Ｏセル４０の入出力
端子６２と最上層金属配線とのコンタクトによる結合を
可能とするため、最上層金属配線は余裕を持って形成さ
れ、そのような余裕部分が「結合余裕部」とされる。

【００３７】上記した例によれば以下の作用効果が得ら
れる。

【００３８】Ｉ／Ｏセル列２３−１の一部を矢印で示さ
れる方向に移動させ、一般論理配置領域を大きくするこ
とにより、当該一般論理配置領域内に論理ブロックＡが
十分に収まるようになる。そのようなレイアウトによれ
ば、ブロック４３，４４間の配線５１が短くなり、そこ
での信号遅延量が少なくなるから、論理信号の高速伝達
が可能となり、回路の高速動作が可能とされる。

【００３９】以上、本発明者によってなされた発明を実
施形態に基づいて具体的に説明したが、本発明はそれに
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは言うまでもない。

【００４０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるゲート
アレイ方式ＬＳＩに適用した場合について説明したが、
本発明はそれに限定されるものではなく、各種半導体集
積回路に適用することができる。

【００４１】本発明は、少なくともＩ／Ｏセルを介して
外部との信号のやり取りを行うことを条件に適用するこ
とができる。

【００４２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００４３】すなわち、Ｉ／Ｏセルがブロックのレイア
ウト面積に応じてずらして配置されることにより、比較
的大きな論理ブロックが分割しないで配置され、それに
より論理ブロックの配線が不所望に長くなるのが回避さ
れる。

【００４４】また、金属配線は、論理ブロックのレイア
ウト面積との関係でＩ／Ｏセルのレイアウト位置移動を
許容する方向にＩ／Ｏセルを移動してもそのＩ／Ｏセル
の入出力端子と結合可能な移動余裕部を有し、この移動
余裕部を介してＩ／Ｏセルと外部ピンとが結合されるた
め、論理ブロックの分割配置が回避されて論理ブロック
の配線が不所望に長くなるのが回避される。

【００４５】さらに、セルレイアウトにおいて、移動余
裕部に沿って個々のＩ／Ｏセルのレイアウト位置が決定
されることにより、比較的大きな論理ブロックであって
も、それを分割せずにレイアウトすることができるよう
になる。

【図面の簡単な説明】

【図１】本発明にかかる半導体集積回路における主要部
のレイアウト説明図である。

【図２】上記半導体集積回路の全体的な説明図である。

【図３】上記半導体集積回路におけるＩ／Ｏセルの移動
説明図である。

【図４】Ｉ／Ｏセルを移動させない場合のレイアウト説
明図である。

【図５】上記Ｉ／Ｏセルを移動した場合のレイアウト説
明図である。

【図６】上記Ｉ／Ｏセルの構成例ブロック図である。

【符号の説明】

２ ゲートアレイ方式ＬＳＩ １０ 最上層信号配線 ２０ 最上層電源配線 ２１−１〜２１−ｎ Ｉ／Ｏセル列 ２２ 外部ピン ３０ 最上層電源配線 ４０ Ｉ／Ｏセル ６１ 静電保護素子 ６２ 入出力端子 ６３ ドライバ ６４ 入力回路 ６５ 出力回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 所定の論理機能を有する第１ブロック
   と、 上記第１論理ブロックに隣接配置される第２論理ブロッ
   クと、 上記第１論理ブロック及び上記第２論理ブロックと外部
   との間で信号のやり取りを可能とする複数のＩ／Ｏセル
   とが配列されて成る半導体集積回路において、 上記複数のＩ／Ｏセルは、上記第１ブロック及び上記第
   ２ブロックのレイアウト境界に応じて上記複数のＩ／Ｏ
   セルの配列方向と交差する方向にずらして配置されて成
   ることを特徴とする半導体集積回路。
2. 【請求項２】 所定の論理機能を有する複数の論理ブロ
   ックと、 上記論理ブロックと外部との間で信号のやり取りを可能
   とする複数の外部ピンと、 上記外部ピンに対応して配置される複数のＩ／Ｏセルと
   が配列されて成る半導体集積回路において、 上記Ｉ／Ｏセルと外部ピンとを結合させるための金属配
   線は、個々のＩ／Ｏセルのレイアウト位置移動にかかわ
   らず、Ｉ／Ｏセルの入出力端子に結合可能な配線余裕部
   が形成され、この結合余裕部を介してＩ／Ｏセルと外部
   ピンとが結合されて成ることを特徴とする半導体集積回
   路。
3. 【請求項３】 所定の論理機能を有する複数の論理ブロ
   ックと、 上記論理ブロックと外部との間で信号のやり取りを可能
   とする外部ピンと、 上記外部ピンに対応して配置される複数のＩ／Ｏセルと
   が配列されて成る半導体集積回路のセルレイアウト方法
   において、 上記Ｉ／Ｏセルと外部ピンとを結合させるための金属配
   線に、個々のＩ／Ｏセルのレイアウト位置移動にかかわ
   らず、Ｉ／Ｏセルの入出力端子に結合可能な配線余裕部
   が形成され、 上記論理ブロックのレイアウト面積との関係で、上記配
   線余裕部に沿って個々のＩ／Ｏセルのレイアウト位置を
   決定することを特徴とするセルレイアウト方法。
4. 【請求項４】 上記Ｉ／Ｏセルの移動方向の中央部に
   は、外部ピンと結合させるための金属配線と結合可能な
   入出力端子がレイアウトされる請求項３記載のセルレイ
   アウト方法。