JPH10285012A - 半導体集積回路、電子回路装置、及び入出力バッファテスト方法 - Google Patents

Abstract

(57)【要約】 【課題】 同時双方向入出力バッファの動作テストを可
能とする技術を提供することにある。 【解決手段】 外部端子を介して外部負荷を駆動するた
めの出力バッファ部（１００）と、外部端子の電圧レベ
ルを参照電圧レベルと比較することによって、上記外部
端子を介して取り込まれた信号の論理を判定可能な入力
バッファ部（２００）と、外部端子に結合され、上記出
力バッファ部の出力インピーダンスに等しいオン抵抗を
実現するトランジスタ（１８１，１８２）と、テストイ
ネーブル信号がアサートされた状態で、上記トランジス
タをオン・オフ制御するための制御論理（１８３）とを
設け、上記トランジスタをオン・オフ制御し、そのとき
の上記入力バッファ部の出力論理に基づいて、良否判定
を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
同時双方向通信技術、さらにはそのなうな通信を行う半
導体集積回路及びそれに内蔵された同時双方向入出力バ
ッファのテスト技術に関し、例えば複数の半導体集積回
路を搭載して成る電子回路装置に適用して有効な技術に
関する。

【０００２】

【従来の技術】電子回路装置、例えばプリント基板に複
数のＬＳＩを搭載して成る電子回路装置において、複数
のＬＳＩ間でのデータ転送が高速に行われる場合には、
信号の反射を抑えるために、データ伝送系のインピーダ
ンス整合が重要になる。例えば複数のＬＳＩ間でデータ
のやり取りを行うための伝送線の特性インピーダンスが
５０Ωに設定されている場合には、そのような伝送線に
結合されるＬＳＩに含まれる入出力バッファのインピー
ダンスは５０Ωに設定される。

【０００３】インピーダンスの整合は、５０Ωなどの所
定の終端抵抗を付加する。しかし、出力バッファのＭＯ
Ｓトランジスタがデータ入出力端子に常に結合されてい
るから、このデータ入出力端子の外部から見たインピー
ダンスが、出力バッファのトランジスタのオン抵抗によ
り５０Ωになっていれば、上記終端抵抗は不要とされ
る。オン抵抗の値は、ＭＯＳトランジスタのゲート幅を
調整することによって変えることができる。

【０００４】尚、インピーダンス整合技術について記載
された文献の例としては、平成７年８月２５日に電子情
報通信学会から発行された「６００Ｍｂ／Ｓ同時双方向
Ｉ／Ｏ回路を内蔵したＣＭＯＳゲートアレイ」（第１頁
〜）がある。

【０００５】

【発明が解決しようとする課題】複数の半導体集積回路
を搭載して成る電子回路装置においては、データのやり
取りを高速に行うため、１本の伝送線で双方向通信を同
時に行うことがある。例えば二つの半導体集積回路が伝
送線を介して結合されるとき、一方の半導体集積回路
は、他方の半導体集積回路に向けてデータ送出中である
にもかかわらず、当該他方の半導体集積回路からの出力
データを内部に取り込むことができる。そのような通信
方式を、「同時双方向通信」と称する。

【０００６】例えば、図５に示されるように、第１半導
体集積回路（単に「第１チップ」という）４と、第２半
導体集積回路（単に「第２チップという）５とが伝送線
４０を介して互いにデータのやり取りが可能に結合され
ている場合を考える。

【０００７】第１チップ４に含まれる同時双方向入出力
バッファは次にように構成される。

【０００８】すなわち、第１チップ４に含まれる同時双
方向入出力バッファは、ｎチャンネル型ＭＯＳトランジ
スタ４４，４５の直列接続回路、それを駆動するための
プリバッファ４１、参照電圧Ｖｒｅｆを生成するＶｒｅ
ｆ生成回路４２、及び入力バッファ４３とを含んで成
る。上記ｎチャンネル型ＭＯＳトランジスタ４４のソー
ス電極は高電位側電源電圧Ｖｄｄに結合され、ｎチャン
ネル型ＭＯＳトランジスタ４５のソース電極は低電位側
電源電圧Ｖｓｓに結合される。ｎチャンネル型ＭＯＳト
ランジスタ４４，４５の直列接続箇所は、この第１チッ
プ４に設けられた外部端子４６を介して上記伝送線４０
に結合される。

【０００９】プリバッファ４１には、イネーブル信号Ｅ
Ｎ＊（＊はローアクティブを示す）、及び送信データＳ
ＩＮが入力される。イネーブル信号がアサートされた状
態で、このプリバッファ４１の前段の内部回路（図示せ
ず）から伝達された送信データＳＩＮに基づいてｎチャ
ンネル型ＭＯＳトランジスタ４４，４５が駆動されるこ
とにより、送信データの送出が可能とされる。Ｖｒｅｆ
生成回路４２は、送信データの論理レベルに基づいて、
参照電圧Ｖｒｅｆのレベルを切り換える。入力バッファ
４３は、伝送線４０を介して伝達された信号を、上記参
照電圧Ｖｒｅｆに基づく論理判定により取り込む。

【００１０】第２チップ５に含まれる同時双方向入出力
バッファも上記第１チップに含まれるそれと同一構成と
される。すなわち、第２チップ５に含まれる同時双方向
入出力バッファは、ｎチャンネル型ＭＯＳトランジスタ
５４，５５の直列接続回路と、それを駆動するためのプ
リバッファ５１と、参照電圧Ｖｒｅｆを生成するＶｒｅ
ｆ生成回路５２、及び入力バッファ５３とを含んで成
る。

【００１１】第１チップ４及び第２チップ５の双方の出
力バッファのインピーダンスが伝送線４０の特性インピ
ーダンスに整合しているものとすると、図６に示される
ように、第１チップ４がハイレベル（「Ｈ」で示され
る）を出力する状態では、第２チップ５からのハイレベ
ル出力により伝送線４０のレベルは高電位側電源Ｖｄｄ
レベルとされ、第２チップ５からのローレベル（「Ｌ」
で示される）により伝送線４０のレベルはＶｄｄ×１／
２レベルとされる。また、第１チップ４がローレベルを
出力する状態では、第２チップ５からのハイレベル出力
により伝送線４０のレベルはＶｄｄ×１／２レベルとさ
れ、第２チップ５からのローレベルにより伝送線４０の
レベルはＶｓｓレベル（０）とされる。ゆえに、第１チ
ップ４に含まれるＶｒｅｆ発生回路４２においては、第
１チップ４がハイレベルを出力する状態では、参照電圧
Ｖｒｅｆ＝Ｖｄｄ×３／4とし、第１チップ４がローレ
ベルを出力する状態では、参照電圧Ｖｒｅｆ＝Ｖｄｄ×
１／4とすることで、第２チップ５からの出力論理を正
しく認識することができる。

【００１２】そのような第１チップ４に含まれる同時双
方向入出力バッファの動作テストは、図７に示されるよ
うに、伝送線４０を介して第１チップ４の外部端子４６
にテスタ６を接続して行われる。イネーブル信号ＥＮ＊
がアサートされた状態では、第１チップ４からハイレベ
ル又はローレベルの信号が出力されているため、もしこ
の出力論理レベルと、テスタ６からの出力論理レベルが
異なった場合には、伝送線４０を介して不所望な電流が
流れる。例えば、第１チップの出力論理がハイレベル、
テスタ６の出力論理がローレベルの場合、伝送線４０を
介して不所望な電流Ｉ４６が流れる。そのような電流に
よりテスタ６におけるドライバ６１を破損させるおそれ
がある。

【００１３】イネーブル信号ＥＮ＊をネゲートして高イ
ンピーダンス状態とすることで、上記したような不所望
な電流の流れを排除することが考えられるが、そうする
と、Ｖｒｅｆ生成回路４２から出力される参照電圧Ｖｒ
ｅｆのレベル切り換えが行われなくなり、上記のように
参照電圧Ｖｒｅｆのレベル切り換えによる入力信号論理
判定のテストができなくなってしまう。つまり、同時双
方向入出力バッファの動作テストはイネーブル信号ＥＮ
＊をアサートして出力論理が切り換えられる状態でなけ
ればならない。

【００１４】本発明の目的は、同時双方向入出力バッフ
ァの動作テストを可能とする技術を提供することにあ
る。

【００１５】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１７】すなわち、外部端子（２４−１）を介して
外部負荷を駆動するための出力バッファ部（１００）
と、上記外部端子の電圧レベルを参照電圧（Ｖｒｅｆ）
レベルと比較することによって、上記外部端子を介して
取り込まれた信号の論理を判定可能な入力バッファ部
（２００）と、上記外部端子に結合され、上記出力バッ
ファ部の出力インピーダンスに等しいオン抵抗を実現す
るトランジスタ群（１８１，１８２）と、テストイネー
ブル信号がアサートされた状態で、上記トランジスタ群
をオン・オフ制御するための制御論理（１８３）とを含
んで半導体集積回路を構成する。

【００１８】上記した手段によれば、上記制御論理によ
り上記トランジスタ群の動作が制御されることにより、
上記外部端子を介して、別の半導体集積回路における同
時双方向入出力バッファが結合されたのと等価な状態が
形成され、このことが、同時双方向入出力バッファの動
作テストを可能とする。

【００１９】さらに具体的な態様では、外部端子を介し
て外部負荷を駆動するための出力バッファ部（１００）
と、上記外部端子の電圧レベルを参照電圧レベルと比較
することによって、上記外部端子を介して取り込まれた
信号の論理を判定可能な入力バッファ部（２００）と、
上記外部端子と高電位側電源に結合されるとともに、互
いに並列接続された複数の第１トランジスタ（８５〜８
９）と、上記外部端子と低電位側電源に結合されるとと
もに、互いに並列接続された複数の第２トランジスタ
（９０〜９４）と、上記複数の第１トランジスタ及び上
記複数の第２トランジスタを選択的に回路動作に関与さ
せることにより、上記出力バッファ部の出力インピーダ
ンスに等しいオン抵抗を実現するための第１制御論理
（７５〜７８，８１〜８４）と、テストイネーブル信号
がアサートされた状態で、上記第１トランジスタ及び第
２トランジスタをオン・オフ制御するための第２制御論
理（７１〜７４）とを含んで半導体集積回路を構成す
る。

【００２０】上記した手段によれば、上記第１制御論理
は、上記複数の第１トランジスタ及び上記複数の第２ト
ランジスタを選択的に回路動作に関与させることによ
り、上記出力バッファ部の出力インピーダンスに等しい
オン抵抗を実現し、上記第２制御論理は、テストイネー
ブル信号がアサートされた状態で上記第１トランジスタ
及び第２トランジスタをオン・オフ制御する。それによ
り、上記外部端子を介して、別の半導体集積回路におけ
る同時双方向入出力バッファが結合されたのと等価な状
態が形成され、このことが、同時双方向入出力バッファ
の動作テストを可能とする。

【００２１】また、上記のように同時双方向入出力バッ
ファの動作テストが行われた半導体集積回路は信頼性の
向上を達成し、そのような半導体集積回路がボードに搭
載されるとともに、上記半導体集積回路における上記外
部端子が、上記ボードに搭載された別の半導体集積回路
における外部端子に結合されて電子回路装置が形成され
ることにより、当該電子回路装置の信頼性の向上を図る
ことができる。

【００２２】そして、外部端子を介して外部負荷を駆動
するための出力バッファ部（１００）と、上記外部端子
の電圧レベルを参照電圧（Ｖｒｅｆ）レベルと比較する
ことによって、上記外部端子を介して取り込まれた信号
の論理を判定可能な入力バッファ部（２００）と、上記
外部端子に結合され、上記出力バッファ部の出力インピ
ーダンスに等しいオン抵抗を実現するトランジスタ群
（１８１，１８２）と、テストイネーブル信号がアサー
トされた状態で、上記トランジスタ群をオン・オフ制御
するための制御論理（１８３）とを含み、上記出力バッ
ファ部からの現在の出力論理に応じて上記参照電圧レベ
ルを切り換えることにより、外部との間で同時双方向通
信を可能とする半導体集積回路における入出力バッファ
テスト方法として、上記出力バッファ部の出力論理を第
１論理に設定し、それに応じて上記参照電圧を第１レベ
ルに設定する第１ステップと、上記第１ステップの設定
後に、上記第１トランジスタ及び第２トランジスタをオ
ン・オフ制御して、そのときの上記入力バッファ部の出
力論理が期待値に一致するか否かを判定する第２ステッ
プと、上記出力バッファ部の出力論理を第２論理に設定
し、それに応じて上記参照電圧を第２レベルに設定する
第３ステップと、上記第３ステップの設定後に、上記第
１トランジスタ及び第２トランジスタをオン・オフ制御
して、そのときの上記入力バッファ部の出力論理が期待
値に一致するか否かを判定する第４ステップとを含め
る。

【００２３】上記した手段によれば、上記第１ステップ
から上記第４ステップは、上記構成の半導体集積回路に
含まれる同時双方向入出力バッファを介して行われる同
時双方向通信において、当該バッファのとり得る状態の
チェックを可能とし、このことが、同時双方向入出力バ
ッファの適切な動作テストを実現する。

【００２４】さらに、外部端子を介して外部負荷を駆動
するための出力バッファ部と、上記外部端子の電圧レベ
ルを参照電圧（Ｖｒｅｆ）レベルと比較することによっ
て、上記外部端子を介して取り込まれた信号の論理を判
定可能な入力バッファ部（２００）と、上記外部端子と
高電位側電源に結合されるとともに、互いに並列接続さ
れた複数の第１トランジスタ（８５〜８９）と、上記外
部端子と低電位側電源に結合されるとともに、互いに並
列接続された複数の第２トランジスタ（９０〜９４）
と、上記複数の第１トランジスタ及び上記複数の第２ト
ランジスタを選択的に回路動作に関与させることによ
り、上記出力バッファ部の出力インピーダンスに等しい
オン抵抗を実現するための第１制御論理（７５〜７８，
８１〜８４）と、テストイネーブル信号がアサートされ
た状態で、上記第１トランジスタ及び第２トランジスタ
をオン・オフ制御するための第２制御論理（７１〜７
４）とを含み、上記出力バッファ部からの現在の出力論
理に応じて上記参照電圧レベルを切り換えることによ
り、外部との間で同時双方向通信を可能とする半導体集
積回路における入出力バッファテスト方法として、上記
出力バッファ部の出力論理を第１論理に設定し、それに
応じて上記参照電圧を第１レベルに設定する第１ステッ
プと、上記第１ステップの設定後に、上記第１トランジ
スタ及び第２トランジスタをオン・オフ制御して、その
ときの上記入力バッファ部の出力論理が期待値に一致す
るか否かを判定する第２ステップと、上記出力バッファ
部の出力論理を第２論理に設定し、それに応じて上記参
照電圧を第２レベルに設定する第３ステップと、上記第
３ステップの設定後に、上記第１トランジスタ及び第２
トランジスタをオン・オフ制御して、そのときの上記入
力バッファ部の出力論理が期待値に一致するか否かを判
定する第４ステップとを含み、上記複数の第１トランジ
スタ及び上記複数の第２トランジスタのうち、回路動作
に関与するトランジスタをオン抵抗調整信号に基づいて
選択した状態で、上記第１乃至第４ステップの設定又は
判定を実行する。

【００２５】上記した手段によれば、上記複数の第１ト
ランジスタ及び上記複数の第２トランジスタのうち、回
路動作に関与するトランジスタをオン抵抗調整信号に基
づいて選択した状態で、上記第１ステップから上記第４
ステップの設定又は判定を行うことは、インピーダンス
が整合した状態で動作テストが行われることから、上記
構成の半導体集積回路に含まれる同時双方向入出力バッ
ファを介して行われる同時双方向通信において、当該バ
ッファのとり得る状態のチェックを可能とし、このこと
が、同時双方向入出力バッファの適切な動作テストを実
現する。

【００２６】

【発明の実施の形態】図３には本発明にかかる電子回路
装置の一例が示される。

【００２７】図３に示される電子回路装置は、特に制限
されないが、コンピュータシステムにおけるマザーボー
ドの一部であり、プリント基板に載置されたＬＳＩ
（「チップ」という）２１，２２を含み、それらが伝送
線２５−１〜２５−ｎを介して互いに信号のやり取りが
可能に結合されている。伝送線２５−１〜２５−ｎは、
所定の特性インピーダンス（例えば５０Ω）に設定され
ている。

【００２８】チップ２１は、同時双方向入出力バッファ
２３−１〜２３−ｎを有し、この入出力バッファ２３−
１〜２３−ｎが、それぞれデータ入出力端子２４−１〜
２４−ｎを介して伝送線２５−１〜２５−ｎの一端に結
合される。また、チップ２２は、入出力バッファ２７−
１〜２７−ｎを有し、この入出力バッファ２７−１〜２
７−ｎが、それぞれ外部端子２６−１〜２６−ｎを介し
て伝送線２５−１〜２５−ｎの他端に結合される。

【００２９】上記同時双方向入出力バッファ２７−１〜
２７−ｎは、特に制限されないが、基本的に同一構成と
される。そのため、以下の説明では、入出力バッファ２
３−１についてのみ詳細に述べることとする。

【００３０】図１には同時双方向入出力バッファ２３−
１の構成例が代表的に示される。

【００３１】図１に示されるように、この同時双方向入
出力バッファ２３−１は、特に制限されないが、外部端
子２４−１を介してそれに結合された外部負荷を駆動す
るための出力バッファ部１００、上記外部端子２４−１
を介して外部から入力された信号を取り込むための入力
バッファ部２００、及び同時双方向入出力バッファ２３
−１が正常動作するか否かのテストを可能とするテスト
回路１８とを含む。

【００３２】出力バッファ部１００は、ｎチャンネル型
ＭＯＳトランジスタ１４，１５の直列接続回路と、それ
を駆動するためのプリバッファ１１とを含む。上記ｎチ
ャンネル型ＭＯＳトランジスタ１４のソース電極は高電
位側電源電圧Ｖｄｄに結合され、ｎチャンネル型ＭＯＳ
トランジスタ１５のソース電極は低電位側電源電圧Ｖｓ
ｓに結合される。ｎチャンネル型ＭＯＳトランジスタ１
４，１５の直列接続箇所は、外部端子２４−１を介して
上記伝送線２５−１（図３参照）に結合される。

【００３３】プリバッファ１１には、イネーブル信号Ｅ
Ｎ＊、送信データＳＩＮ、及び複数ビット構成のオン抵
抗調整信号ＣＮが入力される。イネーブル信号ＥＮ＊が
アサートされた状態で、このプリバッファ１１の前段に
配置された機能モジュール（図示せず）から伝達された
送信データＳＩＮに基づいてｎチャンネル型ＭＯＳトラ
ンジスタ１４，１５が駆動されることにより、送信デー
タの送出が可能とされる。

【００３４】入力バッファ部２００は、参照電圧Ｖｒｅ
ｆを生成するＶｒｅｆ生成回路１２と、外部端子２４−
１を介して伝達された信号を、上記参照電圧Ｖｒｅｆに
基づく論理判定により取り込むための入力バッファ１３
とを含む。

【００３５】Ｖｒｅｆ生成回路１２は、送信データＳＩ
Ｎの論理レベルに基づいて、参照電圧Ｖｒｅｆのレベル
を切り換える。入力バッファ１３は、外部端子２４−１
を介して伝達された信号を、上記参照電圧Ｖｒｅｆに基
づく論理判定により取り込む。出力インピーダンスの調
整は、プリバッファ４１に入力されるオン抵抗調整信号
ＣＮにより行うことができる。すなわち、オン抵抗調整
信号ＣＮにより、ｎチャンネル型ＭＯＳトランジスタ１
４，１５のゲート幅を調整することができ、それにより
当該ＭＯＳトランジスタ１４，１５のオン抵抗を伝送線
２５−１の特性インピーダンスに整合させることができ
る。尚、ＭＯＳトランジスタ１４，１５は、実際にはそ
れぞれ互いに並列接続された複数個のｎチャンネル型Ｍ
ＯＳトランジスタで形成され、この複数個のＭＯＳトラ
ンジスタが、オン抵抗調整信号ＣＮにより選択されるよ
うになっている。

【００３６】出力バッファ部１００のインピーダンスが
伝送線４０の特性インピーダンスに整合されていれば、
図５に基づいて既述したように、出力バッファ部１００
からの出力論理に応じて、参照電圧Ｖｒｅｆのレベルが
切り換えられることにより、外部端子２４−１を介して
外部から入力される信号の論理を正しく認識することが
できる。

【００３７】上記テスト回路１８は、上記外部端子２４
−１に結合され、上記出力バッファ部１００の出力イン
ピーダンスに等しいオン抵抗を実現するための第１ＭＯ
Ｓトランジスタ群１８１及び第２ＭＯＳトランジスタ群
１８２と、制御部１８３とを含んで成る。上記第１ＭＯ
Ｓトランジスタ群１８１及び第２ＭＯＳトランジスタ群
１８２は、それぞれ複数のｎチャンネル型ＭＯＳトラン
ジスタが並列接続されて成るものを一つのＭＯＳトラン
ジスタの記号で示している。第１ＭＯＳトランジスタ群
１８１及び第２ＭＯＳトランジスタ群１８２において、
何個のＭＯＳトランジスタを回路動作に関与させるか
は、制御部１８３によって制御される。第１ＭＯＳトラ
ンジスタ群１８１，１８２は、相補的にオン・オフ制御
される。第１ＭＯＳトランジスタ群１８１がオンされる
ことにより、外部端子に結合された入出力ノードはハイ
レベルに駆動され、第２ＭＯＳトランジスタ群１８２が
オンされることにより、上記入出力ノードはローレベル
に駆動される。

【００３８】制御部１８３には、同時双方向入出力バッ
ファ２３−１の動作テストのための各種信号として、テ
ストモードを指示するテストイネーブル信号ＴＥＮ＊、
テストデータＴＩＮ、ＭＯＳトランジスタのオン抵抗調
整のためのオン抵抗調整信号ＴＣＮ０〜ＴＣＮ７が、当
該チップ２１内の図示されない内部回路から供給される
ようになっている。

【００３９】図４には上記テスト回路１８の詳細な構成
例が示される。

【００４０】図４に示されるように、第１ＭＯＳトラン
ジスタ群１８１は、ｎチャンネル型ＭＯＳトランジスタ
８５〜８９が並列接続されて成り、第２ＭＯＳトランジ
スタ群１８２は、ｎチャンネル型ＭＯＳトランジスタ９
０〜９４が並列接続されて成る。ｎチャンネル型ＭＯＳ
トランジスタ８５〜８９のドレイン電極は高電位側電源
Ｖｄｄに共通接続される。ｎチャンネル型ＭＯＳトラン
ジスタ８５〜８９のソース電極は、外部端子２４−１に
接続されるとともに、ｎチャンネル型ＭＯＳトランジス
タ９０〜９４のドレイン電極に共通接続される。ｎチャ
ンネル型ＭＯＳトランジスタ９０〜９４のソース電極は
低電位側電源Ｖｓｓに共通接続される。

【００４１】また、テストイネーブル信号ＴＥＮ＊を反
転するためのインバータ７１が設けられ、このインバー
タ７１の出力信号が後段に配置されたナンド（ＮＡＮ
Ｄ）ゲート７３，７４における一方の入力端子に伝達さ
れるようになっている。テストイネーブル信号ＴＮ＊が
ローレベルにアサートされた状態では、ナンドゲート７
３，７４が活性化されて、テストデータＴＩＮが後段回
路に伝達される。

【００４２】尚、ナンド回路７４の前段には、第１ＭＯ
Ｓトランジスタ群１８１，第２ＭＯＳトランジスタ群１
８２を相補的にオン・オフ制御させる必要があることか
ら、テストデータＴＩＮを反転するためのインバータ７
２が設けられ、このインバータ７２の出力信号が上記ナ
ンドゲート７４に伝達されるようになっている。

【００４３】ナンドゲート７３の出力信号は、ノアゲー
ト７５〜７８を介してｎチャンネル型ＭＯＳトランジス
タ８５〜８８に伝達され、また、後段のインバータ７９
を介してｎチャンネル型ＭＯＳトランジスタ８９に伝達
されるようになっている。そして、ナンドゲート７４の
出力信号は、ノアゲート８１〜８４を介してｎチャンネ
ル型ＭＯＳトランジスタ９１〜９４に伝達され、また、
インバータ８０を介してｎチャンネル型ＭＯＳトランジ
スタ９０に伝達されるようになっている。

【００４４】オン抵抗調整信号ＴＣＮ０〜ＴＣＮ３のい
ずれかがローレベルにされることにより、それに対応す
るノアゲート７５〜７８のいずれかが活性状態とされ
て、ナンドゲート７３の出力信号が、選択的にｎチャン
ネル型ＭＯＳトランジスタ８５〜８８に伝達される。同
様に、オン抵抗調整信号ＴＣＮ４〜ＴＣＮ７のいずれか
がローレベルにされることにより、それに対応するノア
ゲート８１〜８４のいずれかが活性状態とされて、ナン
ドゲート７４の出力信号が、選択的にｎチャンネル型Ｍ
ＯＳトランジスタ９１〜９４に伝達される。ナンドゲー
ト７３，７４の出力論理は、テストイネーブル信号ＴＥ
Ｎ＊がローレベルにアサートされた状態において入力さ
れたテストデータＴＩＮの論理に応じて変化されるか
ら、テスト信号ＴＣＮ０〜ＴＣＮ７の論理状態に応じ
て、ナンドゲート７３，７４の出力信号が、ｎチャンネ
ル型ＭＯＳトランジスタ８５〜８８，９１〜９４に選択
的に伝達される。

【００４５】そのようにノアゲート７５〜７８，８１〜
８４によって信号伝達が制御されることにより、ｎチャ
ンネル型ＭＯＳトランジスタ８５〜８８，９１〜９４の
うち、回路動作に関与されるトランジスタが、オン抵抗
調整信号ＴＣＮ０〜ＴＣＮ７の論理状態に応じて選択さ
れる。例えば、オン抵抗調整信号ＴＣＮ０〜ＴＣＮ７の
すべてがハイレベルの場合には、ｎチャンネル型ＭＯＳ
トランジスタ８５〜９４のうち、ＭＯＳトランジスタ８
９，９０のみが回路動作に関与するし、オン抵抗調整信
号ＴＣＮ０，ＴＣＮ５がローレベルになれば、ノアゲー
ト７５，８１が活性状態とされることにより、ｎチャン
ネル型ＭＯＳトランジスタ８９とともに、ｎチャンネル
型ＭＯＳトランジスタ８５が動作され、また、ｎチャン
ネル型ＭＯＳトランジスタ９０とともにｎチャンネル型
ＭＯＳトランジスタ９１が動作される。そのように回路
動作に関与されるｎチャンネル型ＭＯＳトランジスタが
選択されることにより、ｎチャンネル型ＭＯＳトランジ
スタ８５〜８９（第１ＭＯＳトランジスタ群１８１）の
合成オン抵抗の調整、及びｎチャンネル型ＭＯＳトラン
ジスタ９０〜９４（第２ＭＯＳトランジスタ群１８２）
の合成オン抵抗の調整が可能とされる。

【００４６】同時双方向入出力バッファ２３−１の動作
テストにおいては、ｎチャンネル型ＭＯＳトランジスタ
８５〜８９の合成オン抵抗の調整、及びｎチャンネル型
ＭＯＳトランジスタ９０〜９４の合成オン抵抗が、出力
バッファ１００の出力インピーダンス、すなわち、ｎチ
ャンネル型ＭＯＳトランジスタ１４，１５のオン抵抗に
等しくされた状態で行われる。

【００４７】ｎチャンネル型ＭＯＳトランジスタ８５〜
９４は、図１に示される出力バッファ部１００から見れ
ば、外部端子２４−１を介して外部に接続された別の半
導体チップにおける出力バッファ部と等価とされる。従
って、テストイネーブル信号ＴＥＮ＊がローレベルにア
サートされた状態では、外部端子２４−１が解放状態で
あるにもかかわらず、双方向入出力バッファ２３−１の
動作テストが可能とされる。尚、図７に示されるような
テスタ６が外部端子２４−１に結合されていても良い
が、その場合には、テスト回路１８による動作テストに
支障を与えないようにするため、テスタ６内のドライバ
６１の出力端子は高インピーダンス状態に固定する。

【００４８】具体的には、以下に述べる手順に従って、
双方向入出力バッファ２３−１の動作テストが行われ
る。

【００４９】同時双方向入出力バッファ２３−１の通常
動作においては、テストイネーブル信号ＴＥＮ＊がハイ
レベルにネゲートされており、このテストイネーブル信
号ＴＥＮ＊がローレベルにアサートされることにより、
テストモードに移行される。

【００５０】テストイネーブル信号ＴＥＮ＊がローレベ
ルにアサートされると、図４に示されるナンドゲート７
３，７４が活性状態とされて、テスト信号ＴＩＮを後段
回路に伝達することができる。

【００５１】次に、オン抵抗調整信号ＴＣＮ０〜ＴＣＮ
７により、テスト回路１８におけるドライバＭＯＳトラ
ンジスタの合成オン抵抗を、出力バッファ部１００の出
力インピーダンスに等しくなるように調整する。例え
ば、出力バッファ部１００のオン抵抗が５０Ωであるな
ら、テスト回路１８におけるドライバＭＯＳトランジス
タの合成オン抵抗も５０Ωに調整される。

【００５２】次に、出力バッファ部１００におけるイネ
ーブル信号ＥＮ＊がローレベルにアサートされることに
より、出力バッファ部１００が動作可能状態とされる。
この状態で、先ず、出力バッファ部１００からハイレベ
ル信号が出力されるように送信データＳＩＮの論理が固
定される。例えば送信データＳＩＮがハイレベルのと
き、出力バッファ部１００からハイレベルの信号が出力
される場合には、上記送信データＳＩＮがハイレベルに
固定される。出力バッファ部１００からハイレベルの信
号が出力される状態では、Ｖｒｅｆ生成回路１２におい
て生成される参照電圧Ｖｒｅｆは、高電位側電源Ｖｄｄ
の３／４のレベルに等しくされる。

【００５３】そして、テストデータＴＩＮをハイレベル
にして、テスト回路１８からハイレベルを出力させるこ
とにより、そのとき、入力バッファ１３の出力論理を、
それの後段に配置された内部回路を介して判定する。テ
スト回路１８からハイレベルが出力される場合、回路が
正常動作していれば、外部端子２４−１及びそれに結合
されているノードの電位は高電位側電源Ｖｄｄのレベル
に等しくなり、それはそのときの参照電圧Ｖｒｅｆ＝Ｖ
ｄｄ×３／４を越えるはずであるから、入力バッファ１
３の出力論理の期待値は、ハイレベルとなる。

【００５４】次に、テストデータＴＩＮをローレベルに
して、テスト回路１８からローレベルを出力させること
により、そのとき、入力バッファ１３の出力論理を、そ
れの後段に配置された内部回路を介して判定する。テス
ト回路１８からローレベルが出力される場合、回路が正
常動作していれば、外部端子２４−１及びそれに結合さ
れているノードの電位は高電位側電源Ｖｄｄの１／２の
レベルに等しくなり、それはそのときの参照電圧Ｖｒｅ
ｆ＝Ｖｄｄ×３／４よりも低いレベルになるはずである
から、入力バッファ１３の出力論理の期待値は、ローレ
ベルとなる。

【００５５】そして今度は、出力バッファ部１００から
ローレベル信号が出力されるように送信データＳＩＮの
論理が固定され、上記した場合と同様のテスト動作が行
われる。

【００５６】すなわち、出力バッファ部１００からロー
レベル信号が出力されるように送信データＳＩＮの論理
が固定される。出力バッファ部１００からローレベルの
信号が出力される状態では、Ｖｒｅｆ生成回路１２にお
いて生成される参照電圧Ｖｒｅｆは、高電位側電源Ｖｄ
ｄの１／４のレベルに等しくされる。

【００５７】次に、テストデータＴＩＮをハイレベルに
して、テスト回路１８からハイレベルを出力させること
により、そのとき、入力バッファ１３の出力論理を、そ
れの後段に配置された内部回路を介して判定する。テス
ト回路１８からハイレベルが出力される場合、回路が正
常動作していれば、外部端子２４−１及びそれに結合さ
れているノードの電位は高電位側電源Ｖｄｄの１／２の
レベルになり、それはそのときの参照電圧Ｖｒｅｆ＝Ｖ
ｄｄ×１／４を越えるはずであるから、入力バッファ１
３の出力論理の期待値は、ハイレベルとなる。

【００５８】また、テストデータＴＩＮをローレベルに
して、テスト回路１８からローレベルを出力させること
により、そのとき、入力バッファ１３の出力論理を、そ
れの後段に配置された内部回路を介して判定する。テス
ト回路１８からローレベルが出力される場合、回路が正
常動作していれば、外部端子２４−１及びそれに結合さ
れているノードの電位は０ボルトになり、それはそのと
きの参照電圧Ｖｒｅｆ＝Ｖｄｄ×１／４よりも低いレベ
ルになるはずであるから、入力バッファ１３の出力論理
の期待値は、ローレベルとなる。

【００５９】このように、出力バッファ１００からの出
力論理をハイレベルに固定した状態で、テストデータＴ
ＩＮをハイレベル、ローレベルに切り換えて、この切り
換え前後の入力バッファ１３の出力論理を判定し、さら
に、出力バッファ１００からの出力論理をローレベルに
固定した状態で、テストデータＴＩＮをハイレベル、ロ
ーレベル毎に切り換えて、この切り換え前後の入力バッ
ファ１３の出力論理を判定することにより、同時双方向
入出力バッファ２３−１の良否判定を行うことができ
る。

【００６０】このように、テスト回路１８が設けられ、
第１トランジスタ群１８１、第２トランジスタ群１８２
の動作が制御されることにより、外部端子２４−１を介
して、別の半導体集積回路における同時双方向入出力バ
ッファが結合されたのと等価な状態が形成され、それに
より、同時双方向入出力バッファ２３−１の動作テスト
が可能とされる。

【００６１】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００６２】例えば、図１に示される構成例では、オン
抵抗調整信号ＴＣＮ０〜ＴＣＮ７によりテスト回路１８
に含まれるドライバＭＯＳトランジスタのオン抵抗を調
整可能にしたが、それに限定されない。すなわち、図２
に示されるように、第１ＭＯＳトランジスタ群１８１及
び第２ＭＯＳトランジスタ群１８２のそれぞれの合成オ
ン抵抗が、出力バッファ部１００のとり得る出力インピ
ーダンスの最大値に等しくなるように、第１ＭＯＳトラ
ンジスタ群１８１及び第２ＭＯＳトランジスタ群１８２
のそれぞれの並列接続素子数を決定する。出力バッファ
部１００のとり得る出力インピーダンスの最大値に等し
くすることは、ＭＯＳトランジスタのゲート幅が小さく
て良いことであるから、複数のＭＯＳトランジスタを並
列接続して用いる場合でも、そこに適用される素子数
は、図４に示される構成を採用する場合に比べて少なく
なる。

【００６３】同時双方向入出力バッファ２３１のテスト
モードは、プリバッファ１１に入力されるオン抵抗調整
信号ＣＮによって、出力バッファ部１００の出力インピ
ーダンスを最大値に調整した状態で、つまり、インピー
ダンスが整合された状態で行われる。尚、動作テストの
手順は、テスト回路１８でのオン抵抗調整ステップを除
けば、テスト回路１８として基本的に図４に示される構
成を採用した場合と同様である。

【００６４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である各種電
子回路装置に適用することができる。

【００６５】本発明は、少なくとも出力バッファ部及び
入力バッファ部を含むことを条件に適用することができ
る。

【００６６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００６７】すなわち、制御論理によりトランジスタ群
の動作が制御されることにより、外部端子を介して、別
の半導体集積回路における同時双方向入出力バッファが
結合されたのと等価な状態が形成され、それにより、同
時双方向入出力バッファの動作テストが可能とされる。

【００６８】また、第１制御論理は、複数の第１トラン
ジスタ及び複数の第２トランジスタを選択的に回路動作
に関与させることにより、出力バッファ部の出力インピ
ーダンスに等しいオン抵抗を実現し、第２制御論理は、
テストイネーブル信号がアサートされた状態で第１トラ
ンジスタ及び第２トランジスタをオン・オフ制御する。
それにより、外部端子を介して、別の半導体集積回路に
おける同時双方向入出力バッファが結合されたのと等価
な状態が形成され、それにより、同時双方向入出力バッ
ファの動作テストが可能とされる。

【００６９】さらに、上記のように同時双方向入出力バ
ッファの動作テストが行われた半導体集積回路は信頼性
が向上されるから、そのような半導体集積回路がボード
に搭載されるとともに、上記半導体集積回路における上
記外部端子が、上記ボードに搭載された別の半導体集積
回路における外部端子に結合されて電子回路装置が形成
されることにより、当該電子回路装置の信頼性の向上を
図ることができる。

【００７０】そして、入出力バッファテスト方法におい
て、出力バッファ部の出力論理を第１論理に設定し、そ
れに応じて参照電圧を第１レベルに設定する第１ステッ
プと、第１ステップの設定後に、第１トランジスタ及び
第２トランジスタをオン・オフ制御して、そのときの入
力バッファ部の出力論理が期待値に一致するか否かを判
定する第２ステップと、出力バッファ部の出力論理を第
２論理に設定し、それに応じて参照電圧を第２レベルに
設定する第３ステップと、この第３ステップの設定後
に、第１トランジスタ及び第２トランジスタをオン・オ
フ制御して、そのときの入力バッファ部の出力論理が期
待値に一致するか否かを判定する第４ステップとを有す
ることにより、上記構成の半導体集積回路に含まれる同
時双方向入出力バッファを介して行われる同時双方向通
信において、当該バッファのとり得る状態のチェックを
可能とし、それにより、同時双方向入出力バッファの適
切な動作テストを実現することができる。

【図面の簡単な説明】

【図１】本発明にかかる電子回路装置に含まれる同時双
方向入出力バッファの構成例回路図である。

【図２】上記同時双方向入出力バッファの別の構成例回
路図である。

【図３】上記電子回路装置の構成例ブロック図である。

【図４】図１に示される同時双方向入出力バッファに含
まれるテスト回路の詳細な構成例回路図である。

【図５】同時双方向入出力バッファの動作原理の説明の
ための回路図である。

【図６】図５に示される回路構成における主要部の論理
もしくは電圧レベルの説明図である。

【図７】テスタによる上記同時双方向入出力バッファの
テスト方法の説明図ある。

【符号の説明】

１１ プリバッファ １２ Ｖｒｅｆ生成回路 １３ 入力バッファ ２４−１〜２４−ｎ，２６−１〜２６−ｎ 外部端子 ２５−１〜２５−ｎ 伝送線 ２１，２２ ＬＳＩ（チップ） ２３−１〜２３−ｎ，２７−１〜２７−ｎ 同時双方向
入出力バッファ ８５〜９４ ｎチャンネル型ＭＯＳトランジスタ ７１，７２ インバータ ７３，７４ ナンドゲート １００ 出力バッファ部 １８１ 第１ＭＯＳトランジスタ １８２ 第２ＭＯＳトランジスタ １８３ 制御部 ２００ 入力バッファ部

Claims (5)

【特許請求の範囲】
1. 【請求項１】 外部端子を介して外部負荷を駆動するた
   めの出力バッファ部と、 上記外部端子の電圧レベルを参照電圧レベルと比較する
   ことによって、上記外部端子を介して取り込まれた信号
   の論理を判定可能な入力バッファ部と、 を含み、 上記出力バッファ部からの現在の出力論理に応じて上記
   参照電圧レベルを切り換えることにより、外部との間で
   同時双方向通信を可能とする半導体集積回路において、 上記外部端子に結合され、上記出力バッファ部の出力イ
   ンピーダンスに等しいオン抵抗を実現するトランジスタ
   群と、 テストイネーブル信号がアサートされた状態で、上記ト
   ランジスタ群をオン・オフ制御するための制御論理と、 を含むことを特徴とする半導体集積回路。
2. 【請求項２】 外部端子を介して外部負荷を駆動するた
   めの出力バッファ部と、 上記外部端子の電圧レベルを参照電圧レベルと比較する
   ことによって、上記外部端子を介して取り込まれた信号
   の論理を判定可能な入力バッファ部と、 を含み、 上記出力バッファ部からの現在の出力論理に応じて上記
   参照電圧レベルを切り換えることにより、外部との間で
   同時双方向通信を可能とする半導体集積回路において、 上記外部端子と高電位側電源に結合されるとともに、互
   いに並列接続された複数の第１トランジスタと、 上記外部端子と低電位側電源に結合されるとともに、互
   いに並列接続された複数の第２トランジスタと、 上記複数の第１トランジスタ及び上記複数の第２トラン
   ジスタを選択的に回路動作に関与させることにより、上
   記出力バッファ部の出力インピーダンスに等しいオン抵
   抗を実現するための第１制御論理と、 テストイネーブル信号がアサートされた状態で、上記第
   １トランジスタ及び第２トランジスタをオン・オフ制御
   するための第２制御論理と、 を含むことを特徴とする半導体集積回路。
3. 【請求項３】 請求項１又は２記載の半導体集積回路が
   ボードに搭載されるとともに、上記半導体集積回路にお
   ける上記外部端子が、上記ボードに搭載された別の半導
   体集積回路における外部端子に結合されて成る電子回路
   装置。
4. 【請求項４】 外部端子を介して外部負荷を駆動するた
   めの出力バッファ部と、 上記外部端子の電圧レベルを参照電圧レベルと比較する
   ことによって、上記外部端子を介して取り込まれた信号
   の論理を判定可能な入力バッファ部と、 上記外部端子に結合され、上記出力バッファ部の出力イ
   ンピーダンスに等しいオン抵抗を実現するトランジスタ
   と、 テストイネーブル信号がアサートされた状態で、上記ト
   ランジスタをオン・オフ制御するための制御論理と、 を含み、 上記出力バッファ部からの現在の出力論理に応じて上記
   参照電圧レベルを切り換えることにより、外部との間で
   同時双方向通信を可能とする半導体集積回路における入
   出力バッファテスト方法であって、 上記出力バッファ部の出力論理を第１論理に設定し、そ
   れに応じて上記参照電圧を第１レベルに設定する第１ス
   テップと、 上記第１ステップの設定後に、上記トランジスタをオン
   ・オフ制御して、そのときの上記入力バッファ部の出力
   論理が期待値に一致するか否かを判定する第２ステップ
   と、 上記出力バッファ部の出力論理を第２論理に設定し、そ
   れに応じて上記参照電圧を第２レベルに設定する第３ス
   テップと、 上記第３ステップの設定後に、上記トランジスタをオン
   ・オフ制御して、そのときの上記入力バッファ部の出力
   論理が期待値に一致するか否かを判定する第４ステップ
   と、 を含むことを特徴とする入出力バッファテスト方法。
5. 【請求項５】 外部端子を介して外部負荷を駆動するた
   めの出力バッファ部と、 上記外部端子の電圧レベルを参照電圧レベルと比較する
   ことによって、上記外部端子を介して取り込まれた信号
   の論理を判定可能な入力バッファ部と、 上記外部端子と高電位側電源に結合されるとともに、互
   いに並列接続された複数の第１トランジスタと、 上記外部端子と低電位側電源に結合されるとともに、互
   いに並列接続された複数の第２トランジスタと、 上記複数の第１トランジスタ及び上記複数の第２トラン
   ジスタを選択的に回路動作に関与させることにより、上
   記出力バッファ部の出力インピーダンスに等しいオン抵
   抗を実現するための第１制御論理と、 テストイネーブル信号がアサートされた状態で、上記ト
   ランジスタをオン・オフ制御するための第２制御論理
   と、 を含み、 上記出力バッファ部からの現在の出力論理に応じて上記
   参照電圧レベルを切り換えることにより、外部との間で
   同時双方向通信を可能とする半導体集積回路における入
   出力バッファテスト方法であって、 上記出力バッファ部の出力論理を第１論理に設定し、そ
   れに応じて上記参照電圧を第１レベルに設定する第１ス
   テップと、 上記第１ステップの設定後に、上記トランジスタをオン
   ・オフ制御して、そのときの上記入力バッファ部の出力
   論理が期待値に一致するか否かを判定する第２ステップ
   と、 上記出力バッファ部の出力論理を第２論理に設定し、そ
   れに応じて上記参照電圧を第２レベルに設定する第３ス
   テップと、 上記第３ステップの設定後に、上記トランジスタをオン
   ・オフ制御して、そのときの上記入力バッファ部の出力
   論理が期待値に一致するか否かを判定する第４ステップ
   と、 を含み、 上記複数の第１トランジスタ及び上記複数の第２トラン
   ジスタのうち、回路動作に関与するトランジスタをオン
   抵抗調整信号に基づいて選択した状態で、上記第１乃至
   第４ステップの設定又は判定を実行することを特徴とす
   る入出力バッファテスト方法。