JPH10285173A

JPH10285173A - Ａｔｍセル処理装置

Info

Publication number: JPH10285173A
Application number: JP8907097A
Authority: JP
Inventors: Kenichi Sakamoto; 健一坂本; Akio Makimoto; 明生牧本; Masahiko Takase; 晶彦高瀬; Norihiko Moriwaki; 紀彦森脇; Atsushi Kiuchi; 淳木内
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-04-08
Filing date: 1997-04-08
Publication date: 1998-10-23
Also published as: US6185212B1

Abstract

(57)【要約】【課題】ＡＴＭセル処理装置に適用する、大容量セルバ
ッファを構成する。【解決手段】ＡＴＭセル処理装置のフレーム組立部のフ
レーム組立バッファにＤＲＡＭを使用する。ＤＲＡＭア
クセスのアクセス速度の異方性を吸収するため、常時に
ＤＲＡＭアクセスのランダムアクセスモードを使用し、
この場合のアクセス速度の低下を補うために、ＤＲＡＭ
をアレー状に配置し、セルを分割して各ＤＲＡＭにそれ
ぞれ順番に書き込み、読み出しを行う。ＤＲＡＭを用い
て高速で大容量のセルバッファを構成することが出来
る。本セルバッファはＦＩＦＯなどにも適用できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、広帯域通信に好適
な非同期転送モード（以下、ＡＴＭと称する）の通信装
置に関し、特に信号からフレームを生成するＣＬＡＤ
(Cell Assembly and Disassembly)装置に関する。

【０００２】

【従来の技術】ＡＴＭ (Asynchronous Transfer Mode)
は、音声、映像、データ等の様々な情報を全て同じネッ
トワークで送ることが出来る技術である。ＡＴＭでは様
々な形の情報を固定長のパケット(ＡＴＭセル)に変換
し、セルの単位で情報を交換することにより、通信を行
う。

【０００３】様々な形の情報フレームをＡＴＭセルの単
位に区切りＡＴＭセルを作成したり、ＡＴＭセルからフ
レームを組み立て直すために、ASCII社刊「標準ＡＴＭ
教科書」(1995年3月刊行）の１０９頁に示される、ＣＬ
ＡＤ (Cell Assembly and Disassembly:セル組立、分
解)機能が必要である。ＣＬＡＤでは、同書６３頁に示
されるように、上位レイヤのフレームやパケットデータ
をセルに搭載したり、到来したセルからフレームやパケ
ットを再構成する機能を持つ。ＣＬＡＤの一例として、
特開平7-183887号公報１に示されるものがある。

【０００４】ＣＬＡＤ機能のセル分解、フレーム組立機
能とは、１または複数のセルからフレームを組み立てる
機能である。フレームを組み立てを完了し、上位レイヤ
の処理部にフレームを送るまでにセルをバファリングし
ておくことが必要となる。このセルバッファメモリとし
ては、制御回路が簡単に構成でき取り扱いが容易なＳＲ
ＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭ
ｅｍｏｒｙ）を用いるものが一般的である。

【０００５】

【発明が解決しようとする課題】近年、ＣＬＡＤの高機
能化が要求されている。例えばインターネットの普及に
より、ＡＴＭにＩＰ(Internet Protocol)を収容するト
ラヒックが増大している。ＩＰのルーティングにおいて
は、ＩＰ層でのデータの解析が必要なため、ＩＰルータ
において、ＡＴＭセルから一旦ＩＰフレームにセルを分
解し、ルーティング処理を行った後、再びＡＴＭセル化
を行う必要がある（ＬＡＮエミュレーション、ＩＰスイ
ッチング等）。このようなＩＰルータは通信容量の大き
いバックボーンネットワークに配置されることがある。
ＣＬＡＤのセル分解、フレーム組立装置においては、
到達したセルをコネクション毎に分類し、フレームを組
立、組立が完了したフレームを上位レイヤの処理部に送
信する。伝送路に多重されたフレームは、ＡＴＭセルと
しては時間的に混在して送信されてくるため、ＣＬＡＤ
には同時に複数のフレームを組立てることが要求され
る。高速ＡＴＭ交換装置には多くのＡＴＭ通信路が収容
されるため、ＣＬＡＤ機能に要求される同時セル分解組
立数が増大する。そのため、フレーム組立バッファメモ
リの容量増大が問題となる。

【０００６】バッファメモリの使用方法としては、制御
回路等を備えたＬＳＩに外付けのＲＡＭを接続して使用
する方法や、ＬＳＩ内部にＳＲＡＭを配置する方法が一
般的であったが、上述のような大容量のバッファメモリ
を有するＡＴＭＣＬＡＤを構成しようとすると、ＲＡ
Ｍのアクセス速度やＬＳＩとＲＡＭの入出力ピンの本数
が制約となる。また、メモリ内蔵の場合は、ＬＳＩ内部
のＲＡＭ実装可能面積が限られているために、大容量の
ＳＲＡＭを用いてセルバッファを実現することが難し
い。これを解決するために、ＳＲＡＭの代わりにメモ
リの構造が簡単で実装面積が小さいＤＲＡＭ（Ｄｙｎａ
ｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）
を大容量のセルバッファを構成するＲＡＭとして内蔵す
ることが考えられる。

【０００７】ＤＲＡＭは、培風館刊「超ＬＳＩメモリ」
（１９９４年１１月刊行）の１０１〜１１０頁に記載さ
れているように、複数個のメモリ素子がカラム方向とロ
ー方向にマトリクス状に配置されたバンクを複数個集め
て構成したもので、カラム、ロー、バンクの３つのパラ
メータによりアドレスを選択してデータの書き込みと読
み出しを実行する。バンクとローが同一で、カラムを変
化させるアクセス形態をカラムアクセス、カラムとロー
にかかわらずバンクを変化させるアクセス形態をバンク
アクセス、また、カラムにかかわらず同一バンクでロー
を変化させるアクセス形態をローアクセスと呼び、各ア
クセス形態により、アクセス時間とデータの出力時間に
変化が生じる性質（異方性と称する）を備えたメモリで
ある。

【０００８】具体的には、アクセス時間でみると、カラ
ムアクセスとバンクアクセスは高速アクセスが可能であ
るが、ローアクセスは、これらのアクセスと比較して数
倍のアクセス時間を要する。また、カラムアクセスは高
速データ出力が可能であるが、バンクアクセスとローア
クセスはカラムアクセスと比較してデータの出力に数倍
の時間がかかる。さらに、すべてのアクセス形態におい
て、リードアクセスのデータ読み出し時間は、ライトア
クセスのデータ書き込み時間より時間がかかる。

【０００９】すなわち、ＤＲＡＭは、連続アドレスリー
ド動作やライト動作など連続的なカラムアクセスにより
データの書き込みと読み出しを行う場合に最速の連続ア
クセスが可能となり、この動作態様において高速動作す
るメモリで、計算機システム等情報処理装置において、
画像データや計算機システムのファイルデータ等、多量
のデータをバースト的にメモリに書き込み（連続アドレ
スライト）、これを必要な時まで記憶し、必要な時にデ
ータをバースト的にメモリから読み出す（連続アドレス
リード）、というバースト的なデータの入出力を高速に
実行して記憶しておくのに好適なメモリである。一方、
先に説明した異方性のために、３つのアクセス形態がラ
ンダムに発生する、すなわち、データのリード動作やラ
イト動作を行う時のアドレス指定がランダムに発生する
ような使用方法では、レイテンシ（アクセス時間遅延と
データ出力時間遅延）が異なり高スループットが期待で
きない。また、ＤＲＡＭの構成特有の電気的特性で時
間が経過するとデータが消失するので、これを防止する
ために専用タイミングを与えるデータリフレッシュの実
行も必要である。

【００１０】一方、ＣＬＡＤに用いるセルバッファメ
モリは、1つの入力回線から一定周期で入力されるセル
を、コネクション、さらにフレーム毎に分類して収容
し、さらに組立が完了したフレームを上位レイヤ処理部
に送信するものである。セルの到着は一定周期である
が、セルが含まれるコネクション、フレームについて周
期はなく、ランダムである。フレーム組立が終了する周
期については、フレーム長は可変であるため、ランダム
である。このため、ＡＴＭセルの書き込み、読み出しを
ランダムなアドレスに行う必要がある。

【００１１】すなわち、ＣＬＡＤについては、複数のコ
ネクションのそれぞれから入力される複数のセルを組立
てるために、ランダムなアドレスによるセルの入出力が
ほぼ連続的に実行されることになる。しかも、ＣＬＡＤ
に入力されるセルの入出力タイミングとアドレスがラン
ダムな状態は、通信網のランダムなトラヒック状態によ
り変動するものであり、予めＣＬＡＤにおいて所定の規
則を定めて制御しても、スイッチを使用する通信網の状
態によって変わってしまう。

【００１２】更に、ＣＬＡＤからのフレームの読み出し
側については、上位レイヤの処理がＭＰＵで行われる場
合、ＭＰＵからの読み出しがランダムアクセスであるた
め、ＲＡＭ書き込み側が書き込んでいる場合にアクセス
ウェイトがかかり、スループットが低下する問題があ
る。

【００１３】上述したような特性を有するＣＬＡＤのセ
ルバッファにＤＲＡＭを使用すると、先に説明した３つ
のアクセス形態がランダムに生じてしまうので、異方性
がネックとなり、ＤＲＡＭの最長のアクセス時間と最長
のデータ入出力遅延を考慮したタイミングでのフレーム
の組立を行わないとセルロスが発生してしまう。このセ
ルロスを避けるためスイッチング速度を落とせばスルー
プットが低下してしまう。また、セルの入出力がほぼ連
続的に実行される状態において、データリフレッシュ動
作を適当な間隔で行うと、更にスループットが制限され
てしまう。

【００１４】具体的には、現状のＤＲＡＭの最長のアク
セス時間と最長のデータ入出力遅延時間を考慮したスイ
ッチング速度は、ＳＲＡＭの１０数分の１程度であり、
高スループットの要求されるＡＴＭスイッチのＣＬＡＤ
にＤＲＡＭを単純に使用することは困難である。

【００１５】本発明の第１の目的は、大容量、高スルー
プットでセルロスの発生しづらいＣＬＡＤ及びＣＬＡＤ
を用いたＡＴＭスイッチを提供することにある。具体的
には、高集積大容量のＤＲＡＭをＣＬＡＤ内に内蔵させ
たＣＬＡＤ及びＣＬＡＤを用いたＡＴＭスイッチを提供
することにある。

【００１６】即ち、ＤＲＡＭのアクセスアドレスに起因
するアクセス時間や遅延時間のばらつきを吸収する手段
と方法を提供し、この手段と方法を備えたＤＲＡＭを使
用した大容量でスループットの高いセルロスが発生しに
くいＣＬＡＤ及びＣＬＡＤを用いたＡＴＭスイッチを提
供することにある。

【００１７】より具体的には、ＤＲＡＭメモリのランダ
ムライトアクセスに起因するアクセス時間とデータ書き
込み時間のばらつきを吸収する手段と方法を提供するこ
と、さらにこの手段と方法を用いた大容量でスループッ
トの高いセルロスが発生しにくいＣＬＡＤ及びＣＬＡＤ
を用いたＡＴＭスイッチを提供することを目的とする。

【００１８】また、ＤＲＡＭメモリのランダムリードア
クセスに起因するアクセス時間とデータ読み出し遅延の
ばらつきを吸収する手段と方法を提供すること、さらに
この手段と方法を用いた大容量でスループットの高いセ
ルロスが発生しにくいＣＬＡＤ及びＣＬＡＤを用いたＡ
ＴＭスイッチを提供することを目的とする。

【００１９】また、本発明の第２の目的は、ＣＬＡＤの
セルバッファ読み出し側の非同期アクセス時に、ＭＰＵ
にウェイトがかかる事なく処理することができるＣＬＡ
Ｄ及びＣＬＡＤを用いたＡＴＭスイッチを提供すること
にある。

【００２０】

【課題を解決するための手段】第１の目的を解決する手
段として、複数のＤＲＡＭをバンクとしてアレー状に配
置し、ＡＴＭセルをバンク数またはそれ以上に分割し、
各バンクに対して順番にアクセスすることにより、全て
のＤＲＡＭアクセスをバンクアクセスとし、ＤＲＡＭア
クセスを周期的に行えるようにする。

【００２１】またシステムクロックに同期したアクセス
を実現するため、セル書き込み、フレーム読み出しを交
互に行い、さらに同一バンクに対してのアクセスが一定
時間毎になるようにする。

【００２２】さらに、上記の方式のＤＲＡＭ構成を用い
て、セル単位のランダムアクセスランダムライトを実現
する、セルバッファを構成可能とする。このセルバッフ
ァを用いて、ＣＬＡＤのセル組立部のみならず、セル単
位のＦＩＦＯを構成できる。また第２の目的を解決する
手段として、ＭＰＵのアクセスリクエストを受け付ける
エージェント回路を設け、前記エージェントに対してＭ
ＰＵがアクセスリクエストを出すと、前記エージェント
回路はシステムクロックに同期したタイミングでフレー
ム組立バッファからフレームをエージェントの持つフレ
ームバッファに読み出し、フレームが準備されると、Ｍ
ＰＵに通知を行い、ＭＰＵがフレーム読み出しを開始す
るようにする。

【００２３】

【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて説明する。

【００２４】図２は本発明のＣＬＡＤを搭載した、ＡＴ
Ｍ通信装置のブロック図である。本発明のＡＴＭスイッ
チは、ＡＴＭ網からと非ＡＴＭ網から構成される複数本
（本実施の形態では３本）の入力ハイウェイからライン
カード１−１、１−３を介して入力されるＡＴＭセル及
びパケット(ＣＬＡＤによりＡＴＭセルとして）をセル
フルーティングスイッチ２と出力側ラインカード１−
２、１−４を介して出力ハイウェイに交換出力するもの
で、入力ハイウェイからのセルを一旦多重化するセル多
重部（図示せず）と、スイッチ１全体の制御を行う制御
部３等で構成した。尚、本スイッチ２は、図示していな
い交換システムのインタフェース部等で、各入力ハイウ
ェイより入力されるセルの交換先を示すルーチングタグ
を予め付与しておき、このルーチングタグに基づきセル
を交換する構成とした。もちろん、ＡＴＭセルのヘッダ
に元々含まれるＶＣＩ／ＶＰＩを基にセルフルーティン
グスイッチ２が交換動作するものであっても構わない。

【００２５】本図では入力側ラインカードと出力側ライ
ンカードが別々に記載されているが、同一のカードに搭
載されていても良い。入力した信号は、セルフルーティ
ングスイッチ２で交換され、所望の方路にルーティング
される。ＡＴＭ以外の信号をＡＴＭ網に収容する場合、
フレームをＡＴＭセルに搭載したり、ＡＴＭセルからフ
レームを取り出したりする機能（ＣＬＡＤ）が必要とな
る。本実施の形態の通信装置では、非ＡＴＭ網の伝送路
を収容するラインカード１−３、１−４にＣＬＡＤが搭
載されている。また、ＩＰルーティングの様にＡＴＭレ
イヤの上位レイヤの処理を行う場合、一旦制御部３に搭
載される上位レイヤ処理部４でフレームを処理してＡＴ
Ｍ網に送り出す必要がある。この場合、まずセルフルー
ティングスイッチ２から制御部３に搭載されたＣＬＡＤ
５にセルを送り、ＡＴＭセルの形をした情報を一旦フレ
ームに戻し、上位レイヤ処理部４でフレームに対して処
理を行った後、更にＣＬＡＤでＡＴＭセルにフレームを
搭載してＡＴＭ網にセルを送出する。

【００２６】図１に本発明のＣＬＡＤ５のセル分解フレ
ーム組立部の一例を示す。

【００２７】ここで、ラインカード１−３、ラインカー
ド１−４、制御部３に用いられるＣＬＡＤ５は同一の構
成で、同一の機能を有するものである。セルの形をして
到来したデータは、ＡＴＭレイヤ処理部１１でヘッダ切
り出し処理を行い、ＡＴＭコネクションに対応して与え
られる、装置内部で使用するコネクション番号を検出す
る。このコネクション番号にはＡＴＭセルヘッダ情報が
そのまま使われる場合もある。そして、セル本体とコネ
クション番号等のセル情報をセルトップ信号に同期して
フレーム組立制御部１２に転送する。このセルトップ信
号は、ＡＴＭレイヤ処理部１１からセル分解フレーム組
立部６に、セルの先頭に同期して、送られる信号であ
る。

【００２８】フレーム組立処理部１２では、コネクショ
ン番号に応じて管理情報バッファから当該コネクション
のフレーム組立情報を取り出し、到来セルをＤＲＡＭに
よって構成されたフレーム組立バッファ１３のどのアド
レスに格納すべきかを決定する。そして決定されたアド
レスに従い、フレーム組立バッファ１３に到来セルを格
納する。

【００２９】あるフレームの情報を搭載したセルが全て
到来し、フレームの組立が完了すると、フレーム組立制
御部１２はフレーム組立バッファ１３からフレームを読
み出し、フレーム出力バッファ１５にフレームを格納す
る。

【００３０】本実施の形態では、上位レイヤの処理を行
うものとして、ＭＰＵ（ＭｉｃｒｏＰｒｏｃｅｓｓｉｎ
ｇＵｎｉｔ）を使用している。ＭＰＵは、フレーム組
立バッファからフレームを読み出し、読み出したフレー
ムをフレーム出力バッファ１５に格納するよう制御す
る。フレーム出力バッファ１５にフレームが到着する
と、ここからフレームを読み出し、フレームの処理を行
う。

【００３１】図３にフレーム組立バッファ１３の１構成
例を示す。

【００３２】バッファはコネクション毎に管理（１０
０）されており、各コネクションに対して、このフレー
ム組立バッファのバッファ領域は、コネクション毎に複
数のフレーム格納領域（１０１−１，１０１−２）を確
保している。本図では１コネクションあたり、２つのフ
レームを格納できる。

【００３３】またフレームは複数のセルから構成される
ため、各フレーム領域は、セル単位に管理される。本実
施例ではフレームを組み立てるためのセル格納領域がフ
レームの最大長に合わせて確保されている。例えば、Ｉ
Ｐ（ＩｎｔｅｒｎｅｔＰｒｏｔｏｃｏｌ）の場合、フ
レーム最大長は約１５００バイトである。この場合、最
大約３１セルで１フレームが構成できる。

【００３４】ＣＬＡＤで４０００コネクションを収容
し、各コネクションに対して２フレーム分のフレーム格
納領域を持つとすると、１５００バイト×２フレーム×４０００コネクション＝
１２メガバイトがフレーム組立バッファが必要となる。コネクション数
が更に多い場合は、これ以上の容量が必要となる。

【００３５】図４にフレーム組立バッファのアドレス構
成例（１１０，１１１，１１２）を示す。アドレスはセ
ル単位で生成され、本実施例では４０９６コネクション
（１２ビット）、コネクション当たりのフレーム数２
（１ビット）、フレーム当たりの最大セル数３１（６ビ
ット）の場合を示している。これによりフレーム組立バ
ッファ中のセルを１意に指定できる。

【００３６】図５に管理情報バッファ１４の１構成例を
示す。管理情報バッファでは、フレーム組立バッファの
バッファ管理情報を格納している。本管理情報バッファ
は各フレームバッファがアイドル、フレーム組立中、フ
レーム読出中（読出待機も含む）である状態番号（読み
出しフラグと書込フラグで状態表示）と書込セル番号を
格納している。

【００３７】書込フラグ（１２１、１２３）は本フレー
ムが組み立て中であることを示している。読み出しフラ
グは本フレームが読出中（読出待機も含む）を示してい
る。

【００３８】書込セル番号（１２４、１２５）は、本フ
レームに該当するセルが次に格納されるセル格納領域番
号を示す。

【００３９】本実施例では、管理情報バッファではこれ
らの情報を、それぞれフレーム０とフレーム１に対して
保持している。

【００４０】図６に管理情報バッファの状態フラグ（１
２０、１２１、１２２、１２３）の状態遷移（正常処理
シーケンスのみ）を記述する。まず簡単に説明するため
に１つのフレームの状態遷移について説明する。初期状
態（読み出しフラグ０、書込フラグ０、以下順に“０
０”の様に表記）“００”から、セルが到着すると、セ
ルをフレーム組立バッファの書込セル番号で指定した領
域に格納した後、書込セル番号を１インクリメントし、
書込フラグを１にする（状態“０１”）。次に本フレー
ムに関するセルが到着すると同様の処理を行う。そし
て、フレームの最後のセルが到着すると、読み出しフラ
グを１にする（状態“１１”）。そしてフレームの読み
出しが完了すると、書込フラグ、読み出しフラグ、書込
セル番号をクリア（０）にする（状態“００”）。この
処理を繰り返すことにより、フレームの組立を行う。

【００４１】フレーム読み出し待機中にも次のフレーム
が受信出来るように、フレーム格納領域をコネクション
に対して複数保持している。そのため、１コネクション
に対して、２つのフレームバッファを管理する必要があ
る。この状態遷移を図６に記述している。片方のフレー
ムバッファが読み出し待機中には、反対側のフレームバ
ッファに書き込む状態遷移図を示している。

【００４２】図中、状態（１３０−１）、（１３０
−２）、（１３０−６）、（１３０−７）では、次
にフレームが到着すると、セルをフレーム０側に書き込
む。状態（１３０−３）、（１３０−４）、（１
３０−５）ではフレーム１側に書き込む。状態（１３
０−８）では、両バッファとも読み出し待機中なので、
セルを格納する領域がなく、セル廃棄となる。

【００４３】図７にセル到着時のフレーム組立制御部１
２の動作を示す、フローチャートを記述する。まずセル
がコネクション番号と共にＡＴＭレイヤ処理部から到着
する（１４０）と、当該コネクションに関する情報を管
理情報バッファから読み出し、フレーム組立制御部１２
内部のワークレジスタに読み出す（１４１）。以下セル
処理が終了するまで、本ワークレジスタの値に基づき処
理を行い、最後に本レジスタから管理情報バッファに変
化した情報を書き込む（１５１）形とする。

【００４４】まずセルの書込が可能かどうか（図６の状
態（ｃ）のみ不可）を調べ、書込が可能であると、次に
フレーム格納領域のどちらに書き込むかを決定する。状
態（ａ）の場合にはフレーム０側にセルを格納する処理
を行い、状態（ｂ）の時にはフレーム１側にセルを格納
する処理を行う。

【００４５】セルを書き込む処理としては、まずコネク
ション番号、フレーム番号、書込セル番号を書込アドレ
スレジスタにロード（１４５、１４８）する。そしてセ
ルをフレーム組立バッファ内の所定の場所に格納（１４
６、１４９）する。その後、フレーム書込フラグを１
（書込中）にし、更に当該セルがフレームの最後のセル
の場合には読み出しフラグを１とし、また、当該セルが
フレームの最後のセルでない場合には書込セル番号をイ
ンクリメントする。

【００４６】そして最後にワークレジスタの値を管理情
報バッファに書込、１セルの到着処理を終了する。

【００４７】図８にフレーム読み出しのシーケンスを示
す。まず、フレーム組立制御部のフレーム読み出し制御
部には、管理情報バッファの値を１時的に格納する読み
出し側ワークレジスタを保持している。フレーム読み出
し開始時にコネクション番号とフレーム番号の通知をう
ける（１６０）。そして、管理情報バッファの値を読み
出し側ワークレジスタに格納する。そしてコネクション
番号、フレーム番号を読出側アドレスレジスタ（ＲＡ
Ｄ）に書き込む。またフレームの先頭のセルを読み出す
ときには、セル番号は０である。次に図４に示したアド
レスに従い、フレームの１セル分の情報を読み出す。読
み出した後、書込セル番号と、読み出しセル番号（ＲＡ
Ｄ内のセル番号）が一致した場合には、当該セルがフレ
ームの最後のセルを示しているため、管理情報バッフ
ァ、ＲＡＤセル番号を０にクリアする。一致しない場合
には、ＲＡＤ内セル番号を１インクリメントし、フレー
ム読み出しを継続する。

【００４８】上記の処理でセルの組立処理が行われる。

【００４９】以下に、図９、図１０、図１１を用いて、
本発明によるセル分解フレーム組立部のＤＲＡＭで構成
されたフレーム組立バッファ１３へのセル書き込み、読
み出しについて説明する。

【００５０】図９に示すように、ＡＴＭ通信で用いるＡ
ＴＭセルはＡＴＭセルヘッダ３２、ＡＴＭセルペイロー
ド部を合わせて、５３オクテット長である。また、ＡＴ
Ｍ交換機内部での処理を行うために内部セルヘッダ３１
が付与されることがある。

【００５１】本実施の形態ではＡＴＭ交換機内部のセル
は６４オクテットとしている。

【００５２】ＡＴＭセルを分割し、同一セル情報をフレ
ーム組立バッファ１３に書き込む。本実施の形態では、
ＡＴＭセルを８オクテット（６４ビット）並列に展開
し、１回のクロックタイミングで６４ビットの情報転送
を行っている。この場合、１つのＡＴＭセルは８クロッ
クで転送されることになる。この８クロックで転送する
セルを、ＤＲＡＭバンク１からバンク８の８つの別々の
バンクに順次書き込む。また、フレームを読み出す場合
も、連続したフレーム情報が順に別のバンクに格納され
ているため、それぞれのＤＲＡＭバンクから順番に情報
を取り出す。

【００５３】図１０にＡＴＭセルを収容し、フレーム組
立を行うＤＲＡＭ（フレーム組立バッファ）１３の構成
図を示す。

【００５４】あるフレームを構成するＡＴＭが到着する
と、ＡＴＭセルはそのフレームの情報が書き込まれるべ
き場所であって、直前に到着したセルが格納されている
次の領域に、書き込まれる。セルは先頭から順にバンク
１（６９−１）、バンク２（６９−２）．．．の順に書
き込まれていく。またあるフレームを構成するセルが全
て到着し、フレームを読み出す場合にはフレームが格納
されている領域の先頭から順にフレームを読み出してい
く。フレーム組立制御部１２はあるフレームを構成する
ために必要となるＡＴＭセルを全て入力すると、ＭＰＵ
１６にその旨を通知するフレーム入力完了通知を送る。
尚、フレーム組立制御部１２があるフレームの全てを入
力したことは、ＡＴＭレイヤ処理部１１から送られてく
るＡＴＭセルに含まれるＰＴフィールド（ＡＡＬ５：Ａ
ＴＭＡｄａｐｔｉｏｎＬａｙｅｒ５）中のデータ
により識別することができる。

【００５５】フレーム組立バッファ１３のバンクへの書
込、読み出しは、バンク１（６９−１）、バンク２（６
９−２）...の順にセルが書き込まれたため、フレーム
情報もバンク１（６９−１）、バンク２（６９−２）の
順に読み出される。ここに、バンク８（６９−８）、バ
ンク７（６９−７）…の順に書き込んでも同様の効果を
得ることができることは言うまでもない。但し、各バン
クからデータを読み出す順も、データを書き込んでいく
順に対応していることが必要である。尚、本実施の形態
では、バンクの数と、フレーム組立制御部１２によって
一つのＡＴＭセルの分割数とは共に８つであるが、ビッ
ト数の２のｎ条の４、８、１６等の数を採用しても良
い。また、バンクの数と、一つのＡＴＭセルを分割する
数は必ずしも同一である必要はなく、ＤＲＡＭの異方性
を吸収し、ＤＲＡＭへのバンクアクセスを可能にし、セ
ル廃棄を防止できれば種々の組み合わせが考えられる。

【００５６】図１１にセルの書き込み、読み出しのタイ
ミングを示した、タイミングチャートを示す。ＣＬＫ
（５１）はセルを転送するクロックで、本実施の形態で
は４０ＭＨｚである。本実施の形態ではセルは６４ビッ
ト並列で転送されているため、８クロックタイミングで
１セルが転送される（ＩＮＰＵＴ：５４）ことになる。

【００５７】セルトップ信号（５２：ＴＯＰ）はセルの
先頭に同期して転送される。ＣＬＫ（５１）に同期して
タイミングカウンタ（５３：ＣＮＴ）がカウントアップ
される。カウンタはセルの到着タイミングを管理してお
り、本実施の形態では、セルトップ信号が到来すると１
にリセットされる。

【００５８】到来したセルは、セルの格納場所が決定さ
れると、セルは各バンクに順番に書き込まれる。ＣＮＴ
５３が１の時にはバンク１（５５−１）に、２の時には
バンク２（５５−２）に書き込みが行われる。

【００５９】また、フレームを読み出す場合にも、入力
側セルトップ信号に同期してフレームの出力を行う。こ
の場合、ＤＲＡＭのランダムアクセス時の特徴である、
リードアドレスを与えてから、データが出力されるまで
のレイテンシを考慮し、ＣＮＴが５の時にバンク１に対
してリードアドレスの入力を行う。すると、バンク１か
らのデータ出力はＣＮＴが８のタイミングで出力され
る。同様にＣＮＴが６の時にバンク２、ＣＮＴが７の時
にバンク３．．．とアクセスするとそれぞれＣＮＴが
１、２．．．の時にデータが出力される。そこでこの信
号を１段ラッチして出力することにより、セルトップに
同期して１セル分の情報のフレームを取り出すことが出
来る。

【００６０】本実施例では、ＤＲＡＭのバンクアクセス
のレイテンシを３クロックタイミングとしている。これ
は使用するＤＲＡＭの特性に依存しており、これより遅
いことも速いこともある。その場合はレイテンシに合わ
せてタイミングを替えてやればよい。

【００６１】これにより、１つのＤＲＡＭに対してのラ
イトアクセス／リードアクセスを１サイクルとしたアク
セスサイクルは、バンクの数をｎとすると、セル到着ク
ロック周期のｎ／２倍となる。これにより、１つのＤＲ
ＡＭのアクセス速度が遅くても、ＤＲＡＭアレーを構成
することにより、フレーム組立バッファへのアクセス速
度を上げることが出来る。

【００６２】図１２を用いて、ＤＲＡＭを用いたフレー
ム組立バッファの１構成例について説明する。

【００６３】図１１で説明したとおり、セルの転送クロ
ックに合わせてＣＮＴがカウントアップする。セルトッ
プに同期して、フレーム組立制御部１２で決定された、
セルの書き込みアドレスをＷＡＤ６３に、フレーム読み
出しアドレスをＲＡＤ６４に転送する。ＣＮＴ６２の値
はカウンタ値のデコーダに接続されている。各ＤＲＡＭ
バンクはＤＲＡＭアクセスアドレス保持レジスタ（ＢＫ
１ＡＤ：６７−１、ＢＫ２ＡＤ：６７−２．．．）と書
き込みデータ保持レジスタ（ＢＫ１ＤＴ：６８−１、Ｂ
Ｋ２ＤＴ：６８−２）を持つ。デコーダ６１は、各レジ
スタへのデータロードタイミング信号、ＤＲＡＭへのリ
ードライトアクセスタイミング信号を生成する。これに
より、図５に示したタイムチャートでのＤＲＡＭアレー
へのアクセスが可能となる。

【００６４】図１３に本発明によるＣＬＡＤのセル分
解、フレーム組立部の別の実施の形態を示す。

【００６５】図１は、フレームが組み立てられると、Ｍ
ＰＵの介在なしにフレーム出力バッファ１５にフレーム
をフレーム組立制御部が１２読み出す構成であった。図
１３では、管理情報バッファに格納される組立済みフレ
ーム情報をＭＰＵ１６からアクセス可能としている。Ｍ
ＰＵ１６は組立済みフレームを検出すると、フレーム読
み出しをフレーム組立制御部１２に要求する。フレーム
組立制御部１２は読み出し要求に応じてフレームをフレ
ーム組立バッファ１３から読み出す。これにより、ＭＰ
Ｕ１６が所望のフレームを選択して取り出すことが出来
る。

【００６６】

【発明の効果】本発明は、ＤＲＡＭを用いてフレーム組
立バッファを作成することにより、フレーム組立バッフ
ァの容量が増大し、同時に組立を行うフレーム数が増大
することにより、高信頼のＣＬＡＤを構成することが出
来る。高速で収容するＶＣ数が多い伝送路に対するＣＬ
ＡＤを構成することが出来る。

【００６７】また、本発明によるとセル単位のランダム
アクセス、リードを出来るＤＲＡＭバッファを構成でき
ることにより、大容量、低価格のセル単位のＦＩＦＯを
構成できる。比較的小容量のスイッチにも応用すること
が出来る。

【図面の簡単な説明】

【図１】本発明によるＤＲＡＭを用いたフレーム組立バ
ッファを使用した、ＣＬＡＤの構成の一例を示す図であ
る。

【図２】本発明による本発明のＣＬＡＤを搭載した、Ａ
ＴＭ通信装置のブロック図である。

【図３】フレーム組立バッファの構成を示す図である。

【図４】フレーム組立バッファのアドレスの構成を示す
図である。

【図５】管理情報バッファの構成を示す図である。

【図６】管理情報バッファの状態フラグの状態転移を示
す図である。

【図７】セル到着時のフレーム組立制御部の動作を示す
フローチャートを示す図である。

【図８】フレーム読み出しのシーケンスを示す図であ
る。

【図９】本発明によるＤＲＡＭを用いたフレーム組立バ
ッファへのセルの格納方法を示す図である。

【図１０】本発明によるフレーム組立バッファのＤＲＡ
Ｍアレーの配置方法と、フレーム、セルの格納方式を説
明する図である。

【図１１】本発明によるＤＲＡＭによるフレーム組立バ
ッファを構成するＤＲＡＭアレーへのセル書き込み、フ
レーム読み出しのタイミングを説明した図である。

【図１２】本発明による、ＤＲＡＭによるフレーム組立
バッファのＤＲＡＭ周辺回路の１構成例を示す図であ
る。

【図１３】本発明による、ＭＰＵからの要求に応じて、
所望のフレームを取り出すことの出来るＣＬＡＤの１構
成例を示す図である。

【符号の説明】

１…ラインカード、２…セルフルーティングスイッチ、
３…制御部、６…セル分解フレーム組立部、１２…フレ
ーム組立制御部、１３…フレーム組立バッファ、１４…
管理情報バッファ、６９…ＤＲＡＭ

───────────────────────────────────────────────────── フロントページの続き (72)発明者森脇紀彦東京都国分寺市東恋ヶ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者木内淳東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】ＡＴＭセルを用いて通信を行う装置に搭載
され、転送されてきた１ないし複数のＡＴＭセルから上
位レイヤで扱われるフレームに組立を行うＡＴＭセル処
理装置において、複数のバンクから構成され、前記ＡＴＭセル処理装置が
入力した複数のＡＴＭセルのそれぞれが複数に分割され
た状態で前記複数のバンクのそれぞれに格納するメモリ
と、前記複数に分割されたＡＴＭセルを、前記メモリのそれ
ぞれのバンクへ順次に書き込む制御と、前記バンクに書
き込まれた分割されたＡＴＭセルを順次読み出す読み出
し制御とを行う制御部とを有することを特徴とするＡＴ
Ｍセル処理装置。
【請求項２】請求項１記載のＡＴＭセル処理装置におい
て、前記メモリは、ＤＲＡＭであることを特徴とするＡ
ＴＭセル処理装置。
【請求項３】請求項１記載のＡＴＭセル処理装置におい
て、前記メモリは、前記ＡＴＭセル処理装置が入力した
ＡＴＭセルのそれぞれの分割数と同一のバンク数を有す
ることを特徴とするＡＴＭセル処理装置。
【請求項４】請求項３記載のＡＴＭセル処理装置におい
て、前記メモリの分割数を４、８、１６の何れかとした
ことを特徴とするＡＴＭセル処理装置。
【請求項５】請求項２記載のＡＴＭセル処理装置におい
て、前記フレーム組立制御部は、前記分割されたＡＴＭセル
の前記ＤＲＡＭへの書込みとＤＲＡＭからの情報の読み
出しを、前記分割されたバンクの数の整数倍のクロック
で交互に行い、前記書込みと読み出しを一定クロック異
ならせて行わせることを特徴とするＡＴＭセル処理装
置。
【請求項６】ＡＴＭセルを用いて通信を行う装置に搭載
され、転送されてきた１ないし複数のＡＴＭセルから上
位レイヤで扱われるフレームに組立を行うＡＴＭセル処
理装置において、ＡＴＭ網から入力したＡＴＭセルを、ＡＴＭセルヘッダ
とＡＴＭセル本体に分離し、該分離されたＡＴＭセル本
体に、該ＡＴＭセルを入力したコネクションに対応した
情報を付加するＡＴＭレイヤ処理部と、前記ＡＴＭレイヤ処理部によりコネクション対応情報を
付加されたＡＴＭセル本体を、入力し、該入力したそれ
ぞれのＡＴＭセルを複数に分割し、該分割したＡＴＭセ
ルの転送先を、コネクション毎に関連するように決定す
るフレーム組立制御部と、複数のバンクに分割され、前記フレーム組立制御部によ
り決定された転送先に基づき、前記分割されたバンクに
前記複数に分割されたＡＴＭセルのそれぞれを順次格納
するメモリとを有することを特徴とするＡＴＭセル処理
装置。
【請求項７】請求項６記載のＡＴＭセル処理装置におい
て、前記メモリは、ＤＲＡＭであることを特徴とするＡ
ＴＭセル処理装置。
【請求項８】請求項６記載のＡＴＭセル処理装置におい
て、前記フレーム組立制御部のＡＴＭセルの分割数と、
前記メモリのバンクの数とは同一であることを特徴とす
るＡＴＭセル処理装置。
【請求項９】請求項８記載のＡＴＭセル処理装置におい
て、前記メモリの分割数を４、８、１６の何れかとした
ことを特徴とするＡＴＭセル処理装置。
【請求項１０】請求項７記載のＡＴＭセル処理装置にお
いて、前記フレーム組立制御部は、前記分割されたＡＴＭセル
の前記ＤＲＡＭへの書込みとＤＲＡＭからの情報の読み
出しを、前記分割されたバンクの数の整数倍のクロック
で交互に行い、前記書込みと読み出しを一定クロック数
分異ならせて行わせることを特徴とするＡＴＭセル処理
装置。
【請求項１１】請求項６記載のＡＴＭセル処理装置にお
いて、前記フレーム組立部と前記メモリとを制御する制
御部と、前記ＡＴＭセル処理装置が入力したＡＴＭセルから組み
立てられたフレームを格納するフレームバッファとを備
え、前記フレーム組立制御部は、フレームを構成するための
全てのセルを入力したとき前記制御部にフレーム入力完
了通知を送り、前記制御部は、前記フレーム入力完了通知を受信する
と、前記メモリからＡＴＭセル情報を読み出し、前記フ
レームバッファに転送制御することを特徴とするＡＴＭ
セル処理装置。
【請求項１２】請求項１１記載のＡＴＭセルバッファを
使用し、前記フレーム組立制御部に最初に到来したＡＴＭセルを
前記メモリに格納する際のアドレスを記憶するレジスタ
と、前記フレーム組立制御部に最後に到来したセルのア
ドレスを記憶するアドレス記憶手段と、前記フレーム組立制御部に新たなフレームを構成するセ
ルが到来すると、先に入力したフレームを構成する最後
のＡＴＭセルを格納した、前記フレーム組立バッファの
アドレスに１を追加し、該１を追加したアドレスに前記
新たなフレームを構成するセルを格納するようフレーム
組立制御部にアドレスを通知するアドレス管理制御部と
を有し、前記フレーム組立制御部は、セルの読み出し要求がある
と、前記先に入力したＡＴＭセルのアドレスからＡＴＭ
セルを構成する情報を読み出し、更に前記アドレスの値
を１追加して順次読み出しを実行することを特徴とする
ＡＴＭセル処理装置。