JPH10285330A - 密着型イメージセンサ - Google Patents

密着型イメージセンサ

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JPH10285330A
JPH10285330A JP9093611A JP9361197A JPH10285330A JP H10285330 A JPH10285330 A JP H10285330A JP 9093611 A JP9093611 A JP 9093611A JP 9361197 A JP9361197 A JP 9361197A JP H10285330 A JPH10285330 A JP H10285330A
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JP
Japan
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image sensor
analog
signal
digital
read image
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Application number
JP9093611A
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English (en)
Inventor
Hisayoshi Fujimoto
久義 藤本
Hiroaki Onishi
弘朗 大西
Norihiro Imamura
典広 今村
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Rohm Co Ltd
Original Assignee
Rohm Co Ltd
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Abstract

(57)【要約】 【課題】 読取速度を良好に向上させることができる密
着型イメージセンサを提供する。 【解決手段】 被読取体からの反射光量に応じたアナロ
グの読取画像信号を画素毎にシリアルに出力するイメー
ジセンサチップを、各イメージセンサチップの受光素子
の配列方向に沿って複数個配列した密着型イメージセン
サであって、複数個のイメージセンサチップを任意個数
を１組として複数の組にブロック分けし、各ブロックを
並列的に駆動する制御回路８を備えた。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本願発明は、原稿などの画像
を読み取るための密着型イメージセンサに関する。
【０００２】
【従来の技術】従来の密着型イメージセンサは、被読取
体からの反射光量に応じたアナログの読取画像信号を画
素毎にシリアルに出力するイメージセンサチップを、各
イメージセンサチップの受光素子の配列方向に沿って複
数個配列しており、これらイメージセンサチップを順次
駆動することにより、１ライン分のアナログの読取画像
信号をシリアルに出力する構成であった。
【０００３】しかしながら、このような従来の密着型イ
メージセンサでは、１ライン分の画素に対応するアナロ
グの読取画像信号をシリアルに出力するので、読取速度
を十分に高速化できなかった。すなわち、各画素に対応
する受光素子に蓄積された電荷は、時定数を有する負荷
を用いて適切な電圧波形に変換され、その電圧を増幅す
ることにより読取画像信号として出力されるので、光源
の光量を一定とすると、電荷の読み出し速度に限界があ
り、しかも電荷を読み出した後における受光素子の残留
電荷を除去する必要があることからも、受光素子から電
荷を読み出すためのクロック周波数の高速化による読取
速度の高速化には限界があった。
【０００４】しかも、最近の密着型イメージセンサは、
１ラインの画素数を多くすることにより読取精度の向上
を図っているので、多数のイメージセンサチップを設け
る必要があり、これらイメージセンサチップからの読取
画像信号がシリアルに出力されることから、１ラインの
読み取りに多くの時間を要していた。
【０００５】特に近年、イメージセンサのカラー化が急
速に進んでいるが、カラーの場合には一般に高い読取精
度を要求され、しかもモノクロのイメージセンサチップ
でカラー画像を読み取るには、赤、緑、青の各色の光で
それぞれ読み取りを行う必要があり、モノクロ画像の３
倍の読取時間を要するので、従来の密着型イメージセン
サでは、読取速度の遅さが一層大きな問題となる。
【０００６】さらに、最近では使用者がイメージセンサ
を手で持って原稿の上を走査させる、いわゆるハンディ
ータイプのイメージセンサも普及しつつあるが、このよ
うなハンディータイプのイメージセンサの場合、読取速
度が遅すぎると正確な走査が困難になり、使い勝手が悪
くなる。
【０００７】
【発明の開示】本願発明は、上記した事情のもとで考え
出されたものであって、読取速度を良好に向上させるこ
とができる密着型イメージセンサを提供することを、そ
の課題とする。
【０００８】上記の課題を解決するため、本願発明で
は、次の技術的手段を講じている。
【０００９】本願発明の第１の側面によれば、被読取体
からの反射光量に応じたアナログの読取画像信号を画素
毎にシリアルに出力するイメージセンサチップを、各イ
メージセンサチップの受光素子の配列方向に沿って複数
個配列した密着型イメージセンサであって、複数個のイ
メージセンサチップを任意個数を１組として複数の組に
ブロック分けし、各ブロックを並列的に駆動する駆動制
御手段を備えたことを特徴とする、密着型イメージセン
サが提供される。
【００１０】このようにすれば、イメージセンサチップ
のブロックを並列駆動するので、読取速度を良好に向上
させることができる。
【００１１】たとえば、イメージセンサチップのブロッ
ク分割数を４とすると、各イメージセンサチップを駆動
するためのクロック信号の周期を従来と同一としても、
１ライン分の受光素子からアナログの読取画像信号を読
み出す時間を１／４にでき、光源の点灯時間を無視すれ
ば、読取速度を４倍にすることが可能となる。
【００１２】受光素子としては、ホトダイオードやホト
トランジスタを用いることができるが、これに限るもの
ではない。
【００１３】イメージセンサチップのブロック分割数は
任意であるが、その数が多いほど読取速度を高速化で
き、またその数が少ないほど駆動制御手段や配線パター
ンの構成を簡単にできる。
【００１４】好ましい実施の形態によれば、複数個のイ
メージセンサチップからのアナログの読取画像信号をデ
ィジタルの読取画像信号に変換するアナログ・ディジタ
ル変換手段を設ける。
【００１５】このようにすれば、ディジタルの読取画像
信号を密着型イメージセンサから出力できるので、耐ノ
イズ性に優れており、しかも密着型イメージセンサの外
部に読取画像信号をディジタル化するための回路を設け
る必要がない。
【００１６】他の好ましい実施の形態によれば、駆動制
御手段は、イメージセンサチップの各ブロックに供給す
るクロック信号のタイミングを相互にずらせることによ
り、各ブロックからタイミングを順次ずらせてアナログ
の読取画像信号を出力させ、アナログ・ディジタル変換
手段は、全てのブロックからのアナログの読取画像信号
を１個のアナログ・ディジタル変換器によりディジタル
化する。
【００１７】このようにすれば、アナログ・ディジタル
変換器を各ブロック毎に設ける必要がなく、製造コスト
を低減できる。
【００１８】他の好ましい実施の形態によれば、駆動制
御手段は、イメージセンサチップの各ブロックに共通の
クロック信号を供給することにより、各ブロックから同
一のタイミングでアナログの読取画像信号を出力させ、
アナログ・ディジタル変換手段は、各ブロックからのア
ナログの読取画像信号を、各ブロック毎に１個のアナロ
グ・ディジタル変換器によりディジタル化する。
【００１９】このようにすれば、各ブロックに共通のク
ロック信号を使用できることから、クロック信号を供給
するための配線パターン数を削減できる。
【００２０】他の好ましい実施の形態によれば、アナロ
グ・ディジタル変換手段によりディジタル化された読取
画像信号を、複数個のイメージセンサチップの受光素子
の配列順に対応した順序に整列させる整列手段を設け
る。
【００２１】このようにすれば、読取画像信号を、１ラ
イン分の受光素子の配列順に整然と並んだ状態で順次密
着型イメージセンサから出力できる。
【００２２】整列手段は、たとえばメモリを用いて実現
できる。すなわち、読取画像信号をメモリに書き込む時
に書込アドレスを適切に設定すれば、読み出し時にアド
レスを１ずつインクリメントすることにより、整列した
読取画像信号を得られる。逆に、書き込み時にアドレス
を１ずつインクリメントしながら読取画像信号をメモリ
に書き込んで、読み出し時に読出アドレスを適切に設定
することによっても、整列した読取画像信号を得られ
る。
【００２３】他の好ましい実施の形態によれば、整列手
段により整列されたディジタルの読取画像信号を、その
順序でイメージセンサ出力として出力する第１の出力手
段を設ける。
【００２４】このようにすれば、１ライン分の受光素子
の配列順に整然と並んだ状態で順次密着型イメージセン
サからディジタルの読取画像信号を出力できる。
【００２５】他の好ましい実施の形態によれば、整列手
段により整列されたディジタルの読取画像信号を、その
順序でアナログの読取画像信号に変換するディジタル・
アナログ変換手段と、ディジタル・アナログ変換手段か
ら出力されたアナログの読取画像信号を、その順序でイ
メージセンサ出力として出力する第２の出力手段とを設
ける。
【００２６】このようにすれば、アナログの読取画像信
号をシリアルに出力できるので、読取画像信号出力用の
配線を１本にできる。
【００２７】他の好ましい実施の形態によれば、整列手
段は、互いに独立にアクセス可能な第１の記憶手段と第
２の記憶手段とを有し、第１の記憶手段にディジタルの
読取画像信号を書き込みながら第２の記憶手段からディ
ジタルの読取画像信号を読み出す状態と、第２の記憶手
段にディジタルの読取画像信号を書き込みながら第１の
記憶手段からディジタルの読取画像信号を読み出す状態
とに交互に切り替わる。
【００２８】このようにすれば、ディジタルの読取画像
信号の読み出しと書き込みとを同時に行えるので、光源
の点灯時間が短ければ短い程、読取速度をより高速にで
きる。
【００２９】すなわち、１ライン分の読取画像信号が得
られた後には、光源を点灯させて各イメージセンサチッ
プの受光素子に電荷を蓄積させる時間が必要なので、こ
の点灯時間を利用して記憶手段からディジタルの読取画
像信号を読み出してもよいのであるが、これでは読み出
し時間が点灯時間よりも長い場合、その差だけ読取時間
が長くなってしまう。これに対し、読み出しと書き込み
とを同時に行なえば、光源の点灯時間の短縮が読取時間
の短縮に直結するのである。
【００３０】本願発明のその他の特徴および利点は、添
付図面を参照して以下に行う詳細な説明によって、より
明らかとなろう。
【００３１】
【発明の実施の形態】以下、本願発明の好ましい実施の
形態を、図面を参照して具体的に説明する。
【００３２】図１は、本願発明に係る密着型イメージセ
ンサの構成部品を分解した状態で示す斜視図、図２は同
平面図、図３は図２のIII −III 線断面図、図４は図２
のIV−IV線断面図、図５は図２のＶ−Ｖ線断面図であ
る。
【００３３】この密着型イメージセンサ２０は、略矩形
状の断面形状と、所定の長手寸法を有するケース２１を
有しており、このケース２１は、樹脂成形によって作製
することができる。このケース２１は、図３に良く表れ
ているように、上下に貫通する内部空間をもち、上部開
口を封鎖するようにしてガラスカバー２２が取付けられ
ているとともに、下部開口を封鎖するようにして、ヘッ
ド基板２３が取付けられている。このヘッド基板２３の
上面における幅方向一側寄りには、複数個のイメージセ
ンサチップ２４が取付けられており、幅方向他側寄りに
は、照明光源としての複数個のＬＥＤチップ２５が取付
けられている。これらＬＥＤチップ２５は、それぞれ
赤、緑、青の３色の発光ダイオードを備えている。そし
て、このケース２１の内部空間には、上記ＬＥＤチップ
２５からの光を効率的に上記ガラスカバー２２上の被読
取体としての原稿Ｄに照射するための透明樹脂製の導光
部材２６と、原稿面からの反射光を正立等倍に上記イメ
ージセンサチップ２４に集束させるためのロッドレンズ
アレイ２７が設けられている。
【００３４】上記ロッドレンズアレイ２７は、ケース２
１内に形成した溝状ホルダ部２８に上方から挿入するよ
うにして保持されている。溝状ホルダ部２８は、ロッド
レンズアレイ２７の平面形態と対応した凹陥溝２９を有
しており、その底部には、ロッドレンズアレイ２７を透
過した光を通過させてその下方に配置される複数のイメ
ージセンサチップ２４上に至らせるためのスリット３０
が形成されている。
【００３５】図３に表れているように、この溝状ホルダ
部２８の長手方向中間部における内壁には、上記ロッド
レンズアレイ２７の上面の一側縁に係合して、このロッ
ドレンズアレイ２７の浮きを防止するための係合突起３
１が、２箇所に形成されている。この係合突起３１は、
図３にその断面が表れているように、上記溝状ホルダ部
２８へのロッドレンズアレイ２７の挿入操作を阻害する
ことがないように、適度な突出高さをもち、先端上方寄
りにはテーパ面３１ａが形成されている。
【００３６】上記導光部材２６は、上記ロッドレンズア
レイ２７の光軸の延長上に存在する読み取りラインＬか
ら側方に変位した位置において上記ヘッド基板２３に取
付けられたＬＥＤチップ２５から発する光を、プリズム
効果によって効率的に上記読み取りラインＬないしはそ
の近傍領域に導くための部材である。この導光部材２６
は、上記ＬＥＤチップ２５の配置と対応して開口する透
光窓３２が形成された底壁３３と、ケース２１の一側内
壁２１ａと、上記溝状ホルダ部２８の外壁２８ａとで囲
まれた空間に嵌め込むようにして取付けられる。
【００３７】図１に表れているように、上記導光部材２
６の長手方向中間部の一側面には、係合突起３４が２箇
所に形成されており、これに対応して、上記ケース２１
の一側内壁２１ａには、上記係合突起３４が係合可能な
係合凹部３５が形成されている。そして、この導光部材
２６の両端部には、図１および図５に表れているよう
に、上記ケースの一側内壁２１ａと上記溝状ホルダ部２
８の外壁２８ａとの間に嵌合しうる所定の上下寸法を有
する嵌合ブロック３６が一体に形成されており、この嵌
合ブロック３６から、上記ロッドレンズアレイ２７の両
端部上面を押圧するための押圧片３７が一体延出形成さ
れている。また、上記嵌合ブロック３６の背面には、こ
の嵌合ブロック３６を一定の摩擦力をもって上記ケース
内壁２１ａと上記ホルダ部外壁２８ａとの間に嵌合保持
させるための突起３８およびリブ３９が形成されてい
る。
【００３８】上記構成の密着型イメージセンサ２０は、
次のようにして組み立てることができる。まず、ケース
２１の溝状ホルダ部２８にロッドレンズアレイ２７を上
から嵌め込む。このとき、溝状ホルダ部２８の内壁に形
成した係合突起３１がロッドレンズアレイ２７の上面一
縁に係合して、このロッドレンズアレイ２７の浮きを防
止する。
【００３９】次に、上記導光部材２６を、上記ケース内
壁２１ａとホルダ部外壁２８ａとで囲まれた空間に上か
ら嵌め込む。導光部材２６は、その中間部の一側面の係
合突起３４がケース側の係合凹部３５に係合すること
と、上記嵌合ブロック３６が上記空間にぴったりと嵌ま
り込むことにより、浮きが生じるといったことなく、定
位置に保持される。そうして、この導光部材２６の両端
の嵌合ブロック３６に形成した押圧片３７が上記のロッ
ドレンズアレイ２７の両端部上面を押圧する。これによ
り、ロッドレンズアレイ２７は、その長手方向中間部が
上記係合突起３１によって押さえられ、長手方向両端部
が上記導光部材２６の押圧片３７によって押さえられる
ことにより、安定的かつ確実に定位置に保持される。
【００４０】上記ガラスカバー２２は、上記ケース２１
の上面開口に嵌め込むようにして、たとえば接着によっ
て固定される。上記ヘッド基板２３は、上記ケース２１
の下面開口に嵌め込むようにして、止め金具４０によっ
て固定される。この止め金具４０は、図４に表れている
ように、バネ板部材を断面略Ｍ形に折曲形成したもので
あって、その脚部４０ａに形成した係合穴４１が、ケー
ス２１の両側面に形成した係合突起４２に係合する。
【００４１】図６は、上記ヘッド基板２３上のイメージ
センサチップ２４および配線パターンの配置説明図、図
７は、同要部拡大図であって、上記イメージセンサチッ
プ２４は、全ての受光素子がほぼ等間隔でかつ１列に並
ぶように、ヘッド基板２３上に２０個搭載されている。
またヘッド基板２３上には、２０個のイメージセンサチ
ップ２４からなるイメージセンサチップ列の一端（図６
および図７では下端）付近には、各イメージセンサチッ
プ２４にクロック信号を供給し、かつ各イメージセンサ
チップ２４からの読取画像信号を処理して出力する制御
用チップ１が搭載されている。
【００４２】２０個のイメージセンサチップ２４は、５
個１組として４つのブロックに区分されており、ブロッ
ク間でタイミングの若干異なるクロック信号を制御用チ
ップ１から供給されて、ブロック単位で動作する。
【００４３】図８は、上記イメージセンサチップ２４の
回路ブロック図であって、このイメージセンサチップ２
４には、１２８ビットのシフトレジスタ２、チップセレ
クト回路３、１２８個のホトトランジスタＰＴ1 〜ＰＴ
128 、１２８個の第１の電界効果トランジスタＦＥＴ1
〜ＦＥＴ128 、第２の電界効果トランジスタＦＥ
Ｔ20 1 、第３の電界効果トランジスタＦＥＴ211 、演算
増幅器ＯＰ1 、３個の抵抗器Ｒ1 〜Ｒ3 、キャパシタＣ
1 、および７個のパッドＰ1 〜Ｐ7 が形成されている。
１２８個の第１の電界効果トランジスタＦＥＴ1 〜ＦＥ
Ｔ128 、第２の電界効果トランジスタＦＥＴ201 、およ
び第３の電界効果トランジスタＦＥＴ211 はそれぞれＭ
ＯＳ型の電界効果トランジスタである。パッドＰ1 に
は、シリアルイン信号ＳＩが入力される。パッドＰ2 に
は、クロック信号ＣＬＫＮが入力される。このクロック
信号ＣＬＫＮは、ブロック間でタイミングが若干異なっ
ており、実際にはイメージセンサチップ２４がいずれの
ブロックに所属しているかによって、クロック信号ＣＬ
Ｋ１〜ＣＬＫ４のうちのいずれかが入力される。パッド
Ｐ3には、５ボルトの電源電圧が供給される。パッドＰ
4 は、グランドラインに接続されている。パッドＰ5 か
らは、増幅していないアナログの読取画像信号ＡＯ１が
シリアルに出力される。パッドＰ6 からは、増幅された
アナログの読取画像信号ＡＯ２がシリアルに出力され
る。パッドＰ7 からは、シリアルアウト信号ＳＯが出力
される。
【００４４】図９は、上記制御用チップ１の回路ブロッ
ク図であって、この制御用チップ１には、セレクタ５、
Ａ／Ｄ変換器６、ＲＡＭ７、制御回路８、Ｄ／Ａ変換器
９、およびパッドＰ10〜Ｐ27が形成されている。パッド
Ｐ10〜Ｐ17からは、８ビットのディジタルの読取画像信
号の各ビットＤＯ０〜ＤＯ７が出力される。パッドＰ 18
からは、アナログの読取画像信号ＡＯがシリアルに出力
される。パッドＰ19〜Ｐ22からは、イメージセンサチッ
プ２４の各ブロックへのクロック信号ＣＬＫ１〜ＣＬＫ
４が出力される。パッドＰ23には、密着型イメージセン
サ２０の外部からコネクタなどを介して基準クロック信
号ＣＬＫが入力される。パッドＰ24〜Ｐ 27には、イメー
ジセンサチップ２４の各ブロックからのアナログの読取
画像信号Ａ１１〜Ａ１４が入力される。この読取画像信
号Ａ１１〜Ａ１４は、イメージセンサチップ２４のパッ
ドＰ6 から出力された、演算増幅器ＯＰ1 により増幅さ
れた読取画像信号ＡＯ２である。なお制御用チップ１に
は、上記以外にも、５ボルトの電源電圧が入力されるパ
ッド、グランドラインに接続されているパッド、および
最終段のイメージセンサチップ２４のパッドＰ7 から出
力されたシリアルアウト信号ＳＯがシリアルイン信号Ｓ
Ｉとして入力されるパッドが形成されているが、図９で
は記載を省略している。
【００４５】すなわち、制御用チップ１は、複数個のイ
メージセンサチップを任意個数を１組として複数の組に
ブロック分けし、各ブロックを並列的に駆動する駆動制
御手段を構成している。Ａ／Ｄ変換器６は、複数個のイ
メージセンサチップからのアナログの読取画像信号をデ
ィジタルの読取画像信号に変換するアナログ・ディジタ
ル変換手段を構成している。ＲＡＭ７および制御回路８
は、アナログ・ディジタル変換手段によりディジタル化
された読取画像信号を、複数個のイメージセンサチップ
の受光素子の配列順に対応した順序に整列させる整列手
段を構成している。パッドＰ10〜Ｐ17は、整列手段によ
り整列されたディジタルの読取画像信号を、その順序で
イメージセンサ出力として出力する第１の出力手段を構
成している。Ｄ／Ａ変換器９は、整列手段により整列さ
れたディジタルの読取画像信号を、その順序でアナログ
の読取画像信号に変換するディジタル・アナログ変換手
段を構成している。パッドＰ18は、ディジタル・アナロ
グ変換手段から出力されたアナログの読取画像信号を、
その順序でイメージセンサ出力として出力する第２の出
力手段を構成している。
【００４６】図１０は、データ読込モードにおける制御
用チップ１の各部信号波形図であり、図１１は、データ
転送モードにおける制御用チップ１の各部信号波形図で
ある。
【００４７】次に動作を説明する。密着型イメージセン
サ２０の外部から図外のコネクタなどを介して制御用チ
ップ１のパッドＰ23に入力されたたとえば８ＭＨｚの基
準クロック信号ＣＬＫは、制御回路８により４分周さ
れ、基準クロック信号ＣＬＫの１周期ずつタイミングの
ずれた２ＭＨｚのクロック信号ＣＬＫ１〜ＣＬＫ４が制
御用チップ１のパッドＰ19〜Ｐ22から出力される。これ
らのクロック信号ＣＬＫ１〜ＣＬＫ４は、各ブロックの
イメージセンサチップ２４のパッドＰ2 にクロック信号
ＣＬＫＮとして入力される。たとえば、図６において上
側から数えて１個目から５個目のイメージセンサチップ
２４にはクロック信号ＣＬＫ１が供給され、その下の５
個のイメージセンサチップ２４にはクロック信号ＣＬＫ
２が供給され、その下の５個のイメージセンサチップ２
４にはクロック信号ＣＬＫ３が供給され、下側から数え
て１個目から５個目のイメージセンサチップ２４にはク
ロック信号ＣＬＫ４が供給される。このクロック信号Ｃ
ＬＫＮすなわちクロック信号ＣＬＫ１〜ＣＬＫ４は、シ
フトレジスタ２およびチップセレクト回路３のクロック
信号入力端子に入力されるとともに、第３の電界効果ト
ランジスタＦＥＴ211のゲートに入力される。これによ
り第３の電界効果トランジスタＦＥＴ211 は、クロック
信号ＣＬＫＮがハイレベルの期間にオンする。
【００４８】一方、密着型イメージセンサ２０の外部か
ら図外のコネクタなどを介して供給されるシリアルイン
信号ＳＩは、各ブロックの初段のイメージセンサチップ
２４のパッドＰ1 に入力される。たとえば、図６におい
て上側から数えて１個目、６個目、１１個目、および１
６個目のイメージセンサチップ２４に供給される。この
シリアルイン信号ＳＩは、チップセレクト回路３のセッ
ト端子に入力され、これによりチップセレクト回路３
は、クロック信号ＣＬＫＮに同期して、セレクト信号出
力端子から出力しているセレクト信号をハイレベルにす
る。このセレクト信号は、クロック信号ＣＬＫＮを反転
させた信号であって、第２の電界効果トランジスタＦＥ
Ｔ201 のゲートに供給されているので、クロック信号Ｃ
ＬＫＮがローレベルの期間に第２の電界効果トランジス
タＦＥＴ201 がオンすることになる。
【００４９】また、シリアルイン信号ＳＩは、シフトレ
ジスタ２の入力端子にも供給され、クロック信号ＣＬＫ
Ｎの立下がりのタイミングでシフトレジスタ２の初段の
ビットに取り込まれる。これによりシフトレジスタ２の
初段のビットがオンし、第１の電界効果トランジスタＦ
ＥＴ1 のゲートにハイレベルの信号が入力されて、第１
の電界効果トランジスタＦＥＴ1 がオンする。このと
き、クロック信号ＣＬＫＮはローレベルであるので、第
３の電界効果トランジスタＦＥＴ211 はオフしており、
ホトトランジスタＰＴ1 に蓄積された電荷による電流が
第１の電界効果トランジスタＦＥＴ1 を介してキャパシ
タＣ1 と抵抗器Ｒ3 との並列回路に流れ、並列回路の両
端電圧がその時定数に応じて次第に増加する。この両端
電圧は、演算増幅器ＯＰの非反転入力端に入力され、抵
抗器Ｒ1 と抵抗器Ｒ2 との抵抗値の比で決定される増幅
度で増幅されて、パッドＰ6 からアナログの読取画像信
号ＡＯ２として出力される。このとき、クロック信号Ｃ
ＬＫＮはローレベルであり、セレクト信号がハイレベル
であるので、第２の電界効果トランジスタＦＥＴ201は
オンしている。なお、パッドＰ5 からは、演算増幅器Ｏ
Ｐ1 により増幅されていないアナログの読取画像信号Ａ
Ｏ１が出力される。
【００５０】クロック信号ＣＬＫＮがローレベルからハ
イレベルに立ち上がると、セレクト信号がローレベルに
なって第２の電界効果トランジスタＦＥＴ201 がオフ
し、パッドＰ6 から読取画像信号ＡＯ２が出力されなく
なるとともに、第３の電界効果トランジスタＦＥＴ211
がオンし、ホトトランジスタＰＴ1 の残留電荷およびキ
ャパシタＣ1 に蓄積された電荷が第３の電界効果トラン
ジスタＦＥＴ211 を介して放電される。
【００５１】クロック信号ＣＬＫＮがハイレベルからロ
ーレベルに立ち下がると、シフトレジスタ２の初段のビ
ットのシリアルイン信号ＳＩが第２段のビットにシフト
され、初段のビットの場合と同様の動作により、ホトト
ランジスタＰＴ2 に蓄積された電荷に応じたアナログの
読取画像信号ＡＯ２がパッドＰ6 から出力される。
【００５２】以下、同様の動作によりクロック信号ＣＬ
ＫＮに同期してホトトランジスタＰＴ3 〜ＰＴ128 に蓄
積された電荷に応じたアナログの読取画像信号ＡＯ２が
パッドＰ6 から順次出力されると、次のクロック信号Ｃ
ＬＫＮの立ち下がりでシフトレジスタ２の最終段のビッ
トからシリアルイン信号ＳＩが出力され、チップセレク
ト回路３のクリア信号入力端子にクリア信号として入力
されるとともに、パッドＰ7 からシリアルアウト信号Ｓ
Ｏとして出力される。これによりチップセレクト回路３
は、セレクト信号をローレベルに保つ。また、パッドＰ
7 から出力されたシリアルアウト信号ＳＯは、次段のイ
メージセンサチップ２４のパッドＰ1 にシリアルイン信
号ＳＩとして入力される。
【００５３】これにより、次段のイメージセンサチップ
２４が上記初段のイメージセンサチップ２４と同様に動
作し、クロック信号ＣＬＫＮに同期してホトトランジス
タＰＴ1 〜ＰＴ128 に蓄積された電荷に応じたアナログ
の読取画像信号ＡＯ２がパッドＰ6 から順次出力され
る。このような動作が各ブロックの最終段すなわち第５
段のイメージセンサチップ２４まで繰り返されることに
より、制御用チップ１のパッドＰ24〜Ｐ27には、各ブロ
ックの５個のイメージセンサチップ２４からの６４０画
素分のアナログの読取画像信号Ａ１１〜Ａ１４がそれぞ
れシリアルに入力される。すなわち、読取画像信号Ａ１
１〜Ａ１４は、イメージセンサチップ２４のパッドＰ6
から出力された読取画像信号ＡＯ２である。
【００５４】制御用チップ１のパッドＰ24〜Ｐ27に入力
されたアナログの読取画像信号Ａ１１〜Ａ１４は、セレ
クタ５により１画素分ずつ順次選択され、Ａ／Ｄ変換器
６に供給される。このとき、セレクタ５には制御回路８
からクロック信号ＣＬＫ１〜ＣＬＫ４が供給され、これ
らのクロック信号ＣＬＫ１〜ＣＬＫ４に同期していずれ
のパッドＰ24〜Ｐ27に入力されているアナログの読取画
像信号Ａ１１〜Ａ１４をＡ／Ｄ変換器６に出力するかの
選択を切替える。Ａ／Ｄ変換器６は、セレクタ５からの
アナログの読取画像信号Ａ１１〜Ａ１４をたとえば８ビ
ットのディジタルの読取画像信号に変換して、ＲＡＭ７
に出力する。このとき、Ａ／Ｄ変換器６には、制御用チ
ップ１から基準クロック信号ＣＬＫが供給され、この基
準クロック信号ＣＬＫに同期してＡ／Ｄ変換器６がアナ
ログの読取画像信号Ａ１１〜Ａ１４をサンプリングす
る。また制御回路８は、基準クロック信号ＣＬＫに同期
して、ディジタルの読取画像信号を格納するためのＲＡ
Ｍ７のアドレスを生成し、ＲＡＭ７に供給する。したが
ってＲＡＭ７は、Ａ／Ｄ変換器６からのディジタルの読
取画像信号を、制御回路８からのアドレスによって指定
された記憶領域に記憶する。かくしてＲＡＭ７には、１
ラインすなわち２５６０画素分のディジタルの読取画像
信号が格納される。
【００５５】上記のように１ライン分のディジタルの読
取画像信号がＲＡＭ７に格納されると、制御用チップ１
の制御回路８にシリアルイン信号ＳＩが入力される。具
体的には、図６において最も下側に位置する最終段のイ
メージセンサチップ２４のパッドＰ7 から出力されたシ
リアルアウト信号ＳＯが、制御回路８にシリアルイン信
号ＳＩとして入力される。これにより制御回路８が、基
準クロック信号ＣＬＫに同期して、ディジタルの読取画
像信号を読み出すためのＲＡＭ７のアドレスを生成し、
ＲＡＭ７に供給する。これによりＲＡＭ７が、パッドＰ
10〜Ｐ17およびＤ／Ａ変換器９にディジタルの読取画像
信号を順次出力する。このとき制御回路８は、パッドＰ
10〜Ｐ17に出力されるディジタルの読取画像信号が、１
ラインの画素の読取順序に応じた順序になるように、Ｒ
ＡＭ７からの読み出しのためのアドレスを生成する。た
とえば、ディジタルの読取画像信号のＲＡＭ７への書き
込み時に、初期値を１ずつインクリメントすることによ
りアドレスを生成したのであれば、読み出し時には、初
期値を４ずつ６３９回インクリメントするという動作
を、最初の初期値を１ずつインクリメントしながら４回
繰り返すことにより、アドレスを生成する。これは、基
準クロック信号ＣＬＫの１周期分ずつタイミングをずら
せながら各ブロックのイメージセンサチップ２４から順
次アナログの読取画像信号が出力されるため、ＲＡＭ７
のアドレスを４ずつインクリメントしていくことによ
り、同一ブロックのイメージセンサチップ２４から出力
されたアナログの読取画像信号に対応するディジタルの
読取画像信号を順次ＲＡＭ７から読み出して、順番を揃
えるためである。したがって、上記の読み出し時におけ
る読み出しアドレス生成方式と同様の書き込みアドレス
生成方式によりＲＡＭ７への書き込みを行った場合に
は、読み出し時には初期値を１ずつインクリメントする
ことによりアドレスを生成すればよい。
【００５６】パッドＰ10〜Ｐ17に出力された８ビットの
ディジタルの読取画像信号は、図外のコネクタやケーブ
ルなどを介して密着型イメージセンサ２０の外部に出力
される。また、Ｄ／Ａ変換器９に入力されたディジタル
の読取画像信号は、アナログの読取画像信号に変換さ
れ、パッドＰ18および図外のコネクタやケーブルなどを
介して密着型イメージセンサ２０の外部にシリアルに出
力される。
【００５７】以上の動作が、ＬＥＤチップ２５の赤、
緑、青の各色のＬＥＤの点灯毎に合計３回繰り返される
ことにより、カラー読み取りの場合の１ラインの読み取
りが完了し、次のラインの読み取りに移行する。すなわ
ち図１２に示すように、先ず基準クロック信号ＣＬＫの
２５６０周期の時間で赤色の読取画像信号のＲＡＭ７へ
の書き込みが行われ、次の基準クロック信号ＣＬＫの２
５６０周期の時間で赤色の読取画像信号のＲＡＭ７から
の読み出しが行われ、次の基準クロック信号ＣＬＫの２
５６０周期の時間で緑色の読取画像信号のＲＡＭ７への
書き込みが行われ、次の基準クロック信号ＣＬＫの２５
６０周期の時間で緑色の読取画像信号のＲＡＭ７からの
読み出しが行われ、次の基準クロック信号ＣＬＫの２５
６０周期の時間で青色の読取画像信号のＲＡＭ７への書
き込みが行われ、次の基準クロック信号ＣＬＫの２５６
０周期の時間で青色の読取画像信号のＲＡＭ７からの読
み出しが行われる。なお、ＬＥＤチップ２５の点灯は、
読取画像信号のＲＡＭ７からの読み出しの間に行われ
る。
【００５８】このように、イメージセンサチップ２４を
５個ずつ４つの組にブロック分けして、これらのブロッ
クを並列駆動するので、読取速度を高速化できる。
【００５９】なお上記実施形態においては、制御用チッ
プ１に１個のＲＡＭ７を設けて、１色かつ１ライン分の
読取画像信号をＲＡＭ７に書き込んだ後に読み出した
が、書き込みと読み出しとを同時に行うようにしてもよ
い。たとえば図１３に示すように、セレクタ１２，１３
を追加し、ＲＡＭ７の代わりに２個のＲＡＭ１４，１５
を設け、さらに制御回路８の代わりに制御回路１６を設
けた制御用チップ１１を用いて、セレクタ１２によりＡ
／Ｄ変換器６からのディジタルの読取画像信号をＲＡＭ
１４に出力する状態とＲＡＭ１５に出力する状態とに切
替え、さらに、セレクタ１３によりＲＡＭ１４からのデ
ィジタルの読取画像信号をパッドＰ10〜Ｐ 17およびＤ／
Ａ変換器９に出力する状態とＲＡＭ１５からのディジタ
ルの読取画像信号をパッドＰ10〜Ｐ17およびＤ／Ａ変換
器９に出力する状態とに切り替えることにより、ＲＡＭ
１４に読取画像信号を書き込みながらＲＡＭ１５から読
取画像信号を読み出す状態と、ＲＡＭ１５に読取画像信
号を書き込みながらＲＡＭ１４から読取画像信号を読み
出す状態とを交互に切り替えることができる。もちろ
ん、ＲＡＭ１４，１５に対する書込信号および読出信号
ならびにアドレスの生成は、制御回路１６により行われ
る。したがって、図１４に示すように、赤色の読取画像
信号をＲＡＭ１４に書き込みながら、青色の読取画像信
号をＲＡＭ１５から読み出し、次に緑色の読取画像信号
をＲＡＭ１５に書き込みながら、赤色の読取画像信号を
ＲＡＭ１４から読み出し、次に青色の読取画像信号をＲ
ＡＭ１４に書き込みながら、緑色の読取画像信号をＲＡ
Ｍ１５から読み出すという、書き込みと読み出しとの同
時動作を実現できる。
【００６０】このようにすれば、ＬＥＤチップ２５の点
灯時間を許容限度まで短くすることにより、それに応じ
て読取速度をさらに高速化できる。しかも、密着型イメ
ージセンサ２０の外部に出力される読取画像信号と、密
着型イメージセンサ２０の外部で生成されるシリアルイ
ン信号ＳＩとのタイミングの関係を、従来の密着型イメ
ージセンサの場合と同様にできるので、密着型イメージ
センサ２０の外部における回路として従来のものを用い
るのに好都合である。
【００６１】また上記実施形態では、５個１組のイメー
ジセンサチップ２４により構成されるブロックの動作タ
イミングを決定するクロック信号ＣＬＫＮを、各ブロッ
ク毎に基準クロック信号ＣＬＫの１周期分ずつずらせて
クロック信号ＣＬＫ１〜ＣＬＫ４としたが、これらクロ
ック信号ＣＬＫＮを全て同一のタイミングとしてもよ
い。たとえば図１５に示すように、４個のＡ／Ｄ変換器
５１〜５４とセレクタ５６と制御回路５７とを設けた制
御用チップ５１を用いて、同時にＡ／Ｄ変換器５１〜５
４に入力されてディジタル化される各ブロックからの読
取画像信号を、セレクタ５６により順次切り替えてＲＡ
Ｍ７に格納すれば、各ブロックのクロック信号ＣＬＫＮ
を全て同一のタイミングにできる。すなわち、各ブロッ
クには、パッドＰ19から同一のクロック信号ＣＬＫＮが
供給される。このときの制御用チップ５１の各部信号波
形を図１６および図１７に示す。なお図１６は、データ
読込モードにおける制御用チップ５１の各部信号波形図
であり、図１７は、データ転送モードにおける制御用チ
ップ５１の各部信号波形図である。また、図１６におい
て、ＲＥＡＤ１〜ＲＥＡＤ４は制御回路５７からセレク
タ５６に供給される切替信号であり、ＡＤ・ＬＡＴＣＨ
は制御回路５７からＡ／Ｄ変換器５１〜５４に供給され
るサンプリングのタイミング信号である。
【００６２】このようにすれば、イメージセンサチップ
２４の各ブロックを１つのクロック信号ＣＬＫＮで駆動
できるので、クロック信号ＣＬＫＮを供給するための配
線パターンを削減できることから、製造コストを低減で
きる。
【００６３】更に上記実施形態では、１２８ドットのイ
メージセンサチップ２４を２０個設け、これらを５個１
組として４つのブロックに分割したが、本願発明はもち
ろんこれらの数字に限定されるものではない。
【００６４】また、密着型イメージセンサ２０の具体的
な構成も、もちろん上記実施形態のように限定されるも
のではない。
【図面の簡単な説明】
【図１】本願発明の一実施形態に係る密着型イメージセ
ンサの部品を分解して示す斜視図。
【図２】上記密着型イメージセンサの部分平面図。
【図３】図１のIII −III 線断面図。
【図４】図１のIV−IV線断面図。
【図５】図１のＶ−Ｖ線断面図。
【図６】上記密着型イメージセンサにおけるヘッド基板
上のイメージセンサチップおよび配線パターンの配置説
明図。
【図７】図６の要部拡大図。
【図８】上記密着型イメージセンサに備えられたイメー
ジセンサチップの回路ブロック図。
【図９】上記密着型イメージセンサに備えられた制御用
チップの回路ブロック図。
【図１０】上記制御用チップにおけるデータ読込モード
における各部信号波形図。
【図１１】上記制御用チップにおけるデータ転送モード
における各部信号波形図。
【図１２】上記密着型イメージセンサの動作を説明する
タイミングチャート。
【図１３】別の実施形態における制御用チップの回路ブ
ロック図。
【図１４】図１３に示す制御用チップを備えた密着型イ
メージセンサの動作を説明するタイミングチャート。
【図１５】更に別の実施形態における制御用チップの回
路ブロック図。
【図１６】図１５に示す制御用チップにおけるデータ読
込モードにおける各部信号波形図。
【図１７】図１５に示す制御用チップにおけるデータ転
送モードにおける各部信号波形図。
【符号の説明】
１ 制御用チップ ５ セレクタ ６ Ａ／Ｄ変換器 ７ ＲＡＭ ８ 制御回路 ９ Ｄ／Ａ変換器 １１ 制御用チップ １２，１３ セレクタ １４，１５ ＲＡＭ １６ 制御回路 ２０ 密着型イメージセンサ ２４ イメージセンサチップ ５１ 制御用チップ ５２〜５５ Ａ／Ｄ変換器 ５６ セレクタ ５７ 制御回路 ＰＴ1 〜ＰＴ128 ホトトランジスタ Ｄ 原稿

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 被読取体からの反射光量に応じたアナロ
    グの読取画像信号を画素毎にシリアルに出力するイメー
    ジセンサチップを、各イメージセンサチップの受光素子
    の配列方向に沿って複数個配列した密着型イメージセン
    サであって、 前記複数個のイメージセンサチップを任意個数を１組と
    して複数の組にブロック分けし、各ブロックを並列的に
    駆動する駆動制御手段を備えたことを特徴とする、密着
    型イメージセンサ。
  2. 【請求項２】 前記複数個のイメージセンサチップから
    のアナログの読取画像信号をディジタルの読取画像信号
    に変換するアナログ・ディジタル変換手段を有する、請
    求項１に記載の密着型イメージセンサ。
  3. 【請求項３】 前記駆動制御手段は、前記イメージセン
    サチップの各ブロックに供給するクロック信号のタイミ
    ングを相互にずらせることにより、前記各ブロックから
    タイミングを順次ずらせてアナログの読取画像信号を出
    力させ、 前記アナログ・ディジタル変換手段は、全ての前記ブロ
    ックからのアナログの読取画像信号を１個のアナログ・
    ディジタル変換器によりディジタル化する、請求項２に
    記載の密着型イメージセンサ。
  4. 【請求項４】 前記駆動制御手段は、前記イメージセン
    サチップの各ブロックに共通のクロック信号を供給する
    ことにより、前記各ブロックから同一のタイミングでア
    ナログの読取画像信号を出力させ、 前記アナログ・ディジタル変換手段は、前記各ブロック
    からのアナログの読取画像信号を、各ブロック毎に１個
    のアナログ・ディジタル変換器によりディジタル化す
    る、請求項２に記載の密着型イメージセンサ。
  5. 【請求項５】 前記アナログ・ディジタル変換手段によ
    りディジタル化された読取画像信号を、前記複数個のイ
    メージセンサチップの前記受光素子の配列順に対応した
    順序に整列させる整列手段を有する、請求項２ないし請
    求項４のいずれかに記載の密着型イメージセンサ。
  6. 【請求項６】 前記整列手段により整列されたディジタ
    ルの読取画像信号を、その順序でイメージセンサ出力と
    して出力する第１の出力手段を有する、請求項５に記載
    の密着型イメージセンサ。
  7. 【請求項７】 前記整列手段により整列されたディジタ
    ルの読取画像信号を、その順序でアナログの読取画像信
    号に変換するディジタル・アナログ変換手段と、 前記ディジタル・アナログ変換手段から出力されたアナ
    ログの読取画像信号を、その順序でイメージセンサ出力
    として出力する第２の出力手段とを有する、請求項５ま
    たは請求項６に記載の密着型イメージセンサ。
  8. 【請求項８】 前記整列手段は、互いに独立にアクセス
    可能な第１の記憶手段と第２の記憶手段とを有し、前記
    第１の記憶手段にディジタルの読取画像信号を書き込み
    ながら前記第２の記憶手段からディジタルの読取画像信
    号を読み出す状態と、前記第２の記憶手段にディジタル
    の読取画像信号を書き込みながら前記第１の記憶手段か
    らディジタルの読取画像信号を読み出す状態とに交互に
    切り替わる、請求項５ないし請求項７のいずれかに記載
    の密着型イメージセンサ。
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