JPH10285930A - 電気回路 - Google Patents

Abstract

(57)【要約】 【課題】 交流電圧を効率良く整流することができる整
流回路を提供することである。 【解決手段】 変圧器２の二次巻線Ｔｂと検出用巻線Ｔ
ｃに負極性の二次電圧が発生し、二次巻線Ｔｂに消費電
流が流れると、二次巻線Ｔｂの端子間には、検出用巻線
Ｔｃより小さな電圧が発生する。この結果、バイポーラ
トランジスタ４のベースＢの電圧がエミッタＥの電圧よ
り０．６Ｖ程度以上低い状態になると、バイポーラトラ
ンジスタ４はオン状態となる。このときＦＥＴ３は順バ
イアスされ、飽和状態となり、負荷９には、電源電圧と
ほぼ等しい電圧が印加される。逆に、正極性の二次電圧
が発生すると、バイポーラトランジスタ４のベースＢの
電圧はエミッタＥの電圧より高くなり、バイポーラトラ
ンジスタ４はオフ状態となる。ＦＥＴ３は逆バイアスさ
れてオフ状態となり、負荷９には接地電圧が印加され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、交流を整流する
電気回路に関し、特に、低損失で交流を整流する電気回
路に関する。

【０００２】

【従来の技術】交流電圧を直流電圧に変換する回路とし
て整流回路が使用されている。従来の整流回路は、シリ
コンダイオード、ショットキーバリアダイオード等を用
いて構成されている。

【０００３】

【発明が解決しようとする課題】しかし、従来の整流回
路では、その順方向電圧Ｖｆと順方向電流Ｉｆとの関係
を図２１に示すように、ダイオードの順方向電圧Ｖｆが
０．４Ｖ〜１．０Ｖ程度であり、整流回路を構成するダ
イオードでの電圧降下、即ち、損失が大きく、整流の効
率が低いという問題があった。

【０００４】この発明は、上述した事情に鑑みてなされ
たもので、低損失で交流を整流することができる電気回
路を提供することを目的とする。

【０００５】

【課題を解決するための手段】上述の目的を達成するた
め、この発明の第１の観点にかかる電気回路は、トラン
ジスタと該トランジスタに接続された制御回路とより構
成され、前記トランジスタは、電流路と制御端を備え、
前記電流路の一端に整流対象電圧を受け、前記制御回路
の制御に従ってオン又はオフすることにより前記電流路
の他端に整流後の電圧を出力し、前記制御回路は、前記
トランジスタの前記電流路の少なくとも一端と前記制御
端に接続され、前記電流路に逆方向電圧が印加された時
に前記トランジスタをオンし、前記電流路に順方向電圧
が印加された時に、前記トランジスタをオフし、前記制
御端に印加する信号を制御して前記トランジスタをオン
又はオフすることにより、前記トランジスタに前記整流
対象電圧を整流させる、ことを特徴とする電気回路であ
って、前記制御回路は、電源入力が与えられる一次巻線
と、前記一次巻線に誘導結合され、負荷に供給する出力
を取り出す二次巻線と、前記一次巻線に誘導結合され、
前記二次巻線の出力に対応する出力を呈する検出用巻線
とを備える変圧器と、前記二次巻線の出力電圧と前記検
出用巻線の出力電圧とを入力し、前記電流路に前記逆方
向電圧が印加されているか否か、及び、前記電流路に前
記順方向電圧が印加されているか否かを検出し、検出結
果を示す信号を前記トランジスタの前記制御端に印加す
る検出手段とを備える、ことを特徴とする。

【０００６】この発明の第１の観点にかかる電気回路に
よれば、トランジスタの電流路に印加されている電圧が
逆方向電圧の時にトランジスタをオンし、順方向電圧の
時にトランジスタをオフする。従って、トランジスタに
接続された負荷には、一方極性の電圧のみが印加され、
すなわち整流された電圧を負荷に印加することができ
る。

【０００７】また、この発明の第２の観点にかかる電気
回路は、トランジスタと該トランジスタに接続された制
御回路とより構成され、前記トランジスタは、電流路と
制御端を備え、前記電流路の一端に整流対象電圧を受
け、前記制御回路の制御に従ってオン又はオフすること
により前記電流路の他端に整流後の電圧を出力し、前記
制御回路は、前記トランジスタの前記電流路の少なくと
も一端と前記制御端に接続され、前記電流路に逆方向電
圧が印加された時に前記トランジスタをオンし、前記電
流路に順方向電圧が印加された時に、前記トランジスタ
をオフし、前記制御端に印加する信号を制御して前記ト
ランジスタをオン又はオフすることにより、前記トラン
ジスタに前記整流対象電圧を整流させる、ことを特徴と
する電気回路であって、前記制御回路は、電源入力が与
えられる一次巻線と、前記一次巻線に誘導結合され負荷
に供給する出力を取り出す二次巻線を有する第１の変圧
器と、前記第１の変圧器と並列に且つ前記第１の変圧器
とは絶縁されて設けられ、電源入力が与えられる一次巻
線と、前記一次巻線に誘導結合され前記第１の変圧器の
前記二次巻線の出力に対応する出力を呈する検出用巻線
を有する第２の変圧器と、前記二次巻線の出力電圧と前
記検出用巻線の出力電圧とを入力し、前記電流路に前記
逆方向電圧が印加されているか否か、及び、前記電流路
に前記順方向電圧が印加されているか否かを検出し、検
出結果を示す信号を前記トランジスタの前記制御端に印
加する検出手段とを備える、ことを特徴とする。

【０００８】この発明の第２の観点にかかる電気回路に
よっても、トランジスタの電流路に印加されている電圧
が逆方向電圧の時にトランジスタをオンし、順方向電圧
の時にトランジスタをオフする。従って、トランジスタ
に接続された負荷には、一方極性の電圧のみが印加さ
れ、すなわち整流された電圧を負荷に印加することがで
きる。

【０００９】前記トランジスタは、例えば、第１の電界
効果型トランジスタから構成され、前記電流路の両端は
前記第１の電界効果型トランジスタのソースとドレイン
から構成され、前記制御端は前記第１の電界効果型トラ
ンジスタのゲートから構成され、前記制御回路は、前記
検出手段の検出結果に応じて、前記第１の電界効果型ト
ランジスタをオン又はオフさせるゲート電圧を前記ゲー
トに印加する回路から構成される。

【００１０】この場合、前記制御回路は、例えば、ベー
ス、エミッタ及びコレクタを備えるバイポーラトランジ
スタと抵抗とを備える。このとき、前記バイポーラトラ
ンジスタの前記ベースは、前記二次巻線の出力電圧を入
力し、前記エミッタは、前記検出用巻線の出力電圧を入
力し、前記バイポーラトランジスタは、前記ベースと前
記エミッタとの間の電圧に応じて、前記コレクタから前
記抵抗に流れるコレクタ電流をオン又はオフし、前記抵
抗は前記コレクタ電流を入力し、前記抵抗の両端の電圧
を前記第１の電界効果型トランジスタの前記ソースと前
記ゲートとに印加することにより、前記第１の電界効果
型トランジスタをオン又はオフさせる。

【００１１】前記制御回路は、例えば、ゲート、ソース
及びドレインを備える第２の電界効果型トランジスタと
抵抗とを備えてもよい。このとき、前記第２の電界効果
型トランジスタの前記ゲートは、前記二次巻線の出力電
圧を入力し、前記ソースは、前記検出用巻線の出力電圧
を入力し、前記第２の電界効果型トランジスタは、前記
ゲートと前記ソースとの間の電圧に応じて、前記ドレイ
ンから前記抵抗に流れるドレイン電流をオン又はオフ
し、前記抵抗は前記ドレイン電流を入力し、前記抵抗の
両端の電圧を前記第１の電界効果型トランジスタの前記
ソースと前記ゲートとに印加することにより、前記第１
の電界効果型トランジスタをオン又はオフさせる。

【００１２】前記第１の電界効果型トランジスタがＮチ
ャネル電界効果型トランジスタから構成されるとき、前
記電流路の一端は該Ｎチャネル電界効果型トランジスタ
のソースから構成され、前記電流路の他端は該Ｎチャネ
ル電界効果型トランジスタのドレインから構成され、前
記制御端は該Ｎチャネル電界効果型トランジスタのゲー
トから構成される。

【００１３】前記第１の電界効果型トランジスタがＰチ
ャネル電界効果型トランジスタから構成されるとき、前
記電流路の一端は該Ｐチャネル電界効果型トランジスタ
のソースから構成され、前記電流路の他端は該Ｐチャネ
ル電界効果型トランジスタのドレインから構成され、前
記制御端は該Ｐチャネル電界効果型トランジスタのゲー
トから構成される。

【００１４】前記トランジスタは、例えば、第１のバイ
ポーラトランジスタから構成されてもよい。このとき、
前記電流路の両端は前記第１のバイポーラトランジスタ
のエミッタとコレクタから構成され、前記制御端は前記
第１のバイポーラトランジスタのベースから構成され、
前記制御回路は、前記検出手段の検出結果に応じて、前
記第１のバイポーラトランジスタをオン又はオフさせる
ベース電流を前記ベースに供給する回路から構成され
る。

【００１５】この場合、前記制御回路は、例えば、ベー
ス、エミッタ及びコレクタを備える第２のバイポーラト
ランジスタと抵抗とを備える。このとき、前記第２のバ
イポーラトランジスタの前記ベースは、前記二次巻線の
出力電圧を入力し、前記エミッタは、前記検出用巻線の
出力電圧を入力し、前記第２のバイポーラトランジスタ
は、前記ベースと前記エミッタとの間の電圧に応じて、
前記コレクタから前記抵抗に流れるコレクタ電流をオン
又はオフし、前記抵抗は前記コレクタ電流を入力し、前
記抵抗の両端の電圧を前記第１のバイポーラトランジス
タの前記エミッタと前記ベースとに印加することによ
り、前記第１のバイポーラトランジスタをオン又はオフ
させる。

【００１６】前記制御回路は、例えば、ゲート、ソース
及びドレインを備える電界効果型トランジスタと抵抗と
を備えていてもよい。このとき、前記電界効果型トラン
ジスタの前記ゲートは、前記二次巻線の出力電圧を入力
し、前記ソースは、前記検出用巻線の出力電圧を入力
し、前記電界効果型トランジスタは、前記ゲートと前記
ソースとの間の電圧に応じて、前記ドレインから前記抵
抗に流れるドレイン電流をオン又はオフし、前記抵抗は
前記ドレイン電流を入力し、前記抵抗の両端の電圧を前
記第１のバイポーラトランジスタの前記エミッタと前記
ベースとに印加することにより、前記第１のバイポーラ
トランジスタをオン又はオフさせる。

【００１７】前記第１のバイポーラトランジスタがＮＰ
Ｎバイポーラトランジスタから構成されるとき、前記電
流路の一端は該ＮＰＮバイポーラトランジスタのエミッ
タから構成され、前記電流路の他端は該ＮＰＮバイポー
ラトランジスタのコレクタから構成され、前記制御端は
該ＮＰＮバイポーラトランジスタのベースから構成され
る。

【００１８】前記第１のバイポーラトランジスタがＰＮ
Ｐバイポーラトランジスタから構成されるとき、前記電
流路の一端は該ＰＮＰバイポーラトランジスタのエミッ
タから構成され、前記電流路の他端は該ＰＮＰバイポー
ラトランジスタのコレクタから構成され、前記制御端は
該ＰＮＰバイポーラトランジスタのベースから構成され
る。

【００１９】前記制御回路は、例えば、電力の供給を必
要とする能動素子を備え、前記能動素子には整流後の電
圧が電源として供給されている。

【００２０】前記制御回路は、前記トランジスタをその
飽和領域でオンさせることが望ましい。飽和領域では、
バイポーラトランジスタのエミッタとコレクタはほぼ同
電位であり、また、電界効果型トランジスタのソースと
ドレインはほぼ同電位である。従って、トランジスタの
オン時、即ち、負荷に整流された電圧を印加するタイミ
ングでは、トランジスタでの電圧降下はほとんど発生し
ない。従って、損失が少なく、効率の良い整流が可能と
なる。

【００２１】また、この発明の第３の観点にかかる電気
回路は、半導体スイッチング素子と、該半導体スイッチ
ング素子を制御する制御回路とより構成され、前記半導
体スイッチング素子は、電流路と制御端とを備え、前記
電流路の一端に整流対象電圧を受け、前記電流路の他端
が負荷に接続され、前記制御端に入力される電圧又は電
流に従って前記電流路をオン又はオフし、前記制御回路
は、前記半導体スイッチング素子の前記電流路の少なく
とも一端と前記制御端に接続され、前記電流路に流れる
電流を検出し、検出結果に応じて、前記半導体スイッチ
ング素子の前記電流路がオン又はオフする前記電圧又は
前記電流を前記制御端に出力する、ことを特徴とする電
気回路であって、前記制御回路は、前記負荷が実質的に
接続されていないときにおいて前記電流路に流れる電流
を表す無負荷時電流情報を取得する手段を備え、前記検
出結果及び前記無負荷時電流情報に応じて、前記電流路
をオン又はオフする前記電圧又は前記電流を前記制御端
に出力する、ことを特徴とする。

【００２２】この発明の第３の観点にかかる電気回路に
よれば、前記半導体スイッチング素子の前記電流路に流
れる電流に応じて、前記電流路がオン又はオフする。こ
のような電気回路における前記半導体スイッチング素子
としては、例えば、バイポーラトランジスタ、電界効果
型トランジスタ、フォトトランジスタ、ホール素子、サ
イリスタ等を使用することができる。また、制御回路
は、前記半導体スイッチング素子の特性に応じて、制御
用の信号を前記半導体スイッチング素子の前記制御端に
印加する。例えば、前記半導体スイッチング素子がバイ
ポーラトランジスタの場合には、ベースに供給する電圧
と電流を制御して、これをオン・オフする。また、前記
半導体スイッチング素子が電界効果型トランジスタの場
合には、ゲートに印加する電界を制御して、これをオン
・オフする。ゲート電極がある場合には、前記ゲート電
極に印加する電圧を制御する。前記半導体スイッチング
素子がフォトトランジスタの場合には、ベースに照射す
る光の光量（又は、強度）を制御して、これをオン・オ
フする。前記半導体スイッチング素子がホール素子の場
合には、印加する磁界（磁束）を制御して、これをオン
・オフする。

【００２３】

【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して説明する。 （第１の実施の形態）図１は、この発明の第１の実施の
形態にかかる整流回路を示す。この整流回路は、変成器
２と、ＦＥＴ（電界効果型トランジスタ）３と、バイポ
ーラトランジスタ４と、ダイオード５と、ベース抵抗６
と、バイアス抵抗７と、出力端８から構成される。

【００２４】変成器２は、図２に示すように、一次巻線
Ｔａ、二次巻線Ｔｂ、検出用巻線Ｔｃ及び鉄芯Ｔｄを備
える。そして、鉄芯Ｔｄは矩形をなしており、その対向
する一対の脚部のうちの一方の脚部に一次巻線Ｔａが巻
装され、他方の脚部に二次巻線Ｔｂが巻装されている。
検出用巻線Ｔｃは、一次巻線Ｔａが巻装された脚部と同
一の脚部に巻装されており、その巻数は、二次巻線Ｔｂ
の巻数と同一である。

【００２５】一次巻線Ｔａの両端には、外部の交流電源
１の両極間の電圧が印加される。二次巻線Ｔｂのホット
エンドには、ＦＥＴ３のドレインと、検出用巻線Ｔｃの
ホットエンドとが接続されている。二次巻線Ｔｂのコー
ルドエンドは出力端８の正極に接続されており、また、
ベース電流を制限するために備えられたベース抵抗６を
介して、バイポーラトランジスタ４のベースＢに接続さ
れている。検出用巻線Ｔｃのコールドエンドは、バイポ
ーラトランジスタ４のエミッタＥに接続されている。

【００２６】ＦＥＴ３は、ｎチャネル型、エンハンスメ
ント型のＭＯＳ（金属−酸化物−半導体）ＦＥＴからな
る。ＦＥＴ３のドレインＤは、変圧器２の二次巻線Ｔｂ
及び検出用巻線Ｔｃのそれぞれのホットエンドに接続さ
れている。ソースＳは、出力端８の負極に接続されてい
る。ゲートＧは、バイポーラトランジスタ４のコレクタ
Ｃに接続されている。また、ＦＥＴ３のゲートＧとソー
スＳとの間には、バイアス抵抗７が接続されている。

【００２７】ＦＥＴ３のソースＳとドレインＤの間に
は、ソースＳからドレインＤに向かって順方向となる向
きに、ダイオードが接続されている。なお、このダイオ
ードは、別個に生成されたダイオードでもよいし、ＦＥ
Ｔ３の製造過程で生成された寄生ダイオードでもよい。

【００２８】バイポーラトランジスタ４は、ＰＮＰ型バ
イポーラトランジスタからなる。バイポーラトランジス
タ４のコレクタＣは、ＦＥＴ３のゲートＧに接続され、
エミッタＥは、検出用巻線Ｔｃのコールドエンドに接続
され、ベースＢは、ベース抵抗６を介して変圧器２の二
次巻線Ｔｂのコールドエンドに接続されている。また、
バイポーラトランジスタ４のベースＢとエミッタＥの間
には、バイポーラトランジスタのベースＢ−エミッタＥ
間に逆バイアスが印加されるのを防止するためのダイオ
ード５が、ベースＢからエミッタＥに向かう方向が順方
向となるように接続されている。

【００２９】次に、図１に示す整流回路の出力端８の両
極間に負荷９が接続されたときの、負荷９の駆動の動作
を、図３（Ａ）〜（Ｅ）のタイミングチャートを参照し
て説明する。なお、図３（Ａ）は交流電源１の出力する
電源電圧の波形、（Ｂ）はＦＥＴ３に印加されるゲート
電圧の波形、（Ｃ）はＦＥＴ３のオン・オフ、（Ｄ）は
ＦＥＴ３のドレインＤ−ソースＳ間に印加される電圧の
波形、（Ｅ）は負荷９に印加される電圧の波形をそれぞ
れ示す。

【００３０】先ず、図３（Ａ）に示す電源電圧が負極性
になると（すなわち、一次巻線Ｔａのホットエンドの電
圧がコールドエンドの電圧より低くなると）、二次巻線
Ｔｂ及び検出用巻線Ｔｃは、ホットエンドの電圧がコー
ルドエンドの電圧より低くなる方向の二次電圧を発生す
る。

【００３１】このとき、二次巻線Ｔｂの両端に発生する
電圧が、ＦＥＴ３のソースＳ−ドレインＤ間に接続され
たダイオードを介して負荷に供給される。負荷の電力消
費により、二次巻線Ｔｂに負荷電流が流れると、二次巻
線Ｔｂの内部抵抗及び変圧器２の磁気抵抗により、二次
巻線Ｔｂの端子間の電圧が低下する。

【００３２】一方、検出用巻線Ｔｃは、バイポーラトラ
ンジスタ４がオフ状態であれば電流を流さず、オン状態
の場合でも、負荷９には電圧を供給しない。このため、
検出用巻線Ｔｃの両端が接続される区間のインピーダン
スが負荷９のインピーダンスより十分高ければ、検出用
巻線Ｔｃの端子間に生じる電圧の低下の幅は、二次巻線
Ｔｂの端子間の電圧より小さい。

【００３３】この結果、二次巻線Ｔｂのコールドエンド
の電圧は、検出用巻線Ｔｃのコールドエンドの電圧より
低くなり、両コールドエンド間の電位差は、二次巻線Ｔ
ｂの両端間の電圧の量と、検出用巻線Ｔｃの両端間の電
圧の量の差にほぼ等しくなる。

【００３４】そして、両コールドエンド間の電圧は、バ
イポーラトランジスタ４のベースＢとエミッタＥとの間
に印加され、その結果、バイポーラトランジスタ４のベ
ースＢの電圧がエミッタＥの電圧より０．６Ｖ程度以上
低い状態になると、バイポーラトランジスタ４はオン状
態となる。

【００３５】バイポーラトランジスタ４がオンすると、
検出用巻線Ｔｃのコールドエンドから、バイポーラトラ
ンジスタ４のエミッタＥ及びコレクタＣ、バイアス抵抗
７、ＦＥＴ３のソースＳ及びドレインＤを経て検出用巻
線Ｔｃのホットエンドに至る電流路が形成される。

【００３６】この結果、バイアス抵抗７の両端には図３
（Ｂ）に示す電圧降下が生じ、ＦＥＴ３のゲートＧの電
圧はソースＳの電圧より高くなる。従って、ＦＥＴ３は
順バイアスされた状態となり、図３（Ｃ）に示すよう
に、ＦＥＴ３は飽和状態となる。飽和領域において、Ｆ
ＥＴ３のソースＳとドレインＤの間の電圧はほぼ０（短
絡状態）であり、ソースＳとドレインＤとの電圧はほぼ
等しい。さらに、この電圧は、ダイオードの順方向電圧
と比較してもはるかに小さい。このため、ＦＥＴ３での
電圧降下は図３（Ｄ）に示すようにほぼ０であり、負荷
９には、図３（Ｅ）に示すように電源電圧とほぼ等しい
電圧が印加される。

【００３７】次に、図３（Ａ）に示す電源電圧が正極性
になると、二次巻線Ｔｂ及び検出用巻線Ｔｃは、ホット
エンドの電圧がコールドエンドの電圧より高くなる方向
の二次電圧を発生する。このとき、二次巻線Ｔｂに負荷
電流が流れると、二次巻線Ｔｂの内部抵抗及び変圧器２
の磁気抵抗により、二次巻線Ｔｂの端子間の電圧が低下
する。一方で、検出用巻線Ｔｃは、その両端が接続され
る区間のインピーダンスに比例した量の電圧を生じる。

【００３８】この結果、検出用巻線Ｔｃの両端が接続さ
れる区間のインピーダンスが負荷９のインピーダンスよ
り十分高いとき、二次巻線Ｔｂのコールドエンドの電圧
は、検出用巻線Ｔｃのコールドエンドの電圧より高くな
る。そして、この場合も、両コールドエンド間の電位差
は、二次巻線Ｔｂの両端間の電圧の量と、検出用巻線Ｔ
ｃの両端間の電圧の量の差にほぼ等しくなる。

【００３９】そして、両コールドエンド間の電圧は、バ
イポーラトランジスタ４のベースＢとエミッタＥとの間
に印加され、バイポーラトランジスタ４のベースＢの電
圧は、エミッタＥの電圧より高くなる。この結果、バイ
ポーラトランジスタ４はオフ状態となる。

【００４０】バイポーラトランジスタ４がオフすると、
検出用巻線Ｔｃのコールドエンドから、バイポーラトラ
ンジスタ４のエミッタＥ及びコレクタＣ、バイアス抵抗
７、ＦＥＴ３のソースＳ及びドレインＤを経て検出用巻
線Ｔｃのホットエンドに至る電流路は遮断される。

【００４１】そして、図３（Ｂ）に示すように、ＦＥＴ
３のゲートＧとソースＳの間には、バイアス電圧が印加
されなくなる（すなわち、ゲートＧとソースＳとはほぼ
同電位となる）。ＦＥＴ３はエンハンスメント型のＦＥ
Ｔであるので、ＦＥＴ３は逆バイアスされた状態とな
り、図３（Ｃ）に示すように、ＦＥＴ３はオフ状態とな
る。

【００４２】この結果、図３（Ｄ）に示すようにドレイ
ンＤとソースＳとの間には電源電圧が印加され、図３
（Ｅ）に示すように負荷９には接地電圧が印加される。
（図３（Ｄ）はソースＳの電圧を基準とするドレインＤ
の電圧を示している）。

【００４３】このような処理を繰り返す結果、負荷９に
は、図３（Ｅ）に示すように、半波整流された電圧が印
加される。

【００４４】図１の構成によれば、ＦＥＴ３がオンした
ときに、ソースＳとドレインＤの間の電圧降下がほぼ０
（例えば、５ｍＶ〜４０ｍＶ程度）となる。このため、
交流電圧を低損失で整流することができる。また、ＦＥ
Ｔ３がオン又はオフするタイミングは、整流対象の電圧
がほぼ０の時なので、整流された電圧にオーバーシュー
トやアンダーシュートが発生することもない。

【００４５】なお、ＦＥＴ３のソースＳ及びドレインＤ
に対するこのような電力供給態様は、ＦＥＴ本来の電力
供給態様とは逆であるが、この整流回路において、この
ようにＦＥＴ本来の電力供給態様とは逆の電力供給態様
をとることにより、逆耐圧、即ち電流遮断時のソースＳ
−ドレインＤ間の電位差が、ＦＥＴ３からみて本来的に
配分される電位差でありかなり高くできる点、順方向で
の抵抗成分が極めて低く且つ安定している点、逆回復時
間が短い点、漏れ電流が少ない点等を積極的に利用する
ことができる。また、電力供給態様が逆であっても、Ｆ
ＥＴ３は三層（ｎｐｎ）構造の素子であるので、ダイオ
ードとしての機能も発揮し得る。

【００４６】また、整流対象の電圧は、図３（Ａ）に示
すような、サイン波に限定されず、三角波、矩形波等で
もよい。また、平均値が０にならない電圧、換言すれ
ば、交流成分に直流成分が付加された電圧でもよい。

【００４７】また、変圧器２も、上述のものに限られな
い。例えば、変圧器２は、図４に示すように、電源トラ
ンス２ａと、電流検出用の絶縁トランス２ｂとからなる
ものとしてもよい。この場合、図示するように、電源ト
ランス２ａの一次巻線と絶縁トランス２ｂの一次巻線と
は並列に接続され、共通の両端より交流電源１の出力電
圧を入力する。そして、電源トランス２ａの二次巻線の
ホットエンド及びコールドエンドは、先に述べた変圧器
２の二次巻線Ｔｂのホットエンド及びコールドエンドと
同様、ＦＥＴ３のドレイン及びベース抵抗６の一端に接
続される。また、絶縁トランス２ｂの二次巻線のホット
エンド及びコールドエンドは、先に述べた変圧器２の検
出用巻線Ｔｃのホットエンド及びコールドエンドと同
様、ＦＥＴ３のドレイン及びバイポーラトランジスタ４
のエミッタに接続される。

【００４８】また、ＦＥＴ３のゲートＧには、バイポー
ラトランジスタ４のコレクタＣの電圧に代えて、コレク
タＣの電圧に所定のバイアス電圧を加算して得られる電
圧を加えてもよい。このとき、ＦＥＴ３はエンハンスメ
ント型のＭＯＳＦＥＴである必要はなく、デプレッショ
ン型のＭＯＳＦＥＴでも、また接合型のＦＥＴでも、静
電誘導型トランジスタ（ＳＩＴ）でもよい。

【００４９】また、この整流回路は、ＦＥＴ３に代え
て、ＮＰＮ型のバイポーラトランジスタ３ｂを用いて構
成してもよい。この場合、この整流回路は、図５に示す
ように、ＦＥＴ３のゲートＧ、ドレインＤ又はソースＳ
が接続されるべきところに、バイポーラトランジスタ３
ｂのベース、コレクタ又はエミッタが接続されて構成さ
れる。また、バイポーラトランジスタ３ｂのベースＢと
バイポーラトランジスタ４のコレクタＣの間には、バイ
ポーラトランジスタ３ｂのベース電流を制限するベース
抵抗１０が接続される。

【００５０】この場合においては、一次電圧が負極性に
なるとき、コレクタＣ−エミッタＥ間にダイオードが存
在しなくても、コレクタＣ、ベースＢ及びバイアス抵抗
７を通じて初期のバイアス電流が流れ、バイポーラトラ
ンジスタ３ｂがオンする。この結果、負荷９及び二次巻
線Ｔｂには電流が流れ、二次巻線Ｔｂの両端の電圧は低
下する。従って、この場合においては、コレクタＣ−エ
ミッタＥ間にダイオードが存在している必要はない。た
だし、二次巻線Ｔｂの両端の電圧の低下量を所望の大き
さにする等の目的で、コレクタＣ−エミッタＥ間に、エ
ミッタＥからコレクタＣへの向きが順方向となるように
ダイオードを接続してもよい。

【００５１】また、この整流回路は、バイポーラトラン
ジスタ４に代えて、例えば、ｐチャネル型、エンハンス
メント型のＭＯＳＦＥＴからなるＦＥＴ４ｂを用いて構
成してもよい。このとき、この整流回路においては、図
６（ａ）及び（ｂ）に示すように、バイポーラトランジ
スタ４のベースＢ、コレクタＣ又はエミッタＥが接続さ
れるべきところに、ＦＥＴ４ｂのゲート、ドレイン又は
ソースが接続される。また、この場合、ダイオード５や
ベース抵抗６は必ずしも必要ではなく、二次巻線Ｔｂの
コールドエンドとＦＥＴ４ｂのゲートは直接接続されて
いてもよい。

【００５２】また、この場合、ＦＥＴ４ｂには、二次巻
線Ｔｂのコールドエンドの電圧に代えて、二次巻線Ｔｂ
のコールドエンドの電圧に所定のバイアス電圧を加算し
て得られる電圧を加えてもよい。このとき、ＦＥＴ４ｂ
はエンハンスメント型のＭＯＳＦＥＴである必要はな
く、デプレッション型のＭＯＳＦＥＴでも、ＪＦＥＴ
（接合型ＦＥＴ）でも、またＳＩＴでもよい。

【００５３】図５及び図６（ａ）〜（ｂ）の整流回路が
負荷９を駆動する動作は、図１の整流回路の動作と実質
的に同一である。すなわち、電源電圧が負極性になる
と、二次巻線Ｔｂのコールドエンドの電圧は検出用巻線
Ｔｃのコールドエンドの電圧より低くなり、両コールド
エンド間の電位差は、二次巻線Ｔｂの両端間の電圧の量
と、検出用巻線Ｔｃの両端間の電圧の量の差にほぼ等し
くなる。その結果、バイポーラトランジスタ４のベース
Ｂの電圧がエミッタＥの電圧より０．６Ｖ程度以上低い
状態、又は、ＦＥＴ４ｂのゲートの電圧がピンチオフ電
圧より低い状態になると、バイポーラトランジスタ４又
はＦＥＴ４ｂはオン状態となる。そして、バイアス抵抗
７の両端には電圧降下が生じ、ＦＥＴ３又はバイポーラ
トランジスタ３ｂは順バイアスされた状態となって、飽
和する。このとき負荷９には、電源電圧とほぼ等しい電
圧が印加される。次に、電源電圧が正極性になると、二
次巻線Ｔｂのコールドエンドの電圧は検出用巻線Ｔｃの
コールドエンドの電圧より高くなり、両コールドエンド
間の電位差は、二次巻線Ｔｂの両端間の電圧の量と、検
出用巻線Ｔｃの両端間の電圧の量の差にほぼ等しくな
る。そして、バイポーラトランジスタ４のベースＢの電
圧がエミッタＥの電圧より高い状態、又は、ＦＥＴ４ｂ
のゲート電圧がピンチオフ電圧より高い状態になると、
バイポーラトランジスタ４又はＦＥＴ４ｂはオフ状態と
なる。その結果、ＦＥＴ３又はバイポーラトランジスタ
３ｂは逆バイアスされた状態となり、オフする。このと
き負荷９には、接地電圧が印加される。このような処理
を繰り返す結果、負荷９には、半波整流された電圧が印
加される。

【００５４】また、ＦＥＴ３又はバイポーラトランジス
タ３ｂの接続は、上述のものに限られず、例えば、図７
（ａ）、（ｂ）、及び図８（ａ）、（ｂ）に示すように
接続されていてもよい。すなわち、ＦＥＴ３のドレイン
Ｄ又はバイポーラトランジスタ３ｂのコレクタＣが出力
端の負極に接続され、ＦＥＴ３のソースＳ又はバイポー
ラトランジスタ３ｂのエミッタＥが二次巻線Ｔｂのホッ
トエンドに接続されていてもよい。

【００５５】図７（ａ）、（ｂ）、及び図８（ａ）、
（ｂ）の整流回路においても、電源電圧が負極性になる
とき、二次巻線Ｔｂのコールドエンドの電圧は検出用巻
線Ｔｃのコールドエンドの電圧より低くなる。その結
果、バイポーラトランジスタ４のベースＢの電圧がエミ
ッタＥの電圧より０．６Ｖ程度以上低い状態、又は、Ｆ
ＥＴ４ｂのゲートの電圧がピンチオフ電圧より低い状態
になると、バイポーラトランジスタ４又はＦＥＴ４ｂは
オン状態となる。このとき、この整流回路には、検出用
巻線Ｔｃのコールドエンドから、バイポーラトランジス
タ４のエミッタＥとコレクタＣ（又は、ＦＥＴ４ｂのソ
ースＳとドレインＤ）、バイアス抵抗７を経て検出用巻
線Ｔｃのホットエンドに至る電流路が形成される。これ
により、バイアス抵抗７の両端には電圧降下が生じ、Ｆ
ＥＴ３又はバイポーラトランジスタ３ｂは順バイアスさ
れて飽和し、負荷９には、電源電圧とほぼ等しい電圧が
印加される。電源電圧が正極性になり、二次巻線Ｔｂの
コールドエンドの電圧が検出用巻線Ｔｃのコールドエン
ドの電圧より高くなると、バイポーラトランジスタ４又
はＦＥＴ４ｂは逆バイアスされた状態となって、オフす
る。このとき、検出用巻線Ｔｃのコールドエンドから、
バイポーラトランジスタ４のエミッタＥとコレクタＣ
（又は、ＦＥＴ４ｂのソースＳとドレインＤ）、バイア
ス抵抗７を経て検出用巻線Ｔｃのホットエンドに至る上
述の電流路は遮断され、バイアス抵抗７の両端には電圧
降下が実質的に生じなくなる。この結果、ＦＥＴ３又は
バイポーラトランジスタ３ｂは逆バイアスされてオフ
し、負荷９には、接地電圧が印加される。このような処
理を繰り返す結果、負荷９には、半波整流された電圧が
印加される。

【００５６】さらに、この整流回路は、ｐチャネル型Ｍ
ＯＳＦＥＴとＮＰＮ型バイポーラトランジスタとを用い
て構成することもできる。ｐチャネル型ＭＯＳＦＥＴと
ＮＰＮ型バイポーラトランジスタとを用いた整流回路を
図９に示す。図示するように、この整流回路の基本構成
は、図１の整流回路の基本構成と同一である。ただし、
ＦＥＴ３はｐチャネル型ＭＯＳＦＥＴからなり、バイポ
ーラトランジスタ４がＮＰＮ型バイポーラトランジスタ
からなる。そして、二次巻線Ｔｂのコールドエンドは出
力端８の負極に接続されており、ＦＥＴ３のソースＳが
出力端８の正極に接続されている。

【００５７】ＦＥＴ３がｐチャネル型ＭＯＳＦＥＴであ
る場合において、ＦＥＴ３のソースＳとドレインＤの間
には、ドレインＤからソースＳに向かって順方向となる
向きに、ダイオードが接続されている。このダイオード
は、別個に生成されたダイオードでもよいし、ＦＥＴ３
の製造過程で生成された寄生ダイオードでもよい。

【００５８】図９に示す整流回路の出力端８の両極間に
負荷９が接続されたとき、負荷９は、以下説明するよう
に駆動される。先ず、電源電圧が正極性になると、二次
巻線Ｔｂ及び検出用巻線Ｔｃは、ホットエンドの電圧が
コールドエンドの電圧より高くなる方向の二次電圧を発
生する。このとき、二次巻線Ｔｂの両端に発生する電圧
が、ＦＥＴ３のソースＳ−ドレインＤ間に接続されたダ
イオードを介して負荷に供給される。負荷の電力消費に
より、二次巻線Ｔｂに負荷電流が流れると、二次巻線Ｔ
ｂの内部抵抗及び変圧器２の磁気抵抗により、二次巻線
Ｔｂの端子間の電圧が低下する。一方で、検出用巻線Ｔ
ｃの両端には、その両端が接続される区間のインピーダ
ンスに比例した量の電圧が生じる。

【００５９】この結果、検出用巻線Ｔｃの両端が接続さ
れる区間のインピーダンスが負荷９のインピーダンスよ
り十分高いとき、二次巻線Ｔｂのコールドエンドの電圧
は、検出用巻線Ｔｃのコールドエンドの電圧より高くな
る。そして、両コールドエンド間の電位差は、二次巻線
Ｔｂの両端間の電圧の量と、検出用巻線Ｔｃの両端間の
電圧の量の差にほぼ等しくなる。

【００６０】そして、両コールドエンド間の電圧は、バ
イポーラトランジスタ４のベースＢとエミッタＥとの間
に印加され、その結果、バイポーラトランジスタ４のベ
ースＢの電圧がエミッタＥの電圧より０．６Ｖ程度以上
高い状態になると、バイポーラトランジスタ４はオン状
態となる。

【００６１】バイポーラトランジスタ４がオンすると、
検出用巻線Ｔｃのホットエンドから、ＦＥＴ３のドレイ
ンＤ及びソースＳ、バイアス抵抗７、バイポーラトラン
ジスタ４のコレクタＣ及びエミッタＥを経て検出用巻線
Ｔｃのコールドエンドに至る電流路が形成される。

【００６２】この結果、バイアス抵抗７の両端には電圧
降下が生じ、ＦＥＴ３のゲートＧの電圧はソースＳの電
圧より低くなる。従って、ＦＥＴ３は順バイアスされた
状態となり、従って飽和状態となる。この結果、ＦＥＴ
３のソースＳとドレインＤの間の電圧はほぼ０となり、
負荷９には、電源電圧とほぼ等しい電圧が印加される。

【００６３】次に、電源電圧が負極性になると、二次巻
線Ｔｂ及び検出用巻線Ｔｃは、ホットエンドの電圧がコ
ールドエンドの電圧より低くなる方向の二次電圧を発生
する。このとき、二次巻線Ｔｂに負荷電流が流れると、
二次巻線Ｔｂの内部抵抗及び変圧器２の磁気抵抗によ
り、二次巻線Ｔｂの端子間の電圧が低下する。一方で、
検出用巻線Ｔｃの両端には、その両端が接続される区間
のインピーダンスに比例した量の電圧が生じる。

【００６４】この結果、検出用巻線Ｔｃの両端が接続さ
れる区間のインピーダンスが負荷９のインピーダンスよ
り十分高いとき、二次巻線Ｔｂのコールドエンドの電圧
は、検出用巻線Ｔｃのコールドエンドの電圧より低くな
る。そして、この場合も、両コールドエンド間の電位差
は、二次巻線Ｔｂの両端間の電圧の量と、検出用巻線Ｔ
ｃの両端間の電圧の量の差にほぼ等しくなる。

【００６５】そして、両コールドエンド間の電圧は、バ
イポーラトランジスタ４のベースＢとエミッタＥとの間
に印加され、バイポーラトランジスタ４のベースＢの電
圧は、エミッタＥの電圧より低くなる。この結果、バイ
ポーラトランジスタ４はオフ状態となる。

【００６６】この結果、ＦＥＴ３のゲートＧとソースＳ
とはほぼ同電位となる。ＦＥＴ３はエンハンスメント型
のＦＥＴであるので、ＦＥＴ３は逆バイアスされた状態
となり、ＦＥＴ３はオフ状態となり、負荷９には接地電
圧が印加され、ソースＳとドレインＤとの間には電源電
圧が印加される。

【００６７】このような処理を繰り返す結果、負荷９に
は、半波整流された電圧が印加される。

【００６８】なお、ＦＥＴ３のゲートＧには、バイポー
ラトランジスタ４のコレクタＣの電圧に代えて、コレク
タＣの電圧に所定のバイアス電圧を加算して得られる電
圧を加えてもよい。このとき、ＦＥＴ３はエンハンスメ
ント型のＭＯＳＦＥＴである必要はなく、デプレッショ
ン型のＭＯＳＦＥＴでも、接合型のＦＥＴでも、またＳ
ＩＴでもよい。

【００６９】また、この整流回路は、ＦＥＴ３に代え
て、ＰＮＰ型のバイポーラトランジスタ３ｂを用いて構
成してもよい。この場合、この整流回路においては、図
１０に示すように、ＦＥＴ３のゲートＧ、ドレインＤ又
はソースＳが接続されるべきところに、バイポーラトラ
ンジスタ３ｂのベース、コレクタ又はエミッタが接続さ
れる。また、バイポーラトランジスタ３ｂのベースＢと
バイポーラトランジスタ４のコレクタＣの間には、バイ
ポーラトランジスタ３ｂのベース電流を制限するベース
抵抗１０が接続される。

【００７０】この場合においては、一次電圧が正極性に
なるとき、コレクタＣ−エミッタＥ間にダイオードが存
在しなくても、コレクタＣ、ベースＢ及びバイアス抵抗
７を通じて初期のバイアス電流が流れ、バイポーラトラ
ンジスタ３ｂがオンする。この結果、負荷９及び二次巻
線Ｔｂには電流が流れ、二次巻線Ｔｂの両端の電圧は低
下する。従って、この場合においても、コレクタＣ−エ
ミッタＥ間にダイオードが存在している必要はない。た
だし、二次巻線Ｔｂの両端の電圧の低下量を所望の大き
さにする等の目的で、コレクタＣ−エミッタＥ間に、コ
レクタＣからエミッタＥへの向きが順方向となるように
ダイオードを接続してもよい。

【００７１】また、この整流回路は、バイポーラトラン
ジスタ４に代えて、例えば、ｎチャネル型、エンハンス
メント型及びＭＯＳ型のＦＥＴ４ｂを用いて構成しても
よい。この場合、この整流回路においては、図１１
（ａ）〜（ｂ）に示すように、バイポーラトランジスタ
４のベースＢ、コレクタＣ又はエミッタＥが接続される
べきところに、ＦＥＴ４ｂのゲート、ドレイン又はソー
スが接続される。また、この場合、ダイオード５やベー
ス抵抗６は必ずしも必要ではなく、二次巻線Ｔｂのコー
ルドエンドとＦＥＴ４ｂのゲートは直接接続されていて
もよい。

【００７２】また、この場合、ＦＥＴ４ｂには、二次巻
線Ｔｂのコールドエンドの電圧に代えて、二次巻線Ｔｂ
のコールドエンドの電圧に所定のバイアス電圧を加算し
て得られる電圧を加えてもよい。このとき、ＦＥＴ４ｂ
はエンハンスメント型のＭＯＳＦＥＴである必要はな
く、デプレッション型のＭＯＳＦＥＴでも、接合型のＦ
ＥＴでも、またＳＩＴでもよい。

【００７３】図１０、図１１（ａ）〜（ｂ）の整流回路
が負荷９を駆動する動作は、図６の整流回路の動作と実
質的に同一である。すなわち、電源電圧が正極性になる
と、二次巻線Ｔｂのコールドエンドの電圧は検出用巻線
Ｔｃのコールドエンドの電圧より高くなり、両コールド
エンド間の電位差は、二次巻線Ｔｂの両端間の電圧の量
と、検出用巻線Ｔｃの両端間の電圧の量の差にほぼ等し
くなる。その結果、バイポーラトランジスタ４のベース
Ｂの電圧がエミッタＥの電圧より０．６Ｖ程度以上高い
状態、又は、ＦＥＴ４ｂのゲートの電圧がピンチオフ電
圧より高い状態になると、バイポーラトランジスタ４又
はＦＥＴ４ｂはオン状態となる。そして、バイアス抵抗
７の両端には電圧降下が生じ、ＦＥＴ３又はバイポーラ
トランジスタ３ｂは順バイアスされた状態となって、飽
和する。このとき負荷９には、電源電圧とほぼ等しい電
圧が印加される。次に、電源電圧が負極性になると、二
次巻線Ｔｂのコールドエンドの電圧は検出用巻線Ｔｃの
コールドエンドの電圧より低くなり、両コールドエンド
間の電位差は、二次巻線Ｔｂの両端間の電圧の量と、検
出用巻線Ｔｃの両端間の電圧の量の差にほぼ等しくな
る。そして、バイポーラトランジスタ４のベースＢの電
圧がエミッタＥの電圧より低い状態、又は、ＦＥＴ４ｂ
のゲート電圧がピンチオフ電圧より低い状態になると、
バイポーラトランジスタ４又はＦＥＴ４ｂはオフ状態と
なる。その結果、ＦＥＴ３又はバイポーラトランジスタ
３ｂは逆バイアスされた状態となり、オフする。このと
き負荷９には、接地電圧が印加される。このような処理
を繰り返す結果、負荷９には、半波整流された電圧が印
加される。

【００７４】また、ＦＥＴ３又はバイポーラトランジス
タ３ｂの接続は、上述のものに限られず、例えば、図１
２（ａ）、（ｂ）、及び図１３（ａ）、（ｂ）に示すよ
うに接続されていてもよい。すなわち、ＦＥＴ３のドレ
インＤ又はバイポーラトランジスタ３ｂのコレクタＣが
出力端の正極に接続され、ＦＥＴ３のソースＳ又はバイ
ポーラトランジスタ３ｂのエミッタＥが二次巻線Ｔｂの
ホットエンドに接続されていてもよい。

【００７５】図１２（ａ）、（ｂ）、及び図１３
（ａ）、（ｂ）の整流回路においても、電源電圧が正極
性になったとき、二次巻線Ｔｂのコールドエンドの電圧
は検出用巻線Ｔｃのコールドエンドの電圧より高くな
る。その結果、バイポーラトランジスタ４のベースＢの
電圧がエミッタＥの電圧より０．６Ｖ程度以上高い状
態、又は、ＦＥＴ４ｂのゲートの電圧がピンチオフ電圧
より高い状態になると、バイポーラトランジスタ４又は
ＦＥＴ４ｂはオン状態となる。このとき、この整流回路
には、検出用巻線Ｔｃのホットエンドから、バイアス抵
抗７、バイポーラトランジスタ４のコレクタＣとエミッ
タＥ（又は、ＦＥＴ４ｂのドレインＤとソースＳ）を経
て検出用巻線Ｔｃのコールドエンドに至る電流路が形成
される。これにより、バイアス抵抗７の両端には電圧降
下が生じ、ＦＥＴ３又はバイポーラトランジスタ３ｂは
順バイアスされて飽和し、負荷９には、電源電圧とほぼ
等しい電圧が印加される。電源電圧が負極性になり、二
次巻線Ｔｂのコールドエンドの電圧が検出用巻線Ｔｃの
コールドエンドの電圧より低くなると、バイポーラトラ
ンジスタ４又はＦＥＴ４ｂは逆バイアスされた状態とな
って、オフする。このとき、検出用巻線Ｔｃのホットエ
ンドからバイアス抵抗７、バイポーラトランジスタ４の
コレクタＣとエミッタＥ（又は、ＦＥＴ４ｂのドレイン
ＤとソースＳ）を経て検出用巻線Ｔｃのコールドエンド
に至る上述の電流路は遮断され、バイアス抵抗７の両端
には電圧降下が実質的に生じなくなる。この結果、ＦＥ
Ｔ３又はバイポーラトランジスタ３ｂは逆バイアスされ
てオフし、負荷９には、接地電圧が印加される。このよ
うな処理を繰り返す結果、負荷９には、半波整流された
電圧が印加される。

【００７６】なお、上述の実施の形態で示した数値、電
圧値等は例示であり、任意に変更可能である。また、バ
イアス電圧、ピンチオフ電圧等が、単一のダイオード、
ツェナーダイオード、抵抗等で得られない場合には、複
数を直接に接続する等してもよい。また、ＦＥＴ４ｂ
が、ＭＯＳＦＥＴ等の、制御端の入力インピーダンスが
十分に高く素子が破壊される程度の電流が流れ得ない素
子の場合、電流制限用のベース抵抗６等は不要である。

【００７７】上記実施の形態では、単一のトランジスタ
を用いる半波整流回路を示したが、複数のトランジスタ
を使用してもよい。例えば、図１４は、ＦＥＴ３を複数
個並列に接続し、単一のバイポーラトランジスタ４でオ
ン・オフ制御を行う例を示す。このような構成とするこ
とにより、オン・オフできる電流量を、単一のＦＥＴを
使用する場合の複数倍とすることができる。

【００７８】また、図１５に示すように、トランジスタ
として光に応答してオン・オフするフォトトランジスタ
又はフォトＦＥＴを使用してもよい。この場合、バイポ
ーラトランジスタ４又はＦＥＴ４ｂに代えて、例えばオ
ン・オフ制御用の光を発光する発光ダイオードと、この
発光ダイオードとカスケードに接続された電流制限用の
抵抗器とを備える構成としてもよい。

【００７９】また、トランジスタとして、ホール素子を
使用することも可能である。この場合は、ホール素子を
電源と負荷との間に接続し、ホール素子に印加される電
圧又はその極性を検出し、検出結果に応じてホール素子
に磁界を印加して、ホール素子をオン又はオフする。そ
の他、外部からの制御に応じてオン・オフする任意の半
導体スイッチング素子、及び、二次巻線Ｔｂのコールド
エンドと検出用巻線Ｔｃのコールドエンドとの電位差に
応じて該半導体スイッチング素子のオン・オフを制御す
る制御装置を使用することが可能である。

【００８０】スイッチング素子であるトランジスタとし
ては、オン抵抗が小さく、オフ時に耐圧が大きいことが
望ましい。このような構成のバイポーラトランジスタと
して、例えば、図１６に示すように、エミッタ層の厚さ
ｔeとコレクタ層の厚さｔcの厚さが実質的に同一のもの
を使用することができる。また、電界効果型トランジス
タとしては、図１７に示すように、ソースとドレインの
構造が同一のものを使用できる。

【００８１】（第２の実施の形態）次に、本発明の整流
回路を、スイッチング（ＳＷ）電源に適用した第２の実
施形態を説明する。図１８は、この実施の形態のＳＷ電
源の構成図である。

【００８２】このＳＷ電源２０２は、図１８に示すよう
に、矩形波の交番電圧を出力する変成器２１５と、変成
器２１５より得られる交番電圧を整流する半導体能動素
子、例えばｎチャネル型、ＭＯＳ型のＦＥＴ２２０とを
備えている。変成器２１５の二次側コイルには、コール
ドエンドが設けられているほか、第１及び第２のタップ
が設けられている。そして、第１タップとＦＥＴ２２０
のソースＳ、第２タップとＦＥＴ２２０のゲートＧと
が、それぞれ接続されている。ＦＥＴ２２０のドレイン
Ｄには、平滑用コイルＬを介して負荷２１７とコンデン
サ、例えば、電解コンデンサＣが並列に接続されてい
る。

【００８３】変成器２１５の一次側に矩形波の交番電圧
を入力したとき、第１タップ及び第２タップから出力さ
れる電圧は、コールドエンドの電圧を基準としたとき、
交番周期が同一である。そして、両タップの出力電圧の
振幅の絶対値は、両タップの出力電圧が共に０Ｖとなる
時を除き、第２タップの出力電圧の方が大きい。

【００８４】このような構成のＳＷ電源２０２におい
て、図１９（Ａ）に示すように、例えば２００［ｋＨ
ｚ］の交番周波数で、振幅値が±５［Ｖ］、電流値が１
０［Ａ］の矩形波の交番信号Ｓｄが、変成器２１２の第
１タップからＦＥＴ２２０のソースＳに印加され、第２
タップからは±１２［Ｖ］の振幅値の交番電圧がＦＥＴ
２２０のゲートＧに印加されるとする。この場合、ＦＥ
Ｔ２２０では、交番電圧Ｓｄが正極性のときはゲートＧ
における電力の振幅値（１２［Ｖ］）がソースＳにおけ
る電力の振幅値（５［Ｖ］）よりも相対的に大きくなっ
てオン状態、つまりソースＳとドレインＤとの間が導通
状態となり、ソースＳからドレインＤの方向に電流が流
れる。

【００８５】一方、交番電圧Ｓｄが負極性のとき、ＦＥ
Ｔ２２０は、ゲートＧにおける電力の振幅値（−１２
［Ｖ］）がソースＳにおける電力の振幅値（−５
［Ｖ］）よりも小さくなるので、オフ状態となり、電流
が遮断される。従って、ＦＥＴ２２０からは、図１９
（Ｂ）に示すように、交番電圧Ｓｄの正極性成分Ｓｅが
出力され、整流が行われる。（なお、正極性成分Ｓｅの
うち、平滑用コイルＬ及びコンデンサＣにより定まる周
波数以上の成分は通過を制限されるため、正極性成分Ｓ
ｅの出力の立ち上がり及び立ち下がりは、実際には瞬時
には完了せず、指数関数的に遷移する。）

【００８６】ＦＥＴ２２０がオンするときのソースＳ−
ドレインＤ間の電圧降下の量は、第１の実施の形態にお
いて説明した場合と同様であり、逆方向のときの漏れ電
流も無視し得るほど少ないため、電力損失が低減して効
率的な整流が行われる。

【００８７】また、逆方向時の電圧配分は、ＦＥＴ２２
０にとってみれば、通常使用時に本来的に配分される電
位差であるので、高耐圧化も可能となる。ただし、この
スイッチング電源は、ＦＥＴ２２０のドレインＤとソー
スＳの接続を互いに入れ替えて構成してもよい。

【００８８】また、ＦＥＴ２２０のチャネル型はｎ型で
ある必要はなく、ｐ型であってもよい。ＦＥＴ２２０の
チャネル型がｐ型である場合におけるこのスイッチング
電源の動作は、交番電圧Ｓｄが正極性であるときＦＥＴ
２２０がオフ状態となり、負極性であるときオン状態と
なる点を除き、上述した動作と同様である。

【００８９】さらに、このスイッチング電源は、ＭＯＳ
型のＦＥＴ２２０に代えて、ノーマリーオフ型の任意の
半導体スイッチング素子を用いて構成してもよい。半導
体スイッチング素子として、バイポーラトランジスタ等
の、制御端に実質的な量の電流が流れることにより電流
路が開閉されるものを用いる場合は、制御端と第２タッ
プとの間に、抵抗器等の限流素子を挿入してもよい。

【００９０】（第３の実施の形態）次に、この発明の第
３の実施の形態に係るスイッチング電源を説明する。図
２０は、この実施の形態のスイッチング電源の構成を示
す図である。図示するように、このスイッチング電源
は、変圧器３０２と、ＦＥＴ３０３と、バイアス抵抗３
０７と、出力端３０８と、抵抗器３１１〜３１２と、バ
イポーラトランジスタ３１３〜３１４と、ベース抵抗３
１５と、エミッタ抵抗３１６と、ダイオード３１７とよ
り構成される。

【００９１】変圧器３０２は、第１の実施の形態におけ
る変圧器２と同一のものである。変圧器３０２の二次巻
線Ｔｂのホットエンドには抵抗器３１１の一端が接続さ
れ、検出用巻線Ｔｃのコールドエンドには抵抗器３１２
の一端が接続されている。抵抗器３１１及び３１２のそ
れぞれの他端は、バイポーラトランジスタ３１３のベー
スＢに接続されている。変圧器３０２の二次巻線Ｔｂの
コールドエンド及び検出用巻線Ｔｃのホットエンドとの
接続点は接地されている。二次巻線Ｔｂのホットエンド
は、ＦＥＴ３０３のソースＳに接続されている。

【００９２】ＦＥＴ３０３は、ｐチャネル型、ＭＯＳ型
のＦＥＴである。ＦＥＴ３０３のソースＳは上述の通り
変圧器３０２の二次巻線Ｔｂのホットエンドに接続され
る。ドレインＤには負荷３０９の一端が接続され、他端
は接地されている。また、ゲートＧ−ドレイン間には、
バイアス抵抗３０７が接続されている。

【００９３】バイポーラトランジスタ３１３〜３１４
は、ＮＰＮ型のバイポーラトランジスタである。バイポ
ーラトランジスタ３１３のベースＢは、上述の通り、抵
抗器３１１及び３１２の接続点にに接続されている。コ
レクタＣは、ＦＥＴ３０３のソースＳに接続され、エミ
ッタＥは、バイポーラトランジスタ３１４のエミッタＥ
に接続されている。

【００９４】バイポーラトランジスタ３１４のコレクタ
ＣはＦＥＴ３０３のゲートＧに接続されている。エミッ
タＥは、バイポーラトランジスタ３１３のエミッタＥに
接続され、また、エミッタ抵抗３１６の一端に接続され
ている。エミッタ抵抗３１６の他端は、ダイオード３１
７のアノードに接続され、ダイオード３１７のカソード
は、検出用巻線Ｔｃのコールドエンドに接続されてい
る。また、バイポーラトランジスタ３１４のベースＢ
は、ベース抵抗３１５を介して接地されている。

【００９５】検出用巻線Ｔｃの巻数は、二次巻線Ｔｂと
同一又は二次巻線Ｔｂの巻数と単純な比例関係にある巻
数である。抵抗器３１１の抵抗値と抵抗器３１２の抵抗
値は、二次巻線Ｔｂと検出用巻線Ｔｃの巻数比に対応す
る。

【００９６】次に、このスイッチング電源の動作を説明
する。変圧器３０２の一次巻線Ｔａの両端に、交番電源
３０１から出力される交番電圧が入力されると、二次巻
線Ｔｂからの出力は、ＦＥＴ３０３を介して負荷３０９
に供給される。負荷３０９の電力消費により、二次巻線
Ｔｂに負荷電流が流れると、二次巻線Ｔｂの内部抵抗及
び変圧器３０２の磁気抵抗により、二次巻線Ｔｂの端子
間に電圧降下が発生する。

【００９７】このとき、検出用巻線Ｔｃには負荷電流が
流れないため、トランジスタ３１３〜３１４、ベース抵
抗３１５、エミッタ抵抗３１７及びダイオード３１７で
構成される回路は、抵抗器３１１及び３１２の接続点と
接地電位との間の電位関係に応じて、ＦＥＴ３０３をス
イッチングする。

【００９８】このスイッチング制御は、負荷電流が増大
して二次巻線Ｔｂの電圧降下が大きくなったときには、
ＦＥＴ３０３のゲートＧへのバイアスを深くして、負荷
３０９に充分な電力を供給するようにする。逆に、負荷
電流が減少して二次巻線Ｔｂの電圧降下が小さくなった
ときには、ＦＥＴ３０３のゲートＧへのバイアスを浅く
して、負荷３０９に供給する電力を減少させるように制
御する。

【００９９】なお、ＦＥＴ３０３のチャネル型はｐ型で
ある必要はなく、ｎ型であってもよい。この場合、バイ
ポーラトランジスタ３１３〜３１４は、ＰＮＰ型のもの
とする。

【０１００】さらに、このスイッチング電源は、ＭＯＳ
型のＦＥＴ３０３に代えて、任意の半導体スイッチング
素子を用いて構成してもよい。半導体スイッチング素子
として、バイポーラトランジスタ等の、制御端に実質的
な量の電流が流れることにより電流路が開閉されるもの
を用いる場合は、制御端とバイポーラトランジスタ３１
４のコレクタＣとの間に、抵抗器等の限流素子を挿入し
てもよい。

【０１０１】

【発明の効果】以上説明したように、この発明によれ
ば、交流電圧を低損失で整流することができる。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態に係る整流回路の
構成を示す回路図である。

【図２】変圧器２の構成を模式的に表す図である。

【図３】（Ａ）〜（Ｅ）は、図１の整流回路の動作を説
明するためのタイミングチャートである。

【図４】電源トランス及び絶縁トランスを用いた整流回
路の構成を表す回路図である。

【図５】図１の整流回路の変形例を示す回路図である。

【図６】（ａ）、（ｂ）は図１の整流回路の変形例を示
す回路図である。

【図７】（ａ）、（ｂ）は図１の整流回路の変形例を示
す回路図である。

【図８】（ａ）、（ｂ）は図１の整流回路の変形例を示
す回路図である。

【図９】図１の整流回路の変形例を示す回路図である。

【図１０】図９の整流回路の変形例を示す回路図であ
る。

【図１１】（ａ）、（ｂ）は図９に示す整流回路の変形
例を示す回路図である。

【図１２】（ａ）、（ｂ）は図９の整流回路の変形例を
示す回路図である。

【図１３】（ａ）、（ｂ）は図９の整流回路の変形例を
示す回路図である。

【図１４】トランジスタを複数個並列に接続して構成し
た整流回路の構成例を示す回路図である。

【図１５】フォトトランジスタ及び発光ダイオードを用
いて構成した整流回路の構成例を示す回路図である。

【図１６】バイポーラトランジスタの構成例を示す図で
ある。

【図１７】電界効果型トランジスタの構成例を示す図で
ある。

【図１８】この発明の第２の実施の形態に係るスイッチ
ング電源の構成を示す回路図である。

【図１９】（Ａ）、（Ｂ）は、この発明の第２の実施の
形態に係るスイッチング電源の動作を説明するためのタ
イミングチャートである。

【図２０】この発明の第３の実施の形態に係るスイッチ
ング電源の構成を示す回路図である。

【図２１】ダイオード両端の順方向電圧とダイオードを
流れる電流の関係を示すグラフである。

【符号の説明】

１ 交流電源 ２ 変圧器 ２ａ 電源トランス ２ｂ 絶縁トランス ３ ＦＥＴ ３ｂ バイポーラトランジスタ ４ バイポーラトランジスタ ４ｂ ＦＥＴ ５ ダイオード ６ ベース抵抗 ７ バイアス抵抗 ８ 出力端 ９ 負荷 １０ ベース抵抗 ２０２ スイッチング（ＳＷ）電源 ２１５ 変成器 ２１７ 負荷 ２２０ ＦＥＴ ３０２ 変圧器 ３０３ ＦＥＴ ３０７ バイアス抵抗３０７ ３０８ 出力端３０８ ３１１〜３１２ 抵抗器 ３１３〜３１４ バイポーラトランジスタ ３１５ ベース抵抗 ３１６ エミッタ抵抗 ３１７ ダイオード Ｌ 平滑用コイル Ｃ 電解コンデンサ

Claims (15)

【特許請求の範囲】
1. 【請求項１】トランジスタと該トランジスタに接続され
   た制御回路とより構成され、 前記トランジスタは、電流路と制御端を備え、前記電流
   路の一端に整流対象電圧を受け、前記制御回路の制御に
   従ってオン又はオフすることにより前記電流路の他端に
   整流後の電圧を出力し、 前記制御回路は、前記トランジスタの前記電流路の少な
   くとも一端と前記制御端に接続され、前記電流路に逆方
   向電圧が印加された時に前記トランジスタをオンし、前
   記電流路に順方向電圧が印加された時に、前記トランジ
   スタをオフし、前記制御端に印加する信号を制御して前
   記トランジスタをオン又はオフすることにより、前記ト
   ランジスタに前記整流対象電圧を整流させる、 ことを特徴とする電気回路であって、 前記制御回路は、 電源入力が与えられる一次巻線と、前記一次巻線に誘導
   結合され、負荷に供給する出力を取り出す二次巻線と、
   前記一次巻線に誘導結合され、前記二次巻線の出力に対
   応する出力を呈する検出用巻線とを備える変圧器と、 前記二次巻線の出力電圧と前記検出用巻線の出力電圧と
   を入力し、前記電流路に前記逆方向電圧が印加されてい
   るか否か、及び、前記電流路に前記順方向電圧が印加さ
   れているか否かを検出し、検出結果を示す信号を前記ト
   ランジスタの前記制御端に印加する検出手段とを備え
   る、 ことを特徴とする電気回路。
2. 【請求項２】トランジスタと該トランジスタに接続され
   た制御回路とより構成され、 前記トランジスタは、電流路と制御端を備え、前記電流
   路の一端に整流対象電圧を受け、前記制御回路の制御に
   従ってオン又はオフすることにより前記電流路の他端に
   整流後の電圧を出力し、 前記制御回路は、前記トランジスタの前記電流路の少な
   くとも一端と前記制御端に接続され、前記電流路に逆方
   向電圧が印加された時に前記トランジスタをオンし、前
   記電流路に順方向電圧が印加された時に、前記トランジ
   スタをオフし、前記制御端に印加する信号を制御して前
   記トランジスタをオン又はオフすることにより、前記ト
   ランジスタに前記整流対象電圧を整流させる、 ことを特徴とする電気回路であって、 前記制御回路は、 電源入力が与えられる一次巻線と、前記一次巻線に誘導
   結合され負荷に供給する出力を取り出す二次巻線を有す
   る第１の変圧器と、 前記第１の変圧器と並列に且つ前記第１の変圧器とは絶
   縁されて設けられ、電源入力が与えられる一次巻線と、
   前記一次巻線に誘導結合され前記第１の変圧器の前記二
   次巻線の出力に対応する出力を呈する検出用巻線を有す
   る第２の変圧器と、 前記二次巻線の出力電圧と前記検出用巻線の出力電圧と
   を入力し、前記電流路に前記逆方向電圧が印加されてい
   るか否か、及び、前記電流路に前記順方向電圧が印加さ
   れているか否かを検出し、検出結果を示す信号を前記ト
   ランジスタの前記制御端に印加する検出手段とを備え
   る、 ことを特徴とする電気回路。
3. 【請求項３】前記トランジスタは第１の電界効果型トラ
   ンジスタから構成され、 前記電流路の両端は前記第１の電界効果型トランジスタ
   のソースとドレインから構成され、前記制御端は前記第
   １の電界効果型トランジスタのゲートから構成され、 前記制御回路は、前記検出手段の検出結果に応じて、前
   記第１の電界効果型トランジスタをオン又はオフさせる
   ゲート電圧を前記ゲートに印加する回路から構成され
   る、 ことを特徴とする請求項１又は２に記載の電気回路。
4. 【請求項４】前記制御回路は、ベース、エミッタ及びコ
   レクタを備えるバイポーラトランジスタと抵抗とを備
   え、 前記バイポーラトランジスタの前記ベースは、前記二次
   巻線の出力電圧を入力し、前記エミッタは、前記検出用
   巻線の出力電圧を入力し、 前記バイポーラトランジスタは、前記ベースと前記エミ
   ッタとの間の電圧に応じて、前記コレクタから前記抵抗
   に流れるコレクタ電流をオン又はオフし、 前記抵抗は前記コレクタ電流を入力し、前記抵抗の両端
   の電圧を前記第１の電界効果型トランジスタの前記ソー
   スと前記ゲートとに印加することにより、前記第１の電
   界効果型トランジスタをオン又はオフさせる、 ことを特徴とする請求項３に記載の電気回路。
5. 【請求項５】前記制御回路は、ゲート、ソース及びドレ
   インを備える第２の電界効果型トランジスタと抵抗とを
   備え、 前記第２の電界効果型トランジスタの前記ゲートは、前
   記二次巻線の出力電圧を入力し、前記ソースは、前記検
   出用巻線の出力電圧を入力し、 前記第２の電界効果型トランジスタは、前記ゲートと前
   記ソースとの間の電圧に応じて、前記ドレインから前記
   抵抗に流れるドレイン電流をオン又はオフし、 前記抵抗は前記ドレイン電流を入力し、前記抵抗の両端
   の電圧を前記第１の電界効果型トランジスタの前記ソー
   スと前記ゲートとに印加することにより、前記第１の電
   界効果型トランジスタをオン又はオフさせる、 ことを特徴とする請求項３に記載の電気回路。
6. 【請求項６】前記第１の電界効果型トランジスタはＮチ
   ャネル電界効果型トランジスタから構成され、 前記電流路の一端は該Ｎチャネル電界効果型トランジス
   タのソースから構成され、前記電流路の他端は該Ｎチャ
   ネル電界効果型トランジスタのドレインから構成され、
   前記制御端は該Ｎチャネル電界効果型トランジスタのゲ
   ートから構成される、 ことを特徴とする請求項３、４又は５に記載の電気回
   路。
7. 【請求項７】前記第１の電界効果型トランジスタはＰチ
   ャネル電界効果型トランジスタから構成され、 前記電流路の一端は該Ｐチャネル電界効果型トランジス
   タのソースから構成され、前記電流路の他端は該Ｐチャ
   ネル電界効果型トランジスタのドレインから構成され、
   前記制御端は該Ｐチャネル電界効果型トランジスタのゲ
   ートから構成される、 ことを特徴とする請求項３、４又は５に記載の電気回
   路。
8. 【請求項８】前記トランジスタは第１のバイポーラトラ
   ンジスタから構成され、 前記電流路の両端は前記第１のバイポーラトランジスタ
   のエミッタとコレクタから構成され、前記制御端は前記
   第１のバイポーラトランジスタのベースから構成され、 前記制御回路は、前記検出手段の検出結果に応じて、前
   記第１のバイポーラトランジスタをオン又はオフさせる
   ベース電流を前記ベースに供給する回路から構成され
   る、ことを特徴とする請求項１又は２に記載の電気回
   路。
9. 【請求項９】前記制御回路は、ベース、エミッタ及びコ
   レクタを備える第２のバイポーラトランジスタと抵抗と
   を備え、 前記第２のバイポーラトランジスタの前記ベースは、前
   記二次巻線の出力電圧を入力し、前記エミッタは、前記
   検出用巻線の出力電圧を入力し、 前記第２のバイポーラトランジスタは、前記ベースと前
   記エミッタとの間の電圧に応じて、前記コレクタから前
   記抵抗に流れるコレクタ電流をオン又はオフし、 前記抵抗は前記コレクタ電流を入力し、前記抵抗の両端
   の電圧を前記第１のバイポーラトランジスタの前記エミ
   ッタと前記ベースとに印加することにより、前記第１の
   バイポーラトランジスタをオン又はオフさせる、 ことを特徴とする請求項８に記載の電気回路。
10. 【請求項１０】前記制御回路は、ゲート、ソース及びド
    レインを備える電界効果型トランジスタと抵抗とを備
    え、 前記電界効果型トランジスタの前記ゲートは、前記二次
    巻線の出力電圧を入力し、前記ソースは、前記検出用巻
    線の出力電圧を入力し、 前記電界効果型トランジスタは、前記ゲートと前記ソー
    スとの間の電圧に応じて、前記ドレインから前記抵抗に
    流れるドレイン電流をオン又はオフし、 前記抵抗は前記ドレイン電流を入力し、前記抵抗の両端
    の電圧を前記第１のバイポーラトランジスタの前記エミ
    ッタと前記ベースとに印加することにより、前記第１の
    バイポーラトランジスタをオン又はオフさせる、 ことを特徴とする請求項８に記載の電気回路。
11. 【請求項１１】前記第１のバイポーラトランジスタはＮ
    ＰＮバイポーラトランジスタから構成され、 前記電流路の一端は該ＮＰＮバイポーラトランジスタの
    エミッタから構成され、前記電流路の他端は該ＮＰＮバ
    イポーラトランジスタのコレクタから構成され、前記制
    御端は該ＮＰＮバイポーラトランジスタのベースから構
    成される、 ことを特徴とする請求項８、９又は１０に記載の電気回
    路。
12. 【請求項１２】前記第１のバイポーラトランジスタはＰ
    ＮＰバイポーラトランジスタから構成され、 前記電流路の一端は該ＰＮＰバイポーラトランジスタの
    エミッタから構成され、前記電流路の他端は該ＰＮＰバ
    イポーラトランジスタのコレクタから構成され、前記制
    御端は該ＰＮＰバイポーラトランジスタのベースから構
    成される、 ことを特徴とする請求項８、９又は１０に記載の電気回
    路。
13. 【請求項１３】前記制御回路は、電力の供給を必要とす
    る能動素子を備え、 前記能動素子には整流後の電圧が電源として供給されて
    いる、 ことを特徴とする請求項１乃至１２のいずれか１項に記
    載の電気回路。
14. 【請求項１４】前記制御回路は、前記トランジスタをそ
    の飽和領域でオンさせる、 ことを特徴とする請求項１乃至１３のいずれか１項に記
    載の電気回路。
15. 【請求項１５】半導体スイッチング素子と、該半導体ス
    イッチング素子を制御する制御回路とより構成され、 前記半導体スイッチング素子は、電流路と制御端とを備
    え、前記電流路の一端に整流対象電圧を受け、前記電流
    路の他端が負荷に接続され、前記制御端に入力される電
    圧又は電流に従って前記電流路をオン又はオフし、 前記制御回路は、前記半導体スイッチング素子の前記電
    流路の少なくとも一端と前記制御端に接続され、前記電
    流路に流れる電流を検出し、検出結果に応じて、前記半
    導体スイッチング素子の前記電流路がオン又はオフする
    前記電圧又は前記電流を前記制御端に出力する、 ことを特徴とする電気回路であって、 前記制御回路は、前記負荷が実質的に接続されていない
    ときにおいて前記電流路に流れる電流を表す無負荷時電
    流情報を取得する手段を備え、前記検出結果及び前記無
    負荷時電流情報に応じて、前記電流路をオン又はオフす
    る前記電圧又は前記電流を前記制御端に出力する、 ことを特徴とする電気回路。