JPH10288653A - ジッタ測定方法及び半導体試験装置 - Google Patents
ジッタ測定方法及び半導体試験装置Info
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- JPH10288653A JPH10288653A JP9097078A JP9707897A JPH10288653A JP H10288653 A JPH10288653 A JP H10288653A JP 9097078 A JP9097078 A JP 9097078A JP 9707897 A JP9707897 A JP 9707897A JP H10288653 A JPH10288653 A JP H10288653A
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R29/00—Arrangements for measuring or indicating electric quantities not covered by groups G01R19/00 - G01R27/00
- G01R29/26—Measuring noise figure; Measuring signal-to-noise ratio
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】半導体試験装置を用いてデバイスが出力する周
波数信号のジッタを測定する測定方法及びジッタ測定装
置を実現。 【解決手段】所定の基準クロック信号をＤＵＴの基準ク
ロック入力端に供給する試験パターン発生器と、ＤＵＴ
出力端からの出力信号を受けて、手前側から順次後方へ
ストローブ信号を移動させ、各ストローブ移動位置でフ
ェイルカウンタによるフェイルの有無を検出し、これか
らジッタ前縁のＭｉｎ位置を求める手段と、ＤＵＴ出力
端からの出力信号を受けて、後方側から順次手前へスト
ローブ信号を移動させ、各ストローブ移動位置でフェイ
ルカウンタによるフェイルの有無を検出し、これからジ
ッタ後縁のＭａｘ位置を求める手段。
波数信号のジッタを測定する測定方法及びジッタ測定装
置を実現。 【解決手段】所定の基準クロック信号をＤＵＴの基準ク
ロック入力端に供給する試験パターン発生器と、ＤＵＴ
出力端からの出力信号を受けて、手前側から順次後方へ
ストローブ信号を移動させ、各ストローブ移動位置でフ
ェイルカウンタによるフェイルの有無を検出し、これか
らジッタ前縁のＭｉｎ位置を求める手段と、ＤＵＴ出力
端からの出力信号を受けて、後方側から順次手前へスト
ローブ信号を移動させ、各ストローブ移動位置でフェイ
ルカウンタによるフェイルの有無を検出し、これからジ
ッタ後縁のＭａｘ位置を求める手段。
Description
【０００１】
【発明の属する技術分野】この発明は、発振回路を有す
るデバイスあるいはジッタを含んだクロック信号を出力
するデバイスにおいて、半導体試験装置を用いてこのデ
バイスが出力するジッタの測定に関する。
るデバイスあるいはジッタを含んだクロック信号を出力
するデバイスにおいて、半導体試験装置を用いてこのデ
バイスが出力するジッタの測定に関する。
【０００２】
【従来の技術】最近のデバイスの中には、内部にＰＬＬ
回路を内蔵し、外部から供給される基準クロックに同期
して所定の周波数信号を出力するデバイスがある。この
ようなデバイスの試験においては、デバイスの内部レジ
スタ等の設定条件を所定に設定制御し、高純度の基準ク
ロックを印加し、デバイスからの出力信号を受けて、こ
のジッタ量を測定する必要がある。
回路を内蔵し、外部から供給される基準クロックに同期
して所定の周波数信号を出力するデバイスがある。この
ようなデバイスの試験においては、デバイスの内部レジ
スタ等の設定条件を所定に設定制御し、高純度の基準ク
ロックを印加し、デバイスからの出力信号を受けて、こ
のジッタ量を測定する必要がある。
【０００３】従来技術例について図４のジッタ測定構成
図を示して説明する。尚、被試験デバイス（ＤＵＴ）は
ＰＬＬ回路内蔵型のデバイスと仮定する。ジッタ測定装
置の構成は、デバイス内部条件設定制御部７０と、基準
信号発生器８０と、出力波形観測装置９０（例えばオシ
ロスコープ等）とで成る。
図を示して説明する。尚、被試験デバイス（ＤＵＴ）は
ＰＬＬ回路内蔵型のデバイスと仮定する。ジッタ測定装
置の構成は、デバイス内部条件設定制御部７０と、基準
信号発生器８０と、出力波形観測装置９０（例えばオシ
ロスコープ等）とで成る。
【０００４】デバイス内部条件設定制御部７０は、ＤＵ
Ｔ内部レジスタ等の設定条件を所定条件に設定する制御
信号を供給するものである。基準信号発生器８０は、Ｄ
ＵＴのジッタ測定精度に影響を与えない高純度な所望周
波数の基準クロック発生源であり、ＤＵＴの基準クロッ
ク入力端１１と出力波形観測装置９０のトリガ入力端へ
供給する。出力波形観測装置９０は、前記基準信号発生
器８０からの基準クロック信号８１に同期して掃引さ
せ、ＤＵＴのＰＬＬ発振周波数の出力端１２からの出力
信号を受けて、このジッタ幅を観測し、デバイス仕様の
規格内にあるかを検査する。
Ｔ内部レジスタ等の設定条件を所定条件に設定する制御
信号を供給するものである。基準信号発生器８０は、Ｄ
ＵＴのジッタ測定精度に影響を与えない高純度な所望周
波数の基準クロック発生源であり、ＤＵＴの基準クロッ
ク入力端１１と出力波形観測装置９０のトリガ入力端へ
供給する。出力波形観測装置９０は、前記基準信号発生
器８０からの基準クロック信号８１に同期して掃引さ
せ、ＤＵＴのＰＬＬ発振周波数の出力端１２からの出力
信号を受けて、このジッタ幅を観測し、デバイス仕様の
規格内にあるかを検査する。
【０００５】上記説明のように、専用のジッタ測定治具
を用意し、デバイス内部条件設定制御部７０によりＤＵ
Ｔ内部条件を所定条件に設定して試験するが、ＤＵＴ内
部条件を変えて複数回測定する場合が多い為、検査時間
がかかる。特に大量生産されるデバイスでは、他の内蔵
回路の一般的なＤＣ特性・ＡＣ特性・機能特性の各種試
験が半導体試験装置で試験される。この為、ジッタ測定
の為の専用の治具を別に設置して別々に試験することは
テストコスト／測定時間の点で実用上の不便があった。
を用意し、デバイス内部条件設定制御部７０によりＤＵ
Ｔ内部条件を所定条件に設定して試験するが、ＤＵＴ内
部条件を変えて複数回測定する場合が多い為、検査時間
がかかる。特に大量生産されるデバイスでは、他の内蔵
回路の一般的なＤＣ特性・ＡＣ特性・機能特性の各種試
験が半導体試験装置で試験される。この為、ジッタ測定
の為の専用の治具を別に設置して別々に試験することは
テストコスト／測定時間の点で実用上の不便があった。
【０００６】
【発明が解決しようとする課題】そこで、本発明が解決
しようとする課題は、半導体試験装置を用いてデバイス
が出力する周波数信号のジッタを測定する測定方法及び
ジッタ測定装置を実現することである。
しようとする課題は、半導体試験装置を用いてデバイス
が出力する周波数信号のジッタを測定する測定方法及び
ジッタ測定装置を実現することである。
【０００７】
【課題を解決するための手段】第１図と第２図と第３図
は、本発明に係る解決手段を示している。第１に、上記
課題を解決するために、本発明の構成では、所定の基準
クロック信号２１clkをＤＵＴの基準クロック入力端１
１に供給する試験パターン発生器２０を設け、ＤＵＴ出
力端１２からの発振出力信号１５を受けて、手前側から
順次後方へストローブ信号ＳＴＢ１を移動させ、各スト
ローブ移動位置でフェイルカウンタ４０によるフェイル
の有無（あるいはパスの有無）を検出し、これからジッ
タ前縁のＭｉｎ位置２０１を求める手段を設け、ＤＵＴ
出力端１２からの発振出力信号１５を受けて、後方側か
ら順次手前へストローブ信号ＳＴＢ１を移動させ、各ス
トローブ移動位置でフェイルカウンタ４０によるフェイ
ルの有無（あるいはパスの有無）を検出し、これからジ
ッタ後縁のＭａｘ位置２０２を求める手段を設け、求め
た両ジッタ位置の差分をジッタ幅として得る構成手段と
する。これにより、タイミング比較部３０のストローブ
信号ＳＴＢ１、及びフェイルカウンタ４０を使用して、
被試験デバイスのジッタを測定する半導体試験装置にお
いて、被試験デバイスが出力する周波数信号のジッタ測
定を実現する。
は、本発明に係る解決手段を示している。第１に、上記
課題を解決するために、本発明の構成では、所定の基準
クロック信号２１clkをＤＵＴの基準クロック入力端１
１に供給する試験パターン発生器２０を設け、ＤＵＴ出
力端１２からの発振出力信号１５を受けて、手前側から
順次後方へストローブ信号ＳＴＢ１を移動させ、各スト
ローブ移動位置でフェイルカウンタ４０によるフェイル
の有無（あるいはパスの有無）を検出し、これからジッ
タ前縁のＭｉｎ位置２０１を求める手段を設け、ＤＵＴ
出力端１２からの発振出力信号１５を受けて、後方側か
ら順次手前へストローブ信号ＳＴＢ１を移動させ、各ス
トローブ移動位置でフェイルカウンタ４０によるフェイ
ルの有無（あるいはパスの有無）を検出し、これからジ
ッタ後縁のＭａｘ位置２０２を求める手段を設け、求め
た両ジッタ位置の差分をジッタ幅として得る構成手段と
する。これにより、タイミング比較部３０のストローブ
信号ＳＴＢ１、及びフェイルカウンタ４０を使用して、
被試験デバイスのジッタを測定する半導体試験装置にお
いて、被試験デバイスが出力する周波数信号のジッタ測
定を実現する。
【０００８】第２図は、本発明に係る解決手段を示して
いる。第２に、上記課題を解決するために、本発明の構
成では、試験パターン発生器２０から所定の基準クロッ
ク信号２１clkをＤＵＴの基準クロック入力端１１に供
給し、フェイルカウンタ４０がフェイル検出しないジッ
タ後縁側の位置にストローブ信号ＳＴＢ１の位置を初期
設定し、所定時間Ｔmeasの間フェイルカウンタ４０によ
るフェイル検出を行い、第１にフェイル検出されない場
合はジッタ後縁を検出する方向にストローブ信号ＳＴＢ
１のタイミング位置を移動して繰り返し実施し、第２に
フェイル検出した場合はストローブ信号ＳＴＢ１の位置
をジッタ後縁のＭａｘ位置２０２として得て保存する。
次にフェイルカウンタ４０が全てフェイルを検出するジ
ッタ前縁側の位置（即ち一回もパスとならない位置）に
ストローブ信号ＳＴＢ１の位置を初期設定し、所定時間
Ｔmeasの間フェイルカウンタ４０によるフェイル検出を
行い、第１に全てフェイルを検出した場合（即ち一回も
パスとならない場合）はジッタ前縁を検出する方向にス
トローブ信号ＳＴＢ１のタイミング位置を移動して繰り
返し実施し、第２に全てフェイルを検出しなかった場合
（即ち少なくとも一回パスを検出した場合）はストロー
ブ信号ＳＴＢ１の位置をジッタ前縁のＭｉｎ位置２０１
として得て、前記ジッタ前縁のＭｉｎ位置２０１とジッ
タ後縁のＭａｘ位置２０２の差分をジッタ幅として求め
るジッタ測定方法とする。これにより、半導体試験装置
が有するタイミング比較部３０のストローブ信号ＳＴＢ
１、及びフェイルカウンタ４０を使用して、例えばＰＬ
Ｌ発振回路を内蔵する被試験デバイスのジッタ測定にお
いて、被試験デバイスが出力する周波数信号のジッタ測
定方法を実現する。
いる。第２に、上記課題を解決するために、本発明の構
成では、試験パターン発生器２０から所定の基準クロッ
ク信号２１clkをＤＵＴの基準クロック入力端１１に供
給し、フェイルカウンタ４０がフェイル検出しないジッ
タ後縁側の位置にストローブ信号ＳＴＢ１の位置を初期
設定し、所定時間Ｔmeasの間フェイルカウンタ４０によ
るフェイル検出を行い、第１にフェイル検出されない場
合はジッタ後縁を検出する方向にストローブ信号ＳＴＢ
１のタイミング位置を移動して繰り返し実施し、第２に
フェイル検出した場合はストローブ信号ＳＴＢ１の位置
をジッタ後縁のＭａｘ位置２０２として得て保存する。
次にフェイルカウンタ４０が全てフェイルを検出するジ
ッタ前縁側の位置（即ち一回もパスとならない位置）に
ストローブ信号ＳＴＢ１の位置を初期設定し、所定時間
Ｔmeasの間フェイルカウンタ４０によるフェイル検出を
行い、第１に全てフェイルを検出した場合（即ち一回も
パスとならない場合）はジッタ前縁を検出する方向にス
トローブ信号ＳＴＢ１のタイミング位置を移動して繰り
返し実施し、第２に全てフェイルを検出しなかった場合
（即ち少なくとも一回パスを検出した場合）はストロー
ブ信号ＳＴＢ１の位置をジッタ前縁のＭｉｎ位置２０１
として得て、前記ジッタ前縁のＭｉｎ位置２０１とジッ
タ後縁のＭａｘ位置２０２の差分をジッタ幅として求め
るジッタ測定方法とする。これにより、半導体試験装置
が有するタイミング比較部３０のストローブ信号ＳＴＢ
１、及びフェイルカウンタ４０を使用して、例えばＰＬ
Ｌ発振回路を内蔵する被試験デバイスのジッタ測定にお
いて、被試験デバイスが出力する周波数信号のジッタ測
定方法を実現する。
【０００９】またジッタが安定するまでのジッタ安定時
間の測定方法としては、上述測定方法でジッタ前縁のＭ
ｉｎ位置２０１とジッタ後縁のＭａｘ位置２０２を得て
おき、試験パターン発生器２０から所定の基準クロック
信号２１clkをＤＵＴの基準クロック入力端１１へ供給
する際に、所定期間の出力停止あるいは不定な基準クロ
ック信号２１clkとした後、元の安定した基準クロック
信号２１clkを供給し、この時点から内蔵時計による経
過時間を測定し、予め求めておいたジッタ前縁のＭｉｎ
位置２０１あるいはジッタ後縁のＭａｘ位置２０２に隣
接してフェイル検出されない所定位置にストローブ信号
ＳＴＢ１の位置を設定し、単位微小時間毎にフェイルカ
ウンタ４０の計数データを読み出し、計数データが変化
しなくなった経過時間をＤＵＴのジッタ安定時間として
得る測定方法がある。これにより、安定な基準クロック
信号２１clkが供給されてからジッタが安定するまでの
ジッタ安定時間の測定を実現する。
間の測定方法としては、上述測定方法でジッタ前縁のＭ
ｉｎ位置２０１とジッタ後縁のＭａｘ位置２０２を得て
おき、試験パターン発生器２０から所定の基準クロック
信号２１clkをＤＵＴの基準クロック入力端１１へ供給
する際に、所定期間の出力停止あるいは不定な基準クロ
ック信号２１clkとした後、元の安定した基準クロック
信号２１clkを供給し、この時点から内蔵時計による経
過時間を測定し、予め求めておいたジッタ前縁のＭｉｎ
位置２０１あるいはジッタ後縁のＭａｘ位置２０２に隣
接してフェイル検出されない所定位置にストローブ信号
ＳＴＢ１の位置を設定し、単位微小時間毎にフェイルカ
ウンタ４０の計数データを読み出し、計数データが変化
しなくなった経過時間をＤＵＴのジッタ安定時間として
得る測定方法がある。これにより、安定な基準クロック
信号２１clkが供給されてからジッタが安定するまでの
ジッタ安定時間の測定を実現する。
【００１０】第５図は、本発明に係る解決手段を示して
いる。第３に、上記課題を解決するために、本発明の構
成では、所定の基準クロック信号２１clkをＤＵＴの基
準クロック入力端１１に供給する試験パターン発生器２
０を設け、ＤＵＴ出力端１２からの発振出力信号１５を
受けて、手前側から順次後方へ一方のストローブ信号Ｓ
ＴＢ１を移動させ、各ストローブ移動位置でフェイルカ
ウンタ４０によるフェイルの有無を検出し、これからジ
ッタ前縁のＭｉｎ位置２０１を求める手段を設け、ＤＵ
Ｔ出力端１２からの発振出力信号１５を受けて、期待値
パターン２５expの値を反転させて、後方側から順次手
前へ他方のストローブ信号ＳＴＢ２を移動させ、各スト
ローブ移動位置でフェイルカウンタ４０によるフェイル
の有無を検出し、これからジッタ後縁のＭａｘ位置２０
２を求める手段を設け、求めた両ジッタ位置の差分をジ
ッタ幅として得る測定手法がある。この場合は、両方の
ストローブ信号ＳＴＢ１、ＳＴＢ２を使用するジッタ幅
測定手法である。
いる。第３に、上記課題を解決するために、本発明の構
成では、所定の基準クロック信号２１clkをＤＵＴの基
準クロック入力端１１に供給する試験パターン発生器２
０を設け、ＤＵＴ出力端１２からの発振出力信号１５を
受けて、手前側から順次後方へ一方のストローブ信号Ｓ
ＴＢ１を移動させ、各ストローブ移動位置でフェイルカ
ウンタ４０によるフェイルの有無を検出し、これからジ
ッタ前縁のＭｉｎ位置２０１を求める手段を設け、ＤＵ
Ｔ出力端１２からの発振出力信号１５を受けて、期待値
パターン２５expの値を反転させて、後方側から順次手
前へ他方のストローブ信号ＳＴＢ２を移動させ、各スト
ローブ移動位置でフェイルカウンタ４０によるフェイル
の有無を検出し、これからジッタ後縁のＭａｘ位置２０
２を求める手段を設け、求めた両ジッタ位置の差分をジ
ッタ幅として得る測定手法がある。この場合は、両方の
ストローブ信号ＳＴＢ１、ＳＴＢ２を使用するジッタ幅
測定手法である。
【００１１】尚、上述のジッタ測定において、タイミン
グ比較部３０内に２つ有するコンパレータ回路３１、３
２の片方のストローブ信号ＳＴＢ１のみを使用する測定
手法を用いた場合には、両方のストローブ信号ＳＴＢ
１、ＳＴＢ２を使用した場合よりもジッタ測定誤差要因
を低減できる利点が得られる。
グ比較部３０内に２つ有するコンパレータ回路３１、３
２の片方のストローブ信号ＳＴＢ１のみを使用する測定
手法を用いた場合には、両方のストローブ信号ＳＴＢ
１、ＳＴＢ２を使用した場合よりもジッタ測定誤差要因
を低減できる利点が得られる。
【００１２】
【発明の実施の形態】以下に本発明の実施の形態を実施
例と共に図面を参照して詳細に説明する。
例と共に図面を参照して詳細に説明する。
【００１３】本発明実施例について図１のジッタの測定
に係る要部構成図と、図２の測定フローチャート図と、
図３のフェイルカウンタによる検出動作説明図を示して
説明する。
に係る要部構成図と、図２の測定フローチャート図と、
図３のフェイルカウンタによる検出動作説明図を示して
説明する。
【００１４】本発明の要部構成は、図１に示すように、
試験パターン発生器２０と、タイミング比較部３０と、
フェイルカウンタ４０と、測定プログラム５０と、制御
部６０とで成る。これら構成の全ては、半導体試験装置
が有する機能要素である。フェイルカウンタ４０の計数
動作は、半導体試験装置が有する基本機能要素であり、
コンパレータ回路３１、３２によりラッチされた信号に
対して試験パターン発生器２０からの期待値パターン２
５expと比較され不一致した場合、かつＣＰＥ（コンパ
レータ・イネーブル）信号が有効な場合に計数される。
尚、この期待値パターン２５expとＣＰＥ信号はメモリ
試験装置、ロジック試験装置により異なり、例えば３ビ
ットコード信号で計数制御する構成もあるが、何れにし
てもこのフェイルカウンタを制御する入力機能要素とし
ては同じであり、また従来技術である。
試験パターン発生器２０と、タイミング比較部３０と、
フェイルカウンタ４０と、測定プログラム５０と、制御
部６０とで成る。これら構成の全ては、半導体試験装置
が有する機能要素である。フェイルカウンタ４０の計数
動作は、半導体試験装置が有する基本機能要素であり、
コンパレータ回路３１、３２によりラッチされた信号に
対して試験パターン発生器２０からの期待値パターン２
５expと比較され不一致した場合、かつＣＰＥ（コンパ
レータ・イネーブル）信号が有効な場合に計数される。
尚、この期待値パターン２５expとＣＰＥ信号はメモリ
試験装置、ロジック試験装置により異なり、例えば３ビ
ットコード信号で計数制御する構成もあるが、何れにし
てもこのフェイルカウンタを制御する入力機能要素とし
ては同じであり、また従来技術である。
【００１５】本発明では、ストローブ点を順次移動しな
がらフェイルカウンタ４０の計数値の有無（即ちフェイ
ルの有無）をチェックすることでジッタ幅に相当する２
個所の境界点を求め、これによりジッタ幅を求める手法
である。尚、本発明では、ジッタ測定がより精度よく測
定可能とする為に、タイミング比較部３０内に２つ有す
るコンパレータ回路３１、３２の片方のストローブ信号
ＳＴＢ１のみを使用する。これは数十ピコ秒という微少
なジッタ幅を精度よく測定する為に、測定側の測定誤差
要因をできる限り取り除く為である。
がらフェイルカウンタ４０の計数値の有無（即ちフェイ
ルの有無）をチェックすることでジッタ幅に相当する２
個所の境界点を求め、これによりジッタ幅を求める手法
である。尚、本発明では、ジッタ測定がより精度よく測
定可能とする為に、タイミング比較部３０内に２つ有す
るコンパレータ回路３１、３２の片方のストローブ信号
ＳＴＢ１のみを使用する。これは数十ピコ秒という微少
なジッタ幅を精度よく測定する為に、測定側の測定誤差
要因をできる限り取り除く為である。
【００１６】ジッタ測定動作について、図２の測定フロ
ーチャート図を示して以下に説明する。尚、ジッタ測定
時は、ＤＵＴ出力端１２からの発振出力信号１５をタイ
ミング比較部３０に供給するようにピンエレクトロニク
ス回路の各種設定条件を予め設定しておくことは言うま
でもない。
ーチャート図を示して以下に説明する。尚、ジッタ測定
時は、ＤＵＴ出力端１２からの発振出力信号１５をタイ
ミング比較部３０に供給するようにピンエレクトロニク
ス回路の各種設定条件を予め設定しておくことは言うま
でもない。
【００１７】先ず＃１００は、ＤＵＴをジッタ測定状態
にセットアップする。即ち、ＤＵＴ内部条件を所定に設
定し、ＤＵＴの他の入力ピンを所定状態にし、試験パタ
ーン発生器２０からの高純度の基準クロック信号２１cl
kをＤＵＴの基準クロック入力端１１に供給しておく。
更に期待値パターン２５expの期待値＝”Ｌ”にし、Ｄ
ＵＴを動作開始からジッタが安定する所定経過時間Ｔwa
it後において、フェイルカウンタ４０がフェイル（Ｆａ
ｉｌ）検出しない位置、即ち図３（ａ）に示すストロー
ブ点２００にストローブ信号ＳＴＢ１を初期設定してお
く。尚、試験パターン発生器２０からＤＵＴに供給する
基準クロック信号２１clkは半導体試験装置が有するジ
ッタの少ない安定な信号源である。尚、初期位置である
ストローブ点２００位置は、第１に半導体試験装置が有
するデバイス試験機能を利用して、予めＤＵＴの発振出
力信号１５の遷移点を測定しておき、この位置情報を使
用する手法と、第２に、下記＃１０１〜＃１０３の測定
手法を使用して粗くストローブ点移動させて求め、これ
による位置情報を使用する手法がある。
にセットアップする。即ち、ＤＵＴ内部条件を所定に設
定し、ＤＵＴの他の入力ピンを所定状態にし、試験パタ
ーン発生器２０からの高純度の基準クロック信号２１cl
kをＤＵＴの基準クロック入力端１１に供給しておく。
更に期待値パターン２５expの期待値＝”Ｌ”にし、Ｄ
ＵＴを動作開始からジッタが安定する所定経過時間Ｔwa
it後において、フェイルカウンタ４０がフェイル（Ｆａ
ｉｌ）検出しない位置、即ち図３（ａ）に示すストロー
ブ点２００にストローブ信号ＳＴＢ１を初期設定してお
く。尚、試験パターン発生器２０からＤＵＴに供給する
基準クロック信号２１clkは半導体試験装置が有するジ
ッタの少ない安定な信号源である。尚、初期位置である
ストローブ点２００位置は、第１に半導体試験装置が有
するデバイス試験機能を利用して、予めＤＵＴの発振出
力信号１５の遷移点を測定しておき、この位置情報を使
用する手法と、第２に、下記＃１０１〜＃１０３の測定
手法を使用して粗くストローブ点移動させて求め、これ
による位置情報を使用する手法がある。
【００１８】＃１０１〜＃１０３の動作ステップでは、
ジッタ後縁のＭａｘ位置２０２を求める。＃１０１は、
所定時間Ｔmeasの間フェイル計数を行う。即ち指定のス
トローブ点２００で所定クロック時間待ち、この期間フ
ェイルカウンタ４０によるフェイル計数を行う。これに
より、一回でもＤＵＴの発振出力信号１５のレベルが”
Ｈ”になればフェイル計数されフェイル検出となる。こ
こで所定時間Ｔmeasとはランダムに発生するジッタを検
出可能なクロック時間、例えば１０００〜１０００クロ
ック時間である。この時間は極めて短時間であり、フェ
イル有無の検出が高速に行なわれる。
ジッタ後縁のＭａｘ位置２０２を求める。＃１０１は、
所定時間Ｔmeasの間フェイル計数を行う。即ち指定のス
トローブ点２００で所定クロック時間待ち、この期間フ
ェイルカウンタ４０によるフェイル計数を行う。これに
より、一回でもＤＵＴの発振出力信号１５のレベルが”
Ｈ”になればフェイル計数されフェイル検出となる。こ
こで所定時間Ｔmeasとはランダムに発生するジッタを検
出可能なクロック時間、例えば１０００〜１０００クロ
ック時間である。この時間は極めて短時間であり、フェ
イル有無の検出が高速に行なわれる。
【００１９】＃１０２は判定分岐である。即ちフェイル
カウンタ４０の内容を読み出し、計数値がゼロの場合は
＃１０３に進み、有れば＃１０４へ進む。即ち上記＃１
０３により図３（ａ）に示すように、順次ストローブ点
２００を手前に移動させてくると、やがてフェイル検出
し、＃１０４へ進む。＃１０３は、次のストローブ点２
００位置へ移動させる為に、例えば単位時間＝２０ピコ
秒時間を手前方向に移動させる。そして再び＃１０１で
同様にしてフェイル計数測定を行う。＃１０４は、図３
（ａ）に示すように、この位置をジッタ後縁のＭａｘ位
置２０２として保存しておく。
カウンタ４０の内容を読み出し、計数値がゼロの場合は
＃１０３に進み、有れば＃１０４へ進む。即ち上記＃１
０３により図３（ａ）に示すように、順次ストローブ点
２００を手前に移動させてくると、やがてフェイル検出
し、＃１０４へ進む。＃１０３は、次のストローブ点２
００位置へ移動させる為に、例えば単位時間＝２０ピコ
秒時間を手前方向に移動させる。そして再び＃１０１で
同様にしてフェイル計数測定を行う。＃１０４は、図３
（ａ）に示すように、この位置をジッタ後縁のＭａｘ位
置２０２として保存しておく。
【００２０】＃１０５は、期待値パターン２５expの期
待値は”Ｌ”のまま同じ条件とし、ストローブ信号ＳＴ
Ｂ１のストローブ点２００を図３（ｂ）に示す位置に移
動させてフェイルカウンタ４０が全てフェイルする状態
にする。その後＃１０６へ進む。
待値は”Ｌ”のまま同じ条件とし、ストローブ信号ＳＴ
Ｂ１のストローブ点２００を図３（ｂ）に示す位置に移
動させてフェイルカウンタ４０が全てフェイルする状態
にする。その後＃１０６へ進む。
【００２１】＃１０６〜＃１０９の動作ステップでは、
ジッタ前縁のＭｉｎ位置２０１を求める。＃１０６は、
ＣＰＥ信号を所定既知回数の期間イネーブルにし、この
期間のフェイルをフェイルカウンタ４０で計数する。こ
の計数値が全フェイル回数値と一致する場合は全てがフ
ェイルとして検出され、全フェイル回数値と異なる場合
は、少なくとも一回のパス（Ｐａｓｓ）が検出される。
この動作を所定の回数繰り返し実施する。このテスト結
果で、一回でも全フェイルで無ければ、少なくとも１回
のパスを検出したことになる。＃１０７は判定分岐であ
る。即ち前記＃１０６のテスト結果を受けて、全フェイ
ルの場合は＃１０８に進み、一回でもパスを検出した場
合は＃１０９へ進む。即ち図３（ｂ）に示すように、順
次ストローブ点２００を後方へ移動させていき、やがて
一回でもパスを検出したら、＃１０９へ進む。＃１０９
は、図３（ｂ）に示すように、この位置をジッタ前縁の
Ｍｉｎ位置２０１とする。
ジッタ前縁のＭｉｎ位置２０１を求める。＃１０６は、
ＣＰＥ信号を所定既知回数の期間イネーブルにし、この
期間のフェイルをフェイルカウンタ４０で計数する。こ
の計数値が全フェイル回数値と一致する場合は全てがフ
ェイルとして検出され、全フェイル回数値と異なる場合
は、少なくとも一回のパス（Ｐａｓｓ）が検出される。
この動作を所定の回数繰り返し実施する。このテスト結
果で、一回でも全フェイルで無ければ、少なくとも１回
のパスを検出したことになる。＃１０７は判定分岐であ
る。即ち前記＃１０６のテスト結果を受けて、全フェイ
ルの場合は＃１０８に進み、一回でもパスを検出した場
合は＃１０９へ進む。即ち図３（ｂ）に示すように、順
次ストローブ点２００を後方へ移動させていき、やがて
一回でもパスを検出したら、＃１０９へ進む。＃１０９
は、図３（ｂ）に示すように、この位置をジッタ前縁の
Ｍｉｎ位置２０１とする。
【００２２】最後に＃１１０では、求めるＤＵＴのジッ
タ幅２０５＝Ｍａｘ位置−Ｍｉｎ位置として得られる。
これがＤＵＴのジッタ幅として求まる。尚、測定プログ
ラム５０は、上述測定が行われるように記述作成してお
くことは言うまでもない。また、上述測定フローにおい
て＃１０５〜＃１０９を先に測定実施しても良い。
タ幅２０５＝Ｍａｘ位置−Ｍｉｎ位置として得られる。
これがＤＵＴのジッタ幅として求まる。尚、測定プログ
ラム５０は、上述測定が行われるように記述作成してお
くことは言うまでもない。また、上述測定フローにおい
て＃１０５〜＃１０９を先に測定実施しても良い。
【００２３】上述発明の測定手法によれば、タイミング
比較部３０内の片方のコンパレータ回路３１のみを使用
し、順次ストローブ点２００を移動させて、フェイルの
有無を検出する手法により、ＤＵＴのジッタの前縁と後
縁を測定することが可能となるので、精度の良いジッタ
測定が実現できる大きな利点が得られる。更にジッタ測
定項目を含めたＤＵＴの各種試験が半導体試験装置のみ
で行える大きな利点も得られる。
比較部３０内の片方のコンパレータ回路３１のみを使用
し、順次ストローブ点２００を移動させて、フェイルの
有無を検出する手法により、ＤＵＴのジッタの前縁と後
縁を測定することが可能となるので、精度の良いジッタ
測定が実現できる大きな利点が得られる。更にジッタ測
定項目を含めたＤＵＴの各種試験が半導体試験装置のみ
で行える大きな利点も得られる。
【００２４】尚、上述実施例の説明では、ＤＵＴからの
発振出力信号１５が矩形波の場合で説明していたが、サ
イン波の場合においても、タイミング比較部３０内のコ
ンパレータに所望の比較電圧ＶＯＬ（例えば０．００Ｖ
設定）を与えてデジタル信号に変換できるので同様にし
て実施できることは明らかである。
発振出力信号１５が矩形波の場合で説明していたが、サ
イン波の場合においても、タイミング比較部３０内のコ
ンパレータに所望の比較電圧ＶＯＬ（例えば０．００Ｖ
設定）を与えてデジタル信号に変換できるので同様にし
て実施できることは明らかである。
【００２５】また、上述実施例の説明では、ＤＵＴから
の発振出力信号１５の周波数が、印加する基準クロック
信号２１clkと同一の場合で説明していたが、ＤＵＴが
出力する出力周波数が異なる場合であっても基準クロッ
ク信号２１clkとの位相同期する相関関係があることか
ら所定のクロックサイクルでのみＣＰＥ信号を有効にす
るように試験プログラムを作成して実施すれば良く、半
導体試験装置にとっては容易なことである。例えば基準
クロック信号２１clkの１／１０の発振出力信号１５の
場合は、基準クロック信号２１clkが１０クロックサイ
クル毎にＣＰＥ信号を有効にすれば良い。よって、異な
る出力周波数の場合においても同様にして実施可能であ
る。
の発振出力信号１５の周波数が、印加する基準クロック
信号２１clkと同一の場合で説明していたが、ＤＵＴが
出力する出力周波数が異なる場合であっても基準クロッ
ク信号２１clkとの位相同期する相関関係があることか
ら所定のクロックサイクルでのみＣＰＥ信号を有効にす
るように試験プログラムを作成して実施すれば良く、半
導体試験装置にとっては容易なことである。例えば基準
クロック信号２１clkの１／１０の発振出力信号１５の
場合は、基準クロック信号２１clkが１０クロックサイ
クル毎にＣＰＥ信号を有効にすれば良い。よって、異な
る出力周波数の場合においても同様にして実施可能であ
る。
【００２６】尚、上述実施例の説明では、ＤＵＴの発振
出力信号１５のジッタが安定する所定経過時間Ｔwait後
に測定実施する例で説明していたが、上述手法を使用し
てジッタが安定するまでのジッタ安定時間を測定可能で
ある。即ち、上述測定方法でジッタ前縁のＭｉｎ位置２
０１とジッタ後縁のＭａｘ位置２０２を得ておき、試験
パターン発生器２０から所定の基準クロック信号２１cl
kをＤＵＴの基準クロック入力端１１へ供給する場合に
おいて、所定期間一時的にランダム状態（あるいは別ク
ロック周波数あるいはクロック停止）の基準クロック信
号２１clkとした後、元の安定した基準クロック信号２
１clkを供給し、この時点から内蔵時計による経過時間
を測定し、予め求めておいたジッタ前縁のＭｉｎ位置２
０１あるいはジッタ後縁のＭａｘ位置２０２に隣接して
フェイル検出されない所望位置（所望ジッタ規格位置）
にストローブ信号ＳＴＢ１の位置を設定し、単位微小時
間毎にフェイルカウンタ４０の計数データを読み出し、
計数データが変化しなくなった経過時間をＤＵＴの安定
時間として得る方法があり、このジッタ安定時間測定手
法を追加して設けても良い。これにより安定な基準クロ
ック信号２１clkが供給されてからジッタが安定するま
でのジッタ安定時間を測定実現できる。例えばＰＬＬ発
振回路の場合は位相ロックするまでの経過時間を測定で
きる効果が得られる。
出力信号１５のジッタが安定する所定経過時間Ｔwait後
に測定実施する例で説明していたが、上述手法を使用し
てジッタが安定するまでのジッタ安定時間を測定可能で
ある。即ち、上述測定方法でジッタ前縁のＭｉｎ位置２
０１とジッタ後縁のＭａｘ位置２０２を得ておき、試験
パターン発生器２０から所定の基準クロック信号２１cl
kをＤＵＴの基準クロック入力端１１へ供給する場合に
おいて、所定期間一時的にランダム状態（あるいは別ク
ロック周波数あるいはクロック停止）の基準クロック信
号２１clkとした後、元の安定した基準クロック信号２
１clkを供給し、この時点から内蔵時計による経過時間
を測定し、予め求めておいたジッタ前縁のＭｉｎ位置２
０１あるいはジッタ後縁のＭａｘ位置２０２に隣接して
フェイル検出されない所望位置（所望ジッタ規格位置）
にストローブ信号ＳＴＢ１の位置を設定し、単位微小時
間毎にフェイルカウンタ４０の計数データを読み出し、
計数データが変化しなくなった経過時間をＤＵＴの安定
時間として得る方法があり、このジッタ安定時間測定手
法を追加して設けても良い。これにより安定な基準クロ
ック信号２１clkが供給されてからジッタが安定するま
でのジッタ安定時間を測定実現できる。例えばＰＬＬ発
振回路の場合は位相ロックするまでの経過時間を測定で
きる効果が得られる。
【００２７】尚、上述実施例の説明では、比較的短時間
の所定時間Ｔmeasの期間フェイル計数を行ってジッタ有
無を検出する例で説明していたが、所望により、ジッタ
のゆらぎや最悪値のジッタ幅を求める為に、長時間の所
定時間Ｔmeasの期間フェイル計数を行うようにして最悪
のジッタ幅を求めるようにしても良い。
の所定時間Ｔmeasの期間フェイル計数を行ってジッタ有
無を検出する例で説明していたが、所望により、ジッタ
のゆらぎや最悪値のジッタ幅を求める為に、長時間の所
定時間Ｔmeasの期間フェイル計数を行うようにして最悪
のジッタ幅を求めるようにしても良い。
【００２８】尚、上述実施例の説明では、ジッタ測定以
外のＤＵＴの条件を変化させない場合の測定例で説明し
ていたが、所望によりＤＵＴ内部回路の他の周辺回路を
変化させたりして起こるダイナミック・ジッタの測定に
対しても、この測定と同時平行して所望の試験パターン
を試験パターン発生器２０からＤＵＴへ印加できるか
ら、上述同様の手法を用いることで、同様にして実施可
能であることは明らかである。この場合は、実際のＤＵ
Ｔの動作状態に近い動作条件でのＤＵＴ内部の隣接回路
に対する干渉影響に伴うジッタ測定が実現できる利点が
得られる。
外のＤＵＴの条件を変化させない場合の測定例で説明し
ていたが、所望によりＤＵＴ内部回路の他の周辺回路を
変化させたりして起こるダイナミック・ジッタの測定に
対しても、この測定と同時平行して所望の試験パターン
を試験パターン発生器２０からＤＵＴへ印加できるか
ら、上述同様の手法を用いることで、同様にして実施可
能であることは明らかである。この場合は、実際のＤＵ
Ｔの動作状態に近い動作条件でのＤＵＴ内部の隣接回路
に対する干渉影響に伴うジッタ測定が実現できる利点が
得られる。
【００２９】尚、上述実施例の説明では、ＰＬＬ発振回
路を内蔵するＤＵＴのジッタ測定の具体例で説明してい
たが、所望により基準クロック信号２１clkとの位相同
期の相関関係を有する出力信号を出力する他のデバイス
においても、同様にしてジッタ測定可能である。
路を内蔵するＤＵＴのジッタ測定の具体例で説明してい
たが、所望により基準クロック信号２１clkとの位相同
期の相関関係を有する出力信号を出力する他のデバイス
においても、同様にしてジッタ測定可能である。
【００３０】尚、上述実施例の説明では、ジッタ測定時
の誤差要因を低減する為に、タイミング比較部３０内に
２つ有するコンパレータ回路３１、３２の片方のストロ
ーブ信号ＳＴＢ１のみを使用する測定手法を用いる具体
例で説明していたが、所望により図５（ｂ）の測定フロ
ーチャート図に示すように、両方のストローブ信号ＳＴ
Ｂ１、ＳＴＢ２を使用し、これに対応して期待値パター
ン２５expの期待値を＃１０５で反転させ、＃１０６〜
＃１０８のテストと判定を＃１０１〜＃１０３と同様に
してフェイルの有無を検出してジッタ前縁のＭｉｎ位置
２０１を得る測定手法としても良い。この場合は両スト
ローブ信号ＳＴＢ１、ＳＴＢ２間のスキュー誤差要因が
加味されるが実用可能である。
の誤差要因を低減する為に、タイミング比較部３０内に
２つ有するコンパレータ回路３１、３２の片方のストロ
ーブ信号ＳＴＢ１のみを使用する測定手法を用いる具体
例で説明していたが、所望により図５（ｂ）の測定フロ
ーチャート図に示すように、両方のストローブ信号ＳＴ
Ｂ１、ＳＴＢ２を使用し、これに対応して期待値パター
ン２５expの期待値を＃１０５で反転させ、＃１０６〜
＃１０８のテストと判定を＃１０１〜＃１０３と同様に
してフェイルの有無を検出してジッタ前縁のＭｉｎ位置
２０１を得る測定手法としても良い。この場合は両スト
ローブ信号ＳＴＢ１、ＳＴＢ２間のスキュー誤差要因が
加味されるが実用可能である。
【００３１】
【発明の効果】本発明は、上述の説明内容から、下記に
記載される効果を奏する。上述発明の構成によれば、順
次ストローブ点２００を移動させてジッタの有無を検出
し、これを用いてジッタの前縁と後縁を各々測定するこ
とで目的とするジッタ幅を求めることができる。またジ
ッタ測定項目を含めたＤＵＴの各種試験が半導体試験装
置のみで行える大きな利点も得られ、テストコストの低
減が可能になり、この経済的効果は大である。
記載される効果を奏する。上述発明の構成によれば、順
次ストローブ点２００を移動させてジッタの有無を検出
し、これを用いてジッタの前縁と後縁を各々測定するこ
とで目的とするジッタ幅を求めることができる。またジ
ッタ測定項目を含めたＤＵＴの各種試験が半導体試験装
置のみで行える大きな利点も得られ、テストコストの低
減が可能になり、この経済的効果は大である。
【図１】 本発明の、ジッタの測定に係る要部構成図で
ある。
ある。
【図２】 本発明の、測定フローチャート図である。
【図３】 本発明の、フェイルカウンタの動作説明図で
ある。
ある。
【図４】 従来の、ジッタ測定構成例である。
【図５】 本発明の、他の測定フローチャート図であ
る。
る。
２０ 試験パターン発生器 ３０ タイミング比較部 ３１，３２ コンパレータ回路 ４０ フェイルカウンタ ５０ 測定プログラム ６０ 制御部 ７０ デバイス内部条件設定制御部 ８０ 基準信号発生器 ９０ 出力波形観測装置 ＤＵＴ 被試験デバイス
Claims (4)
- 【請求項１】 タイミング比較部のストローブ信号、及
びフェイルカウンタを使用して、被試験デバイス（ＤＵ
Ｔ）のジッタを測定する半導体試験装置において、 所定の基準クロック信号をＤＵＴの基準クロック入力端
に供給する該試験パターン発生器と、 ＤＵＴ出力端からの出力信号を受けて、手前側から順次
後方へ該ストローブ信号を移動させ、各ストローブ移動
位置でフェイルカウンタによるフェイルの有無あるいは
パスの有無を検出し、これからジッタ前縁のＭｉｎ位置
を求める手段と、 ＤＵＴ出力端からの出力信号を受けて、後方側から順次
手前へ該ストローブ信号を移動させ、各ストローブ移動
位置でフェイルカウンタによるフェイルの有無あるいは
パスの有無を検出し、これからジッタ後縁のＭａｘ位置
を求める手段と、 以上を具備して求めた両ジッタ位置の差分をジッタ幅と
して得ることを特徴とした半導体試験装置。 - 【請求項２】 半導体試験装置が有するタイミング比較
部のストローブ信号、及びフェイルカウンタを使用する
被試験デバイスのジッタ測定において、 該試験パターン発生器から所定の基準クロック信号をＤ
ＵＴの基準クロック入力端に供給し、 該フェイルカウンタがフェイル検出しないジッタ後縁側
の位置にストローブ信号の位置を初期設定し、 所定時間の間該フェイルカウンタによるフェイル検出を
行い、第１にフェイル検出されない場合はジッタ後縁を
検出する方向に該ストローブ信号のタイミング位置を移
動して繰り返し実施し、第２にフェイル検出した場合は
該ストローブ信号の位置をジッタ後縁のＭａｘ位置とし
て得て保存し、 該フェイルカウンタが全てフェイルを検出するジッタ前
縁側の位置にストローブ信号の位置を初期設定し、 所定時間の間該フェイルカウンタによるフェイル検出を
行い、第１に全てフェイルを検出した場合はジッタ前縁
を検出する方向に該ストローブ信号のタイミング位置を
移動して繰り返し実施し、第２に全てフェイルを検出し
なかった場合は該ストローブ信号の位置をジッタ前縁の
Ｍｉｎ位置として得て、 前記ジッタ前縁のＭｉｎ位置とジッタ後縁のＭａｘ位置
の差分をジッタ幅として求めることを特徴としたジッタ
測定方法。 - 【請求項３】 半導体試験装置が有するタイミング比較
部のストローブ信号、及びフェイルカウンタを使用する
被試験デバイスのジッタ測定において、 請求項２記載の測定方法でジッタ前縁のＭｉｎ位置とジ
ッタ後縁のＭａｘ位置を得ておき、 該試験パターン発生器から所定の基準クロック信号をＤ
ＵＴの基準クロック入力端へ供給する際に、所定期間の
出力停止あるいは不定な基準クロック信号とした後、元
の安定した基準クロック信号を供給し、この時点から内
蔵時計による経過時間を測定し、 予め求めておいたジッタ前縁のＭｉｎ位置あるいはジッ
タ後縁のＭａｘ位置に隣接してフェイル検出されない所
定位置にストローブ信号の位置を設定し、単位微小時間
毎に該フェイルカウンタの計数データを読み出し、該計
数データが変化しなくなった経過時間をＤＵＴのジッタ
安定時間として得ることを特徴としたジッタ測定方法。 - 【請求項４】 タイミング比較部の両方のストローブ信
号、及びフェイルカウンタを使用して、被試験デバイス
のジッタを測定する半導体試験装置において、 所定の基準クロック信号をＤＵＴの基準クロック入力端
に供給する該試験パターン発生器と、 ＤＵＴ出力端からの出力信号を受けて、手前側から順次
後方へ一方のストローブ信号を移動させ、各ストローブ
移動位置でフェイルカウンタによるフェイルの有無を検
出し、これからジッタ前縁のＭｉｎ位置を求める手段
と、 ＤＵＴ出力端からの出力信号を受けて、後方側から順次
手前へ他方のストローブ信号を移動させ、各ストローブ
移動位置でフェイルカウンタによるフェイルの有無を検
出し、これからジッタ後縁のＭａｘ位置を求める手段
と、 以上を具備して求めた両ジッタ位置の差分をジッタ幅と
して得ることを特徴とした半導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09707897A JP3413342B2 (ja) | 1997-04-15 | 1997-04-15 | ジッタ測定方法及び半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09707897A JP3413342B2 (ja) | 1997-04-15 | 1997-04-15 | ジッタ測定方法及び半導体試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10288653A true JPH10288653A (ja) | 1998-10-27 |
| JP3413342B2 JP3413342B2 (ja) | 2003-06-03 |
Family
ID=14182618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09707897A Expired - Fee Related JP3413342B2 (ja) | 1997-04-15 | 1997-04-15 | ジッタ測定方法及び半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3413342B2 (ja) |
Cited By (12)
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|---|---|---|---|---|
| WO2002050557A1 (fr) * | 2000-12-11 | 2002-06-27 | Advantest Corporation | Calculateur de duree de gigue et testeur |
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| US8442788B2 (en) | 2006-02-27 | 2013-05-14 | Advantest Corporation | Measuring device, test device, electronic device, measuring method, program, and recording medium |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5721144B2 (ja) | 2012-02-07 | 2015-05-20 | 株式会社日本製鋼所 | 超電導多層構造薄膜 |
-
1997
- 1997-04-15 JP JP09707897A patent/JP3413342B2/ja not_active Expired - Fee Related
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| WO2003040737A1 (fr) * | 2001-11-08 | 2003-05-15 | Advantest Corporation | Appareil d'essai |
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