JPH10289932A - キャリアフィルム及びそれを使用した集積回路装置 - Google Patents
キャリアフィルム及びそれを使用した集積回路装置Info
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- JPH10289932A JPH10289932A JP9278900A JP27890097A JPH10289932A JP H10289932 A JPH10289932 A JP H10289932A JP 9278900 A JP9278900 A JP 9278900A JP 27890097 A JP27890097 A JP 27890097A JP H10289932 A JPH10289932 A JP H10289932A
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- H10W72/701—Tape-automated bond [TAB] connectors
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- Wire Bonding (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】
【課題】 実装密度を高くするとともに、検査工程の簡
素化を図る。 【解決手段】 外部電極および配線リードを配設するフ
ィルム５は、集積回路素子１が配設される第１の領域を
形成しているフィルム５５と、その外側の第２の領域を
形成しているフィルム５とに分割されている。また、フ
ィルム５５とフィルム５との境界部には、集積回路素子
１の電極３と接続するための接続孔９が設けてある。そ
して、フィルム５５、５には、外部基板と接続するため
の外部電極６６、６が設けてある。これらの外部電極６
６、６は、同一のマトリックスを形成するようにしてあ
る。 【効果】 外部基板との接続の際に集積回路素子の領域
でも外部基板との接続を行うことができるため、同一実
装面積で大幅に多くの接続を行うことができる。
素化を図る。 【解決手段】 外部電極および配線リードを配設するフ
ィルム５は、集積回路素子１が配設される第１の領域を
形成しているフィルム５５と、その外側の第２の領域を
形成しているフィルム５とに分割されている。また、フ
ィルム５５とフィルム５との境界部には、集積回路素子
１の電極３と接続するための接続孔９が設けてある。そ
して、フィルム５５、５には、外部基板と接続するため
の外部電極６６、６が設けてある。これらの外部電極６
６、６は、同一のマトリックスを形成するようにしてあ
る。 【効果】 外部基板との接続の際に集積回路素子の領域
でも外部基板との接続を行うことができるため、同一実
装面積で大幅に多くの接続を行うことができる。
Description
【０００１】
【発明の属する技術分野】本発明はキャリヤフィルムと
これを使用した集積回路装置に関し、特に外部電極の配
置とインナーリードの配置に関するものである。
これを使用した集積回路装置に関し、特に外部電極の配
置とインナーリードの配置に関するものである。
【０００２】
【従来の技術】従来のキャリヤフィルムを使用した集積
回路装置（以降ＢＧＡ−Ｔと呼ぶ）は図４および図５に
示すようなものが知られていた。図４は従来例の平面図
で図５は図４の１０１−１０２で切断した断面図であ
る。このＢＧＡ−Ｔに使用されるキャリヤフィルムは集
積回路素子１を配設するデバイスホール２を有し、デバ
イスホール２には集積回路素子１の電極３に接続するイ
ンナーリード４が片持ち式で延在している。通常フィル
ム５はポリイミド等の耐熱性樹脂が使用される。フィル
ム５の１面側には外部電極（外部端子）６が平面的に配
置されており、この外部電極６は半田ボールあるいは金
めっきを施した銅バンプ等が用いられる。集積回路素子
１の電極３に接続されるインナーリード４はフィルム５
上で配線リード７として延在し、各外部電極６に接続さ
れている。キャリヤフィルムのインナーリード４と集積
回路素子１の電極６とが接続された後に、集積回路素子
１はデバイスホール２内のインナーリード４とデバイス
ホール近傍のフィルム５と共に液状の封止樹脂８が塗布
され、液状樹脂を加熱硬化して完成する。
回路装置（以降ＢＧＡ−Ｔと呼ぶ）は図４および図５に
示すようなものが知られていた。図４は従来例の平面図
で図５は図４の１０１−１０２で切断した断面図であ
る。このＢＧＡ−Ｔに使用されるキャリヤフィルムは集
積回路素子１を配設するデバイスホール２を有し、デバ
イスホール２には集積回路素子１の電極３に接続するイ
ンナーリード４が片持ち式で延在している。通常フィル
ム５はポリイミド等の耐熱性樹脂が使用される。フィル
ム５の１面側には外部電極（外部端子）６が平面的に配
置されており、この外部電極６は半田ボールあるいは金
めっきを施した銅バンプ等が用いられる。集積回路素子
１の電極３に接続されるインナーリード４はフィルム５
上で配線リード７として延在し、各外部電極６に接続さ
れている。キャリヤフィルムのインナーリード４と集積
回路素子１の電極６とが接続された後に、集積回路素子
１はデバイスホール２内のインナーリード４とデバイス
ホール近傍のフィルム５と共に液状の封止樹脂８が塗布
され、液状樹脂を加熱硬化して完成する。
【０００３】この様にして完成したＢＧＡ−Ｔは、外部
電極６と対応した位置に半田ペーストを印刷した外部基
板に載せた後にリフロー処理することによって外部基板
に実装される。
電極６と対応した位置に半田ペーストを印刷した外部基
板に載せた後にリフロー処理することによって外部基板
に実装される。
【０００４】
【発明が解決しようとする課題】しかしながら、図４、
図５に示した従来例の構造は、集積回路素子１が位置す
る領域にはフィルム２が無く、集積回路素子１の電極３
に接続されたインナーリード４は集積回路素子１の外側
に位置するフィルム５からのみ延在しており、配線リー
ド７を介して外部電極６に接続されているため、集積回
路素子１の位置するデバイスホール２の領域には外部電
極を配置することができなかった。
図５に示した従来例の構造は、集積回路素子１が位置す
る領域にはフィルム２が無く、集積回路素子１の電極３
に接続されたインナーリード４は集積回路素子１の外側
に位置するフィルム５からのみ延在しており、配線リー
ド７を介して外部電極６に接続されているため、集積回
路素子１の位置するデバイスホール２の領域には外部電
極を配置することができなかった。
【０００５】実装密度を高くするためにはパッケージが
占有する面積内になるべく多くの外部電極６を設置して
外部基板と接続することが必要だが、従来例のＢＧＡ−
Ｔを外部基板に接続する際にはデバイスホール２の領域
は無駄な領域となってしまっていた。
占有する面積内になるべく多くの外部電極６を設置して
外部基板と接続することが必要だが、従来例のＢＧＡ−
Ｔを外部基板に接続する際にはデバイスホール２の領域
は無駄な領域となってしまっていた。
【０００６】また、特開平８−８３８１８号公報には、
キャリアフィルムを半導体回路素子を配置する第１の領
域とその周囲の第２の領域とに区分し、それぞれの領域
に外部電極を設けたものが開示されている。この特開平
８−８３８１８号公報に開示されたキャリアフィルム
は、第２の領域の外部電極が千鳥状に配置してある。こ
のため、集積回路素子のサイズが異なると、集積回路装
置の検査をする場合に、外部端子の配列に対応したソケ
ットや基板などを必要とし、これらの交換や保管が煩わ
く、検査工程等の作業を煩雑にする。
キャリアフィルムを半導体回路素子を配置する第１の領
域とその周囲の第２の領域とに区分し、それぞれの領域
に外部電極を設けたものが開示されている。この特開平
８−８３８１８号公報に開示されたキャリアフィルム
は、第２の領域の外部電極が千鳥状に配置してある。こ
のため、集積回路素子のサイズが異なると、集積回路装
置の検査をする場合に、外部端子の配列に対応したソケ
ットや基板などを必要とし、これらの交換や保管が煩わ
く、検査工程等の作業を煩雑にする。
【０００７】本発明は、上記従来技術の問題点を解消す
るためになされたもので、実装密度を高くすることがで
きるとともに、検査工程の簡素化を図ることができるよ
うにすることを目的としている。
るためになされたもので、実装密度を高くすることがで
きるとともに、検査工程の簡素化を図ることができるよ
うにすることを目的としている。
【０００８】
【課題を解決するための手段】このような課題を解決す
るための本発明に係るキャリアフィルムおよび半導体装
置のキャリアフィルムは、集積回路素子の電極に接続す
る複数のインナーリードがフィルムの接続孔に突出して
配設され、該インナーリードがフィルム上に延在して配
線リードを成し、該配線リードはフィルム上の一面側に
平面配置された外部電極に接続しているキャリアフィル
ムにおいて、前記フィルムは、回路素子が配設される第
１の領域とその外側の第２の領域とに分割され、前記接
続孔は、前記第１の領域と前記第２の領域との境界部に
前記集積回路素子に沿って形成され、前記外部電極は、
前記第１の領域と前記第２の領域とに設けられるととも
に、各領域の前記外部電極が同一のマトリックスを形成
するように配置されている構成にしてある。
るための本発明に係るキャリアフィルムおよび半導体装
置のキャリアフィルムは、集積回路素子の電極に接続す
る複数のインナーリードがフィルムの接続孔に突出して
配設され、該インナーリードがフィルム上に延在して配
線リードを成し、該配線リードはフィルム上の一面側に
平面配置された外部電極に接続しているキャリアフィル
ムにおいて、前記フィルムは、回路素子が配設される第
１の領域とその外側の第２の領域とに分割され、前記接
続孔は、前記第１の領域と前記第２の領域との境界部に
前記集積回路素子に沿って形成され、前記外部電極は、
前記第１の領域と前記第２の領域とに設けられるととも
に、各領域の前記外部電極が同一のマトリックスを形成
するように配置されている構成にしてある。
【０００９】このように構成したことにより、従来のデ
バイスホール部にも外部電極を配設することが可能とな
り、外部基板との接続の際に集積回路素子の領域でも外
部基板との接続を行うことができるため、パッケージの
占有する面積内の外部電極数を大幅に増やすことがで
き、従来と比較して同一実装面積で大幅に多くの接続を
行うことができる。しかも、従来例と同一の工程で製造
が可能なため、何ら新規な技術を必要とせず、大幅に高
密度な実装を従来と同じ工数で実現することができる。
さらに、第１の領域の外部電極と第２の領域の外部電極
とが同一のマトリックスを形成するように配置されてい
るため、集積回路素子のサイズが変わったとしても、同
一のソケットや基板を用いて集積回路装置の検査をする
ことが可能で、ソケットや基板などの交換が不要とな
り、検査工程の簡素化を図ることができる。
バイスホール部にも外部電極を配設することが可能とな
り、外部基板との接続の際に集積回路素子の領域でも外
部基板との接続を行うことができるため、パッケージの
占有する面積内の外部電極数を大幅に増やすことがで
き、従来と比較して同一実装面積で大幅に多くの接続を
行うことができる。しかも、従来例と同一の工程で製造
が可能なため、何ら新規な技術を必要とせず、大幅に高
密度な実装を従来と同じ工数で実現することができる。
さらに、第１の領域の外部電極と第２の領域の外部電極
とが同一のマトリックスを形成するように配置されてい
るため、集積回路素子のサイズが変わったとしても、同
一のソケットや基板を用いて集積回路装置の検査をする
ことが可能で、ソケットや基板などの交換が不要とな
り、検査工程の簡素化を図ることができる。
【００１０】接続孔の幅Ｗは、前記外部電極の径をＤ、
各外部電極間のピッチをＰとしたときに、 Ｗ＝（Ｐ−Ｄ）〜（２Ｐ−Ｄ） とすることが望ましい。このように形成した電極接続用
の孔は、電極１列分を占有するだけであるため、外部電
極の数を最大にすることができて実装密度を向上でき、
しかも集積回路素子の電極と外部電極との接続に支障を
生じない。
各外部電極間のピッチをＰとしたときに、 Ｗ＝（Ｐ−Ｄ）〜（２Ｐ−Ｄ） とすることが望ましい。このように形成した電極接続用
の孔は、電極１列分を占有するだけであるため、外部電
極の数を最大にすることができて実装密度を向上でき、
しかも集積回路素子の電極と外部電極との接続に支障を
生じない。
【００１１】第１の領域に形成する外部電極の数は、第
２の領域に形成する外部電極の数より少なくすることが
望ましい。このように構成すると、第１の領域の外部電
極と第２の領域の外部電極とを同じピッチで配列するこ
とができ、実装基板や検査用ソケット等の共通化が図
れ、集積回路素子のサイズを最小にとどめることが可能
となる。
２の領域に形成する外部電極の数より少なくすることが
望ましい。このように構成すると、第１の領域の外部電
極と第２の領域の外部電極とを同じピッチで配列するこ
とができ、実装基板や検査用ソケット等の共通化が図
れ、集積回路素子のサイズを最小にとどめることが可能
となる。
【００１２】さらに、集積回路素子の電極は、外部電極
が形成するマトリックス上に、すなわち集積回路素子の
電極と外部電極とが同一のマトリックスを形成するよう
に配置することができる。このように構成すると、外部
電極の配列ピッチが集積回路素子の電極の配列ピッチと
同じとなり、集積回路装置のパッケージを小型にするこ
とができる。
が形成するマトリックス上に、すなわち集積回路素子の
電極と外部電極とが同一のマトリックスを形成するよう
に配置することができる。このように構成すると、外部
電極の配列ピッチが集積回路素子の電極の配列ピッチと
同じとなり、集積回路装置のパッケージを小型にするこ
とができる。
【００１３】
【発明の実施の形態】以下、本発明の実施例を図面に基
づいて説明する。
づいて説明する。
【００１４】図１は本発明の集積回路装置を外部基板に
接続する側から見た平面図であり、図２は図１の２０１
−２０２に沿う断面図、図３は図１の３０１−３０２に
沿う断面図である。これらの図において本発明の集積回
路装置１０は、集積回路素子１および集積回路素子１の
電極３と、キャリヤフィルムを構成するインナーリード
４、配線リード７、外部端子となる外部電極６、６６、
フィルム５および５５と、少なくとも集積回路素子１お
よびフィルム５、５５の一部を覆う封止樹脂８とから構
成されている。
接続する側から見た平面図であり、図２は図１の２０１
−２０２に沿う断面図、図３は図１の３０１−３０２に
沿う断面図である。これらの図において本発明の集積回
路装置１０は、集積回路素子１および集積回路素子１の
電極３と、キャリヤフィルムを構成するインナーリード
４、配線リード７、外部端子となる外部電極６、６６、
フィルム５および５５と、少なくとも集積回路素子１お
よびフィルム５、５５の一部を覆う封止樹脂８とから構
成されている。
【００１５】外部電極および配線リードを配設するフィ
ルム５は、集積回路素子１が配設される第１の領域を形
成しているフィルム５５と、その外側の第２の領域を形
成しているフィルム５とに分割されている。第１の領域
（フィルム５５）は、集積回路素子１に連続形成されて
いる電極３群よりも内側に位置している部分を指してい
う。一方、第２の領域（フィルム５）は、電極３群より
も外側に位置している部分を指している。第１と第２と
の区別は、電極３との位置関係によるものである。従っ
て、第１の領域は必ず集積回路素子１の領域と重なる
が、第２の領域は重なる部分がある場合と全くない場合
とがある。さらに、フィルム５５とフィルム５とには、
それぞれ外部電極６６、６が設けてある。すなわち、従
来例を示した図４のデバイスホール２の内側にも外部端
子６６を配設するためのフィルム５５を配置した。そし
て、これらの外部電極６６、６は、同一のマトリックス
を形成するように配列してある。
ルム５は、集積回路素子１が配設される第１の領域を形
成しているフィルム５５と、その外側の第２の領域を形
成しているフィルム５とに分割されている。第１の領域
（フィルム５５）は、集積回路素子１に連続形成されて
いる電極３群よりも内側に位置している部分を指してい
う。一方、第２の領域（フィルム５）は、電極３群より
も外側に位置している部分を指している。第１と第２と
の区別は、電極３との位置関係によるものである。従っ
て、第１の領域は必ず集積回路素子１の領域と重なる
が、第２の領域は重なる部分がある場合と全くない場合
とがある。さらに、フィルム５５とフィルム５とには、
それぞれ外部電極６６、６が設けてある。すなわち、従
来例を示した図４のデバイスホール２の内側にも外部端
子６６を配設するためのフィルム５５を配置した。そし
て、これらの外部電極６６、６は、同一のマトリックス
を形成するように配列してある。
【００１６】このように、従来のデバイスホール部にも
外部端子６６を設けているため、外部基板との接続の際
に、集積回路素子１の領域でも外部基板との接続を行う
ことができるため、パッケージの占有する面積内の外部
電極数を大幅に増やすことができ、従来と比較して同一
実装面積で大幅に多くの接続を行うことができる。しか
も、従来例と同一の工程で製造が可能なため、何ら新規
な技術を必要とせず、大幅に高密度な実装を従来と同じ
工数で実現することができる。また、外部電極６６、６
を同一のマトリックスを形成するように配列したことに
より、集積回路素子のサイズが変わったとしても、同一
のソケットや基板を用いて集積回路装置の検査をするこ
とが可能で、ソケットや基板などの交換が不要となり、
検査工程の簡素化を図ることができる。
外部端子６６を設けているため、外部基板との接続の際
に、集積回路素子１の領域でも外部基板との接続を行う
ことができるため、パッケージの占有する面積内の外部
電極数を大幅に増やすことができ、従来と比較して同一
実装面積で大幅に多くの接続を行うことができる。しか
も、従来例と同一の工程で製造が可能なため、何ら新規
な技術を必要とせず、大幅に高密度な実装を従来と同じ
工数で実現することができる。また、外部電極６６、６
を同一のマトリックスを形成するように配列したことに
より、集積回路素子のサイズが変わったとしても、同一
のソケットや基板を用いて集積回路装置の検査をするこ
とが可能で、ソケットや基板などの交換が不要となり、
検査工程の簡素化を図ることができる。
【００１７】フィルム５５に形成した外部電極６６の数
は、フィルム５に形成した外部電極６の数より少なくな
るようにしている。これにより、外部電極６６と外部電
極６とを同じピッチで配列することができ、実装基板や
検査用ソケット等の共通化が図れ、集積回路素子１のサ
イズを最小にとどめることが可能となる。すなわち、外
部電極６６の数を外部電極６の数と同じか多くすると、
集積回路素子１のサイズを大きくするか、または外部電
極６６のピッチを外部電極６のピッチより小さくしなけ
ればならず、実装基板やソケット等の共通化が図れな
い。
は、フィルム５に形成した外部電極６の数より少なくな
るようにしている。これにより、外部電極６６と外部電
極６とを同じピッチで配列することができ、実装基板や
検査用ソケット等の共通化が図れ、集積回路素子１のサ
イズを最小にとどめることが可能となる。すなわち、外
部電極６６の数を外部電極６の数と同じか多くすると、
集積回路素子１のサイズを大きくするか、または外部電
極６６のピッチを外部電極６のピッチより小さくしなけ
ればならず、実装基板やソケット等の共通化が図れな
い。
【００１８】フィルム５５とフィルム５との境界部に
は、集積回路素子１の電極３と外部電極６６、６とを接
続するための接続孔９が集積回路素子１の各辺に沿って
形成してある。そして、フィルム５５とフィルム５と
は、接続孔９を集積回路素子１のコーナ部で分割してい
るブリッジ部１１によって接続されている。なお、この
ブリッジ１１は、同図に示すように、四隅に設けた方が
フィルム５５の支持強度並びにインナーリード４の引き
廻し位置等を考慮すると最も好ましい。しかしながら、
必ずコーナ部全て（コーナ部４箇所）にこのブリッジ部
１１を設けなければならないわけではない。例えば、対
角線上に位置する２箇所にのみ設けることや、さらに１
箇所を加えて３箇所に設けることも考えられる。また、
コーナ部でなくとも接続孔内を通過するように設けるこ
とも可能である。この選択は、電極３並びにインナーリ
ード４の配置位置により、適宜に決めることが可能であ
る。また、各接続孔９の幅Ｗは、外部電極６６、６の径
の大きさ並びに外部電極間のピッチ幅によって異なり、
外部電極６６、６の径をＤ、各外部電極間のピッチをＰ
とした場合、 Ｗ＝（Ｐ−Ｄ）〜（２Ｐ−Ｄ） にしてある。
は、集積回路素子１の電極３と外部電極６６、６とを接
続するための接続孔９が集積回路素子１の各辺に沿って
形成してある。そして、フィルム５５とフィルム５と
は、接続孔９を集積回路素子１のコーナ部で分割してい
るブリッジ部１１によって接続されている。なお、この
ブリッジ１１は、同図に示すように、四隅に設けた方が
フィルム５５の支持強度並びにインナーリード４の引き
廻し位置等を考慮すると最も好ましい。しかしながら、
必ずコーナ部全て（コーナ部４箇所）にこのブリッジ部
１１を設けなければならないわけではない。例えば、対
角線上に位置する２箇所にのみ設けることや、さらに１
箇所を加えて３箇所に設けることも考えられる。また、
コーナ部でなくとも接続孔内を通過するように設けるこ
とも可能である。この選択は、電極３並びにインナーリ
ード４の配置位置により、適宜に決めることが可能であ
る。また、各接続孔９の幅Ｗは、外部電極６６、６の径
の大きさ並びに外部電極間のピッチ幅によって異なり、
外部電極６６、６の径をＤ、各外部電極間のピッチをＰ
とした場合、 Ｗ＝（Ｐ−Ｄ）〜（２Ｐ−Ｄ） にしてある。
【００１９】フィルム５５とフィルム５の１面側には外
部端子６６および６とインナーリード４とを接続する配
線リード７が形成されている。これらのインナーリード
４は、集積回路素子１の各辺に概ね一列に配設された電
極３と外部電極６６、６とを接続している。すなわち、
接続孔９には、インナーリード４が接続孔９内に突出す
る形で片持ち式に配設してある。該インナーリード４
は、一方が集積回路素子１の電極３に、他方が配線リー
ド７を介して前記第一の領域の外部電極６６あるいは前
記第２の領域の外部電極６に接続されている。このよう
に、集積回路素子１の電極３およびインナーリード４を
集積回路素子１の各辺に概ね一列に配列したことによ
り、集積回路素子１とインナーリード４の接続領域は必
要最小限にすることが可能である。
部端子６６および６とインナーリード４とを接続する配
線リード７が形成されている。これらのインナーリード
４は、集積回路素子１の各辺に概ね一列に配設された電
極３と外部電極６６、６とを接続している。すなわち、
接続孔９には、インナーリード４が接続孔９内に突出す
る形で片持ち式に配設してある。該インナーリード４
は、一方が集積回路素子１の電極３に、他方が配線リー
ド７を介して前記第一の領域の外部電極６６あるいは前
記第２の領域の外部電極６に接続されている。このよう
に、集積回路素子１の電極３およびインナーリード４を
集積回路素子１の各辺に概ね一列に配列したことによ
り、集積回路素子１とインナーリード４の接続領域は必
要最小限にすることが可能である。
【００２０】また、各インナーリード４における接続孔
９内からの延出させる方向、言い換えると、各インナー
リード４に接続された配線リードの設けられる位置は、
特に規定していない。インナーリード４は、フィルム５
５とフィルム５とから交互に延出させてもよいし、その
ように規定しなくてもよい。なお、インナーリード４を
交互に延出させれば、一方にまとめた場合に比して、隣
り合うインナリードのピッチを広げることができるの
で、接続信頼性が得られる。
９内からの延出させる方向、言い換えると、各インナー
リード４に接続された配線リードの設けられる位置は、
特に規定していない。インナーリード４は、フィルム５
５とフィルム５とから交互に延出させてもよいし、その
ように規定しなくてもよい。なお、インナーリード４を
交互に延出させれば、一方にまとめた場合に比して、隣
り合うインナリードのピッチを広げることができるの
で、接続信頼性が得られる。
【００２１】なお、インナーリード４は、接続孔９を跨
ぐように形成した両持ち式でも電極３に接続することが
できる。両持ち式であれば、インナーリード４は、自由
端になることがなく、確実に固定されているので、イン
ナーリード曲がりに対して非常に強いものとなる。ま
た、両持ち式の場合には、該当するインナーリード４に
接続されている配線リードをさらに引き延ばすことで、
フィルム５５及びフィルム５の両側にてその配線を引き
廻すことが可能となる。このようにできれば、例えばフ
ィルム５５、５の一方の側に外部電極を設けるととも
に、他方の側にて共用配線を引き廻すことが可能とな
る。共用配線としては、特に、電位の共通なもの、例え
ばで電源やグランドに利用されるもの等が利用可能であ
る。接続孔９には、電極３とは接続しない配線リードあ
るいは電気的な関与をしないダミーリードを設けてもよ
い。
ぐように形成した両持ち式でも電極３に接続することが
できる。両持ち式であれば、インナーリード４は、自由
端になることがなく、確実に固定されているので、イン
ナーリード曲がりに対して非常に強いものとなる。ま
た、両持ち式の場合には、該当するインナーリード４に
接続されている配線リードをさらに引き延ばすことで、
フィルム５５及びフィルム５の両側にてその配線を引き
廻すことが可能となる。このようにできれば、例えばフ
ィルム５５、５の一方の側に外部電極を設けるととも
に、他方の側にて共用配線を引き廻すことが可能とな
る。共用配線としては、特に、電位の共通なもの、例え
ばで電源やグランドに利用されるもの等が利用可能であ
る。接続孔９には、電極３とは接続しない配線リードあ
るいは電気的な関与をしないダミーリードを設けてもよ
い。
【００２２】また、本例では、インナーリード４の接続
領域を最小限にするために、集積回路素子１の電極３並
びにインナーリード４を集積回路素子１の各辺に概ね一
列に配置した例を説明したが、これも各種、変形可能で
ある。例えば、電極３を集積回路素子１の辺に沿って二
列に形成することも可能である。この場合も、インナー
リード４の延出方向は、設計上の制約により決めればよ
いが、例えば、外側（すなわち、集積回路素子１の辺に
近い方）の電極列は、フィルム５側から延出してきたイ
ンナーリードと接続させ、他方（すなわち、集積回路素
子１の辺から遠い方）の電極列は、フィルム５５側から
延出してきたインナーリードと接続させることも可能で
ある。また、三列以上の電極入れるでもよい。
領域を最小限にするために、集積回路素子１の電極３並
びにインナーリード４を集積回路素子１の各辺に概ね一
列に配置した例を説明したが、これも各種、変形可能で
ある。例えば、電極３を集積回路素子１の辺に沿って二
列に形成することも可能である。この場合も、インナー
リード４の延出方向は、設計上の制約により決めればよ
いが、例えば、外側（すなわち、集積回路素子１の辺に
近い方）の電極列は、フィルム５側から延出してきたイ
ンナーリードと接続させ、他方（すなわち、集積回路素
子１の辺から遠い方）の電極列は、フィルム５５側から
延出してきたインナーリードと接続させることも可能で
ある。また、三列以上の電極入れるでもよい。
【００２３】さらに、図１においては、外部電極６６、
６の形成ピッチＰが集積回路素子１の電極３の形成ピッ
チの２倍にしてある場合を示したが、外部電極６６、６
と電極３とを同一のピッチで配列し、これらが同一のマ
トリックスを形成するようにしてもよい。このように、
外部電極６６、６の形成ピッチＰを集積回路素子１の電
極３の形成ピッチと同じにすると、集積回路装置１０の
小型化を図ることができる。
６の形成ピッチＰが集積回路素子１の電極３の形成ピッ
チの２倍にしてある場合を示したが、外部電極６６、６
と電極３とを同一のピッチで配列し、これらが同一のマ
トリックスを形成するようにしてもよい。このように、
外部電極６６、６の形成ピッチＰを集積回路素子１の電
極３の形成ピッチと同じにすると、集積回路装置１０の
小型化を図ることができる。
【００２４】次に本発明のキャリアフィルムと集積回路
装置１０の製造方法について説明する。
装置１０の製造方法について説明する。
【００２５】あらかじめ集積回路素子１について説明し
ておくが、集積回路素子１の電極３はアルミパッドの上
にバリアメタルを介してメッキ法により金バンプが形成
されている。なお、キャリアフィルムのインナーリード
４にバンプを形成した場合は電極３はアルミパッドのま
までもよい。
ておくが、集積回路素子１の電極３はアルミパッドの上
にバリアメタルを介してメッキ法により金バンプが形成
されている。なお、キャリアフィルムのインナーリード
４にバンプを形成した場合は電極３はアルミパッドのま
までもよい。
【００２６】キャリアフィルムを構成するフィルム５
は、２５ミクロンから１２５ミクロンの厚さのポリイミ
ドあるいはポリエーテルイミド、ガラスエポキシ織布、
ポリエステル等の耐熱性樹脂フィルムを用い、テープ状
で製造する。フィルム５は、接着剤を塗布し加熱して接
着剤を半硬化した後、集積回路素子１の電極３とインナ
ーリード４とを接続するための接続孔９が、金型を用い
たパンチング法により少なくとも１つは開けられてい
る。なお、接着剤を用いない場合はこの接続孔９はエッ
チング法により開口してもよい。
は、２５ミクロンから１２５ミクロンの厚さのポリイミ
ドあるいはポリエーテルイミド、ガラスエポキシ織布、
ポリエステル等の耐熱性樹脂フィルムを用い、テープ状
で製造する。フィルム５は、接着剤を塗布し加熱して接
着剤を半硬化した後、集積回路素子１の電極３とインナ
ーリード４とを接続するための接続孔９が、金型を用い
たパンチング法により少なくとも１つは開けられてい
る。なお、接着剤を用いない場合はこの接続孔９はエッ
チング法により開口してもよい。
【００２７】次に１５ミクロンから３５ミクロンの厚さ
のテープ状の銅箔を、接着剤が塗布された前記テープ状
のフィルムに加熱および加圧して接着する。
のテープ状の銅箔を、接着剤が塗布された前記テープ状
のフィルムに加熱および加圧して接着する。
【００２８】次に銅箔面にフォトレジストを塗布し、フ
ィルム５の銅箔とは反対側の面に接続孔９を覆うために
保護レジストを塗布し乾燥する。
ィルム５の銅箔とは反対側の面に接続孔９を覆うために
保護レジストを塗布し乾燥する。
【００２９】次に所定のパターンを形成したフォトマス
クを用いてフォトレジストを露光し、現像、エッチング
することによってインナーリード４と配線リード７が形
成される。
クを用いてフォトレジストを露光し、現像、エッチング
することによってインナーリード４と配線リード７が形
成される。
【００３０】次にフォトレジストおよび保護レジストを
除去し、インナーリード４上にメッキ法にて錫メッキあ
るいは金めっきを行う。ここで、外部電極６あるいは外
部電極６６と外部基板との接続時に半田によるショート
を防ぐためと配線リード７を保護するために、接続孔９
と外部電極６あるいは６６を設ける領域以外の領域にソ
ルダーレジストを塗布してもよい。
除去し、インナーリード４上にメッキ法にて錫メッキあ
るいは金めっきを行う。ここで、外部電極６あるいは外
部電極６６と外部基板との接続時に半田によるショート
を防ぐためと配線リード７を保護するために、接続孔９
と外部電極６あるいは６６を設ける領域以外の領域にソ
ルダーレジストを塗布してもよい。
【００３１】最後にフィルム５５、５上に外部端子６
６、６として半田ボールを融着してキャリアフィルムを
完成する。また、外部電極６６および外部電極６は、メ
ッキ法により銅バンプを形成した後に金メッキあるいは
半田メッキ等でその表面を覆うことによって外部端子と
してもよい。なお、外部電極６６、６は、集積回路素子
１を実装した後に形成しても良いし、キャリアフィルム
の外部端子は接続ランドのみとしておき、外部基板側に
ボール状あるいはバンプ状に端子を形成しても良い。
６、６として半田ボールを融着してキャリアフィルムを
完成する。また、外部電極６６および外部電極６は、メ
ッキ法により銅バンプを形成した後に金メッキあるいは
半田メッキ等でその表面を覆うことによって外部端子と
してもよい。なお、外部電極６６、６は、集積回路素子
１を実装した後に形成しても良いし、キャリアフィルム
の外部端子は接続ランドのみとしておき、外部基板側に
ボール状あるいはバンプ状に端子を形成しても良い。
【００３２】以上がキャリアフィルムの製造方法だが、
次にこれを使用した集積回路装置の製造方法について説
明する。
次にこれを使用した集積回路装置の製造方法について説
明する。
【００３３】まず、集積回路素子１の電極３とキャリア
フィルムのインナーリード４とを位置合わせしてから、
接合治具で加熱および加圧することによって接合する。
電極３が金バンプでインナーリード４に錫メッキが施さ
れている場合は接合部を摂氏３５０度から４５０度程度
で約０．５秒加熱，加圧することで接合が完了する。次
に液状のエポキシ樹脂を用いて樹脂封止を行う。樹脂封
止はディスペンス法により樹脂を滴下しながら描画して
形状を整える。封止範囲は集積回路素子１の表面と側
面、接続孔９内、および集積回路素子近傍のフィルム５
５、５の一部である。しかる後に摂氏１５０度で２時間
程度加熱することによって液状樹脂が硬化して封止樹脂
８を形成する。
フィルムのインナーリード４とを位置合わせしてから、
接合治具で加熱および加圧することによって接合する。
電極３が金バンプでインナーリード４に錫メッキが施さ
れている場合は接合部を摂氏３５０度から４５０度程度
で約０．５秒加熱，加圧することで接合が完了する。次
に液状のエポキシ樹脂を用いて樹脂封止を行う。樹脂封
止はディスペンス法により樹脂を滴下しながら描画して
形状を整える。封止範囲は集積回路素子１の表面と側
面、接続孔９内、および集積回路素子近傍のフィルム５
５、５の一部である。しかる後に摂氏１５０度で２時間
程度加熱することによって液状樹脂が硬化して封止樹脂
８を形成する。
【００３４】封止樹脂８は集積回路素子１の裏面側にも
塗布しても良いし、フィルム５のポリイミド側の概ね前
面塗布しても良い。また、液状樹脂を用いずにトランス
ファー成形やインジェクション成形によって封止樹脂を
形成しても良い。
塗布しても良いし、フィルム５のポリイミド側の概ね前
面塗布しても良い。また、液状樹脂を用いずにトランス
ファー成形やインジェクション成形によって封止樹脂を
形成しても良い。
【００３５】
【発明の効果】以上に説明したように、本発明によれ
ば、従来のデバイスホール部にも外部電極を配設するこ
とが可能となり、外部基板との接続の際に集積回路素子
の領域でも外部基板との接続を行うことができるため、
パッケージの占有する面積内の外部電極数を大幅に増や
すことができ、従来と比較して同一実装面積で大幅に多
くの接続を行うことができる。しかも、従来例と同一の
工程で製造が可能なため、何ら新規な技術を必要とせ
ず、大幅に高密度な実装を従来と同じ工数で実現するこ
とができる。さらに、第１の領域の外部電極と第２の領
域の外部電極とが同一のマトリックスを形成するように
配置されているため、集積回路素子のサイズが変わった
としても、同一のソケットや基板を用いて集積回路装置
の検査をすることが可能で、ソケットや基板などの交換
が不要となり、検査工程の簡素化を図ることができる。
ば、従来のデバイスホール部にも外部電極を配設するこ
とが可能となり、外部基板との接続の際に集積回路素子
の領域でも外部基板との接続を行うことができるため、
パッケージの占有する面積内の外部電極数を大幅に増や
すことができ、従来と比較して同一実装面積で大幅に多
くの接続を行うことができる。しかも、従来例と同一の
工程で製造が可能なため、何ら新規な技術を必要とせ
ず、大幅に高密度な実装を従来と同じ工数で実現するこ
とができる。さらに、第１の領域の外部電極と第２の領
域の外部電極とが同一のマトリックスを形成するように
配置されているため、集積回路素子のサイズが変わった
としても、同一のソケットや基板を用いて集積回路装置
の検査をすることが可能で、ソケットや基板などの交換
が不要となり、検査工程の簡素化を図ることができる。
【図１】本発明の集積回路装置の一実施例を示した平面
図である。
図である。
【図２】図１の２０１−２０２に沿う断面図である。
【図３】図１の３０１−３０２に沿う断面図である。
【図４】従来例の集積回路装置の一実施例を示した平面
図である。
図である。
【図５】図４の１０１−１０２に沿う断面図である。
１ 集積回路素子 ３ 端子 ４ インナーリード ５ 第２の領域（フィルム） ６、６６ 外部端子 ７ 配線リード ８ 封止樹脂 ９ 接続孔 １０ 半導体装置 ５５ 第２の領域（フィルム）
Claims (5)
- 【請求項１】 集積回路素子の電極に接続する複数のイ
ンナーリードがフィルムの接続孔に突出して配設され、
該インナーリードがフィルム上に延在して配線リードを
成し、該配線リードはフィルム上の一面側に平面配置さ
れた外部電極に接続しているキャリアフィルムにおい
て、 前記フィルムは、前記集積回路素子が配設される第１の
領域とその外側の第２の領域とに分割され、 前記接続孔は、前記第１の領域と前記第２の領域との境
界部に前記集積回路素子に沿って形成され、 前記外部電極は、前記第１の領域と前記第２の領域とに
設けられるとともに、各領域の前記外部電極が同一のマ
トリックスを形成するように配置されている、 ことを特徴とするキャリアフィルム。 - 【請求項２】 前記接続孔の幅Ｗは、前記外部電極の径
をＤ、各外部電極間のピッチをＰとしたときに、 Ｗ＝（Ｐ−Ｄ）〜（２Ｐ−Ｄ） であることを特徴とする請求項１に記載のキャリアフィ
ルム。 - 【請求項３】 前記第１の領域に形成される外部電極の
数は、前記第２の領域に形成される外部電極の数に比し
て少ないことを特徴とする請求項１または２に記載のキ
ャリアフィルム。 - 【請求項４】 前記外部電極により形成される前記マト
リックス上に前記集積回路素子の前記電極が配置されて
いることを特徴とする請求項１ないし３のいずれかに記
載のキャリアフィルム。 - 【請求項５】 集積回路素子の電極にインナーリードが
接続され、すくなくとも集積回路素子と集積回路素子近
傍のフィルムの一部が樹脂封止されてなる集積回路装置
において、請求項１ないし４のいずれかに記載のキャリ
ヤフィルムを使用した集積回路装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9278900A JPH10289932A (ja) | 1997-02-17 | 1997-10-13 | キャリアフィルム及びそれを使用した集積回路装置 |
| US09/020,546 US6078104A (en) | 1997-02-17 | 1998-02-09 | Carrier film and integrated circuit device using the same and method of making the same |
| TW087101845A TW396470B (en) | 1997-02-17 | 1998-02-11 | Carrier film and integrated circuit device |
| SG1998000335A SG65735A1 (en) | 1997-02-17 | 1998-02-16 | Carrier film and integrated circuit device using the same and method of making the same |
| KR10-1998-0004686A KR100405248B1 (ko) | 1997-02-17 | 1998-02-17 | 캐리어필름 및 그것을 사용한 집적회로장치 |
| CN98104164A CN1193186A (zh) | 1997-02-17 | 1998-02-17 | 载体薄片和使用了载体薄片的集成电路装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3247197 | 1997-02-17 | ||
| JP9-32471 | 1997-02-17 | ||
| JP9278900A JPH10289932A (ja) | 1997-02-17 | 1997-10-13 | キャリアフィルム及びそれを使用した集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10289932A true JPH10289932A (ja) | 1998-10-27 |
Family
ID=26371055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9278900A Pending JPH10289932A (ja) | 1997-02-17 | 1997-10-13 | キャリアフィルム及びそれを使用した集積回路装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6078104A (ja) |
| JP (1) | JPH10289932A (ja) |
| KR (1) | KR100405248B1 (ja) |
| CN (1) | CN1193186A (ja) |
| SG (1) | SG65735A1 (ja) |
| TW (1) | TW396470B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008053755A (ja) * | 2007-11-09 | 2008-03-06 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6150194A (en) * | 1996-12-04 | 2000-11-21 | Shinko Electric Industries Co., Ltd. | Semiconductor device sealed with resin, and its manufacture |
| US6110761A (en) * | 1997-08-05 | 2000-08-29 | Micron Technology, Inc. | Methods for simultaneously electrically and mechanically attaching lead frames to semiconductor dice and the resulting elements |
| US20030011048A1 (en) * | 1999-03-19 | 2003-01-16 | Abbott Donald C. | Semiconductor circuit assembly having a plated leadframe including gold selectively covering areas to be soldered |
| AUPQ010299A0 (en) | 1999-05-03 | 1999-05-27 | Fast 101 Pty Ltd | Improvements in or relating to trading and settlement |
| JP2002252304A (ja) * | 2001-02-23 | 2002-09-06 | Toshiba Corp | 半導体装置およびこれに用いられる支持基板 |
| TW584950B (en) | 2001-12-31 | 2004-04-21 | Megic Corp | Chip packaging structure and process thereof |
| US6673698B1 (en) | 2002-01-19 | 2004-01-06 | Megic Corporation | Thin film semiconductor package utilizing a glass substrate with composite polymer/metal interconnect layers |
| TW544882B (en) | 2001-12-31 | 2003-08-01 | Megic Corp | Chip package structure and process thereof |
| TW503496B (en) | 2001-12-31 | 2002-09-21 | Megic Corp | Chip packaging structure and manufacturing process of the same |
| JP2003309271A (ja) * | 2002-04-18 | 2003-10-31 | Matsushita Electric Ind Co Ltd | 集積回路素子の実装構造および実装方法 |
| JP3602118B2 (ja) * | 2002-11-08 | 2004-12-15 | 沖電気工業株式会社 | 半導体装置 |
| US7102217B2 (en) * | 2003-04-09 | 2006-09-05 | Micron Technology, Inc. | Interposer substrates with reinforced interconnect slots, and semiconductor die packages including same |
| US20070090527A1 (en) * | 2005-09-30 | 2007-04-26 | Jochen Thomas | Integrated chip device in a package |
| KR100770874B1 (ko) | 2006-09-07 | 2007-10-26 | 삼성전자주식회사 | 매설된 집적회로를 구비한 다층 인쇄회로기판 |
| KR101695353B1 (ko) * | 2010-10-06 | 2017-01-11 | 삼성전자 주식회사 | 반도체 패키지 및 반도체 패키지 모듈 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5506756A (en) * | 1994-01-25 | 1996-04-09 | Intel Corporation | Tape BGA package die-up/die down |
| JP2616565B2 (ja) * | 1994-09-12 | 1997-06-04 | 日本電気株式会社 | 電子部品組立体 |
| JP3487524B2 (ja) * | 1994-12-20 | 2004-01-19 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
-
1997
- 1997-10-13 JP JP9278900A patent/JPH10289932A/ja active Pending
-
1998
- 1998-02-09 US US09/020,546 patent/US6078104A/en not_active Expired - Lifetime
- 1998-02-11 TW TW087101845A patent/TW396470B/zh not_active IP Right Cessation
- 1998-02-16 SG SG1998000335A patent/SG65735A1/en unknown
- 1998-02-17 CN CN98104164A patent/CN1193186A/zh active Pending
- 1998-02-17 KR KR10-1998-0004686A patent/KR100405248B1/ko not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008053755A (ja) * | 2007-11-09 | 2008-03-06 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980071398A (ko) | 1998-10-26 |
| CN1193186A (zh) | 1998-09-16 |
| TW396470B (en) | 2000-07-01 |
| US6078104A (en) | 2000-06-20 |
| KR100405248B1 (ko) | 2004-03-20 |
| SG65735A1 (en) | 1999-06-22 |
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