JPH10290001A

JPH10290001A - ゲートターンオフサイリスタ

Info

Publication number: JPH10290001A
Application number: JP9554797A
Authority: JP
Inventors: Tetsuro Mizoguchi; 哲朗溝口; Arata Kimura; 新木村; Tsutomu Yao; 勉八尾
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-04-14
Filing date: 1997-04-14
Publication date: 1998-10-27

Abstract

(57)【要約】【課題】素子を加圧したとき、電極部品の面の平行度に
加工誤差があっても、ターンオフ失敗しにくいＧＴＯを
得る。【解決手段】最外周リング８でｐエミッタ層１１を設け
ない。【効果】最外周リングでのリング内部の加圧不均一が大
きいが、最外周リングのターンオフ時の電流分担は小さ
くなり、電流集中度が低減される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ゲートターンオフ
サイリスタ（以下ＧＴＯと略記する）、特に大容量の用
途に適したＧＴＯに関する。

【０００２】

【従来の技術】交通，産業，電力等の分野において、キ
ーデバイスであるＧＴＯに対して、大容量化，高周波化
の要求が強い。このうち、動作の高周波化は、素子のス
イッチング時に発生する熱により厳しい制限を受ける。
この問題を解決して高周波動作を可能にしたＧＴＯが特
開平7−22609号公報に記載されている。

【０００３】一般にＧＴＯは円板形状であり、円の中心
部に円形パターンのゲート電極が配置されている。そし
て、負荷電流を通電する単位ユニットであるセグメント
が素子と中心を共有する複数個の同心円上に配列され
る。一つの同心円上の多数のセグメントの集合を以下リ
ングと呼ぶ。セグメントは片側の面にカソード電極を、
また反対側の面にアノード電極を持つ。負荷電流通電の
ため、素子は各電極に接触するカソード電極板及びアノ
ード電極板に挟まれ、更に素子と電極板は一対の外部電
極ブロックに挟まれ、加圧接触状態に支持される。先に
挙げた特願平7−22609 号公報の中で、ブロック状外部
電極は加圧時に半導体基体に応力集中を生じさせないた
めに各電極板より小さい径にされていることが記載され
ている。ブロック状外部電極の径が各電極板より大きい
と、最外周のリングにブロック状外部電極周辺部からの
圧が集中し最外周の接触圧が強くなるが、この方法によ
ると、ブロック状外部電極周辺部の圧が電極板周囲に分
散され応力集中の問題は無くなる。しかしながらブロッ
ク電極の径が小さいため素子周辺部で放熱効果が低くな
る。この従来技術の特徴として、ｐエミッタ層の外径が
ｎエミッタ層の外径よりも小さくされていて、素子周辺
部での電流密度が内周部より小さくされる。こうして、
素子周辺部での発熱が抑えられ、高周波化しても周辺部
でのターンオフ失敗が無くなった。

【０００４】

【発明が解決しようとする課題】従来技術を使って素子
を大容量化即ち大面積化すると、従来技術に関して述べ
たものとは別の要因による応力集中が支配的になること
が明らかになった。この点を以下説明する。

【０００５】素子の電極に接触する電極板の加圧を受け
る表裏二つの面は、加工誤差の影響で完全な平行とはな
らない。この平行度の誤差のため、電極板の厚さが各位
置で異なるようになり、電極板の周辺部の或る位置で厚
さが最大に、また周辺部の別の位置で厚さが最小にな
る。素子を加圧したとき、電極板の位置が厚い部分で応
力が大きくなり、薄い部分で応力が大きくなる。従っ
て、素子を加圧したとき、電極板の最外周部を介して加
圧される最外周のリング内のセグメントで圧力の差が大
きくなる傾向がある。また、最外周のリング内のセグメ
ントで圧力が最大となる傾向がある。実際にはこのよう
な応力の不均一は、電極板のみならず、外部電極，素子
等の加圧面の平行度の誤差が合成して生じるが、この電
極板の平行度の誤差のみを考慮した場合と考え方は同じ
である。

【０００６】素子の通電状態において、圧力の小さいセ
グメントでは素子内部のキャリア量が少なくターンオフ
が速いが、逆に圧力の大きいセグメントでは素子内部の
キャリア量が多くターンオフが遅い。最外周のリングは
ゲートから最も遠いため、ターンオフ時にオフゲート電
流が流れにくく最もターンオフが遅れる、即ち電流集中
を起こしやすいが、その最外周のリング内でもターンオ
フ時間に差が大きいと、ターンオフの遅いセグメントで
電流集中が起きターンオフ失敗が起きる。この電流集中
が素子全体の遮断耐量を制限していた。素子が大面積に
なる程、加圧面の平行度の誤差により生じる面の最外周
部での厚さの差は大きくなり、最外周リング内部の圧力
差も大きくなる。電極板および外部電極ブロックの平行
度の精度を上げれば素子の遮断耐量を更に向上できる
が、これにより加工コストが上がる。

【０００７】本発明の目的は、加圧面の平行度のより大
きな誤差を許容し加工コストを抑えながら、遮断耐量の
大きい大容量素子を提供することである。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、最外周リングのセグメントにおいて、カソード電極
に接するｎエミッタ領域をアノード面上に投影した領域
がアノード電極と接するｐエミッタ領域と重ならないよ
うにする。

【０００９】また、特にリング状のゲート電極を有する
中間リングゲート素子では、最内周リングのセグメント
において、上記のｎエミッタ領域とｐエミッタ領域の位
置関係を適用しても良い。

【００１０】

【発明の実施の形態】以下、本発明を実施例を示しなが
ら詳細に説明する。図１は本発明の第一の実施例を示
す。６ｋＶ，６ｋＡ級素子である。（ａ),（ｂ),（ｃ）
は各々素子全体の平面図，最外周リング付近の断面図及
び平面図，素子をパッケージに組み込んだ状態の断面図
を示す。１が素子であり、２がゲート電極である。素子
の中心にゲート電極２を有するセンタゲート型の素子で
ある。３が多数のセグメントが放射状に並べられて構成
されたリングであり、この素子は１０個のリングを持
つ。以下中心に近いリングから第１リング，第２リング
…第１０リングと呼ぶ。

【００１１】これらのリング内のセグメントを並列動作
させ６ｋＡという大電流を通電する。４９が第９リング
のセグメントであり４１０が第１０リングのセグメント
である。セグメントの寸法は、長手方向が３mm程度、長
手方向に垂直な方向が０.２mm程度である。５がカソー
ド電極、６がアノード電極であり、７がゲート配線層で
ありセグメントを取り囲む形で設けていて素子中心部の
ゲート電極に繋がっている。図では省略したが、ゲート
配線層７にオーミックコンタクトを与えるｐ+層がゲー
ト配線層７に接して設けられている。８が電子を注入す
るｎエミッタ層、９及び１０がアノード電圧を阻止する
ためのｐベース層及びｎベース層、１１がホールを注入
するためのｐエミッタ層、１２がアノード短絡構造を得
るための高濃度ｎ型層である。１３が端面の耐圧を得る
ためのＲＴＶ樹脂である。

【００１２】１４がカソード電極５に接触するカソード
電極板、１５がカソード外部電極であり、１６がアノー
ド電極６に接触するアノード電極板、１７がアノード外
部電極であり、２０がカソード外部電極１５とアノード
外部電極１７を絶縁するための円筒状絶縁リングであ
る。１８がゲート電極２に接触するゲート電極板であ
り、１９がゲートリードである。

【００１３】（ｂ）により、本発明の特徴である構造に
ついて説明する。第９リングのセグメント４９は、ｎエ
ミッタ層８をアノード面に投影した領域に重なるように
ｐエミッタ層１１を有し、第１０リング以外ではこの第
９リングと同じ構造となっている。一方、第１０リング
のセグメント４１０では、ｎエミッタ層８をアノード面
に投影した領域にｐエミッタ層は無く代わりにｎ+ 層１
２が設けられている。この素子では、第１０リングのセ
グメント４１０でｐエミッタ層を無くすと共に第１０リ
ングをサイリスタ動作させぬようにしている。なお、Ｇ
ＴＯとしての大電流通電機能を失なわないためには、最
外周に位置するセグメントの総面積（本数）は、最外周
よりも内側に位置するセグメントの総面積（本数）の１
／２以下とするのが好ましい。

【００１４】ここで、従来構造素子で生じた課題につい
て説明する。

【００１５】図８（ａ）は特開平7−22609号公報の従来
例の構造を示す。素子全体の平面図、素子をパッケージ
に組み込んだ状態の断面図は図１の場合と同様なので省
略する。第９リングのセグメント４９の構造は、図１
（ｂ）と同じであるが、第１０のセグメント４１０にお
いて、ｎエミッタ層８をアノード面に投影した領域に重
なるようにｐエミッタ層１１を有している点、図１
（ｂ）と違っている。ｐエミッタ層１１があるため、セ
グメント４１０もサイリスタ動作をする。

【００１６】（ｂ）は従来素子を加圧したときのリング
内での圧力の分布を示す。横軸は円周方向の位置を角度
で示す。第１０リングでは、第９リングに比べて圧力の
大小差が大きい。このような分布が生じる理由を以下説
明する。素子の電極に接触する電極板の加圧を受ける表
裏二つの面は、加工誤差の影響で完全な平行とはならな
い。この平行度の誤差のため、電極板の厚さが各位置で
異なるようになり、電極板の周辺部の或る位置で厚さが
最大に、また周辺部の別の位置で厚さが最小になる。素
子を加圧したとき、電極板の位置が厚い部分で応力が大
きくなり、薄い部分で応力が大きくなる。従って、素子
を加圧したとき、電極板の最外周部を介して加圧される
最外周のリング内のセグメントで圧力の差が大きくなる
傾向がある。また、最外周のリング内のセグメントで圧
力が最大となる傾向がある。実際にはこのような圧力の
不均一は、電極板のみならず、外部電極，素子等の加圧
面の平行度の誤差が合成して生じるが、この電極板の平
行度の誤差のみを考慮した場合と考え方は同じである。

【００１７】（ｃ）は、従来のセグメントの電流ターン
オフ波形を示す。第１０リングについては、（ｂ）にお
いて圧力が最大となったセグメントについて示す。この
第１０リングのセグメントでは圧力が大きいため導通状
態に大きな電流が流れていて、注入されたキャリアの量
が多いためターンオフが他の第１０リングのセグメント
からも遅れ、ピーク電流Ｉｐが大きい、即ち電流集中度
が大きい。

【００１８】(ｄ)は、このセグメントのターンオフ時の
電圧電流軌跡を示す。このセグメントが破壊せずに動作
できる電圧電流領域即ち安全動作領域を併せて示す。ピ
ーク電流Ｉｐが大きいため、アノード電圧の急激な跳ね
上り即ちスパイク電圧Ｖdsp発生時に動作軌跡は安全動
作領域を超え破壊しやすい。このため、大きなスパイク
電圧Ｖdsp が発生する回路条件では使えない。この電流
集中を緩和するためには、電極板，外部電極等の加圧面
の平行度の精度を上げれば良いが、加工コストが上が
る。より低コストで大きなスパイク電圧Ｖdsp に耐えら
れる素子が望ましい。

【００１９】次に再び図１に戻り本発明の効果を説明す
る。この素子では、第１０リングのセグメント４１０を
サイリスタ動作させぬようにしているため、リング内で
圧力の大小差が大きくとも第１０リングで電流集中は起
きない。そして、ターンオフ時に第９リングのセグメン
ト４９で電流集中が起きるが、第９リングではリング内
で大小差が小さいため、電流集中度は小さくなり大きな
スパイク電圧Ｖdsp が発生しても動作軌跡は安全動作領
域内にとどまり素子は破壊しない。しかも、従来例と比
べ、このような遮断耐量の向上のために電極板，外部電
極等の加圧面の平行度の精度を上げる必要も無い。結果
として、従来構造に比べ数百Ｖ高いスパイク電圧Ｖdsp
に耐えられる素子を低コストで達成できる。

【００２０】以下、本発明の他の実施例を説明してい
く。第一の実施例と共通点が多いので、第一の実施例と
異なる点を中心に説明する。

【００２１】図２は、本発明の第二の実施例を示す。

【００２２】（ａ）は最外周リング付近の断面図及び平
面図を示す。第９リングのセグメント４９では、ｎエミ
ッタ層８をアノード面に投影した領域に重なるようにｐ
エミッタ層１１を有し、第１０リング以外ではこの第９
リングと同じ構造となっている。一方、第１０リングの
セグメント４１０では、ｎエミッタ層８をアノード面に
投影した領域にｐエミッタ層は無く代わりにｎ+ 層１２
が設けられている。第一の実施例と異なる点は、導通状
態に第９リングのセグメント４９と第１０リングのセグ
メント４１０の間の距離Ｌ他を調節して、図中点線矢印
の経路でセグメント４９のｐエミッタ層１１からセグメ
ント４１０のｎエミッタまでホールを注入しサイリスタ
動作をさせていることである。このとき、ｐエミッタと
ｎエミッタが遠いのでキャリア注入量は小さく、セグメ
ント４１０に流れる電流は小さい。（ｂ）はセグメント
の電流ターンオフ波形を示す。第１０リングについて
は、圧力が最大となったセグメントについて示す。この
第１０リングのセグメントでは圧力が大きいが導通時の
電流は小さく抑えられていて、注入されたキャリアの量
が少ないため、他のセグメントからのターンオフの遅れ
は小さく、ピーク電流Ｉｐは小さく抑えられる、即ち電
流集中度が小さい。

【００２３】（ｃ）は、このセグメントのターンオフ時
の電圧電流軌跡を示す。このセグメントの安全動作領域
を併せて示す。セグメント４１０ではｐエミッタ層１１
までの距離が遠くホール注入量が小さいため、ターンオ
フ時に電流集中してもサイリスタの再点弧が起きにく
い、即ち安全動作領域が図８（ｃ）の従来例の場合より
も広くなっている。また、ピーク電流Ｉｐが小さい。こ
れらの効果により、図８（ｃ）と同じ回路条件の動作で
も、動作軌跡は大きなマージンを持って安全動作領域内
にある。第一の実施例と比べると、第９リングと第１０
リング共同でターンオフ時の集中電流を流すため、より
遮断耐量が大きい。従来構造に比べ１ｋＶ程度高いスパ
イク電圧Ｖdsp に耐えられる素子を低コストで達成でき
た。尚、セグメント４１０に流れる電流は小さいので素
子周辺における温度上昇の問題は無い。

【００２４】図３は、本発明の第三の実施例を示す。最
外周リング付近の断面図及び平面図を示す。図２の第二
の実施例の場合と同じく第１０リングのセグメント４１
０を適度にサイリスタ動作させる。第二の実施例と違う
点は、素子の周辺部にｐエミッタ１１′を設け、ここか
らもサイリスタ電流を流している点である。第二の実施
例と比べ、ターンオフ時の第１０リングの集中電流の分
担が増え、遮断耐量は更に高かった。この例では、周辺
部のｐエミッタ１１′は円環状に設けたが、他にも断続
状に設けるなど種々の方法が有る。セグメント４１０に
流れる電流は小さいので素子周辺における温度上昇の問
題は無い。

【００２５】図４は、本発明の第四の実施例の素子の平
面図を示す。図１の第一の実施例と違い、円環状のゲー
トがリングに挟まれた形で設けてある、いわゆる中間リ
ングゲート型の素子である。この方式の素子では、最内
周の第１リングの電流集中も問題となる。理由は、第１
リングがゲート電極２から遠いこと、第１リングはセグ
メント数が少ないこと、外部ブロック電極の構造の関係
上第１リングへの応力集中が避けられないことである。
これらの問題を回避するため、この素子では、第１リン
グのセグメントに、本発明の特徴である構造即ちｎエミ
ッタ層をアノード面に投影した領域にｐエミッタ層が無
い構造を適用してある。中間リングゲート型の素子は、
素子内のゲート配線が短いため高遮断耐量が期待できる
構造であり、本発明の適用により、従来構造の素子より
１ｋＶ以上高いスパイク電圧Vdspに耐えられる素子が得
られた。セグメント数が少ない第１リングでｐエミッタ
を削除したため、本発明の適用に伴うオン電圧の増大は
小さかった。中間リングゲート型の素子でも最外周の第
１０リングの電流集中が問題になる場合は第１０リング
で本発明を適用すれば良い。或いは、第１リング，第１
０リング両方に本発明を適用しても良い。

【００２６】図５は、本発明の第五の実施例の素子の最
外周リング付近の構造を示す。センタゲート型の素子の
場合である。図１の第一の実施例における第１０リング
のセグメントを二つに分けリング数を１１個とし、第１
１リングのセグメント４１１で、ｎエミッタ層８をアノ
ード面に投影した領域にｐエミッタ層は無く代わりにｎ
+ 層１２が設けられている。第１０リングのセグメント
４１０の長手方向の長さを約２mm、第１１リングのセグ
メント４１１の長手方向の長さを約１mmとしている。ｐ
エミッタ層を削除した面積が小さいので、本発明の適用
に伴うオン電圧の増大は小さかった。特に電極板の反り
の影響他でセグメント中の外周部近傍の狭い部分のみに
応力集中が起きるとき、この方法は有効である。

【００２７】図６は、本発明の第六の実施例の素子の最
外周リング付近の断面図を示す。いわゆるパンチスルー
構造の素子であり、ｎベース層１０より不純物濃度が高
いｎバッファ層２１を使い耐圧を維持しつつ、ｎベース
層１０の不純物濃度を下げ厚さを薄くすることで、低損
失化を実現している。第１０リングのセグメント410
で、ｎエミッタ層８をアノード面に投影した領域にｐエ
ミッタ層は無く代わりにｎ+ 層１２が設けられている。

【００２８】図７は、第一の実施例の素子（ＳＷ₁₁，Ｓ
Ｗ₁₂，ＳＷ₂₁，ＳＷ₂₂，ＳＷ₃₁，ＳＷ₃₂）をスイッチン
グ素子として使って構成した電動機駆動インバータの一
例を示す。２個のスイッチング素子（例えばＳＷ₁₁とＳ
Ｗ₁₂）が直列に接続されて一相分のインバータ単位が構
成されている。また、各々のスイッチング素子にフリー
ホイールダイオードＦＤが逆並列に接続されている。更
に各々のスイッチング素子には、スイッチング素子を急
峻な電圧の上昇から保護するために、いわゆるスナバ回
路Ｓが並列に接続される。このスナバ回路は、ダイオー
ドＳＤと抵抗ＳＲの並列回路にコンデンサＳＣを直列に
接続したものである。各相における２個のスイッチング
素子の直列接続点は、それぞれ、交流端子Ｔ₃，Ｔ₄，Ｔ
₅に接続される。各交流端子に３相誘導電動機が接続さ
れる。上アーム側のスイッチング素子のアノードは、３
個とも共通であり、直列端子Ｔ₁において直流電圧源の
高電位側と接続されている。下アーム側のスイッチング
素子のカソードは、３個とも共通であり、直列端子Ｔ₂
において直流電圧源の低電位側と接続されている。この
ような構成の装置において、各スイッチング動作により
直流を交流に変換し、３相誘導電動機を駆動する。上下
アームの各スイッチング素子のゲートとカソード間に
は、スイッチング動作を制御のゲート回路が接続され
る。本発明により、高遮断耐量を持つ素子が実現できた
ため、スナバ回路のコンデンサＳＣの容量を大幅に低減
できた。その結果従来を上回る装置の低損失化，高周波
化，小型化，簡略化が実現できた。しかも、これらは低
コストで実現できた。

【００２９】

【発明の効果】以上、本発明によると、ゲートから遠い
リングにおけるリング内の加圧の不均一に起因する電流
集中を抑制できるため、主に大容量素子での高遮断耐量
を実現できる。即ち、許容スパイク電圧を１ｋＶ程度高
めることができる。しかもこのことは、電極用部品の加
工精度を高めずに、即ち低コストで実現できる。

【図面の簡単な説明】

【図１】本発明の第一の実施例を示す。

【図２】本発明の第二の実施例を示す。

【図３】本発明の第三の実施例を示す。

【図４】本発明の第四の実施例を示す。

【図５】本発明の第五の実施例を示す。

【図６】本発明の第六の実施例を示す。

【図７】本発明の素子を使った電動機駆動インバータの
回路図。

【図８】従来技術による素子を示す。

【符号の説明】

１１…ｐエミッタ層、４９…内周リング（第１〜９リン
グ）のセグメント、４１０…最外周リング（第１０リン
グ）のセグメント。

Claims

【特許請求の範囲】

【請求項１】円板状の半導体を基体とし、第一の主表面
及び第二の主表面を有し、第二の主表面が突部を有し、
第一の主表面上の第一の電極，第二の主表面突部上の第
二の電極，第二の主表面上の第三の電極，第一の電極に
隣接する第一導電型の第一の半導体領域，第一の半導体
領域に隣接する第二導電型の第二の半導体領域，第二の
電極に隣接する第二導電型の第三の半導体領域，第三の
電極に隣接する第一導電型の第四の半導体領域，第二の
半導体領域，第三の半導体領域及び第四の半導体領域に
隣接する第一導電型の第五の半導体領域を構成要素と
し、第二の電極と隣接する突部が半導体基体と中心を共
有する複数の同心円上に配列されているゲートターンオ
フサイリスタにおいて、最外周部の同心円上の突部にお
いて、第三の半導体領域を第一の主表面上に投影した領
域と第一の半導体領域が重ならないことを特徴とするゲ
ートターンオフサイリスタ。
【請求項２】円板状の半導体を基体とし、第一の主表面
及び第二の主表面を有し、第二の主表面が突部を有し、
第一の主表面上の第一の電極，第二の主表面突部上の第
二の電極，第二の主表面上の第三の電極，第一の電極に
隣接する第一導電型の第一の半導体領域，第一の半導体
領域に隣接する第二導電型の第二の半導体領域，第二の
電極に隣接する第二導電型の第三の半導体領域，第三の
電極に隣接する第一導電型の第四の半導体領域，第二の
半導体領域，第三の半導体領域及び第四の半導体領域に
隣接する第一導電型の第五の半導体領域を構成要素と
し、第三の電極が半導体基体の円と中心を共有する同心
円環状であり、第二の電極と隣接する突部が半導体基体
の円と中心を共有する複数の同心円上に配列されている
ゲートターンオフサイリスタにおいて、最内周部の同心
円上の突部において、第三の半導体領域を第一の主表面
上に投影した領域と第一の半導体領域が重ならないこと
を特徴とするゲートターンオフサイリスタ。