JPH10290145A - ヒステリシス回路 - Google Patents
ヒステリシス回路Info
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- JPH10290145A JPH10290145A JP11194097A JP11194097A JPH10290145A JP H10290145 A JPH10290145 A JP H10290145A JP 11194097 A JP11194097 A JP 11194097A JP 11194097 A JP11194097 A JP 11194097A JP H10290145 A JPH10290145 A JP H10290145A
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- signal
- circuit
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Abstract
(57)【要約】
【課題】信号伝達が遅延せず、消費電流が小さいヒステ
リシス回路を提供する。 【解決手段】直列接続された信号伝達回路１１、１２の
第１のノード(接続中点)Ａにクランプ回路１３を設け、
接続中点Ａの信号レベルをクランプし、入出力信号Ｉ
Ｎ、ＯＵＴの特性にヒステリシスを持たせる。このクラ
ンプ回路１３は、入出力信号ＩＮ、ＯＵＴが所定条件に
なり、クランプが解除された後、正帰還動作に移行し、
接続中点の信号レベルと出力信号ＯＵＴのレベル変化を
加速するので、応答性がよく、また、正帰還動作を行っ
ている期間だけクランプ回路１３が電流を消費するの
で、低消費電流である。
リシス回路を提供する。 【解決手段】直列接続された信号伝達回路１１、１２の
第１のノード(接続中点)Ａにクランプ回路１３を設け、
接続中点Ａの信号レベルをクランプし、入出力信号Ｉ
Ｎ、ＯＵＴの特性にヒステリシスを持たせる。このクラ
ンプ回路１３は、入出力信号ＩＮ、ＯＵＴが所定条件に
なり、クランプが解除された後、正帰還動作に移行し、
接続中点の信号レベルと出力信号ＯＵＴのレベル変化を
加速するので、応答性がよく、また、正帰還動作を行っ
ている期間だけクランプ回路１３が電流を消費するの
で、低消費電流である。
Description
【０００１】
【発明の属する技術分野】本発明は、電子回路の技術分
野にかかり、特に、半導体デバイス内に設けられるヒス
テリシス回路に関する。
野にかかり、特に、半導体デバイス内に設けられるヒス
テリシス回路に関する。
【０００２】
【従来の技術】従来より、半導体デバイス内の信号伝送
ラインや電源ラインにノイズが侵入し、内部回路が誤動
作することが知られており、内部の信号伝送経路中にヒ
ステリシス回路を挿入することで対策が図られている。
ラインや電源ラインにノイズが侵入し、内部回路が誤動
作することが知られており、内部の信号伝送経路中にヒ
ステリシス回路を挿入することで対策が図られている。
【０００３】ヒステリシス回路は、一般に、出力信号が
ローレベルからハイレベルに切り換えられる入力信号レ
ベルをスレッショルド電圧ＶT+とし、ハイレベルからロ
ーレベルに切り換えられる入力信号レベルをスレッショ
ルド電圧ＶT-とした場合、スレッショルド電圧ＶT+、Ｖ
T-間には、
ローレベルからハイレベルに切り換えられる入力信号レ
ベルをスレッショルド電圧ＶT+とし、ハイレベルからロ
ーレベルに切り換えられる入力信号レベルをスレッショ
ルド電圧ＶT-とした場合、スレッショルド電圧ＶT+、Ｖ
T-間には、
【０００４】ＶT-＜ＶT+ の大小関係が成立するように設定されており、入力信号
の変化が一旦スレッショルド電圧を超え、出力信号レベ
ルが切り替えられた後は、ノイズ等によって入力信号レ
ベルが変動した場合でも、出力信号が元の信号レベルに
戻らないように構成されている。
の変化が一旦スレッショルド電圧を超え、出力信号レベ
ルが切り替えられた後は、ノイズ等によって入力信号レ
ベルが変動した場合でも、出力信号が元の信号レベルに
戻らないように構成されている。
【０００５】図７の符号１０１に示すものは、ＤＲＡＭ
内部のヒステリシス回路であり、２個のインバータ１１
０、１２０が直列接続されている。前段のインバータ１
１０への入力信号ＩＮは、接続中点Ｂに反転出力された
後、後段のインバータ１２０に入力されており、定常状
態では、後段インバータ１２０からの出力信号ＯＵＴと
入力信号ＩＮとは、同極性になるように構成されてい
る。
内部のヒステリシス回路であり、２個のインバータ１１
０、１２０が直列接続されている。前段のインバータ１
１０への入力信号ＩＮは、接続中点Ｂに反転出力された
後、後段のインバータ１２０に入力されており、定常状
態では、後段インバータ１２０からの出力信号ＯＵＴと
入力信号ＩＮとは、同極性になるように構成されてい
る。
【０００６】前段インバータ１１０は後段インバータ１
２０の入力容量を充放電させるため、ｐチャネルＭＯＳ
ＦＥＴ１１０1とｎチャネルＭＯＳＦＥＴ１１０2とが直
列接続された回路によって構成されており、そのため、
入力信号ＩＮがローレベルとハイレベルの間の中間レベ
ルになった場合には、各ＭＯＳＦＥＴ１１０1、１１０2
が共に半導通状態になり、前段インバータ１１０内に貫
通電流が流れる結果、接続中点Ｂも中間レベルになって
しまう。
２０の入力容量を充放電させるため、ｐチャネルＭＯＳ
ＦＥＴ１１０1とｎチャネルＭＯＳＦＥＴ１１０2とが直
列接続された回路によって構成されており、そのため、
入力信号ＩＮがローレベルとハイレベルの間の中間レベ
ルになった場合には、各ＭＯＳＦＥＴ１１０1、１１０2
が共に半導通状態になり、前段インバータ１１０内に貫
通電流が流れる結果、接続中点Ｂも中間レベルになって
しまう。
【０００７】このヒステリシス回路１０１は、電源電圧
ＶDDと接続中点Ｂの間に、ｐチャネルＭＯＳＦＥＴ１３
０から成る電流供給回路が設けられており、そのｐチャ
ネルＭＯＳＦＥＴ１３０のゲート端子には出力信号ＯＵ
Ｔが入力され、出力信号ＯＵＴが低下してｐチャネルＭ
ＯＳＦＥＴ１３０が導通した場合に、電源電圧ＶDDから
接続中点Ｂに電流を供給できるように構成されている。
出力信号ＯＵＴがハイレベルにあり、ｐチャネルＭＯＳ
ＦＥＴ１３０が遮断状態にある場合には、接続中点Ｂに
は電流は供給されない。
ＶDDと接続中点Ｂの間に、ｐチャネルＭＯＳＦＥＴ１３
０から成る電流供給回路が設けられており、そのｐチャ
ネルＭＯＳＦＥＴ１３０のゲート端子には出力信号ＯＵ
Ｔが入力され、出力信号ＯＵＴが低下してｐチャネルＭ
ＯＳＦＥＴ１３０が導通した場合に、電源電圧ＶDDから
接続中点Ｂに電流を供給できるように構成されている。
出力信号ＯＵＴがハイレベルにあり、ｐチャネルＭＯＳ
ＦＥＴ１３０が遮断状態にある場合には、接続中点Ｂに
は電流は供給されない。
【０００８】このヒステリシス回路１０１の動作を説明
する。入力信号ＩＮがハイレベルからローレベルに徐々
に移行する場合、初期状態では接続中点Ｂはローレベル
にあるが、その状態から入力信号ＩＮが低下すると、前
段インバータ１１０は半導通状態になり、その結果、接
続中点Ｂの信号レベルは上昇し、ハイレベルとローレベ
ルの間の中間レベルになる。
する。入力信号ＩＮがハイレベルからローレベルに徐々
に移行する場合、初期状態では接続中点Ｂはローレベル
にあるが、その状態から入力信号ＩＮが低下すると、前
段インバータ１１０は半導通状態になり、その結果、接
続中点Ｂの信号レベルは上昇し、ハイレベルとローレベ
ルの間の中間レベルになる。
【０００９】このとき、後段のインバータ１２０の出力
信号ＯＵＴはハイレベルを維持しており、ｐチャネルＭ
ＯＳＦＥＴ１３０は遮断しているものとすると、更に入
力信号ＩＮが低下し、スレッショルド電圧ＶT-よりも小
さくなったところで、接続中点Ｂがハイレベルになり、
それに伴い、出力信号ＯＵＴはローレベルになって安定
する。
信号ＯＵＴはハイレベルを維持しており、ｐチャネルＭ
ＯＳＦＥＴ１３０は遮断しているものとすると、更に入
力信号ＩＮが低下し、スレッショルド電圧ＶT-よりも小
さくなったところで、接続中点Ｂがハイレベルになり、
それに伴い、出力信号ＯＵＴはローレベルになって安定
する。
【００１０】以上の動作では、ｐチャネルＭＯＳＦＥＴ
１３０は導通しないので、ヒステリシス回路１０１全体
としては、電流供給回路が設けられていない場合と同様
の動作特性を示す。
１３０は導通しないので、ヒステリシス回路１０１全体
としては、電流供給回路が設けられていない場合と同様
の動作特性を示す。
【００１１】逆に、入力信号ＩＮがローレベルからハイ
レベルに徐々に移行する場合、初期状態では接続中点Ｂ
はハイレベルにあり、ｐチャネルＭＯＳＦＥＴ１３０の
ゲート端子はローレベルにあるため、ｐチャネルＭＯＳ
ＦＥＴ１３０は導通状態にあるが、接続中点Ｂはハイレ
ベルであるため、電流は流れない。
レベルに徐々に移行する場合、初期状態では接続中点Ｂ
はハイレベルにあり、ｐチャネルＭＯＳＦＥＴ１３０の
ゲート端子はローレベルにあるため、ｐチャネルＭＯＳ
ＦＥＴ１３０は導通状態にあるが、接続中点Ｂはハイレ
ベルであるため、電流は流れない。
【００１２】その状態から入力信号ＩＮが上昇し、前段
インバータ１１０が半導通状態になると、ｎチャネルＭ
ＯＳＦＥＴ１１０1が、接続中点Ｂの信号レベルを低下
させようとするが、ｐチャネルＭＯＳＦＥＴ１３０は接
続中点Ｂに電流を供給し、接続中点Ｂの信号レベル変化
を抑制する。従って、接続中点Ｂはハイレベルを維持す
る。
インバータ１１０が半導通状態になると、ｎチャネルＭ
ＯＳＦＥＴ１１０1が、接続中点Ｂの信号レベルを低下
させようとするが、ｐチャネルＭＯＳＦＥＴ１３０は接
続中点Ｂに電流を供給し、接続中点Ｂの信号レベル変化
を抑制する。従って、接続中点Ｂはハイレベルを維持す
る。
【００１３】それよりも更に入力信号ＩＮが上昇し、前
段インバータ１１０内のｎチャネルＭＯＳＦＥＴ１１０
2の電流吸込能力が高くなると、接続中点Ｂの信号レベ
ルは低下し始める。その状態ではｐチャネルＭＯＳＦＥ
Ｔ１３０が接続中点Ｂに電流を供給し続けているが、入
力信号レベルＩＮがスレッショルド電圧ＶT+を超え、ｎ
チャネルＭＯＳＦＥＴ１１０2の電流吸込能力が高まる
結果、接続中点Ｂの信号レベルが低下すると、出力信号
ＯＵＴが上昇し始める。
段インバータ１１０内のｎチャネルＭＯＳＦＥＴ１１０
2の電流吸込能力が高くなると、接続中点Ｂの信号レベ
ルは低下し始める。その状態ではｐチャネルＭＯＳＦＥ
Ｔ１３０が接続中点Ｂに電流を供給し続けているが、入
力信号レベルＩＮがスレッショルド電圧ＶT+を超え、ｎ
チャネルＭＯＳＦＥＴ１１０2の電流吸込能力が高まる
結果、接続中点Ｂの信号レベルが低下すると、出力信号
ＯＵＴが上昇し始める。
【００１４】すると、ｐチャネルＭＯＳＦＥＴ１３０の
電流供給能力が低下するため、接続中点Ｂに供給される
電流は減少し、その結果、接続中点Ｂの信号レベルが一
層低下する。この状態は、出力信号ＯＵＴの上昇と接続
中点Ｂの低下とが正帰還の関係にあり、正帰還ループが
形成されることにより、接続中点の信号レベル変化と出
力信号ＯＵＴのレベル変化とが加速される。そのため、
一旦正帰還ループが形成されると、接続中点Ｂはローレ
ベル、出力信号ＯＵＴはハイレベルに急速に移行し、入
力信号ＩＮは遅れてハイレベルに到達する。
電流供給能力が低下するため、接続中点Ｂに供給される
電流は減少し、その結果、接続中点Ｂの信号レベルが一
層低下する。この状態は、出力信号ＯＵＴの上昇と接続
中点Ｂの低下とが正帰還の関係にあり、正帰還ループが
形成されることにより、接続中点の信号レベル変化と出
力信号ＯＵＴのレベル変化とが加速される。そのため、
一旦正帰還ループが形成されると、接続中点Ｂはローレ
ベル、出力信号ＯＵＴはハイレベルに急速に移行し、入
力信号ＩＮは遅れてハイレベルに到達する。
【００１５】以上の動作について、入力信号ＩＮを直線
的に変化させた場合の出力信号ＯＵＴの変化と、接続中
点Ｂの信号レベルＶnodeの変化とを図８のグラフに示
す。このヒステリシス回路１０１のスレッショルド電圧
ＶT-、ＶT+は、約１．３５Ｖと約１．５５Ｖであり、入
力信号ＩＮのヒステリシス幅ＶHは約０．２Ｖとなって
いる。
的に変化させた場合の出力信号ＯＵＴの変化と、接続中
点Ｂの信号レベルＶnodeの変化とを図８のグラフに示
す。このヒステリシス回路１０１のスレッショルド電圧
ＶT-、ＶT+は、約１．３５Ｖと約１．５５Ｖであり、入
力信号ＩＮのヒステリシス幅ＶHは約０．２Ｖとなって
いる。
【００１６】上述したように、上記ヒステリシス回路１
０１では、ｐチャネルＭＯＳＦＥＴ１３０が接続中点Ｂ
に電流を供給し、接続中点Ｂのハイレベルからローレベ
ルへの変化を遅らせることでステリシス特性を生成する
ものであるが、正帰還ループが形成されるまでは、ｐチ
ャネルＭＯＳＦＥＴ１３０から接続中点Ｂに電流が供給
され続けるため、ヒステリシス回路１０１の消費電流量
は、図９に示すように大きい。
０１では、ｐチャネルＭＯＳＦＥＴ１３０が接続中点Ｂ
に電流を供給し、接続中点Ｂのハイレベルからローレベ
ルへの変化を遅らせることでステリシス特性を生成する
ものであるが、正帰還ループが形成されるまでは、ｐチ
ャネルＭＯＳＦＥＴ１３０から接続中点Ｂに電流が供給
され続けるため、ヒステリシス回路１０１の消費電流量
は、図９に示すように大きい。
【００１７】１個のヒステリシス回路１０１では、その
消費電流が問題とならない場合でも、一つの半導体デバ
イス内に多数のヒステリシス回路１０１が設けられてい
るため、半導体デバイス全体では、ヒステリシス回路１
０１が動作する度に大電流を消費し、温度上昇やノイズ
の原因となってしまう。
消費電流が問題とならない場合でも、一つの半導体デバ
イス内に多数のヒステリシス回路１０１が設けられてい
るため、半導体デバイス全体では、ヒステリシス回路１
０１が動作する度に大電流を消費し、温度上昇やノイズ
の原因となってしまう。
【００１８】この場合、前段インバータ１１０内のＭＯ
ＳＦＥＴ１１０1、１１０2や電流供給回路となるｐチャ
ネルＭＯＳＦＥＴ１３０のサイズを小さくすれば消費電
流量を低下させることができるが、前段インバータ１１
０の電流駆動能力が低下するため、後段インバータ１２
０の入力容量や、配線の浮遊容量を充放電させるための
時間が長くなり、信号伝達が遅延してしまうという問題
がある。
ＳＦＥＴ１１０1、１１０2や電流供給回路となるｐチャ
ネルＭＯＳＦＥＴ１３０のサイズを小さくすれば消費電
流量を低下させることができるが、前段インバータ１１
０の電流駆動能力が低下するため、後段インバータ１２
０の入力容量や、配線の浮遊容量を充放電させるための
時間が長くなり、信号伝達が遅延してしまうという問題
がある。
【００１９】
【発明が解決しようとする課題】本発明は上記従来技術
の不都合を解決するために創作されたものであり、その
目的は、信号伝達が遅延せず、消費電流が小さいヒステ
リシス回路を提供することにある。
の不都合を解決するために創作されたものであり、その
目的は、信号伝達が遅延せず、消費電流が小さいヒステ
リシス回路を提供することにある。
【００２０】
【課題を解決するための手段】上記課題を解決するため
に、請求項１に記載のヒステリシス回路は、第１及び第
２の電源電圧供給ラインと、上記第１及び第２の電源電
圧供給ラインに電気的に接続されており、第１の電源電
圧と第２の電源電圧との間において変化する入力信号を
第１のノードに供給するための第１の信号伝達回路と、
上記第１及び第２の電源電圧供給ラインに電気的に接続
されており、上記第１のノードの信号を出力信号として
供給するための第２の信号伝達回路と、上記だい１のノ
ードと上記第１及び第２の電源電圧供給ラインの一方と
の間に直列に電気的に接続されている第１及び第２のＭ
ＯＳトランジスタとを有し、上記第１及び第２のＭＯＳ
トランジスタの一方のゲートには上記入力信号が供給さ
れ、上記第１及び第２のＭＯＳトランジスタの他方のゲ
ートには上記出力信号が供給されることを特徴とする。
に、請求項１に記載のヒステリシス回路は、第１及び第
２の電源電圧供給ラインと、上記第１及び第２の電源電
圧供給ラインに電気的に接続されており、第１の電源電
圧と第２の電源電圧との間において変化する入力信号を
第１のノードに供給するための第１の信号伝達回路と、
上記第１及び第２の電源電圧供給ラインに電気的に接続
されており、上記第１のノードの信号を出力信号として
供給するための第２の信号伝達回路と、上記だい１のノ
ードと上記第１及び第２の電源電圧供給ラインの一方と
の間に直列に電気的に接続されている第１及び第２のＭ
ＯＳトランジスタとを有し、上記第１及び第２のＭＯＳ
トランジスタの一方のゲートには上記入力信号が供給さ
れ、上記第１及び第２のＭＯＳトランジスタの他方のゲ
ートには上記出力信号が供給されることを特徴とする。
【００２１】この場合、請求項２に記載の発明のよう
に、上記第１及び第２のＭＯＳトランジスタはｐチャネ
ルＭＯＳトランジスタであり、上記第１のノードと高電
源電圧供給ラインとの間に直列に接続される構成とする
ことができる。
に、上記第１及び第２のＭＯＳトランジスタはｐチャネ
ルＭＯＳトランジスタであり、上記第１のノードと高電
源電圧供給ラインとの間に直列に接続される構成とする
ことができる。
【００２２】また、請求項３に記載の発明のように、上
記第１及び第２のＭＯＳトランジスタはｎチャネルＭＯ
Ｓトランジスタであり、上記第１のノードと低電源電圧
供給ラインとの間に直列に接続される構成とすることが
できる。
記第１及び第２のＭＯＳトランジスタはｎチャネルＭＯ
Ｓトランジスタであり、上記第１のノードと低電源電圧
供給ラインとの間に直列に接続される構成とすることが
できる。
【００２３】更には、請求項４に記載の発明のように、
上記第１のノードと上記第１及び第２の電源電圧供給ラ
インの他方との間に直列に電気的に接続されている第３
及び第４のＭＯＳトランジスタを有し、上記第３及び第
４のＭＯＳトランジスタの一方のゲートには上記入力信
号が供給され、上記第３及び第４のＭＯＳトランジスタ
の他方のゲートには上記出力信号が供給される構成とす
ることができる。
上記第１のノードと上記第１及び第２の電源電圧供給ラ
インの他方との間に直列に電気的に接続されている第３
及び第４のＭＯＳトランジスタを有し、上記第３及び第
４のＭＯＳトランジスタの一方のゲートには上記入力信
号が供給され、上記第３及び第４のＭＯＳトランジスタ
の他方のゲートには上記出力信号が供給される構成とす
ることができる。
【００２４】また、このヒステリシス回路は、請求項５
に記載の発明のように、上記第１及び第２のＭＯＳトラ
ンジスタはｐチャネルＭＯＳトランジスタであり、上記
第１のノードと高電源電圧(ＶDD)供給ラインとの間に直
列に接続されており、上記第３及び第４のＭＯＳトラン
ジスタはｎチャネルＭＯＳトランジスタであり、上記第
１のノードと低電源電圧(ＶSS)供給ラインとの間に直列
に接続されている構成とすることができる。
に記載の発明のように、上記第１及び第２のＭＯＳトラ
ンジスタはｐチャネルＭＯＳトランジスタであり、上記
第１のノードと高電源電圧(ＶDD)供給ラインとの間に直
列に接続されており、上記第３及び第４のＭＯＳトラン
ジスタはｎチャネルＭＯＳトランジスタであり、上記第
１のノードと低電源電圧(ＶSS)供給ラインとの間に直列
に接続されている構成とすることができる。
【００２５】本発明のヒステリシス回路は、第１及び第
２の信号伝達回路が直列に接続され、前後段の信号伝達
回路の接続中点(第１のノード)に２つのＭＯＳトランジ
スタでなるクランプ回路が設けられており、入出力信号
レベルと、接続中点の信号レベルとが、第１の電源電圧
のレベルと第２の電源電圧のレベルとの間で変化するよ
うに構成されている。
２の信号伝達回路が直列に接続され、前後段の信号伝達
回路の接続中点(第１のノード)に２つのＭＯＳトランジ
スタでなるクランプ回路が設けられており、入出力信号
レベルと、接続中点の信号レベルとが、第１の電源電圧
のレベルと第２の電源電圧のレベルとの間で変化するよ
うに構成されている。
【００２６】例えば、第１の電源電圧(ＶDD)レベルをハ
イレベルとし、第２電源電圧(ＶSS)レベルをローレベル
とし、また、入力信号のレベル変化によって接続中点の
信号レベルがローレベルからハイレベル又はハイレベル
からローレベルに移行する際には、上記クランプ回路が
接続中点の信号レベル変化を抑制し、ローレベル又はハ
イレベルの状態を維持しようとするので、出力信号特性
がヒステリシスを有するようになる。
イレベルとし、第２電源電圧(ＶSS)レベルをローレベル
とし、また、入力信号のレベル変化によって接続中点の
信号レベルがローレベルからハイレベル又はハイレベル
からローレベルに移行する際には、上記クランプ回路が
接続中点の信号レベル変化を抑制し、ローレベル又はハ
イレベルの状態を維持しようとするので、出力信号特性
がヒステリシスを有するようになる。
【００２７】上記クランプ回路には入力信号と出力信号
とが入力されており、レベル変化によって入出力信号が
所定の条件を満たしたときに、接続中点の信号レベル変
化を加速させるように構成されている。
とが入力されており、レベル変化によって入出力信号が
所定の条件を満たしたときに、接続中点の信号レベル変
化を加速させるように構成されている。
【００２８】このように、接続中点の信号レベル変化を
抑制し、また、加速させることにより、接続中点がハイ
レベルとローレベルの間の中間レベルとなる期間を短縮
させるので、信号伝達が速く、また、クランプ回路の電
流消費を抑制することが可能となる。
抑制し、また、加速させることにより、接続中点がハイ
レベルとローレベルの間の中間レベルとなる期間を短縮
させるので、信号伝達が速く、また、クランプ回路の電
流消費を抑制することが可能となる。
【００２９】また、上記接続中点の信号レベルがローレ
ベルからハイレベルへ移行する場合と、ハイレベルから
ローレベルに移行する場合の双方について、先ず、接続
中点の信号レベル変化を抑制し、次いで、入力信号と出
力信号とが所定条件を満足したときに、接続中点の信号
レベル変化を加速するように構成しておくと、接続中点
がハイレベルとローレベルの間の中間レベルにある期間
が一層短くなるので、動作が速くなり、クランプ回路の
電流消費も一層減少する。
ベルからハイレベルへ移行する場合と、ハイレベルから
ローレベルに移行する場合の双方について、先ず、接続
中点の信号レベル変化を抑制し、次いで、入力信号と出
力信号とが所定条件を満足したときに、接続中点の信号
レベル変化を加速するように構成しておくと、接続中点
がハイレベルとローレベルの間の中間レベルにある期間
が一層短くなるので、動作が速くなり、クランプ回路の
電流消費も一層減少する。
【００３０】このように、接続中点の信号レベル変化を
加速させる場合は、クランプ回路が出力信号変化と接続
中点の信号レベル変化とを正帰還させ、出力信号レベル
変化も加速させると、ヒステリシス回路動作を一層速く
することができる。
加速させる場合は、クランプ回路が出力信号変化と接続
中点の信号レベル変化とを正帰還させ、出力信号レベル
変化も加速させると、ヒステリシス回路動作を一層速く
することができる。
【００３１】尚、集積回路(半導体デバイス)の内部で
は、インバータが最も簡単な信号伝達回路であるので、
本発明のヒステリシス回路の信号伝達回路にはインバー
タを用い簡単な回路構成とすることが好ましい。
は、インバータが最も簡単な信号伝達回路であるので、
本発明のヒステリシス回路の信号伝達回路にはインバー
タを用い簡単な回路構成とすることが好ましい。
【００３２】
【発明の実施の形態】図１(ａ)の符号１は、本発明の第
１の実施形態のヒステリシス回路であり、直列接続され
た２個の信号伝達回路を有している。
１の実施形態のヒステリシス回路であり、直列接続され
た２個の信号伝達回路を有している。
【００３３】その２個の信号伝達回路は、それぞれイン
バータ１１、１２で構成されており、前段インバータ１
１の出力端子と後段インバータ１２の入力端子は互いに
接続され、符号Ａで示す接続中点が構成されている。
バータ１１、１２で構成されており、前段インバータ１
１の出力端子と後段インバータ１２の入力端子は互いに
接続され、符号Ａで示す接続中点が構成されている。
【００３４】前段インバータ１１には、入力信号ＩＮが
入力されており、接続中点Ａにはその入力信号ＩＮが反
転出力されており、後段インバータ１２は接続中点Ａの
信号レベルを再度反転し、定常状態では、入力信号ＩＮ
と同極性の出力信号ＯＵＴを出力するように構成されて
いる。
入力されており、接続中点Ａにはその入力信号ＩＮが反
転出力されており、後段インバータ１２は接続中点Ａの
信号レベルを再度反転し、定常状態では、入力信号ＩＮ
と同極性の出力信号ＯＵＴを出力するように構成されて
いる。
【００３５】前後段のインバータ１１、１２は、両方
共、電流供給動作と電流吸込動作ができるように構成さ
れている。後段インバータ１２は、前段インバータ１１
の内部回路構成と同じであり、この図１(ａ)(及び後述
する図１(ｂ)〜(ｄ))では、前段インバータ１１の内部
回路のみを示し、後段インバータ１２の内部回路の図示
と説明は省略する。
共、電流供給動作と電流吸込動作ができるように構成さ
れている。後段インバータ１２は、前段インバータ１１
の内部回路構成と同じであり、この図１(ａ)(及び後述
する図１(ｂ)〜(ｄ))では、前段インバータ１１の内部
回路のみを示し、後段インバータ１２の内部回路の図示
と説明は省略する。
【００３６】前段インバータ１１は、ドレイン端子同士
が接続され、ゲート端子が短絡されたｐチャネルＭＯＳ
ＦＥＴ１１1とｎチャネルＭＯＳＦＥＴ１１2を有してお
り、ｐチャネルＭＯＳＦＥＴ１１1のソース端子は電源
電圧ＶDDのラインに接続され、ｎチャネルＭＯＳＦＥＴ
１１2のソース端子はグラウンド電圧ＶSSのラインに接
続されている。
が接続され、ゲート端子が短絡されたｐチャネルＭＯＳ
ＦＥＴ１１1とｎチャネルＭＯＳＦＥＴ１１2を有してお
り、ｐチャネルＭＯＳＦＥＴ１１1のソース端子は電源
電圧ＶDDのラインに接続され、ｎチャネルＭＯＳＦＥＴ
１１2のソース端子はグラウンド電圧ＶSSのラインに接
続されている。
【００３７】互いに接続されたドレイン端子は接続中点
Ａであり、その接続中点Ａにはクランプ回路１３が設け
られている。
Ａであり、その接続中点Ａにはクランプ回路１３が設け
られている。
【００３８】クランプ回路１３内には、ハイレベル側ク
ランプ回路１４とローレベル側クランプ回路１５とが設
けられており、ハイレベル側クランプ回路１４は、２個
のｐチャネルＭＯＳＦＥＴ１４1、１４2が直列接続され
て構成されている。他方、ローレベル側クランプ回路１
５は、２個のｎチャネルＭＯＳＦＥＴ１５1、１５2が直
列接続されて構成されており、両レベル側クランプ回路
１４、１５には、入力信号ＩＮと出力信号ＯＵＴがそれ
ぞれ入力されている。
ランプ回路１４とローレベル側クランプ回路１５とが設
けられており、ハイレベル側クランプ回路１４は、２個
のｐチャネルＭＯＳＦＥＴ１４1、１４2が直列接続され
て構成されている。他方、ローレベル側クランプ回路１
５は、２個のｎチャネルＭＯＳＦＥＴ１５1、１５2が直
列接続されて構成されており、両レベル側クランプ回路
１４、１５には、入力信号ＩＮと出力信号ＯＵＴがそれ
ぞれ入力されている。
【００３９】ハイレベル側クランプ回路１４は、電源電
圧ＶDDと接続中点Ａの間に挿入され、ローレベル側クラ
ンプ回路１５は、接続中点Ａとグラウンド電圧ＶSSの間
に挿入されており、ハイレベル側クランプ回路１４内で
は、一方のｐチャネルＭＯＳＦＥＴ１４1のソース端子
が電源電圧ＶDDに接続され、他方のｐチャネルＭＯＳＦ
ＥＴ１４2のドレイン端子が接続中点Ａに接続されてい
る。また、ローレベル側クランプ回路１５内では、一方
のｎチャネルＭＯＳＦＥＴ１５1のドレイン端子が接続
中点Ａに接続され、他方のｎチャネルＭＯＳＦＥＴ１５
2のソース端子がグラウンド電圧ＶSSに接続されてい
る。
圧ＶDDと接続中点Ａの間に挿入され、ローレベル側クラ
ンプ回路１５は、接続中点Ａとグラウンド電圧ＶSSの間
に挿入されており、ハイレベル側クランプ回路１４内で
は、一方のｐチャネルＭＯＳＦＥＴ１４1のソース端子
が電源電圧ＶDDに接続され、他方のｐチャネルＭＯＳＦ
ＥＴ１４2のドレイン端子が接続中点Ａに接続されてい
る。また、ローレベル側クランプ回路１５内では、一方
のｎチャネルＭＯＳＦＥＴ１５1のドレイン端子が接続
中点Ａに接続され、他方のｎチャネルＭＯＳＦＥＴ１５
2のソース端子がグラウンド電圧ＶSSに接続されてい
る。
【００４０】ハイレベル側クランプ回路１４内では、入
力信号ＩＮは、電源電圧ＶDD側のｐチャネルＭＯＳＦＥ
Ｔ１４1に入力され、出力信号ＯＵＴは、接続中点Ａ側
のｐチャネルＭＯＳＦＥＴ１４2に入力されている。ま
た、ローレベル側クランプ回路１５内では、入力信号Ｉ
Ｎは、グラウンド電圧ＶSS側のｎチャネルＭＯＳＦＥＴ
１５2に入力され、出力信号ＯＵＴは、接続中点Ａ側の
ｎチャネルＭＯＳＦＥＴ１５1に入力されている。
力信号ＩＮは、電源電圧ＶDD側のｐチャネルＭＯＳＦＥ
Ｔ１４1に入力され、出力信号ＯＵＴは、接続中点Ａ側
のｐチャネルＭＯＳＦＥＴ１４2に入力されている。ま
た、ローレベル側クランプ回路１５内では、入力信号Ｉ
Ｎは、グラウンド電圧ＶSS側のｎチャネルＭＯＳＦＥＴ
１５2に入力され、出力信号ＯＵＴは、接続中点Ａ側の
ｎチャネルＭＯＳＦＥＴ１５1に入力されている。
【００４１】このようなクランプ回路１３内の構成によ
り、ハイレベル側クランプ回路１４が導通し、ローレベ
ル側クランプ回路１５が遮断した場合には、接続中点Ａ
は電源電圧ＶDDにクランプされ、他方、ハイレベル側ク
ランプ回路１４が遮断し、ローレベル側クランプ回路１
５が導通した場合には、接続中点Ａはグラウンド電圧Ｖ
SSにクランプされることになる。
り、ハイレベル側クランプ回路１４が導通し、ローレベ
ル側クランプ回路１５が遮断した場合には、接続中点Ａ
は電源電圧ＶDDにクランプされ、他方、ハイレベル側ク
ランプ回路１４が遮断し、ローレベル側クランプ回路１
５が導通した場合には、接続中点Ａはグラウンド電圧Ｖ
SSにクランプされることになる。
【００４２】入力信号ＩＮが直線的に変化した場合の、
このヒステリシス回路１の動作を説明する。
このヒステリシス回路１の動作を説明する。
【００４３】＜初期状態＞図２のタイミングチャートを
参照し、いま、初期状態(ゼロsec)では入力信号ＩＮと
出力信号ＯＵＴがハイレベルで安定しているものとす
る。この状態では、インバータ１２以外の各ＭＯＳＦＥ
Ｔのゲート端子はハイレベルにあるため、前段インバー
タ１１内のｎチャネルＭＯＳＦＥＴ１１2とローレベル
側クランプ回路１５とが導通状態にあり、接続中点Ｂは
ローレベル(グラウンド電圧ＶSS)にクランプされてい
る。このとき、前段インバータ１１内のｐチャネルＭＯ
ＳＦＥＴ１１1とハイレベル側クランプ回路１４は遮断
状態にあるため、ヒステリシス回路１には貫通電流は流
れない。
参照し、いま、初期状態(ゼロsec)では入力信号ＩＮと
出力信号ＯＵＴがハイレベルで安定しているものとす
る。この状態では、インバータ１２以外の各ＭＯＳＦＥ
Ｔのゲート端子はハイレベルにあるため、前段インバー
タ１１内のｎチャネルＭＯＳＦＥＴ１１2とローレベル
側クランプ回路１５とが導通状態にあり、接続中点Ｂは
ローレベル(グラウンド電圧ＶSS)にクランプされてい
る。このとき、前段インバータ１１内のｐチャネルＭＯ
ＳＦＥＴ１１1とハイレベル側クランプ回路１４は遮断
状態にあるため、ヒステリシス回路１には貫通電流は流
れない。
【００４４】その状態から入力信号ＩＮの信号レベルが
低下し始めると、入力信号ＩＮが低下しても、前段イン
バータ１１が半導通状態にならなければ、ヒステリシス
回路１には貫通電流は流れない。
低下し始めると、入力信号ＩＮが低下しても、前段イン
バータ１１が半導通状態にならなければ、ヒステリシス
回路１には貫通電流は流れない。
【００４５】図３に、ヒステリシス回路１に流れる電流
をグラフにして示す。前段インバータ１１が半導通状態
になるまでは、接続中点Ａの信号レベルや出力信号ＯＵ
Ｔは変化しない(０〜１２０ｍｓｅｃ)。
をグラフにして示す。前段インバータ１１が半導通状態
になるまでは、接続中点Ａの信号レベルや出力信号ＯＵ
Ｔは変化しない(０〜１２０ｍｓｅｃ)。
【００４６】＜接続中点の信号レベルの変化開始＞入力
信号ＩＮの信号レベルが低下すると、前段インバータ１
１内のｐチャネルＭＯＳＦＥＴ１１1が半導通状態にな
る。このとき、前段インバータ１１内のｎチャネルＭＯ
ＳＦＥＴ１１2とローレベル側クランプ回路１５とは導
通状態にあるため、インバータ１１は半導通状態にな
る。
信号ＩＮの信号レベルが低下すると、前段インバータ１
１内のｐチャネルＭＯＳＦＥＴ１１1が半導通状態にな
る。このとき、前段インバータ１１内のｎチャネルＭＯ
ＳＦＥＴ１１2とローレベル側クランプ回路１５とは導
通状態にあるため、インバータ１１は半導通状態にな
る。
【００４７】この状態では、出力信号ＯＵＴは未だハイ
レベルにあるので、ｐチャネルＭＯＳＦＥＴ１４2は導
通状態にはならず、ハイレベル側クランプ回路１４は遮
断しているため、ｐチャネルＭＯＳＦＥＴ１１1に流れ
る電流がヒステリシス回路１全体に流れる貫通電流量を
決定する(１２０ｍｓｅｃ〜約２１０ｍｓｅｃ)。図４
に、ヒステリシス回路１内の各部分に流れる電流を示
す。
レベルにあるので、ｐチャネルＭＯＳＦＥＴ１４2は導
通状態にはならず、ハイレベル側クランプ回路１４は遮
断しているため、ｐチャネルＭＯＳＦＥＴ１１1に流れ
る電流がヒステリシス回路１全体に流れる貫通電流量を
決定する(１２０ｍｓｅｃ〜約２１０ｍｓｅｃ)。図４
に、ヒステリシス回路１内の各部分に流れる電流を示
す。
【００４８】入力信号ＩＮが低下しても、ｐチャネルＭ
ＯＳＦＥＴが半導通状態になる程度であれば、ローレベ
ル側クランプ回路１５が導通しているため、ｐチャネル
ＭＯＳＦＥＴ１１1から供給される電流はローレベル側
クランプ回路１５によって吸い込まれ、接続中点Ａはロ
ーレベルにクランプされた状態にあるので、その信号レ
ベルの上昇は僅かである。
ＯＳＦＥＴが半導通状態になる程度であれば、ローレベ
ル側クランプ回路１５が導通しているため、ｐチャネル
ＭＯＳＦＥＴ１１1から供給される電流はローレベル側
クランプ回路１５によって吸い込まれ、接続中点Ａはロ
ーレベルにクランプされた状態にあるので、その信号レ
ベルの上昇は僅かである。
【００４９】＜出力信号の切り替わり時＞入力信号ＩＮ
が更に低下すると、前段インバータ１１のｐチャネルＭ
ＯＳＦＥＴ１１1の電流供給能力は大きくなり、接続中
点Ａに供給される電流量は増加するようになる。他方、
ｎチャネルＭＯＳＦＥＴ１１2やローレベル側クランプ
回路１５の電流吸込能力は低下するため、入力信号ＩＮ
の低下に伴って接続中点Ａの信号レベルが上昇するよう
になる。
が更に低下すると、前段インバータ１１のｐチャネルＭ
ＯＳＦＥＴ１１1の電流供給能力は大きくなり、接続中
点Ａに供給される電流量は増加するようになる。他方、
ｎチャネルＭＯＳＦＥＴ１１2やローレベル側クランプ
回路１５の電流吸込能力は低下するため、入力信号ＩＮ
の低下に伴って接続中点Ａの信号レベルが上昇するよう
になる。
【００５０】入力信号ＩＮが十分低下し、前段インバー
タ１１内のｎチャネルＭＯＳＦＥＴ１１2とローレベル
側クランプ回路１５とが遮断し始めると、接続中点Ａの
ローレベルへのクランプが解除される。
タ１１内のｎチャネルＭＯＳＦＥＴ１１2とローレベル
側クランプ回路１５とが遮断し始めると、接続中点Ａの
ローレベルへのクランプが解除される。
【００５１】このとき、接続中点Ａの信号レベルが急に
上昇し、その影響で出力信号ＯＵＴが低下すると、既に
入力信号ＩＮは十分低下しているので、入力信号ＩＮと
出力信号ＯＵＴとがハイレベル側クランプ回路１４を導
通させる条件が整い、ハイレベル側クランプ回路１４に
よって接続中点Ａに電流が供給され始める。
上昇し、その影響で出力信号ＯＵＴが低下すると、既に
入力信号ＩＮは十分低下しているので、入力信号ＩＮと
出力信号ＯＵＴとがハイレベル側クランプ回路１４を導
通させる条件が整い、ハイレベル側クランプ回路１４に
よって接続中点Ａに電流が供給され始める。
【００５２】すると、ハイレベル側クランプ回路１４か
ら供給される電流によって接続中点Ａの信号レベルは更
に上昇し、それにより出力信号ＯＵＴは更に低下する。
その結果、接続中点Ａに供給される電流は一層増加する
ため、接続中点Ａの信号レベルは一層上昇し、出力信号
ＯＵＴを一層低下させる。このような接続中点Ａの信号
レベルの上昇と出力信号ＯＵＴの低下とが正帰還ループ
を形成し、接続中点Ａはハイレベルに、出力信号ＯＵＴ
はローレベルに急速に変化し、高電圧側クランプ回路１
４を導通状態に、低電圧側クランプ回路１５を遮断状態
にする(約２１０ｍｓｅｃの時点)。
ら供給される電流によって接続中点Ａの信号レベルは更
に上昇し、それにより出力信号ＯＵＴは更に低下する。
その結果、接続中点Ａに供給される電流は一層増加する
ため、接続中点Ａの信号レベルは一層上昇し、出力信号
ＯＵＴを一層低下させる。このような接続中点Ａの信号
レベルの上昇と出力信号ＯＵＴの低下とが正帰還ループ
を形成し、接続中点Ａはハイレベルに、出力信号ＯＵＴ
はローレベルに急速に変化し、高電圧側クランプ回路１
４を導通状態に、低電圧側クランプ回路１５を遮断状態
にする(約２１０ｍｓｅｃの時点)。
【００５３】この正帰還動作をしている間、両レベル側
クランプ回路１４、１５にピーク的な電流が流れる。
クランプ回路１４、１５にピーク的な電流が流れる。
【００５４】＜切り替わりの終了時＞正帰還動作によ
り、出力信号ＯＵＴがローレベルになると、ローレベル
側クランプ回路１５は遮断する。このとき、入力信号Ｉ
Ｎが十分低下しているため、前段インバータ１１内のｎ
チャネルＭＯＳＦＥＴ１１2は遮断しているため、前段
インバータ１１内のｐチャネルＭＯＳＦＥＴ１１1やハ
イレベル側クランプ回路１４が導通状態になっていて
も、ヒステリシス回路１には貫通電流は流れない。
り、出力信号ＯＵＴがローレベルになると、ローレベル
側クランプ回路１５は遮断する。このとき、入力信号Ｉ
Ｎが十分低下しているため、前段インバータ１１内のｎ
チャネルＭＯＳＦＥＴ１１2は遮断しているため、前段
インバータ１１内のｐチャネルＭＯＳＦＥＴ１１1やハ
イレベル側クランプ回路１４が導通状態になっていて
も、ヒステリシス回路１には貫通電流は流れない。
【００５５】その状態で、入力信号ＩＮは徐々に低下
し、遅れてローレベルに到達する(約２１０ｍｓｅｃ〜
３００ｍｓｅｃ)。
し、遅れてローレベルに到達する(約２１０ｍｓｅｃ〜
３００ｍｓｅｃ)。
【００５６】＜逆方向に変化するとき＞入力信号ＩＮが
ローレベルからハイレベルに移行する場合(３００ｍｓ
ｅｃ以後)は、入力信号ＩＮの上昇により、先ず、上述
の場合とは逆に、前段インバータ１１内のｐチャネルＭ
ＯＳＦＥＴ１１1とハイレベル側クランプ回路１４とが
導通している状態で、ｎチャネルＭＯＳＦＥＴ１１2が
半導通状態になり、そのｎチャネルＭＯＳＦＥＴ１１2
に微小電流が流れる。
ローレベルからハイレベルに移行する場合(３００ｍｓ
ｅｃ以後)は、入力信号ＩＮの上昇により、先ず、上述
の場合とは逆に、前段インバータ１１内のｐチャネルＭ
ＯＳＦＥＴ１１1とハイレベル側クランプ回路１４とが
導通している状態で、ｎチャネルＭＯＳＦＥＴ１１2が
半導通状態になり、そのｎチャネルＭＯＳＦＥＴ１１2
に微小電流が流れる。
【００５７】この場合、ｎチャネルＭＯＳＦＥＴ１１2
の電流吸込能力は、ｐチャネルＭＯＳＦＥＴ１１1の電
流供給能力よりも高いので、入力信号ＩＮがハイレベル
からローレベルに移行する場合よりも電流消費量は大き
いが、従来技術のヒステリシス回路１０１に比べると小
さい(３９０ｍｓｅｃ〜約４６０ｍｓｅｃ)。
の電流吸込能力は、ｐチャネルＭＯＳＦＥＴ１１1の電
流供給能力よりも高いので、入力信号ＩＮがハイレベル
からローレベルに移行する場合よりも電流消費量は大き
いが、従来技術のヒステリシス回路１０１に比べると小
さい(３９０ｍｓｅｃ〜約４６０ｍｓｅｃ)。
【００５８】図５に、従来技術のヒステリシス回路１０
１の各回路部分の電流波形のタイミングチャートを示し
ておく。
１の各回路部分の電流波形のタイミングチャートを示し
ておく。
【００５９】接続中点Ａの信号レベルがハイレベルから
ローレベルに変化する場合、その信号レベルは、ハイレ
ベル側クランプ回路１４によってハイレベルにクランプ
されているが、入力信号ＩＮの上昇によりクランプが解
除され、接続中点Ａの信号レベルが低下し、出力信号Ｏ
ＵＴが上昇すると、ローレベル側クランプ回路１５が導
通し、その結果、接続中点Ａの信号レベルを更に低下さ
せるような正帰還ループが形成されるので、出力信号Ｏ
ＵＴはハイレベルに、接続中点Ａの信号レベルはローレ
ベルに急速に移行する。
ローレベルに変化する場合、その信号レベルは、ハイレ
ベル側クランプ回路１４によってハイレベルにクランプ
されているが、入力信号ＩＮの上昇によりクランプが解
除され、接続中点Ａの信号レベルが低下し、出力信号Ｏ
ＵＴが上昇すると、ローレベル側クランプ回路１５が導
通し、その結果、接続中点Ａの信号レベルを更に低下さ
せるような正帰還ループが形成されるので、出力信号Ｏ
ＵＴはハイレベルに、接続中点Ａの信号レベルはローレ
ベルに急速に移行する。
【００６０】この正帰還ループが形成される短時間だ
け、両レベル側クランプ回路１４、１５に、ピーク的な
電流が流れる(約４６０ｍｓｅｃ)。
け、両レベル側クランプ回路１４、１５に、ピーク的な
電流が流れる(約４６０ｍｓｅｃ)。
【００６１】出力信号ＯＵＴがハイレベルになるとロー
レベル側クランプ回路１５は遮断し、ヒステリシス回路
１には電流は流れなくなる。この状態で、入力信号の変
化は続行され、遅れてハイレベルに到達する。
レベル側クランプ回路１５は遮断し、ヒステリシス回路
１には電流は流れなくなる。この状態で、入力信号の変
化は続行され、遅れてハイレベルに到達する。
【００６２】以上説明したように、本発明のヒステリシ
ス回路１では、接続中点Ａの信号レベルは、変化当初は
クランプされており、そのクランプが解除された後、正
帰還動作が行われるので応答速度は早い。また、正帰還
動作を行う期間は短く、その間だけクランプ回路１３に
電流が流れため、消費電流量は小さい。
ス回路１では、接続中点Ａの信号レベルは、変化当初は
クランプされており、そのクランプが解除された後、正
帰還動作が行われるので応答速度は早い。また、正帰還
動作を行う期間は短く、その間だけクランプ回路１３に
電流が流れため、消費電流量は小さい。
【００６３】なお、各ＭＯＳＦＥＴ１１1、１１2、１４
1、１４2、１５1、１５2のサイズを小さくすれば、より
消費電流を小さくできるが、その場合は、図６に示すよ
うに、電流駆動能力が低下する結果、接続中点Ａの信号
レベルがローレベルとハイレベルの間の中間レベルにあ
る時間が長くなり、応答速度が低下する。
1、１４2、１５1、１５2のサイズを小さくすれば、より
消費電流を小さくできるが、その場合は、図６に示すよ
うに、電流駆動能力が低下する結果、接続中点Ａの信号
レベルがローレベルとハイレベルの間の中間レベルにあ
る時間が長くなり、応答速度が低下する。
【００６４】＜スレッショルド電圧＞図２のグラフか
ら、スレッショルド電圧ＶT-、ＶT+は約０．９Ｖと約
１．５５Ｖと読みとれる。図７に示したヒステリシス回
路１０１に比べると、電流シンク型クランプ回路１３が
追加されている分だけ、ハイレベルからローレベルに転
じる際のスレッショルド電圧ＶT-が低下しており、その
結果、ヒステリシス幅ＶHは約０．６５Ｖと大きくなっ
ている。
ら、スレッショルド電圧ＶT-、ＶT+は約０．９Ｖと約
１．５５Ｖと読みとれる。図７に示したヒステリシス回
路１０１に比べると、電流シンク型クランプ回路１３が
追加されている分だけ、ハイレベルからローレベルに転
じる際のスレッショルド電圧ＶT-が低下しており、その
結果、ヒステリシス幅ＶHは約０．６５Ｖと大きくなっ
ている。
【００６５】尚、図２、図３、図４、図５及び図６に示
した特性は、本発明の一例を示したものであり、本発明
のヒステリシス回路はこれらによって限定されるもので
はない。
した特性は、本発明の一例を示したものであり、本発明
のヒステリシス回路はこれらによって限定されるもので
はない。
【００６６】
【実施例】図１(ｂ)の符号２は、本発明の第２の実施形
態のヒステリシス回路である。そのヒステリシス回路２
が有するクランプ回路２３は、図１(ａ)に示したハイレ
ベル側クランプ回路１４内の２個のｐチャネルＭＯＳＦ
ＥＴ１４1、１４2の位置を交換し、また、ローレベル側
クランプ回路１５内の２個のｎチャネルＭＯＳＦＥＴ１
５1、１５2の位置を交換したものである。このヒステリ
シス回路２も、上述のヒステリシス回路１と同様に、低
消費電流で高速動作ができる。
態のヒステリシス回路である。そのヒステリシス回路２
が有するクランプ回路２３は、図１(ａ)に示したハイレ
ベル側クランプ回路１４内の２個のｐチャネルＭＯＳＦ
ＥＴ１４1、１４2の位置を交換し、また、ローレベル側
クランプ回路１５内の２個のｎチャネルＭＯＳＦＥＴ１
５1、１５2の位置を交換したものである。このヒステリ
シス回路２も、上述のヒステリシス回路１と同様に、低
消費電流で高速動作ができる。
【００６７】
【実施例】図１(ｃ)の符号３は、本発明の第３の実施形
態のヒステリシス回路である。そのヒステリシス回路３
が有するクランプ回路３３は、ハイレベル側クランプ回
路によって構成されており、ローレベル側クランプ回路
が省略されている。このヒステリシス回路３も、低消費
電流で高速動作ができるが、入力信号ＩＮがハイレベル
からローレベルに移行する際のスレッショルド電圧ＶT-
が大きくなるため、ヒステリシス幅ＶHは、図７の従来
技術のヒステリシス回路１０１と同程度である。
態のヒステリシス回路である。そのヒステリシス回路３
が有するクランプ回路３３は、ハイレベル側クランプ回
路によって構成されており、ローレベル側クランプ回路
が省略されている。このヒステリシス回路３も、低消費
電流で高速動作ができるが、入力信号ＩＮがハイレベル
からローレベルに移行する際のスレッショルド電圧ＶT-
が大きくなるため、ヒステリシス幅ＶHは、図７の従来
技術のヒステリシス回路１０１と同程度である。
【００６８】
【実施例】図１(ｄ)の符号４は、本発明の第４の実施形
態のヒステリシス回路である。そのヒステリシス回路４
が有するクランプ回路４３は、ローレベル側クランプ回
路によって構成されている。このヒステリシス回路４も
低消費電流で高速動作ができるが、図１(ｃ)に示したヒ
ステリシス回路３とは逆に、入力信号ＩＮがローレベル
からハイレベルに移行する際のスレッショルド電圧ＶT+
が小さくなるため、ヒステリシス幅ＶHは、図７のヒス
テリシス回路１０１と同程度になる。
態のヒステリシス回路である。そのヒステリシス回路４
が有するクランプ回路４３は、ローレベル側クランプ回
路によって構成されている。このヒステリシス回路４も
低消費電流で高速動作ができるが、図１(ｃ)に示したヒ
ステリシス回路３とは逆に、入力信号ＩＮがローレベル
からハイレベルに移行する際のスレッショルド電圧ＶT+
が小さくなるため、ヒステリシス幅ＶHは、図７のヒス
テリシス回路１０１と同程度になる。
【００６９】
【実施例】以上説明したヒステリシス回路１〜４は、信
号伝達回路としてインバータを用いたが、本発明のヒス
テリシス回路はそれに限定されるものではない。接続中
点をクランプしてヒステリシスを持たせる一方、接続中
点がローレベルとハイレベルの中間のレベルにある期間
を短縮するように、正帰還動作により、ローレベル又は
ハイレベルに急速に移行させるものであれば本発明に含
まれる。
号伝達回路としてインバータを用いたが、本発明のヒス
テリシス回路はそれに限定されるものではない。接続中
点をクランプしてヒステリシスを持たせる一方、接続中
点がローレベルとハイレベルの中間のレベルにある期間
を短縮するように、正帰還動作により、ローレベル又は
ハイレベルに急速に移行させるものであれば本発明に含
まれる。
【００７０】
【発明の効果】応答速度が早く、信号伝達が遅延しな
い。クランプ回路が正帰還動作を行う期間だけ電流を消
費するので、消費電流が少なくて済む。
い。クランプ回路が正帰還動作を行う期間だけ電流を消
費するので、消費電流が少なくて済む。
【図１】(ａ)〜(ｄ)：本発明のクランプ回路の第１〜第
４の実施形態を示す回路図
４の実施形態を示す回路図
【図２】その第１の実施形態のヒステリシス回路の入力
信号ＩＮと出力信号ＯＵＴ及び接続中点Ａの信号レベル
変化を説明するためのグラフ
信号ＩＮと出力信号ＯＵＴ及び接続中点Ａの信号レベル
変化を説明するためのグラフ
【図３】第１の実施形態のヒステリシス回路に流れる電
流を説明するためのグラフ
流を説明するためのグラフ
【図４】第１の実施形態のヒステリシス回路の内部に流
れる電流を説明するためのグラフ
れる電流を説明するためのグラフ
【図５】従来技術のヒステリシス回路の内部に流れる電
流を説明するためのグラフ
流を説明するためのグラフ
【図６】本発明のヒステリシス回路内のＭＯＳＦＥＴが
最適な電流駆動能力である場合と、電流駆動能力が低い
場合との動作特性の相違を説明するためのグラフ
最適な電流駆動能力である場合と、電流駆動能力が低い
場合との動作特性の相違を説明するためのグラフ
【図７】従来技術のヒステリシス回路の例
【図８】そのヒステリシス回路の出力信号ＯＵＴと接続
中点Ｂの信号レベルＶnodeの変化を示すグラフ
中点Ｂの信号レベルＶnodeの変化を示すグラフ
【図９】そのヒステリシス回路の消費電流量を示すグラ
フ
フ
１〜４……ヒステリシス回路 １１、１２……インバ
ータ(信号伝達回路) １３、１４、１５……クランプ回路 Ａ……接続中点(第１のノード) ＩＮ……入力信号
ＯＵＴ……出力信号
ータ(信号伝達回路) １３、１４、１５……クランプ回路 Ａ……接続中点(第１のノード) ＩＮ……入力信号
ＯＵＴ……出力信号
Claims (6)
- 【請求項１】 第１及び第２の電源電圧供給ラインと、 上記第１及び第２の電源電圧供給ラインに電気的に接続
されており、第１の電源電圧と第２の電源電圧との間に
おいて変化する入力信号を第１のノードに供給するため
の第１の信号伝達回路と、 上記第１及び第２の電源電圧供給ラインに電気的に接続
されており、上記第１のノードの信号を出力信号として
供給するための第２の信号伝達回路と、 上記第１のノードと上記第１及び第２の電源電圧供給ラ
インの一方との間に、直列に電気的に接続されている第
１及び第２のＭＯＳトランジスタと、 を有し、上記第１及び第２のＭＯＳトランジスタの一方
のゲートには上記入力信号が供給され、上記第１及び第
２のＭＯＳトランジスタの他方のゲートには上記出力信
号が供給されることを特徴とするヒステリシス回路。 - 【請求項２】 上記第１及び第２のＭＯＳトランジスタ
はｐチャネルＭＯＳトランジスタであり、上記第１のノ
ードと高電源電圧供給ラインとの間に直列に接続されて
いることを特徴とする請求項１に記載のヒステリシス回
路。 - 【請求項３】 上記第１及び第２のＭＯＳトランジスタ
はｎチャネルＭＯＳトランジスタであり、上記第１のノ
ードと低電源電圧供給ラインとの間に直列に接続されて
いることを特徴とする請求項１に記載のヒステリシス回
路。 - 【請求項４】 上記第１のノードと上記第１及び第２の
電源電圧供給ラインの他方との間に直列に電気的に接続
されている第３及び第４のＭＯＳトランジスタを有し、
上記第３及び第４のＭＯＳトランジスタの一方のゲート
には上記入力信号が供給され、上記第３及び第４のＭＯ
Ｓトランジスタの他方のゲートには上記出力信号が供給
されることを特徴とする請求項１の記載のヒステリシス
回路。 - 【請求項５】 上記第１及び第２のＭＯＳトランジスタ
はｐチャネルＭＯＳトランジスタであり、上記第１のノ
ードと高電源電圧供給ラインとの間に直列に接続されて
おり、上記第３及び第４のＭＯＳトランジスタはｎチャ
ネルＭＯＳトランジスタであり、上記第１のノードと低
電源電圧供給ラインとの間に直列に接続されている請求
項４に記載のヒステリシス回路。 - 【請求項６】 上記第１及び第２の信号伝達回路はイン
バータであることを特徴とする請求項１、２、３、４又
は５に記載のヒステリシス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11194097A JPH10290145A (ja) | 1997-04-14 | 1997-04-14 | ヒステリシス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11194097A JPH10290145A (ja) | 1997-04-14 | 1997-04-14 | ヒステリシス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10290145A true JPH10290145A (ja) | 1998-10-27 |
Family
ID=14573964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11194097A Pending JPH10290145A (ja) | 1997-04-14 | 1997-04-14 | ヒステリシス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10290145A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6999394B2 (en) | 2001-07-18 | 2006-02-14 | Matsushita Electric Industrial Co., Ltd. | Optical disc playback apparatus |
| CN102064694A (zh) * | 2009-11-11 | 2011-05-18 | 精工电子有限公司 | 输入电路 |
-
1997
- 1997-04-14 JP JP11194097A patent/JPH10290145A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6999394B2 (en) | 2001-07-18 | 2006-02-14 | Matsushita Electric Industrial Co., Ltd. | Optical disc playback apparatus |
| CN102064694A (zh) * | 2009-11-11 | 2011-05-18 | 精工电子有限公司 | 输入电路 |
| JP2011103607A (ja) * | 2009-11-11 | 2011-05-26 | Seiko Instruments Inc | 入力回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050921 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050927 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060207 |