JPH10290146A - グリッチ信号を除去するための回路 - Google Patents
グリッチ信号を除去するための回路Info
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- JPH10290146A JPH10290146A JP10000675A JP67598A JPH10290146A JP H10290146 A JPH10290146 A JP H10290146A JP 10000675 A JP10000675 A JP 10000675A JP 67598 A JP67598 A JP 67598A JP H10290146 A JPH10290146 A JP H10290146A
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- input
- circuit
- gate
- glitch
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/125—Discriminating pulses
- H03K5/1252—Suppression or limitation of noise or interference
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】 信号パルスの立上がり端縁または立下がり端
縁から予め定められた期間内に生じるグリッチ信号を除
去するための改良されたグリッチイータ回路を提供す
る。 【解決手段】 グリッチイータ回路は、ラッチされた信
号を一方の入力で受け、遅延ラッチされた信号を他方の
入力で受ける２入力ＸＮＯＲ（排他的ＮＯＲ）ゲート
（５８）によって制御される伝送ゲート（５２）に接続
されたインバータを含み、ラッチされた信号は伝送ゲー
ト（５２）からのものである。ラッチされた信号はトラ
ンジスタ（８０）によってリセットされ得る。
縁から予め定められた期間内に生じるグリッチ信号を除
去するための改良されたグリッチイータ回路を提供す
る。 【解決手段】 グリッチイータ回路は、ラッチされた信
号を一方の入力で受け、遅延ラッチされた信号を他方の
入力で受ける２入力ＸＮＯＲ（排他的ＮＯＲ）ゲート
（５８）によって制御される伝送ゲート（５２）に接続
されたインバータを含み、ラッチされた信号は伝送ゲー
ト（５２）からのものである。ラッチされた信号はトラ
ンジスタ（８０）によってリセットされ得る。
Description
【０００１】
【技術分野】この発明は一般に信号改善回路に関し、特
に、クロック信号のような周期波形からグリッチ信号を
除去するための回路に関する。
に、クロック信号のような周期波形からグリッチ信号を
除去するための回路に関する。
【０００２】
【背景技術】集積回路（ＩＣ）にパッケージングされた
回路を含む電気回路はしばしば、（グリッチ信号とも称
される）不正パルスがプロセスにおいて発生され得るノ
イズのある不良環境で動作しなければならない。処理さ
れなければ、グリッチ信号は回路の動作に影響を及ぼ
し、システム全体の性能を阻害し得る。したがって、回
路は回路動作の一貫性および信頼性を維持するために不
正パルスまたはグリッチ信号を予期し、これに対処する
よう設計されなければならない。
回路を含む電気回路はしばしば、（グリッチ信号とも称
される）不正パルスがプロセスにおいて発生され得るノ
イズのある不良環境で動作しなければならない。処理さ
れなければ、グリッチ信号は回路の動作に影響を及ぼ
し、システム全体の性能を阻害し得る。したがって、回
路は回路動作の一貫性および信頼性を維持するために不
正パルスまたはグリッチ信号を予期し、これに対処する
よう設計されなければならない。
【０００３】グリッチ信号が発生されるノイズのある環
境によって影響を及ばされる信号には、システム内のさ
まざまな回路を駆動する、クロック信号およびハンドシ
ェイク信号が含まれる。図１を参照すると、クロック信
号はハイ電圧レベルにロー電圧レベルが続くパルスの反
復するシーケンスの形態で描かれる。ハイ電圧レベルは
ディジタル方式で「１」を表わし、ロー電圧レベルはデ
ィジタル方式で「０」を表わす。
境によって影響を及ばされる信号には、システム内のさ
まざまな回路を駆動する、クロック信号およびハンドシ
ェイク信号が含まれる。図１を参照すると、クロック信
号はハイ電圧レベルにロー電圧レベルが続くパルスの反
復するシーケンスの形態で描かれる。ハイ電圧レベルは
ディジタル方式で「１」を表わし、ロー電圧レベルはデ
ィジタル方式で「０」を表わす。
【０００４】クロック信号は、その目的地である端子に
達するまでに、ノイズを持つようになり得、そのもとの
方形から逸脱し得る。図２はいくつかの起こり得るグリ
ッチ信号を有したクロック信号を示す。クロックパルス
の立下がり端縁１０に従うグリッチ信号は１２で示さ
れ、ここで信号は立下がり端縁１０から期間「ｄ」のう
ちに生じる。第２のクロックパルスの立上がり端縁１４
に先行する、時間においてより近い別のグリッチ信号は
１６で示される。グリッチ信号はハイクロックパルス内
でも生じ、１８および２０で示すグリッチ信号のよう
な、ハイ電圧レベルからロー電圧レベルへのパルスの一
時的な降下を引き起こす。グリッチ信号がどのような形
状および持続（ただし、典型的には瞬間的である）であ
ってもよいことに注意されたい。
達するまでに、ノイズを持つようになり得、そのもとの
方形から逸脱し得る。図２はいくつかの起こり得るグリ
ッチ信号を有したクロック信号を示す。クロックパルス
の立下がり端縁１０に従うグリッチ信号は１２で示さ
れ、ここで信号は立下がり端縁１０から期間「ｄ」のう
ちに生じる。第２のクロックパルスの立上がり端縁１４
に先行する、時間においてより近い別のグリッチ信号は
１６で示される。グリッチ信号はハイクロックパルス内
でも生じ、１８および２０で示すグリッチ信号のよう
な、ハイ電圧レベルからロー電圧レベルへのパルスの一
時的な降下を引き起こす。グリッチ信号がどのような形
状および持続（ただし、典型的には瞬間的である）であ
ってもよいことに注意されたい。
【０００５】これらのグリッチ信号は容易に２つのタイ
プに分類できる。第１のタイプはクロック信号がロー電
圧状態にある間に生じ、１２および１６のグリッチ信号
によって示されるようなものである。第２のタイプはク
ロック信号がハイ状態にある間に生じ、１８および２０
のグリッチ信号によって示されるようなものである。
プに分類できる。第１のタイプはクロック信号がロー電
圧状態にある間に生じ、１２および１６のグリッチ信号
によって示されるようなものである。第２のタイプはク
ロック信号がハイ状態にある間に生じ、１８および２０
のグリッチ信号によって示されるようなものである。
【０００６】理想的には、これらのタイプのグリッチ信
号に遭遇する回路はこれらを除去し、信号をそのもとの
形状に復元するべきである。ここにおける開示は第１の
タイプのグリッチ信号を除去するための回路に焦点をあ
てる。
号に遭遇する回路はこれらを除去し、信号をそのもとの
形状に復元するべきである。ここにおける開示は第１の
タイプのグリッチ信号を除去するための回路に焦点をあ
てる。
【０００７】第１のタイプのグリッチ信号を除去するた
めの先行技術の回路は、パルスの立上がり端縁に先行し
て生じるかクロックパルスの立下がり端縁に続いて生じ
るが、両方の端縁の近くではないグリッチ信号を除去す
る。図３（Ａ）を参照すると、クロックパルスの立下が
り端縁に続いて生じるグリッチ信号を除去するための先
行技術のグリッチイータ回路が示される。この回路はＯ
Ｒゲート３０および遅延セル３２を含む。入力信号はＯ
Ｒゲート３０の一方の入力と遅延セル３２の入力とに送
られ、遅延セル３２の出力はＯＲゲート３０の他方の入
力に送られる。図３（Ｂ）を参照すると、それぞれ３４
および３６と示されるような、クロックパルスの立下が
り端縁の近辺に従うグリッチ信号と別のクロックパルス
の立上がり端縁に先行するグリッチ信号とを有したクロ
ック信号が遅延セル（図３（Ａ）、３２）およびＯＲゲ
ート（図３（Ａ）、３０）とによって処理される。この
回路では、あるパルスがハイ電圧レベルからロー電圧レ
ベルとなった後の期間「ｄ」の間、遅延セルの出力がハ
イであり続け、したがって、ある立下がり端縁が生じた
後の期間「ｄ」の間ＯＲゲートにハイ信号を生成させ
る。このように、クロック信号の立下がり端縁から期間
「ｄ」内で生じるグリッチ信号に遭遇すると、グリッチ
信号の立下がり端縁（図３（Ｂ）、３８）（クロック信
号の立下がり端縁ではない）の発生の後、回路はクロッ
ク信号をさらなる期間「ｄ」の間ハイであり続けさせ
る。次のクロックパルスの立上がり端縁に先行する第２
のグリッチ信号３６が全く除去されていないことに注目
されたい。
めの先行技術の回路は、パルスの立上がり端縁に先行し
て生じるかクロックパルスの立下がり端縁に続いて生じ
るが、両方の端縁の近くではないグリッチ信号を除去す
る。図３（Ａ）を参照すると、クロックパルスの立下が
り端縁に続いて生じるグリッチ信号を除去するための先
行技術のグリッチイータ回路が示される。この回路はＯ
Ｒゲート３０および遅延セル３２を含む。入力信号はＯ
Ｒゲート３０の一方の入力と遅延セル３２の入力とに送
られ、遅延セル３２の出力はＯＲゲート３０の他方の入
力に送られる。図３（Ｂ）を参照すると、それぞれ３４
および３６と示されるような、クロックパルスの立下が
り端縁の近辺に従うグリッチ信号と別のクロックパルス
の立上がり端縁に先行するグリッチ信号とを有したクロ
ック信号が遅延セル（図３（Ａ）、３２）およびＯＲゲ
ート（図３（Ａ）、３０）とによって処理される。この
回路では、あるパルスがハイ電圧レベルからロー電圧レ
ベルとなった後の期間「ｄ」の間、遅延セルの出力がハ
イであり続け、したがって、ある立下がり端縁が生じた
後の期間「ｄ」の間ＯＲゲートにハイ信号を生成させ
る。このように、クロック信号の立下がり端縁から期間
「ｄ」内で生じるグリッチ信号に遭遇すると、グリッチ
信号の立下がり端縁（図３（Ｂ）、３８）（クロック信
号の立下がり端縁ではない）の発生の後、回路はクロッ
ク信号をさらなる期間「ｄ」の間ハイであり続けさせ
る。次のクロックパルスの立上がり端縁に先行する第２
のグリッチ信号３６が全く除去されていないことに注目
されたい。
【０００８】図４（Ａ）に示される別の先行技術の回路
では、クロックパルスの立上がり端縁に先行するグリッ
チ信号を除去するためのグリッチイータ回路が示され
る。ここで、この回路は２入力ＡＮＤゲート４０および
遅延セル４２を含む。入力信号はＡＮＤゲート４０の一
方の脚と遅延セル４２の入力とに渡される。遅延セルの
出力はＡＮＤゲート４０の第２の脚に渡される。図４
（Ｂ）を参照すると、入力信号は第１のクロックパルス
の立下がり端縁に従う第１のグリッチ信号４４と第２の
クロックパルスの立上がり端縁に先行するグリッチ信号
４６とを含む。この回路はクロックパルスの立下がり端
縁から期間「ｄ」内に生じるグリッチ信号を扱わない。
しかしながら、パルス４６の立上がり端縁４５が発生す
ると、遅延セル（図４（Ａ）、４２）はなおロー信号を
ＡＮＤゲートに生成し、それによってＡＮＤゲートの出
力信号をローにさせる。実際問題として、この回路は期
間「ｄ」だけ立上がり端縁（および、したがってパル
ス）を遅延させ、プロセスにおいてグリッチ信号を除去
する。図４（Ｃ）はこの回路の出力を示す。
では、クロックパルスの立上がり端縁に先行するグリッ
チ信号を除去するためのグリッチイータ回路が示され
る。ここで、この回路は２入力ＡＮＤゲート４０および
遅延セル４２を含む。入力信号はＡＮＤゲート４０の一
方の脚と遅延セル４２の入力とに渡される。遅延セルの
出力はＡＮＤゲート４０の第２の脚に渡される。図４
（Ｂ）を参照すると、入力信号は第１のクロックパルス
の立下がり端縁に従う第１のグリッチ信号４４と第２の
クロックパルスの立上がり端縁に先行するグリッチ信号
４６とを含む。この回路はクロックパルスの立下がり端
縁から期間「ｄ」内に生じるグリッチ信号を扱わない。
しかしながら、パルス４６の立上がり端縁４５が発生す
ると、遅延セル（図４（Ａ）、４２）はなおロー信号を
ＡＮＤゲートに生成し、それによってＡＮＤゲートの出
力信号をローにさせる。実際問題として、この回路は期
間「ｄ」だけ立上がり端縁（および、したがってパル
ス）を遅延させ、プロセスにおいてグリッチ信号を除去
する。図４（Ｃ）はこの回路の出力を示す。
【０００９】上述の２つの先行技術の回路は信号パルス
の立上がり端縁または立下がり端縁のいずれかの近辺に
生じるグリッチ信号を扱うように設計されているが、そ
の両方は扱わない。両方の端縁の近辺で生じるグリッチ
信号を扱うことのできる単一の回路を有することが望ま
しいであろう。２つの回路が同じ効果を達成するために
何らかの対応で組合せられ得るであろうが、このような
アプローチの不利な点は冗長で不必要な回路が存在する
ということである。
の立上がり端縁または立下がり端縁のいずれかの近辺に
生じるグリッチ信号を扱うように設計されているが、そ
の両方は扱わない。両方の端縁の近辺で生じるグリッチ
信号を扱うことのできる単一の回路を有することが望ま
しいであろう。２つの回路が同じ効果を達成するために
何らかの対応で組合せられ得るであろうが、このような
アプローチの不利な点は冗長で不必要な回路が存在する
ということである。
【００１０】
【発明の開示】手短に述べると、この発明の目下好まし
い実施例に従う改良されたグリッチイータ回路は、回路
の入力端子と、２入力ＸＮＯＲ（排他的ＮＯＲ）ゲート
によって制御され、出力を回路の出力端子に結合された
ラッチに与える伝送ゲートとの間に接続されたインバー
タを含む。ＸＮＯＲゲートはその一方の入力でラッチさ
れた出力信号を受け、その他方の入力で遅延されラッチ
された信号を受け、遅延されラッチされた信号は入力を
ラッチから受ける遅延セルによって発生される。ラッチ
に記憶された信号は電圧源に接続された簡単なトランジ
スタを用いることによってリセットされ得る。
い実施例に従う改良されたグリッチイータ回路は、回路
の入力端子と、２入力ＸＮＯＲ（排他的ＮＯＲ）ゲート
によって制御され、出力を回路の出力端子に結合された
ラッチに与える伝送ゲートとの間に接続されたインバー
タを含む。ＸＮＯＲゲートはその一方の入力でラッチさ
れた出力信号を受け、その他方の入力で遅延されラッチ
された信号を受け、遅延されラッチされた信号は入力を
ラッチから受ける遅延セルによって発生される。ラッチ
に記憶された信号は電圧源に接続された簡単なトランジ
スタを用いることによってリセットされ得る。
【００１１】この発明のこれらおよび他の特徴ならびに
利点は、図面を調べ、この発明の好ましい実施例の以下
の詳細な説明を読むと理解されるであろう。
利点は、図面を調べ、この発明の好ましい実施例の以下
の詳細な説明を読むと理解されるであろう。
【００１２】
【発明を実行するためのモード】図５を参照すると、改
良されたグリッチイータ回路の目下好ましい実施例が示
され、これはインバータ５０および６０、伝送ゲート５
２、ラッチ５４、遅延セル５６、ＸＮＯＲゲート５８、
ならびにトランジスタ８０を含む。入力端子５１はイン
バータ５０の入力に接続され、ここでその出力は伝送ゲ
ート５２に接続される。伝送ゲートが閉じると、反転さ
れた入力信号がインバータ５３および５５からなるラッ
チ５４によってラッチされる。ラッチの出力は出力端子
５５と２入力ＸＮＯＲゲート５８の入力と遅延セル５６
とに接続される。遅延セル５６の出力はＸＮＯＲゲート
５８の第２の入力に接続される。ＸＮＯＲゲート５８の
出力は、その出力を伝送ゲート５２の一方の側に直接与
え、かつその出力をインバータ６０を介して伝送ゲート
５２の他方の側に間接的に与えることによって伝送ゲー
ト５２を動作する。ラッチに記憶された信号はトランジ
スタ（ＰＭＯＳ）６１のゲート端子５７でリセット信号
を入力することによって回路の動作の前にリセットされ
得る。ＸＮＯＲゲートのための真理値表が以下のとおり
であることに注目されたい。
良されたグリッチイータ回路の目下好ましい実施例が示
され、これはインバータ５０および６０、伝送ゲート５
２、ラッチ５４、遅延セル５６、ＸＮＯＲゲート５８、
ならびにトランジスタ８０を含む。入力端子５１はイン
バータ５０の入力に接続され、ここでその出力は伝送ゲ
ート５２に接続される。伝送ゲートが閉じると、反転さ
れた入力信号がインバータ５３および５５からなるラッ
チ５４によってラッチされる。ラッチの出力は出力端子
５５と２入力ＸＮＯＲゲート５８の入力と遅延セル５６
とに接続される。遅延セル５６の出力はＸＮＯＲゲート
５８の第２の入力に接続される。ＸＮＯＲゲート５８の
出力は、その出力を伝送ゲート５２の一方の側に直接与
え、かつその出力をインバータ６０を介して伝送ゲート
５２の他方の側に間接的に与えることによって伝送ゲー
ト５２を動作する。ラッチに記憶された信号はトランジ
スタ（ＰＭＯＳ）６１のゲート端子５７でリセット信号
を入力することによって回路の動作の前にリセットされ
得る。ＸＮＯＲゲートのための真理値表が以下のとおり
であることに注目されたい。
【００１３】
【表１】
【００１４】動作において、回路はまず、ラッチ５４を
充電するのに十分な期間の間トランジスタ６１のゲート
端子５７で電圧レベルを降下させることによってリセッ
トされる。ラッチが充電されると、これは出力端子５９
でロー信号を発生し、ＸＮＯＲゲート５８にノードＣで
ハイ信号を発生させ、伝送ゲート５２を閉じる。５１で
与えられた入力信号は反転され、伝送ゲート５２を通過
させられ、一時的にラッチ５４に記憶される。ラッチの
出力は出力端子に与えられ、直接的に、また遅延セル５
６を介してＸＮＯＲゲート５８に与えられる。ＸＮＯＲ
ゲートの出力は伝送ゲート５２の動作を制御する。
充電するのに十分な期間の間トランジスタ６１のゲート
端子５７で電圧レベルを降下させることによってリセッ
トされる。ラッチが充電されると、これは出力端子５９
でロー信号を発生し、ＸＮＯＲゲート５８にノードＣで
ハイ信号を発生させ、伝送ゲート５２を閉じる。５１で
与えられた入力信号は反転され、伝送ゲート５２を通過
させられ、一時的にラッチ５４に記憶される。ラッチの
出力は出力端子に与えられ、直接的に、また遅延セル５
６を介してＸＮＯＲゲート５８に与えられる。ＸＮＯＲ
ゲートの出力は伝送ゲート５２の動作を制御する。
【００１５】図６（Ｂ）を参照して、入力信号がハイか
らローになり、グリッチ信号６２がパルス６４の立下が
り端縁６３に従う期間「ｄ」内で生じると、以下の表が
回路のさまざまな点とさまざまな期間とにおける信号状
態の時間の推移に伴う変化を示す。点「Ａ」、点「Ｂ」
および点「Ｃ」が図５に示す回路の点であることに注目
されたい。
らローになり、グリッチ信号６２がパルス６４の立下が
り端縁６３に従う期間「ｄ」内で生じると、以下の表が
回路のさまざまな点とさまざまな期間とにおける信号状
態の時間の推移に伴う変化を示す。点「Ａ」、点「Ｂ」
および点「Ｃ」が図５に示す回路の点であることに注目
されたい。
【００１６】
【表２】
【００１７】表１ｃは、伝送ゲートがパルス６４の立下
がり端縁６３に従う期間「ｄ」内において開いているこ
とを示す。したがって、立下がり端縁に従う期間「ｄ」
内に生じるグリッチ信号は出力端子５９で再現されず、
したがって除去される。
がり端縁６３に従う期間「ｄ」内において開いているこ
とを示す。したがって、立下がり端縁に従う期間「ｄ」
内に生じるグリッチ信号は出力端子５９で再現されず、
したがって除去される。
【００１８】同様に、以下の表は信号パルス６６の立上
がり端縁６５に先行する期間「ｄ」の間に生じるグリッ
チ信号を除去するにあたっての回路内の信号の変化を時
間の推移に応じて示す。
がり端縁６５に先行する期間「ｄ」の間に生じるグリッ
チ信号を除去するにあたっての回路内の信号の変化を時
間の推移に応じて示す。
【００１９】
【表３】
【００２０】表２ｂに示されるように、伝送ゲート５２
は立上がり端縁に遭遇した後の期間「ｔ２」の間開いた
ままであり、グリッチ信号６１はハイクロックパルス内
に組込まれ、したがって除去される。理解されるよう
に、期間ｔ１およびｔ２の持続は「ｄ」であり、期間
「ｄ」の選択はハイクロックパルスの前進が全体のシス
テムの性能および動作に影響を及ぼさないように注意深
く行なわれるべきである。示される遅延セル５６は定時
間の遅延セルであり、好ましい実施例はプログラマブル
遅延セルを用いるように適合され得る。
は立上がり端縁に遭遇した後の期間「ｔ２」の間開いた
ままであり、グリッチ信号６１はハイクロックパルス内
に組込まれ、したがって除去される。理解されるよう
に、期間ｔ１およびｔ２の持続は「ｄ」であり、期間
「ｄ」の選択はハイクロックパルスの前進が全体のシス
テムの性能および動作に影響を及ぼさないように注意深
く行なわれるべきである。示される遅延セル５６は定時
間の遅延セルであり、好ましい実施例はプログラマブル
遅延セルを用いるように適合され得る。
【００２１】図６（Ａ）を参照すると、リセット信号７
０が示され、これはトランジスタ（図５、８０）をター
ンオンし、ラッチ（図５、５４）の電圧をトランジスタ
（図５、８０）を介してＶｃｃに引き下ろし、ラッチに
出力端子（図５、５９）でロー信号を発生させる。図６
（Ｂ）は、パルス６４の立下がり端縁６３の近辺で生じ
るものとクロックパルス６６の立上がり端縁６５の近辺
で生じるものとの２つのグリッチ信号を有した入力信号
を示す。図６（Ｂ）の入力信号を図５に示す回路に通過
させることによって、図６（Ｃ）に示される出力信号が
発生し、ここで両方のグリッチ信号が除去される。
０が示され、これはトランジスタ（図５、８０）をター
ンオンし、ラッチ（図５、５４）の電圧をトランジスタ
（図５、８０）を介してＶｃｃに引き下ろし、ラッチに
出力端子（図５、５９）でロー信号を発生させる。図６
（Ｂ）は、パルス６４の立下がり端縁６３の近辺で生じ
るものとクロックパルス６６の立上がり端縁６５の近辺
で生じるものとの２つのグリッチ信号を有した入力信号
を示す。図６（Ｂ）の入力信号を図５に示す回路に通過
させることによって、図６（Ｃ）に示される出力信号が
発生し、ここで両方のグリッチ信号が除去される。
【００２２】この発明は具体的な実施例について説明さ
れたが、その変化および変更は当業者には疑いもなく明
白となるであろうことが予期される。したがって、前掲
の特許請求の範囲はこの発明の真の精神および範疇内に
含まれるこのような変化および変更のすべてに及ぶもの
と解釈されると意図される。
れたが、その変化および変更は当業者には疑いもなく明
白となるであろうことが予期される。したがって、前掲
の特許請求の範囲はこの発明の真の精神および範疇内に
含まれるこのような変化および変更のすべてに及ぶもの
と解釈されると意図される。
【００２３】
【産業上の利用性】この発明はプリント配線板上の電気
回路として、または集積回路の一部として実現され得
る。また、これは電気回路の設計において検索する用意
のできたセルライブラリにおける標準的なセルとして記
憶され得る。グリッチ信号を除去することにおける有利
な性質のため、この発明はシステムデータバスを含む広
範囲の回路において用いられ得ることが期待される。
回路として、または集積回路の一部として実現され得
る。また、これは電気回路の設計において検索する用意
のできたセルライブラリにおける標準的なセルとして記
憶され得る。グリッチ信号を除去することにおける有利
な性質のため、この発明はシステムデータバスを含む広
範囲の回路において用いられ得ることが期待される。
【図１】電圧レベルの周期的な立上がりおよび立下がり
によって規定されるパルスを有したクロック信号を示す
図である。
によって規定されるパルスを有したクロック信号を示す
図である。
【図２】ノイズのある環境において図１のクロック信号
に影響を及ぼす起こり得るグリッチ信号を示す図であ
る。
に影響を及ぼす起こり得るグリッチ信号を示す図であ
る。
【図３】（Ａ）はパルスの立下がり端縁に従う期間
「ｄ」内で生じるグリッチ信号を除去するための先行技
術のグリッチイータ回路を示し、（Ｂ）は図３（Ａ）の
回路への入力としてのグリッチ信号を有するクロック信
号を示し、（Ｃ）は図３（Ｂ）の入力信号に応答して図
３（Ａ）の回路によって発生した出力信号を示す図であ
る。
「ｄ」内で生じるグリッチ信号を除去するための先行技
術のグリッチイータ回路を示し、（Ｂ）は図３（Ａ）の
回路への入力としてのグリッチ信号を有するクロック信
号を示し、（Ｃ）は図３（Ｂ）の入力信号に応答して図
３（Ａ）の回路によって発生した出力信号を示す図であ
る。
【図４】（Ａ）はパルスの立上がり端縁に先行する期間
「ｄ」内で生じるグリッチ信号を除去するための先行技
術のグリッチイータ回路を示し、（Ｂ）は図４（Ａ）の
回路への入力としてのいくつかのグリッチ信号を有する
クロック信号を示し、（Ｃ）は図４（Ｂ）の入力信号に
応答して図４（Ａ）の回路によって発生した出力信号を
示す図である。
「ｄ」内で生じるグリッチ信号を除去するための先行技
術のグリッチイータ回路を示し、（Ｂ）は図４（Ａ）の
回路への入力としてのいくつかのグリッチ信号を有する
クロック信号を示し、（Ｃ）は図４（Ｂ）の入力信号に
応答して図４（Ａ）の回路によって発生した出力信号を
示す図である。
【図５】この発明の目下好ましい実施例を示す。
【図６】（Ａ）は動作の前に図５の回路をリセットする
ためのリセット信号を示し、（Ｂ）は図５の回路への入
力としてのいくつかのグリッチ信号を有するクロック信
号を示し、（Ｃ）は図６（Ｂ）の入力信号に応答して図
５の回路によって発生した出力信号を示す図である。
ためのリセット信号を示し、（Ｂ）は図５の回路への入
力としてのいくつかのグリッチ信号を有するクロック信
号を示し、（Ｃ）は図６（Ｂ）の入力信号に応答して図
５の回路によって発生した出力信号を示す図である。
５１ 入力端子 ５２ 伝送ゲート ５４ ラッチ ５６ 遅延セル ５８ ＸＮＯＲゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ルービン・アスパシオ アメリカ合衆国、94555 カリフォルニア 州、フレモント、ブックナー・テラス、 5437 (72)発明者 ラジェシュ・バーラダワジャ アメリカ合衆国、95133 カリフォルニア 州、サン・ノゼ、ラバ・ドライブ、2408 (72)発明者 ヒエウ・シュエン・ニューイアン アメリカ合衆国、94536 カリフォルニア 州、フレモント、リッチフィールド・クレ セント、38763
Claims (13)
- 【請求項１】 入力信号におけるグリッチ信号を除去す
るための回路であって、 入力信号を受けるための入力端子（５１）と、 前記入力端子（５１）に接続され、前記入力信号を受け
る伝送ゲート（５２）とを含み、前記伝送ゲート（５
２）は制御信号に応答して前記入力信号の前記伝送ゲー
トの出力点への通過を制御し、さらに、 前記伝送ゲートの出力点に接続され、前記入力信号を記
憶し、記憶された信号を出力端子で発生するための記憶
ユニット（５４）と、 前記出力端子に接続され、前記記憶された信号を受け、
前記記憶された信号に応答して前記制御信号を発生し、
前記伝送ゲート（５２）を動作するための論理ユニット
（５６、５８）とを含む、回路。 - 【請求項２】 前記入力端子（５１）と前記伝送ゲート
（５２）との間に直列に接続されたインバータ（５０）
をさらに含み、前記インバータは前記入力信号を受け、
前記伝送ゲート（５２）のために反転された入力信号を
発生する、請求項１に記載の回路。 - 【請求項３】 前記記憶ユニット（５４）はラッチ（５
４）を形成するために接続された２つのインバータ（５
３、５５）を含む、請求項２に記載の回路。 - 【請求項４】 前記論理ユニット（５６、５８）は２入
力排他的ＮＯＲゲート（５８）および遅延ユニット（５
６）を含み、前記遅延ユニット（５６）は前記記憶され
た信号を受け、そこから遅延された信号を発生し、前記
遅延された信号を前記排他的ＮＯＲゲート（５８）の１
つの入力に渡し、前記排他的ＮＯＲゲート（５８）は前
記記憶された信号を第２の入力として受け、前記記憶さ
れた信号と前記遅延された信号とに応答して前記制御信
号を発生する、請求項３に記載の回路。 - 【請求項５】 前記ラッチに接続され、リセット信号に
応答して前記ラッチ（５４）を充電するためのトランジ
スタ（８０）をさらに含む、請求項４に記載の回路。 - 【請求項６】 前記記憶ユニット（５４）はラッチ（５
４）を形成するために接続された２つのインバータ（５
３、５５）を含む、請求項１に記載の回路。 - 【請求項７】 前記論理ユニット（５６、５８）は２入
力排他的ＮＯＲゲート（５８）および遅延ユニット（５
６）を含み、前記遅延ユニット（５６）は前記記憶され
た信号を受け、そこから遅延信号を発生し、前記遅延さ
れた信号を前記排他的ＮＯＲゲート（５８）の１つの入
力に渡し、前記排他的ＮＯＲゲート（５８）は前記記憶
された信号を第２の入力として受け、前記記憶された信
号と前記遅延された信号とに応答して前記制御信号を発
生する、請求項１に記載の回路。 - 【請求項８】 前記論理ユニット（５６、５８）は予め
定められた時間遅延の関数として前記制御信号を発生す
る、請求項１に記載の回路。 - 【請求項９】 前記入力信号は周期信号である、請求項
１に記載の回路。 - 【請求項１０】 グリッチ信号を除去するための回路で
あって、 入力信号を受け、反転された入力信号を発生するための
第１のインバータ（５０）を含み、前記入力信号は１つ
以上のグリッチ信号を有し、さらに、 前記反転された入力信号を受ける伝送ゲート（５２）を
含み、前記伝送ゲート（５２）は制御信号に応答して前
記反転された入力信号の前記伝送ゲート（５２）の出力
点への通過を制御し、さらに、 前記伝送ゲート（５２）の出力点に接続され、前記反転
された入力信号を受け、かつ記憶するための記憶ユニッ
ト（５４）を含み、前記記憶ユニット（５４）は記憶さ
れた信号を出力端子に発生し、さらに、 前記記憶された信号を受け、遅延された信号を発生する
遅延セル（５６）と、 前記遅延セルに接続されて前記遅延された信号を受ける
ための第１の入力端子と、前記ラッチに接続されて前記
記憶された信号を受けるための第２の入力端子とを有す
る排他的ＮＯＲゲート（５８）とを含み、前記排他的Ｎ
ＯＲゲート（５８）は前記伝送ゲート（５２）の動作を
制御するために前記制御信号を発生する、回路。 - 【請求項１１】 前記回路は、前記記憶ユニット（５
４）の入力端子に接続されてリセット信号に応答して前
記回路をリセットするためのトランジスタ（８０）をさ
らに含む、請求項１０に記載の回路。 - 【請求項１２】 前記入力信号は周期信号である、請求
項１０に記載の回路。 - 【請求項１３】 前記記憶ユニット（５４）はラッチ
（５４）を形成するために接続された２つのインバータ
（５３、５５）を含む、請求項１０に記載の回路。
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| US08/826,858 US6134252A (en) | 1997-04-11 | 1997-04-11 | Enhanced glitch removal circuit |
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| JP10000675A Withdrawn JPH10290146A (ja) | 1997-04-11 | 1998-01-06 | グリッチ信号を除去するための回路 |
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| JP (1) | JPH10290146A (ja) |
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