JPH10293997A - Ｃｍｏｓラッチ型感知増幅回路 - Google Patents
Ｃｍｏｓラッチ型感知増幅回路Info
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- JPH10293997A JPH10293997A JP9312265A JP31226597A JPH10293997A JP H10293997 A JPH10293997 A JP H10293997A JP 9312265 A JP9312265 A JP 9312265A JP 31226597 A JP31226597 A JP 31226597A JP H10293997 A JPH10293997 A JP H10293997A
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- Japan
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- amplifier circuit
- sense amplifier
- input
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C—STATIC STORES
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- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
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- Dram (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 ラッチ特性及び入力端のオフセット電圧のた
め、誤動作や動作速度に制約を受けるというＣＭＯＳラ
ッチ型感知増幅回路の課題を解決する。 【解決手段】 従来のＣＭＯＳラッチ型感知増幅回路１
００における入力端ＭＯＳトランジスタ６，８のゲート
端子電圧の開きを大きくする電圧利得入力バッファ回路
２００を設ける。これにより、ＣＭＯＳから構成される
ラッチ型感知増幅回路１００よりオフセットが約１／１
０程度少ないバイポーラトランジスタ１８，２０を含む
前記電圧利得入力バッファ回路２００が、回路１００の
入力端ＭＯＳトランジスタ６，８への初期入力電圧差を
増大させる役割を果たし、誤動作の危険が少なく、動作
速度の向上を図ることができる。
め、誤動作や動作速度に制約を受けるというＣＭＯＳラ
ッチ型感知増幅回路の課題を解決する。 【解決手段】 従来のＣＭＯＳラッチ型感知増幅回路１
００における入力端ＭＯＳトランジスタ６，８のゲート
端子電圧の開きを大きくする電圧利得入力バッファ回路
２００を設ける。これにより、ＣＭＯＳから構成される
ラッチ型感知増幅回路１００よりオフセットが約１／１
０程度少ないバイポーラトランジスタ１８，２０を含む
前記電圧利得入力バッファ回路２００が、回路１００の
入力端ＭＯＳトランジスタ６，８への初期入力電圧差を
増大させる役割を果たし、誤動作の危険が少なく、動作
速度の向上を図ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
等に使用される感知増幅回路に係り、特にＣＭＯＳラッ
チ型感知増幅回路に関する。
等に使用される感知増幅回路に係り、特にＣＭＯＳラッ
チ型感知増幅回路に関する。
【０００２】
【従来の技術】最近では、高集積回路の論理素子が小型
化及び高密度化するにつれて、メモリコアの出力は約２
０〜１００ｍＶ程度と小さくなる傾向にある。従って、
このような微小信号を論理レベルまで再生する感知増幅
回路は、高利得で安定なものが要求されている。
化及び高密度化するにつれて、メモリコアの出力は約２
０〜１００ｍＶ程度と小さくなる傾向にある。従って、
このような微小信号を論理レベルまで再生する感知増幅
回路は、高利得で安定なものが要求されている。
【０００３】図１に、半導体メモリ装置における従来の
ＣＭＯＳラッチ型感知増幅回路の例を示す。クロック信
号のレベル遷移に対応する入力信号ＩＮ，ＩＮＢは、そ
れぞれ２つの入力端ＭＯＳトランジスタ６，８のゲート
端へ印加される。ソース端が電源電圧へつながれたラッ
チ形のＭＯＳトランジスタ２，４のドレイン端は、それ
ぞれこのＭＯＳトランジスタ６，８のドレイン端に接続
される。これらＭＯＳトランジスタ２，６の共通ドレイ
ン端から出力ＯＵＴが導出され、ＭＯＳトランジスタ
４，８の共通ドレイン端から相補出力ＯＵＴＢが導出さ
れる。ＭＯＳトランジスタ６，８の各ソース端と接地電
圧端との間には、動作制御信号（プリセンスアンプイネ
ーブル信号）ＰＳＥをゲート入力とするＭＯＳトランジ
スタ１０，１２が接続される。
ＣＭＯＳラッチ型感知増幅回路の例を示す。クロック信
号のレベル遷移に対応する入力信号ＩＮ，ＩＮＢは、そ
れぞれ２つの入力端ＭＯＳトランジスタ６，８のゲート
端へ印加される。ソース端が電源電圧へつながれたラッ
チ形のＭＯＳトランジスタ２，４のドレイン端は、それ
ぞれこのＭＯＳトランジスタ６，８のドレイン端に接続
される。これらＭＯＳトランジスタ２，６の共通ドレイ
ン端から出力ＯＵＴが導出され、ＭＯＳトランジスタ
４，８の共通ドレイン端から相補出力ＯＵＴＢが導出さ
れる。ＭＯＳトランジスタ６，８の各ソース端と接地電
圧端との間には、動作制御信号（プリセンスアンプイネ
ーブル信号）ＰＳＥをゲート入力とするＭＯＳトランジ
スタ１０，１２が接続される。
【０００４】このＣＭＯＳラッチ型感知増幅回路１００
は、入力信号の遷移に応答してダイナミック動作し、ダ
イナミック動作中以外ではスタティック（保持) 状態に
なる。両入力端間の微小な電圧差は、ダイナミック動作
で増幅されて出力される。この感知増幅回路は、比較的
小さい入力信号に対してもラッチ特性を活用して増幅を
行うので、すばやい感知動作を行うことができる。
は、入力信号の遷移に応答してダイナミック動作し、ダ
イナミック動作中以外ではスタティック（保持) 状態に
なる。両入力端間の微小な電圧差は、ダイナミック動作
で増幅されて出力される。この感知増幅回路は、比較的
小さい入力信号に対してもラッチ特性を活用して増幅を
行うので、すばやい感知動作を行うことができる。
【０００５】上記のようなラッチ型ＣＭＯＳ感知増幅回
路は、一般にＳＲＡＭやＲＯＭに用いられ、差動モード
で蓄えられてロジックレベル間の微細な電圧差を有する
データをリストア(restore) する。通常は、メモリから
引き出された各ビットラインごとに感知増幅回路が用い
られる。このような回路は、米国特許５，１５５，３９
７に開示されている。
路は、一般にＳＲＡＭやＲＯＭに用いられ、差動モード
で蓄えられてロジックレベル間の微細な電圧差を有する
データをリストア(restore) する。通常は、メモリから
引き出された各ビットラインごとに感知増幅回路が用い
られる。このような回路は、米国特許５，１５５，３９
７に開示されている。
【０００６】
【発明が解決しようとする課題】従来のＣＭＯＳラッチ
型感知増幅回路は、比較的小さい入力に対してもラッチ
特性を活用してすばやい感知動作及び増幅を行うことが
できるという特徴を有する反面、一旦間違った感知動作
をすると、以後に正常な入力が提供されてもそのまま間
違った出力が継続してしまうという問題点がある。即
ち、後で正常な入力信号に代わっても、その前の間違っ
た入力信号で感知増幅回路が既にラッチ状態に変わって
いるために、正常な入力に反応しない。
型感知増幅回路は、比較的小さい入力に対してもラッチ
特性を活用してすばやい感知動作及び増幅を行うことが
できるという特徴を有する反面、一旦間違った感知動作
をすると、以後に正常な入力が提供されてもそのまま間
違った出力が継続してしまうという問題点がある。即
ち、後で正常な入力信号に代わっても、その前の間違っ
た入力信号で感知増幅回路が既にラッチ状態に変わって
いるために、正常な入力に反応しない。
【０００７】また、このようなＣＭＯＳラッチ型感知増
幅回路は、入力端子のＭＯＳトランジスタ６，８間のオ
フセット電圧に影響を受け、入力信号の電圧差がこのオ
フセット電圧以上に形成されることで正常動作が行れ
る。その入力端のオフセット電圧は、ラッチＭＯＳトラ
ンジスタ２，４のしきい値電圧のミスマッチ(mismatch)
の影響を受け、該ミスマッチ電圧を越えるまでは感知動
作を待たなければならない。これが高速化の妨げになっ
ている。
幅回路は、入力端子のＭＯＳトランジスタ６，８間のオ
フセット電圧に影響を受け、入力信号の電圧差がこのオ
フセット電圧以上に形成されることで正常動作が行れ
る。その入力端のオフセット電圧は、ラッチＭＯＳトラ
ンジスタ２，４のしきい値電圧のミスマッチ(mismatch)
の影響を受け、該ミスマッチ電圧を越えるまでは感知動
作を待たなければならない。これが高速化の妨げになっ
ている。
【０００８】このような課題に着目して本発明の目的
は、より動作の信頼性が高く、高速化が可能なＣＭＯＣ
ラッチ型感知増幅回路を提供することにある。
は、より動作の信頼性が高く、高速化が可能なＣＭＯＣ
ラッチ型感知増幅回路を提供することにある。
【０００９】
【課題を解決するための手段】この目的のために本発明
では、入力信号を入力端ＭＯＳトランジスタのゲート端
に受けて動作するＣＭＯＳラッチ型感知増幅回路におい
て、入力信号をバイポーラトランジスタで差動増幅して
入力端ＭＯＳトランジスタのゲート端に印加することを
特徴とする。具体的には、入力信号を各ベース端に受
け、エミッタ端が共通接続される一対のバイポーラトラ
ンジスタと、この一対のバイポーラトランジスタの共通
エミッタ端と接地電圧端との間に接続される定電流源
と、前記一対のバイポーラトランジスタの各コレクタ端
と電源電圧との間に接続される対称型の負荷素子と、を
有してなり、前記コレクタ端が入力端ＭＯＳトランジス
タのゲート端へ接続される電圧利得入力バッフア回路を
備えるようにする。
では、入力信号を入力端ＭＯＳトランジスタのゲート端
に受けて動作するＣＭＯＳラッチ型感知増幅回路におい
て、入力信号をバイポーラトランジスタで差動増幅して
入力端ＭＯＳトランジスタのゲート端に印加することを
特徴とする。具体的には、入力信号を各ベース端に受
け、エミッタ端が共通接続される一対のバイポーラトラ
ンジスタと、この一対のバイポーラトランジスタの共通
エミッタ端と接地電圧端との間に接続される定電流源
と、前記一対のバイポーラトランジスタの各コレクタ端
と電源電圧との間に接続される対称型の負荷素子と、を
有してなり、前記コレクタ端が入力端ＭＯＳトランジス
タのゲート端へ接続される電圧利得入力バッフア回路を
備えるようにする。
【００１０】定電流源は、一対のバイポーラトランジス
タの共通エミッタ端と接地電圧端との間にチャネルが接
続され、基準電圧をゲート端に受けるＭＯＳトランジス
タとすることができ、負荷素子は、一対のバイポーラト
ランジスタの各コレクタ端と電源電圧との間にそれぞれ
チャネルが接続され、各ゲート端が接地電圧端に共通接
続されるＭＯＳトランジスタとすることができる。
タの共通エミッタ端と接地電圧端との間にチャネルが接
続され、基準電圧をゲート端に受けるＭＯＳトランジス
タとすることができ、負荷素子は、一対のバイポーラト
ランジスタの各コレクタ端と電源電圧との間にそれぞれ
チャネルが接続され、各ゲート端が接地電圧端に共通接
続されるＭＯＳトランジスタとすることができる。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。
を参照して説明する。
【００１２】図２に、本例のＣＭＯＳラッチ型感知増幅
回路の回路図を示す。
回路の回路図を示す。
【００１３】ＣＭＯＳラッチ型感知増幅回路１００の部
分は従来同様で、動作制御トランジスタ１０，１２のゲ
ート端子に入力される動作制御信号ＰＳＥが“ハイ”レ
ベルに設定されると、入力端ＭＯＳトランジスタ６，８
の導通度に対応して出力信号ＯＵＴと相補出力信号ＯＵ
ＴＢ中のいずれか一方が“ロー”になる。例えば、入力
端ＭＯＳトランジスタ６のゲート電圧レベルが入力端Ｍ
ＯＳトランジスタ８のゲート電圧よりも大きい場合、出
力信号ＯＵＴのレベルが出力信号ＯＵＴＢのレベルより
低くなる。そして、その出力信号ＯＵＴはＰ形ラッチＭ
ＯＳトランジスタ４のゲート端子にフィードバックされ
てトランジスタ４を強く“オン”させるので、相補出力
信号ＯＵＴＢは電源電圧のレベルへ向かって上昇する。
この上昇した出力信号ＯＵＴＢはＰ形ラッチＭＯＳトラ
ンジスタ２のゲート端子にフィードバックされ、トラン
ジスタ２が“オフ”側に誘導される。このような過程を
経て、入力信号間の僅かな電圧レベル差がほぼ電源電圧
程度に増幅され、出力信号ＯＵＴ，ＯＵＴＢに現れる。
出力信号ＯＵＴ，ＯＵＴＢが十分に電位増幅されるだけ
の時間が経過した後に信号ＰＳＥを“ロー”に設定する
と、ＣＭＯＳラッチ型感知増幅回路１００の動作が停止
する。図示していないが、イコライズ回路によって出力
信号ＯＵＴ，ＯＵＴＢをイコライズさせて次の感知を準
備することもできる。
分は従来同様で、動作制御トランジスタ１０，１２のゲ
ート端子に入力される動作制御信号ＰＳＥが“ハイ”レ
ベルに設定されると、入力端ＭＯＳトランジスタ６，８
の導通度に対応して出力信号ＯＵＴと相補出力信号ＯＵ
ＴＢ中のいずれか一方が“ロー”になる。例えば、入力
端ＭＯＳトランジスタ６のゲート電圧レベルが入力端Ｍ
ＯＳトランジスタ８のゲート電圧よりも大きい場合、出
力信号ＯＵＴのレベルが出力信号ＯＵＴＢのレベルより
低くなる。そして、その出力信号ＯＵＴはＰ形ラッチＭ
ＯＳトランジスタ４のゲート端子にフィードバックされ
てトランジスタ４を強く“オン”させるので、相補出力
信号ＯＵＴＢは電源電圧のレベルへ向かって上昇する。
この上昇した出力信号ＯＵＴＢはＰ形ラッチＭＯＳトラ
ンジスタ２のゲート端子にフィードバックされ、トラン
ジスタ２が“オフ”側に誘導される。このような過程を
経て、入力信号間の僅かな電圧レベル差がほぼ電源電圧
程度に増幅され、出力信号ＯＵＴ，ＯＵＴＢに現れる。
出力信号ＯＵＴ，ＯＵＴＢが十分に電位増幅されるだけ
の時間が経過した後に信号ＰＳＥを“ロー”に設定する
と、ＣＭＯＳラッチ型感知増幅回路１００の動作が停止
する。図示していないが、イコライズ回路によって出力
信号ＯＵＴ，ＯＵＴＢをイコライズさせて次の感知を準
備することもできる。
【００１４】前述のように、ＣＭＯＳラッチ型感知増幅
回路１００に一旦間違った入力が印加される場合、いっ
ぺん変わってしまた出力信号ＯＵＴ，ＯＵＴＢがラッチ
状態を固定させて入力端ＭＯＳトランジスタ６，８の小
さい入力を無視するため、その後正常な入力に代わって
も反応しなくなる。また、ＭＯＳトランジスタの場合、
隣接したトランジスタ同士でもしきい値電圧ミスマッチ
が発生し、入力のオフセット電圧が影響を受けるが、入
力電圧はそのオフセット電圧より必ず大きくなければな
らないという制約を受ける。このため、動作制御信号Ｐ
ＳＥを長い間論理“ハイ”状態に保持させるようにな
り、高速化を図ることができない。
回路１００に一旦間違った入力が印加される場合、いっ
ぺん変わってしまた出力信号ＯＵＴ，ＯＵＴＢがラッチ
状態を固定させて入力端ＭＯＳトランジスタ６，８の小
さい入力を無視するため、その後正常な入力に代わって
も反応しなくなる。また、ＭＯＳトランジスタの場合、
隣接したトランジスタ同士でもしきい値電圧ミスマッチ
が発生し、入力のオフセット電圧が影響を受けるが、入
力電圧はそのオフセット電圧より必ず大きくなければな
らないという制約を受ける。このため、動作制御信号Ｐ
ＳＥを長い間論理“ハイ”状態に保持させるようにな
り、高速化を図ることができない。
【００１５】これを解決するには、充分な開きをもった
相補入力信号を提供すればよい。そこで、ＣＭＯＳラッ
チ型感知増幅回路１００における入力端ＭＯＳトランジ
スタ６，８のゲート端子電圧の開きをすばやく大きくす
る電圧利得入力バッファ回路２００を設けてある。
相補入力信号を提供すればよい。そこで、ＣＭＯＳラッ
チ型感知増幅回路１００における入力端ＭＯＳトランジ
スタ６，８のゲート端子電圧の開きをすばやく大きくす
る電圧利得入力バッファ回路２００を設けてある。
【００１６】電圧利得入力バッファ回路２００は、第
１，２バイポーラトランジスタ１８，２０と、定電流源
トランジスタ２２と、対称形の負荷ＭＯＳトランジスタ
１４，１６とからなる。ＮＰＮ形の第１，２バイポーラ
トランジスタ１８，２０は、入力信号ＩＮ，ＩＮＢをベ
ース端に受け、エミッタ端が共通接続される。定電流源
トランジスタ２２は、第１，２バイポーラトランジスタ
１８，２０の共通エミッタ端と接地電圧端との間にチャ
ネルが接続され、基準電圧ＲＥＦをゲート端子へ受け
る。負荷ＭＯＳトランジスタ１４，１６は、第１，２バ
イポーラトランジスタ１８，２０の各コレクタ端と電源
電圧との間にチャネルがそれぞれ接続され、ゲート端子
が接地電圧端に共通接続される対称型となっている。そ
して、第１，２バイポーラトランジスタ１８，２０のコ
レクタ端から入力端ＭＯＳトランジスタ６，８のゲート
電圧が提供される。
１，２バイポーラトランジスタ１８，２０と、定電流源
トランジスタ２２と、対称形の負荷ＭＯＳトランジスタ
１４，１６とからなる。ＮＰＮ形の第１，２バイポーラ
トランジスタ１８，２０は、入力信号ＩＮ，ＩＮＢをベ
ース端に受け、エミッタ端が共通接続される。定電流源
トランジスタ２２は、第１，２バイポーラトランジスタ
１８，２０の共通エミッタ端と接地電圧端との間にチャ
ネルが接続され、基準電圧ＲＥＦをゲート端子へ受け
る。負荷ＭＯＳトランジスタ１４，１６は、第１，２バ
イポーラトランジスタ１８，２０の各コレクタ端と電源
電圧との間にチャネルがそれぞれ接続され、ゲート端子
が接地電圧端に共通接続される対称型となっている。そ
して、第１，２バイポーラトランジスタ１８，２０のコ
レクタ端から入力端ＭＯＳトランジスタ６，８のゲート
電圧が提供される。
【００１７】バイポーラトランジスタ１８，２０は、オ
フセットが約１／１０程度ＭＯＳトランジスタ６，８よ
りも少ないので、電圧利得入力バッファ回路２００は、
入力端ＭＯＳトランジスタ６，８への初期入力電圧差を
増大させる役割を果たす。従って、ＣＭＯＳラッチ型感
知増幅回路１００の誤動作を防止し、正常な入力電圧を
短時間で得ることができるために、それだけ高速化を図
ることが可能となる。
フセットが約１／１０程度ＭＯＳトランジスタ６，８よ
りも少ないので、電圧利得入力バッファ回路２００は、
入力端ＭＯＳトランジスタ６，８への初期入力電圧差を
増大させる役割を果たす。従って、ＣＭＯＳラッチ型感
知増幅回路１００の誤動作を防止し、正常な入力電圧を
短時間で得ることができるために、それだけ高速化を図
ることが可能となる。
【００１８】図３は、比較のため従来例である図１の回
路と、本発明の実施形態である図２の回路による信号特
性を示した図である。波形２４ａ，２４ｂが図２の回路
の出力信号ＯＵＴ，ＯＵＴＢであり、波形２６ａ，２６
ｂが図１の回路の出力信号ＯＵＴ，ＯＵＴＢである。図
示した波形のように、本発明による感知増幅回路では、
デベロープ(develope)の開始ポイントが速くなり、感知
増幅量も改善されている。
路と、本発明の実施形態である図２の回路による信号特
性を示した図である。波形２４ａ，２４ｂが図２の回路
の出力信号ＯＵＴ，ＯＵＴＢであり、波形２６ａ，２６
ｂが図１の回路の出力信号ＯＵＴ，ＯＵＴＢである。図
示した波形のように、本発明による感知増幅回路では、
デベロープ(develope)の開始ポイントが速くなり、感知
増幅量も改善されている。
【００１９】
【発明の効果】本発明のＣＭＯＳラッチ型感知増幅回路
は、オフセット電圧依存性の少ないバイポーラトンジス
タを用いた電圧利得バッファ回路部分を入力端に付加し
て、ＣＭＯＳラッチ型感知増幅回路の入力電圧差をひろ
げるようにしたことにより、感知動作の誤作動を防止
し、ラッチ型感知増幅回路の動作時点を繰り上げて動作
時間を短縮することが可能となる。従って、本発明のＣ
ＭＯＳラッチ型感知増幅回路によれば、動作速度の特性
改善と安定動作を保障することができる。
は、オフセット電圧依存性の少ないバイポーラトンジス
タを用いた電圧利得バッファ回路部分を入力端に付加し
て、ＣＭＯＳラッチ型感知増幅回路の入力電圧差をひろ
げるようにしたことにより、感知動作の誤作動を防止
し、ラッチ型感知増幅回路の動作時点を繰り上げて動作
時間を短縮することが可能となる。従って、本発明のＣ
ＭＯＳラッチ型感知増幅回路によれば、動作速度の特性
改善と安定動作を保障することができる。
【図１】従来技術によるＣＭＯＳラッチ型感知増幅回路
を示す回路図。
を示す回路図。
【図２】本発明のＣＭＯＳラッチ型感知増幅回路を示す
回路図。
回路図。
【図３】図１及び図２に示す感知増幅回路による各信号
特性を示す波形図。
特性を示す波形図。
【符号の説明】 ２，４ ラッチＭＯＳトランジスタ ６，８ 入力端ＭＯＳトランジスタ １０，１２ 動作制御ＭＯＳトランジスタ １４，１６ 負荷ＭＯＳトランジスタ １８，２０ バイポーラトランジスタ ２２ 定電流源ＭＯＳトランジスタ
Claims (5)
- 【請求項１】 入力信号を入力端ＭＯＳトランジスタの
ゲート端に受けて動作するＣＭＯＳラッチ型感知増幅回
路において、入力信号をバイポーラトランジスタで差動
増幅して入力端ＭＯＳトランジスタのゲート端に印加す
ることを特徴とするＣＭＯＳラッチ型感知増幅回路。 - 【請求項２】 入力信号を各ベース端に受け、エミッタ
端が共通接続される一対のバイポーラトランジスタと、
この一対のバイポーラトランジスタの共通エミッタ端と
接地電圧端との間に接続される定電流源と、前記一対の
バイポーラトランジスタの各コレクタ端と電源電圧との
間に接続される対称形の負荷素子と、を有してなり、前
記コレクタ端が入力端ＭＯＳトランジスタのゲート端へ
接続される電圧利得入力バッファ回路を備える請求項１
記載のＣＭＯＳラッチ型感知増幅回路。 - 【請求項３】 定電流源は、一対のバイポーラトランジ
スタの共通エミッタ端と接地電圧端との間にチャネルが
接続され、基準電圧をゲート端に受けるＭＯＳトランジ
スタである請求項２記載のＣＭＯＳラッチ型感知増幅回
路。 - 【請求項４】 負荷素子は、一対のバイポーラトランジ
スタの各コレクタ端と電源電圧との間にそれぞれチャネ
ルが接続され、各ゲート端が接地電圧端に共通接続され
るＭＯＳトランジスタである請求項２又は請求項３記載
のＣＭＯＳラッチ型感知増幅回路。 - 【請求項５】 バイポーラトランジスタはＮＰＮ形であ
る請求項１〜４に記載の感知増幅回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960053782A KR100200079B1 (ko) | 1996-11-13 | 1996-11-13 | 반도체 메모리 장치의 감지 증폭회로 |
| KR1996P53782 | 1996-11-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10293997A true JPH10293997A (ja) | 1998-11-04 |
Family
ID=19481729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9312265A Pending JPH10293997A (ja) | 1996-11-13 | 1997-11-13 | Ｃｍｏｓラッチ型感知増幅回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5894233A (ja) |
| JP (1) | JPH10293997A (ja) |
| KR (1) | KR100200079B1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100422820B1 (ko) * | 1997-06-30 | 2004-05-24 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 감지 증폭기 |
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-
1996
- 1996-11-13 KR KR1019960053782A patent/KR100200079B1/ko not_active Expired - Fee Related
-
1997
- 1997-11-06 US US08/965,562 patent/US5894233A/en not_active Expired - Lifetime
- 1997-11-13 JP JP9312265A patent/JPH10293997A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980035438A (ko) | 1998-08-05 |
| KR100200079B1 (ko) | 1999-06-15 |
| US5894233A (en) | 1999-04-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040420 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20040902 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040907 |
|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
| A521 | Request for written amendment filed |
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|
| A02 | Decision of refusal |
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