JPH10294362A - 浅いトレンチを充填する方法 - Google Patents

浅いトレンチを充填する方法

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JPH10294362A JP10098968A JP9896898A JPH10294362A JP H10294362 A JPH10294362 A JP H10294362A JP 10098968 A JP10098968 A JP 10098968A JP 9896898 A JP9896898 A JP 9896898A JP H10294362 A JPH10294362 A JP H10294362A
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Abstract

(57)【要約】 【課題】 プロセスの製造性および歩留まりを改善する
浅い分離トレンチを充填する方法を提供すること。 【解決手段】 シリコン集積回路加工における分離方法
では、研磨止めの最上部がトレンチの外側の充填層の最
上部と同一平面になるように、充填マージンの分だけト
レンチを余分に充填し、酸化物研磨止めの厚さの分だけ
トレンチの深さに満たない厚さを有するポリシリコンの
一時層を付着させる。トレンチの外側の一時層を、充填
層および研磨停止層を研磨止めとして使用して研磨す
る。研磨停止層は同じ厚さの充填層および一時層ととも
に除去し、充填層を選択的にエッチングすることにより
破壊される平面性を保存する。残りの一時層を除去し、
充填層の最終的なタッチアップ研磨をパッド窒化物で停
止する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明の分野は、分離のため
に酸化物を充填した浅いトレンチを使用するシリコン集
積回路加工の分野である。
【０００２】
【従来の技術】厚さの制限および酸化中の拡散による横
方向への広がりがあるＬＯＣＯＳ（局所シリコン酸化）
分離と比較して、サブミクロン級の集積回路加工におけ
る素子分離のための垂直な壁面を有する浅いトレンチが
幾何学的に有利であることは、当技術分野では良く知ら
れている。
【０００３】トレンチを充填した後で、トレンチに入れ
た物質を除去することなく、トレンチ以外の領域を覆う
充填物質を除去する必要がある。このプロセスは、その
結果、充填したトレンチの表面が回路の残りの部分と同
一表面になるので、平面化と呼ばれる。
【０００４】多くの方法のうちの１つが、ＩＢＭテクニ
カル・ディスクロージャ・ブルテン、Ｖｏｌ．３２、Ｎ
ｏ．９Ａ（１９９０年２月）の４３９ページに例示され
ている。この方法では、薄いポリシリコンの層および厚
い酸化物層を、酸化物充填層を覆って付着させる。厚い
酸化物層を活性領域および狭いトレンチからエッチング
によって除去し、別のポリシリコン層を付着させ、幅の
広いトレンチを覆う厚い酸化物を研磨止めとして使って
それを研磨することにより、平面状表面を形成する。平
面状表面が形成された後で、ポリシリコンと酸化物を同
じ速度で腐食するエッチャント中で残りの酸化物および
ポリシリコン層をエッチングする。この方法は比較的速
いが、研磨しなければならない酸化物が厚いため、プロ
セス・ウィンドウが小さくなるという欠点がある。この
方法には、歩留まりを低下させるスクラッチが研磨工程
中に形成されるという欠点もある。
【０００５】
【発明が解決しようとする課題】本発明は、プロセスの
製造性および歩留まりを改善する、浅い分離トレンチを
充填する方法に関する。
【０００６】
【課題を解決するための手段】本発明の特徴は、中間の
上側平面層を形成し、次いで厚い酸化物の下側層を選択
的にエッチングすることによりその平面性を破壊するこ
とである。
【０００７】
【発明の実施の形態】次に図１を参照すると、真直ぐな
側面を生成する従来のドライ・エッチング（または反応
性イオン・エッチング）プロセスによって２つの分離ト
レンチ２０が切削されたシリコン基板１０が示されてい
る。これらのトレンチには、分離材料である酸化物（Ｓ
ｉＯ2）が充填される。トレンチは、特定のプロセスに
ついてのグラウンド・ルールが許す程度に小さく、例え
ば最小線幅が３．５μｍであるプロセスの場合には約
１．５μｍとなる。トレンチの深さは矢印２２で示し、
これは例えば０．４８μｍである。この図は同一比率で
拡大したものではなく、様々な寸法は説明を分かりやす
いように描いてある。例えば、トレンチ２０の間の領域
はトランジスタを保持することになる活性領域であり、
その左側のより大きい領域はワイヤを接続するためのも
のである。トレンチの外側の領域は、最初の厚さが例え
ば１１０ｎｍの、上部表面１５（トレンチ酸化物の最上
部がこれを基準とするので基準表面と呼ぶ）を有する従
来のパッド窒化物（Ｓｉ3Ｎ4）１２で覆われる。
【０００８】垂直方向のステップの大きさを小さく保つ
ことにより歩留まりが改善されるので、（いくつかのト
ランジスタに接続するにはトレンチ材料を横切らなけれ
ばならないため）トレンチ内に入れる分離材料の最上部
をトランジスタの接点の表面と同一平面にすることが望
ましいことに当業者なら気付くであろう。そのために
は、分離材料の最上部の高さが活性領域の最上部と接近
していることが必要である。単純な方法としては、従来
の化学機械式研磨（ＣＭＰ）を使用し、パッド窒化物を
研磨止めとして使用して酸化物を研磨するものがある。
窒化物は酸化物よりはるかに堅く、トレンチが覆う面積
は回路の残りの部分よりもはるかに小さいので、パッド
窒化物は良好な研磨止めとなる。このような単純なプロ
セスには、プロセス・ウィンドウが小さく、ＣＭＰスク
ラッチが生じるという欠点があり、当技術分野では、こ
れよりもかなり複雑なプロセスを使用する。ＩＢＭテク
ニカル・ディスクロージャ・ブルテンに開示の方法で
は、例えば、３つの追加層と一連のエッチングおよび研
磨段階を使用して、上側平面状表面を生成し、これはそ
の後残りの材料を除去する間も保存される。
【０００９】図２を参照すると、トレンチ深さ２２にト
レンチ２０および窒化物１２を覆う充填マージン（全体
的な公称厚さが５６０ｎｍの場合は例えば８０ｎｍ）を
加えた厚さを有する酸化物充填層１１０を付着させる段
階を含む、いくつかの中間段階後の同じ領域が示されて
いる。その結果、充填層１１０のトレンチ２０より上に
ある上部表面１１５は、充填層１１０の最下部分の充填
マージンの分だけ基準表面１５より高くなる。充填層の
最下部分は、充填層のショルダ部分と呼ばれる層１１０
中の段によって基準表面から分離される。
【００１０】充填層１１０の上には、トレンチ２０およ
び基準表面１５の上に付着させた、トレンチ深さ２２か
ら研磨マージンを引いた厚さの一時ポリシリコン（ポリ
シリコン）充填層１２０と、研磨マージンと等しい厚さ
の酸化物研磨停止層１３０がある。例えば、層１１０は
５６０ｎｍの厚さを有し、研磨停止層１３０は１００ｎ
ｍの厚さを有する。このように寸法を選択した結果、ト
レンチ２０の上にある研磨停止層１３０の上部表面１３
５は、基準表面１５の上にある充填層１１０の上部表面
１１５とほぼ同一平面になる。
【００１１】これらの層が形成された後、フォトレジス
ト研磨マスク４０を研磨停止層１３０上に、充填層１１
０の最下部分の上、すなわちトレンチ２０の上に直接付
着させてパターン化する。次いで研磨停止層１３０の研
磨マスク４０の外側を、例えば従来の反応性イオン・エ
ッチングまたはウェット・エッチングによってエッチン
グし、一時層を露出させて除去する。
【００１２】図３は、層１３０を取り除き、一時層１２
０を従来のＣＭＰで研磨し、研磨層１３０の上部表面１
３５および充填層１１０の上部表面１１５で研磨を停止
し、それにより充填層１１０の上部表面１１５と同一平
面とした、ウェハ全域の上側平面状表面を形成した結果
を示す図である。ここではこの構造は、上側平面状表面
が存在するＩＢＭテクニカル・ディスクロージャ・ブル
テン参照の構造と全般的に同様であるが、下側層の組成
および構造は異なる。ＩＢＭテクニカル・ディスクロー
ジャ・ブルテンの方法に従うと、構造は表面１５の下ま
でエッチングおよび研磨されることになる。
【００１３】その代わりに、例えばＣＦ4およびＣＨＦ3
を約４：１の比率で使用したＡＭＥ５０００エッチング
・ツール中での従来の非選択的ＲＩＥプロセスによっ
て、研磨停止層１３０、充填層１１０の薄い一部分、お
よび研磨停止層１３０と充填層１１０の間にある一時層
１２０の小セグメントを図３に線１３３で示す深さまで
除去し、それによりトレンチ２０の上にある一時層１２
０のカバー部分を残して、平面状表面１３３を保存す
る。このプロセスでは、酸化物、ポリシリコン、および
窒化物が同じ速度でエッチングされるので、平面性は保
存される。
【００１４】次に、ＡＭＥ５０００エッチング・ツール
で、一時層１２０に影響を及ぼすことなく充填層１１０
を優先的にエッチングする選択的プロセスによって、ほ
ぼ等しい量のＣＦ4およびＣＨＦ3を使用して一時層１２
０のカバー部分の外側すなわちトレンチ２０の外側にあ
る充填層１１０の部分をトレンチ２０深さ未満の除去深
さまでエッチングすることにより、上側平面状表面１３
３を破壊する。この除去深さは充填層１１０の厚さ未満
であり、残りの酸化物の薄い層を残して、基準表面１５
の上にある充填層１１０の上部表面１１７がトレンチの
上方にある充填層１１０の対応する元の上部表面１１５
と同一平面になるようになっている。
【００１５】その結果を図４に示す。この図から、カバ
ー部分１２０の外側をエッチングする段階により、層１
１０のスタブ１１３が残ることが分かる。これらのスタ
ブは次の研磨動作中に比較的大きな部片に折れ、トレン
チ充填の表面に傷を付ける可能性があるので、当業者な
らこのようなスタブを残すプロセスを回避するであろ
う。その結果生じるパッド酸化物の酸化物ストリップは
このような割れを拡大させて、歩留まりを低下させる可
能性がある。
【００１６】次いで、従来の選択的ＲＩＥを使用して、
一時層はエッチングするが充填層１１０はエッチングし
ないエッチング化学薬品（約６：１の比率のＳＦ6およ
びＮＦ3）を使用する時限エッチングによって、トレン
チを覆う一時層１２０の残り部分を除去する。最後に、
「タッチアップ」研磨（１００ｎｍ未満の層を除去する
研磨）により、充填層１１０の最後の薄い部分を除去
し、パッド窒化物１２の基準表面１５でこれを停止す
る。
【００１７】ポリシリコンを充填層１１０まで平面化し
た後、従来通りなら次の段階は引き続きパッド窒化物ま
で研磨することになるはずなので、従来技術のより単純
なプロセスの代わりに、パッド窒化物の上にある充填層
をエッチングし、その後にポリシリコン１２０の残部分
を除去するという余分の段階を実行しようとは当業者な
ら考えないであろう。その代わりに、時限エッチングを
使用して、ポリシリコン１２０の下にある層１１０の上
部表面と同じになるように計算されたレベルまで充填層
１１０をエッチングする。ポリシリコンＣＭＰプロセス
はポリシリコンと酸化物の間の高い選択性（〜２００：
１）により、充填層まで良く平面化するが、酸化物ＣＭ
Ｐプロセスは、窒化物に対する酸化物の選択性が低い
（〜１．５：１）ので、厚い酸化物層を除去する際には
それほど良く平面化しない。窒化物の上にある充填層を
エッチングし、残りのポリシリコンを除去する余分の段
階は、基本的には酸化物ＣＭＰを「事前平面化」するも
のであり、その結果、酸化物の「タッチアップ」ＣＭＰ
研磨のみが必要となり、これによりプロセス・ウィンド
ウおよび製造性は大きく改善される。
【００１８】プロセス・ウィンドウはロバストである。
多数の実験により、オペレータがプロセスを調整しない
状態で、窒化物１２および酸化物１０の最初の厚さの基
準を満たすウェハで、プロセスの最後に失格になるもの
は０．１％未満であることが示されている。さらに、プ
ロセス後の層１２および１１０の均一性は、プロセス前
の均一性より高い。
【００１９】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００２０】（１）あるトレンチ深さとあるトレンチ幅
を有する基板中のトレンチを基準表面まで充填し平面化
する方法であって、前記トレンチ深さに充填マージンを
加えた厚さを有する第１充填層を、前記第１充填層の前
記トレンチ中にある部分が、前記トレンチより上にある
前記充填層の最下部分の前記充填マージンの分だけ前記
基準表面より高い充填上部表面を有し、前記最下部分が
前記第１充填層のショルダ部分によって前記基準表面か
ら分離されるように、前記トレンチおよび前記基準表面
を覆って付着させる段階と、前記トレンチおよび前記基
準表面の上に、前記トレンチ深さから研磨マージンを引
いた厚さを有する一時充填層を付着させる段階と、前記
トレンチおよび前記基準表面の上に、前記研磨マージン
の厚さを有する研磨停止層を、前記トレンチより上にあ
る前記研磨停止層の研磨止め表面と、前記基準表面より
上にある前記第１充填層の前記充填上部表面がほぼ同一
平面になるように、付着させる段階と、前記最下部分の
すぐ上にある前記研磨停止層上に研磨マスクを形成する
段階と、前記研磨マスクの外側にある前記研磨停止層を
除去する段階と、前記一時充填層を研磨し、前記研磨層
の前記上部表面および前記第１充填層の前記充填上部表
面で研磨を停止し、それにより前記第１充填層の前記充
填上部表面と同一平面となる上側の平面状表面を形成す
る段階と、前記研磨停止層と前記一時充填層の両方をエ
ッチングするエッチング化学薬品を使用して前記研磨停
止層を除去し、それにより前記トレンチより上にある前
記一時充填層の前記カバー部分を残して、中間の平面状
表面を保存する段階と、前記一時充填層の前記カバー部
分中の外側にある前記第１充填層の部分を、前記第１充
填層を優先的にエッチングする化学薬品を使って、前記
基準表面より上にある前記第１充填層の第２充填上部表
面が、前記トレンチ中の前記第１充填層の前記充填上部
表面とほぼ同一平面になる前記トレンチ深さ未満の除去
深さまでエッチングすることにより、前記平面状表面を
破壊する段階と、前記一時充填層はエッチングするが前
記第１充填層はエッチングしないエッチング化学薬品を
使用して、前記一時充填層を除去する段階と、前記第１
充填層を研磨して、前記基準表面でこれを停止する段階
とを含む方法。 （２）前記第１充填層が酸化物から形成され、前記一時
充填層がポリシリコンから形成され、前記研磨停止層が
酸化物から形成される、上記（１）に記載の方法。 （３）前記充填マージンが、前記トレンチ深さの約１５
パーセントであり、前記研磨マージンが約１００ｎｍで
ある、上記（２）に記載の方法。 （４）エッチングによって前記平面状表面を破壊する前
記段階が、前記中間の平面状表面より上に突出しそれに
より前記中間の平面状表面を遮断する、前記第１充填層
の少なくとも１つのスタブ部分より上にある前記一時充
填層の層を含む構造を前記トレンチの上に残す、上記
（１）に記載の方法。 （５）前記第１充填層が酸化物から形成され、前記一時
充填層がポリシリコンから形成され、前記研磨停止層が
酸化物から形成される、上記（４）に記載の方法。 （６）前記充填マージンが前記トレンチ深さの約１５パ
ーセントであり、前記研磨マージンが約１００ｎｍであ
る、上記（５）に記載の方法。
【図面の簡単な説明】
【図１】本発明のある段階における集積回路の一部分を
示す図である。
【図２】本発明の図１に続く段階における集積回路の一
部分を示す図である。
【図３】本発明の図２に続く段階における集積回路の一
部分を示す図である。
【図４】本発明の図３に続く段階における集積回路の一
部分を示す図である。
【図５】本発明の結果を示す図である。
【符号の説明】
１０ 基板 １２ パッド窒化物 ２０ トレンチ ４０ フォトレジスト研磨マスク １１０ 充填層 １１５ 充填層の上部表面 １２０ 一時ポリシリコン（ポリシリコン）充填層 １３０ 研磨停止層 １３５ 研磨停止層の上部表面
フロントページの続き (72)発明者 ベルンハルド・フィーグル アメリカ合衆国12590 ニューヨーク州ワ ッピンガーズ・フォールズ タウン・ビュ ー・ドライブ 207 (72)発明者 ワルター・グラスハウザー ドイツ82041 ダイゼンホーフェン リン グシュトラウセ 113 (72)発明者 マックス・ジー・レヴィ アメリカ合衆国12590 ニューヨーク州ワ ッピンガーズ・フォールズ セントラル・ アベニュー 13 (72)発明者 ビクター・アール・ナスターシ アメリカ合衆国12533 ニューヨーク州ホ ープウェル・ジャンクション オービッ ト・レーン 11

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】あるトレンチ深さとあるトレンチ幅を有す
    る基板中のトレンチを基準表面まで充填し平面化する方
    法であって、 前記トレンチ深さに充填マージンを加えた厚さを有する
    第１充填層を、前記第１充填層の前記トレンチ中にある
    部分が、前記トレンチより上にある前記充填層の最下部
    分の前記充填マージンの分だけ前記基準表面より高い充
    填上部表面を有し、前記最下部分が前記第１充填層のシ
    ョルダ部分によって前記基準表面から分離されるよう
    に、前記トレンチおよび前記基準表面を覆って付着させ
    る段階と、 前記トレンチおよび前記基準表面の上に、前記トレンチ
    深さから研磨マージンを引いた厚さを有する一時充填層
    を付着させる段階と、 前記トレンチおよび前記基準表面の上に、前記研磨マー
    ジンの厚さを有する研磨停止層を、前記トレンチより上
    にある前記研磨停止層の研磨止め表面と、前記基準表面
    より上にある前記第１充填層の前記充填上部表面がほぼ
    同一平面になるように、付着させる段階と、 前記最下部分のすぐ上にある前記研磨停止層上に研磨マ
    スクを形成する段階と、 前記研磨マスクの外側にある前記研磨停止層を除去する
    段階と、 前記一時充填層を研磨し、前記研磨層の前記上部表面お
    よび前記第１充填層の前記充填上部表面で研磨を停止
    し、それにより前記第１充填層の前記充填上部表面と同
    一平面となる上側の平面状表面を形成する段階と、 前記研磨停止層と前記一時充填層の両方をエッチングす
    るエッチング化学薬品を使用して前記研磨停止層を除去
    し、それにより前記トレンチより上にある前記一時充填
    層の前記カバー部分を残して、中間の平面状表面を保存
    する段階と、 前記一時充填層の前記カバー部分中の外側にある前記第
    １充填層の部分を、前記第１充填層を優先的にエッチン
    グする化学薬品を使って、前記基準表面より上にある前
    記第１充填層の第２充填上部表面が、前記トレンチ中の
    前記第１充填層の前記充填上部表面とほぼ同一平面にな
    る前記トレンチ深さ未満の除去深さまでエッチングする
    ことにより、前記平面状表面を破壊する段階と、 前記一時充填層はエッチングするが前記第１充填層はエ
    ッチングしないエッチング化学薬品を使用して、前記一
    時充填層を除去する段階と、 前記第１充填層を研磨して、前記基準表面でこれを停止
    する段階とを含む方法。
  2. 【請求項２】前記第１充填層が酸化物から形成され、前
    記一時充填層がポリシリコンから形成され、前記研磨停
    止層が酸化物から形成される、請求項１に記載の方法。
  3. 【請求項３】前記充填マージンが、前記トレンチ深さの
    約１５パーセントであり、前記研磨マージンが約１００
    ｎｍである、請求項２に記載の方法。
  4. 【請求項４】エッチングによって前記平面状表面を破壊
    する前記段階が、前記中間の平面状表面より上に突出し
    それにより前記中間の平面状表面を遮断する、前記第１
    充填層の少なくとも１つのスタブ部分より上にある前記
    一時充填層の層を含む構造を前記トレンチの上に残す、
    請求項１に記載の方法。
  5. 【請求項５】前記第１充填層が酸化物から形成され、前
    記一時充填層がポリシリコンから形成され、前記研磨停
    止層が酸化物から形成される、請求項４に記載の方法。
  6. 【請求項６】前記充填マージンが前記トレンチ深さの約
    １５パーセントであり、前記研磨マージンが約１００ｎ
    ｍである、請求項５に記載の方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10125637A (ja) * 1996-10-15 1998-05-15 Toshiba Corp 半導体装置の製造方法
TW334614B (en) * 1997-03-04 1998-06-21 Winbond Electronics Corp The method of forming shallow trench isolation
US6150072A (en) * 1997-08-22 2000-11-21 Siemens Microelectronics, Inc. Method of manufacturing a shallow trench isolation structure for a semiconductor device
US6017803A (en) * 1998-06-24 2000-01-25 Chartered Semiconductor Manufacturing, Ltd. Method to prevent dishing in chemical mechanical polishing
JP2000040737A (ja) * 1998-07-24 2000-02-08 Oki Electric Ind Co Ltd 素子分離領域の形成方法
US6528389B1 (en) * 1998-12-17 2003-03-04 Lsi Logic Corporation Substrate planarization with a chemical mechanical polishing stop layer
US6265302B1 (en) 1999-07-12 2001-07-24 Chartered Semiconductor Manufacturing Ltd. Partially recessed shallow trench isolation method for fabricating borderless contacts
US6297126B1 (en) 1999-07-12 2001-10-02 Chartered Semiconductor Manufacturing Ltd. Silicon nitride capped shallow trench isolation method for fabricating sub-micron devices with borderless contacts
US6472291B1 (en) 2000-01-27 2002-10-29 Infineon Technologies North America Corp. Planarization process to achieve improved uniformity across semiconductor wafers
US6294423B1 (en) 2000-11-21 2001-09-25 Infineon Technologies North America Corp. Method for forming and filling isolation trenches
US6593238B1 (en) * 2000-11-27 2003-07-15 Motorola, Inc. Method for determining an endpoint and semiconductor wafer
JP2006005237A (ja) * 2004-06-18 2006-01-05 Sharp Corp 半導体装置の製造方法
US7274073B2 (en) * 2004-10-08 2007-09-25 International Business Machines Corporation Integrated circuit with bulk and SOI devices connected with an epitaxial region
US20070042563A1 (en) * 2005-08-19 2007-02-22 Honeywell International Inc. Single crystal based through the wafer connections technical field
US8119489B2 (en) * 2008-03-28 2012-02-21 United Microelectronics Corp. Method of forming a shallow trench isolation structure having a polysilicon capping layer
DE102010046213B3 (de) * 2010-09-21 2012-02-09 Infineon Technologies Austria Ag Verfahren zur Herstellung eines Strukturelements und Halbleiterbauelement mit einem Strukturelement
US8728891B2 (en) 2010-09-21 2014-05-20 Infineon Technologies Austria Ag Method for producing contact openings in a semiconductor body and self-aligned contact structures on a semiconductor body

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4389294A (en) * 1981-06-30 1983-06-21 International Business Machines Corporation Method for avoiding residue on a vertical walled mesa
NL8701717A (nl) * 1987-07-21 1989-02-16 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een geplanariseerde opbouw.
US4791073A (en) * 1987-11-17 1988-12-13 Motorola Inc. Trench isolation method for semiconductor devices
US4962064A (en) * 1988-05-12 1990-10-09 Advanced Micro Devices, Inc. Method of planarization of topologies in integrated circuit structures
DE69004932T2 (de) * 1989-10-25 1994-05-19 Ibm Verfahren zur Herstellung breiter mit Dielektrikum gefüllter Isolationsgraben für Halbleiteranordnungen.

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