JPH10294431A - 半導体記憶素子およびその製造方法 - Google Patents
半導体記憶素子およびその製造方法Info
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- JPH10294431A JPH10294431A JP9101959A JP10195997A JPH10294431A JP H10294431 A JPH10294431 A JP H10294431A JP 9101959 A JP9101959 A JP 9101959A JP 10195997 A JP10195997 A JP 10195997A JP H10294431 A JPH10294431 A JP H10294431A
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Abstract
(57)【要約】
【課題】 強誘電体膜を用いたＭＦＭＩＳ型の半導体記
憶素子において、強誘電体膜の電気容量とゲート絶縁膜
の電気容量との差を小さくする。 【解決手段】 Ｓｉ基板１０の上にゲート酸化膜１２、
下部電極２０（ｐｏｌｙ−Ｓｉ膜１４、Ｒｕ膜１６およ
びＲｕＯ2 膜１８の３層構造）ＢＩＴ膜２２および上部
電極２４を順次に積層させて形成された電極構造を具え
ている。また、ＢＩＴ膜２２が設けられる側の下部電極
２０の面の一部に側壁２６を設けてある。この側壁２６
は、Ｒｕ膜１６、ＲｕＯ2 膜１８、ＢＩＴ膜２２および
上部電極２４の各側面に接するように設けられている。
そして、側壁２６と接する下部電極２０の部分の面積
と、ＢＩＴ膜２２と接する下部電極２０の部分の面積と
の和を、ゲート酸化膜１２と接する下部電極２０の部分
の面積に実質的に等しくしてある。
憶素子において、強誘電体膜の電気容量とゲート絶縁膜
の電気容量との差を小さくする。 【解決手段】 Ｓｉ基板１０の上にゲート酸化膜１２、
下部電極２０（ｐｏｌｙ−Ｓｉ膜１４、Ｒｕ膜１６およ
びＲｕＯ2 膜１８の３層構造）ＢＩＴ膜２２および上部
電極２４を順次に積層させて形成された電極構造を具え
ている。また、ＢＩＴ膜２２が設けられる側の下部電極
２０の面の一部に側壁２６を設けてある。この側壁２６
は、Ｒｕ膜１６、ＲｕＯ2 膜１８、ＢＩＴ膜２２および
上部電極２４の各側面に接するように設けられている。
そして、側壁２６と接する下部電極２０の部分の面積
と、ＢＩＴ膜２２と接する下部電極２０の部分の面積と
の和を、ゲート酸化膜１２と接する下部電極２０の部分
の面積に実質的に等しくしてある。
Description
【０００１】
【発明の属する技術分野】この発明は、強誘電体膜を具
えた半導体記憶素子とその製造方法とに関する。
えた半導体記憶素子とその製造方法とに関する。
【０００２】
【従来の技術】強誘電体は、自発分極を有しており、そ
の自発分極を外部から電界を印加することによって反転
させることができる。従来、この強誘電体の特性を利用
した半導体記憶素子が、例えば、文献１「信学技報ＳＤ
Ｍ９３−１３６、ｐｐ５３−５９」や文献２「特開平５
−９０５３２」や文献３「特開平５−９０６０７」に開
示されている。文献１に開示されている半導体記憶素子
は、１トランジスタ（１Ｔｒ）型のものである。また、
文献２や文献３に開示されている半導体記憶素子は、１
トランジスタ１キャパシタ（１Ｔｒ１Ｃｐ）型のもので
ある。一般に、前者の１Ｔｒ型のものの方が、データの
読出しが非破壊で行えること、および高集積化が図れる
ことから、有利である。
の自発分極を外部から電界を印加することによって反転
させることができる。従来、この強誘電体の特性を利用
した半導体記憶素子が、例えば、文献１「信学技報ＳＤ
Ｍ９３−１３６、ｐｐ５３−５９」や文献２「特開平５
−９０５３２」や文献３「特開平５−９０６０７」に開
示されている。文献１に開示されている半導体記憶素子
は、１トランジスタ（１Ｔｒ）型のものである。また、
文献２や文献３に開示されている半導体記憶素子は、１
トランジスタ１キャパシタ（１Ｔｒ１Ｃｐ）型のもので
ある。一般に、前者の１Ｔｒ型のものの方が、データの
読出しが非破壊で行えること、および高集積化が図れる
ことから、有利である。
【０００３】この１Ｔｒ型の半導体記憶素子について説
明する。文献１に開示されている半導体記憶素子の構造
は、半導体基板の上に絶縁膜、下部電極、強誘電体膜お
よび上部電極が順次に積層したＭＦＭＩＳ（Metal/Ferr
oelectric/Metal/Insulator/Semiconductor ）型の構造
となっている。つまり、半導体基板と強誘電体膜との間
にゲート絶縁膜および下部電極を介在させた構造となっ
ている。このようにすると、この下部電極の表面に強誘
電体膜を良好な状態で成長させることができる。
明する。文献１に開示されている半導体記憶素子の構造
は、半導体基板の上に絶縁膜、下部電極、強誘電体膜お
よび上部電極が順次に積層したＭＦＭＩＳ（Metal/Ferr
oelectric/Metal/Insulator/Semiconductor ）型の構造
となっている。つまり、半導体基板と強誘電体膜との間
にゲート絶縁膜および下部電極を介在させた構造となっ
ている。このようにすると、この下部電極の表面に強誘
電体膜を良好な状態で成長させることができる。
【０００４】そして、このタイプの半導体記憶素子は、
強誘電体膜中の残留分極によって、この強誘電体膜中に
電荷を蓄積し、この電荷は半導体基板の表面に別の極性
の電荷を励起する。従って、強誘電体膜に印加される電
圧が０Ｖのときであっても、トランジスタのスイッチン
グ状態をＯＮ状態またはＯＦＦ状態に保持することがで
きる。そして、強誘電体膜の残留分極の向きに応じて、
トランジスタはＯＮ状態またはＯＦＦ状態を選択的に取
り得る。従って、トランジスタのスイッチング状態に応
じてソース領域およびドレイン領域間に流れる電流密度
が変化するので、その変化を検出することによりデータ
の読出しが可能となる。
強誘電体膜中の残留分極によって、この強誘電体膜中に
電荷を蓄積し、この電荷は半導体基板の表面に別の極性
の電荷を励起する。従って、強誘電体膜に印加される電
圧が０Ｖのときであっても、トランジスタのスイッチン
グ状態をＯＮ状態またはＯＦＦ状態に保持することがで
きる。そして、強誘電体膜の残留分極の向きに応じて、
トランジスタはＯＮ状態またはＯＦＦ状態を選択的に取
り得る。従って、トランジスタのスイッチング状態に応
じてソース領域およびドレイン領域間に流れる電流密度
が変化するので、その変化を検出することによりデータ
の読出しが可能となる。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
たＭＦＭＩＳ型の構造であると、強誘電体膜とゲート絶
縁膜とが電気的に直列の状態で結合されてしまう。そし
て、強誘電体膜の比誘電率はゲート絶縁膜の比誘電率に
比べて大きいため、強誘電体膜の電気容量がゲート絶縁
膜の電気容量に比べて大きくなってしまう。このため、
強誘電体膜に十分な大きさの電圧が印加されなくなって
しまい、メモリ動作に必要な分極反転を起こすことがで
きなくなる。あるいは、半導体記憶素子として正常に動
作しなくなってしまう。また、無理に強誘電体膜の分極
反転を引き起こそうとして多大な電圧を印加すると、ゲ
ート絶縁膜が絶縁破壊を起すおそれがある。
たＭＦＭＩＳ型の構造であると、強誘電体膜とゲート絶
縁膜とが電気的に直列の状態で結合されてしまう。そし
て、強誘電体膜の比誘電率はゲート絶縁膜の比誘電率に
比べて大きいため、強誘電体膜の電気容量がゲート絶縁
膜の電気容量に比べて大きくなってしまう。このため、
強誘電体膜に十分な大きさの電圧が印加されなくなって
しまい、メモリ動作に必要な分極反転を起こすことがで
きなくなる。あるいは、半導体記憶素子として正常に動
作しなくなってしまう。また、無理に強誘電体膜の分極
反転を引き起こそうとして多大な電圧を印加すると、ゲ
ート絶縁膜が絶縁破壊を起すおそれがある。
【０００６】上述の問題を解決するため、文献１によれ
ば、下部電極をビットラインに接続することにより上部
電極および下部電極間に電圧が印加される構成が提案さ
れている。しかし、強誘電体膜の分極を反転させるため
にビットライン用の選択トランジスタが必要となるた
め、高集積化には不向きである。
ば、下部電極をビットラインに接続することにより上部
電極および下部電極間に電圧が印加される構成が提案さ
れている。しかし、強誘電体膜の分極を反転させるため
にビットライン用の選択トランジスタが必要となるた
め、高集積化には不向きである。
【０００７】従って、従来より、ＭＦＭＩＳ型の構造で
あってもメモリ動作を行うのに十分な大きさの電圧を強
誘電体膜に印加することができ、高集積化を図ることの
できる構成の半導体記憶素子の出現とその製造方法の出
現とが望まれていた。
あってもメモリ動作を行うのに十分な大きさの電圧を強
誘電体膜に印加することができ、高集積化を図ることの
できる構成の半導体記憶素子の出現とその製造方法の出
現とが望まれていた。
【０００８】
【課題を解決するための手段】そこで、この発明の半導
体記憶素子によれば、絶縁膜、下部電極、強誘電体膜お
よび上部電極が半導体基板の上に順次に積層した電極構
造を具える半導体記憶素子において、前記絶縁膜と接触
している前記下部電極の下面の、当該絶縁膜との接触面
積を、前記強誘電体膜と接触している当該下部電極の上
面の、当該強誘電体膜との接触面積よりも大きくしてあ
ることを特徴とする。
体記憶素子によれば、絶縁膜、下部電極、強誘電体膜お
よび上部電極が半導体基板の上に順次に積層した電極構
造を具える半導体記憶素子において、前記絶縁膜と接触
している前記下部電極の下面の、当該絶縁膜との接触面
積を、前記強誘電体膜と接触している当該下部電極の上
面の、当該強誘電体膜との接触面積よりも大きくしてあ
ることを特徴とする。
【０００９】このように、絶縁膜と接触している下部電
極の下面の、当該絶縁膜との接触面積すなわち接合面積
を、強誘電体膜と接触している当該下部電極の上面の、
当該強誘電体膜との接触面積すなわち接合面積よりも大
きくしてある。従って、下部電極、強誘電体膜および上
部電極で構成されるＭＦＭ（Metal/Ferroelectric/Meta
l ）キャパシタのキャパシタ面積を、下部電極、絶縁膜
および半導体基板で構成されるＭＩＳ（Metal/Insulato
r/Semiconductor ）キャパシタのキャパシタ面積より小
さくすることができる。よって、従来に比べて、ＭＦＭ
キャパシタの電気容量とＭＩＳキャパシタの電気容量と
の差を小さくすることができる。
極の下面の、当該絶縁膜との接触面積すなわち接合面積
を、強誘電体膜と接触している当該下部電極の上面の、
当該強誘電体膜との接触面積すなわち接合面積よりも大
きくしてある。従って、下部電極、強誘電体膜および上
部電極で構成されるＭＦＭ（Metal/Ferroelectric/Meta
l ）キャパシタのキャパシタ面積を、下部電極、絶縁膜
および半導体基板で構成されるＭＩＳ（Metal/Insulato
r/Semiconductor ）キャパシタのキャパシタ面積より小
さくすることができる。よって、従来に比べて、ＭＦＭ
キャパシタの電気容量とＭＩＳキャパシタの電気容量と
の差を小さくすることができる。
【００１０】また、この発明の半導体記憶素子におい
て、好ましくは、前記強誘電体膜と接触している側の前
記下部電極の上面を凸構造としてあり、前記絶縁膜と接
触している側の前記下部電極の下面を平坦にしてあるの
が良い。
て、好ましくは、前記強誘電体膜と接触している側の前
記下部電極の上面を凸構造としてあり、前記絶縁膜と接
触している側の前記下部電極の下面を平坦にしてあるの
が良い。
【００１１】例えば、下部電極を、第１および第２導電
体層が順次に積層した２層構造とし、強誘電体膜と接触
している上面を有した第２導電体層の当該上面の面積
を、絶縁膜と接触している下面を有した第１導電体層の
当該下面の面積より小さくなるように構成することがで
きる。従って、従来に比べて、ＭＦＭキャパシタの電気
容量とＭＩＳキャパシタの電気容量との差を小さくする
ことができる。
体層が順次に積層した２層構造とし、強誘電体膜と接触
している上面を有した第２導電体層の当該上面の面積
を、絶縁膜と接触している下面を有した第１導電体層の
当該下面の面積より小さくなるように構成することがで
きる。従って、従来に比べて、ＭＦＭキャパシタの電気
容量とＭＩＳキャパシタの電気容量との差を小さくする
ことができる。
【００１２】また、この発明の半導体記憶素子におい
て、好ましくは、前記絶縁膜と接触している側の前記下
部電極の下面を凸構造としてあり、前記強誘電体膜と接
触している側の前記下部電極の上面を平坦にしてあるの
が良い。
て、好ましくは、前記絶縁膜と接触している側の前記下
部電極の下面を凸構造としてあり、前記強誘電体膜と接
触している側の前記下部電極の上面を平坦にしてあるの
が良い。
【００１３】このように、絶縁膜と接する側の下部電極
の面を凸構造とし、かつ、強誘電体膜と接する側の下部
電極の面を実質的に平坦としてあるため、下部電極と接
する絶縁膜の部分の面積は、この下部電極と接する強誘
電体膜の部分の面積より大きくなる。従って、従来に比
べて、ＭＦＭキャパシタの電気容量とＭＩＳキャパシタ
の電気容量との差を小さくすることができる。
の面を凸構造とし、かつ、強誘電体膜と接する側の下部
電極の面を実質的に平坦としてあるため、下部電極と接
する絶縁膜の部分の面積は、この下部電極と接する強誘
電体膜の部分の面積より大きくなる。従って、従来に比
べて、ＭＦＭキャパシタの電気容量とＭＩＳキャパシタ
の電気容量との差を小さくすることができる。
【００１４】また、この発明の半導体記憶素子の好適な
構成例によれば、前記下部電極を設けた前記半導体基板
の領域に前記凸構造を受けるトレンチを設けてある。
構成例によれば、前記下部電極を設けた前記半導体基板
の領域に前記凸構造を受けるトレンチを設けてある。
【００１５】このように、半導体基板に形成したトレン
チ（溝）の上に絶縁膜を介在させて下部電極を設けてあ
るため、絶縁膜と接する側の下部電極の面が凸構造とな
る。従って、下部電極と接する部分の絶縁膜の面積は、
下部電極と接する部分の強誘電体膜の面積に比べて大き
くなる。よって、従来に比べて、ＭＦＭキャパシタの電
気容量とＭＩＳキャパシタの電気容量との差を小さくす
ることができる。
チ（溝）の上に絶縁膜を介在させて下部電極を設けてあ
るため、絶縁膜と接する側の下部電極の面が凸構造とな
る。従って、下部電極と接する部分の絶縁膜の面積は、
下部電極と接する部分の強誘電体膜の面積に比べて大き
くなる。よって、従来に比べて、ＭＦＭキャパシタの電
気容量とＭＩＳキャパシタの電気容量との差を小さくす
ることができる。
【００１６】また、この発明の半導体記憶素子の製造方
法によれば、絶縁膜、下部電極、強誘電体膜および上部
電極が半導体基板の上に順次に積層した電極構造を具え
る半導体記憶素子を形成するに当り、（ａ）前記半導体
基板の上に前記絶縁膜を形成する工程と、（ｂ）前記形
成した絶縁膜の上に第１導電体層、強誘電体層および第
２導電体層を順次に積層する工程と、（ｃ）前記第２導
電体層および強誘電体層のパターニングを行って前記上
部電極および前記強誘電体膜を形成する工程と、（ｄ）
前記絶縁膜と接触している前記第１導電体層の下面の、
当該絶縁膜との接触面積が、前記強誘電体膜と接触して
いる当該第１導電体層の上面の、当該強誘電体膜との接
触面積よりも大きくなるように、前記第１導電体層のパ
ターニングを行って前記下部電極を形成する工程とを含
むことを特徴とする。
法によれば、絶縁膜、下部電極、強誘電体膜および上部
電極が半導体基板の上に順次に積層した電極構造を具え
る半導体記憶素子を形成するに当り、（ａ）前記半導体
基板の上に前記絶縁膜を形成する工程と、（ｂ）前記形
成した絶縁膜の上に第１導電体層、強誘電体層および第
２導電体層を順次に積層する工程と、（ｃ）前記第２導
電体層および強誘電体層のパターニングを行って前記上
部電極および前記強誘電体膜を形成する工程と、（ｄ）
前記絶縁膜と接触している前記第１導電体層の下面の、
当該絶縁膜との接触面積が、前記強誘電体膜と接触して
いる当該第１導電体層の上面の、当該強誘電体膜との接
触面積よりも大きくなるように、前記第１導電体層のパ
ターニングを行って前記下部電極を形成する工程とを含
むことを特徴とする。
【００１７】このように、（ｄ）工程において、絶縁膜
と接触している第１導電体層の下面の、当該絶縁膜との
接触面積が、強誘電体膜と接触している当該第１導電体
層の上面の、当該強誘電体膜との接触面積よりも大きく
なるように、第１導電体層のパターニングを行う。よっ
て、この製造方法に従って形成した半導体記憶素子は、
下部電極、強誘電体膜および上部電極で構成されるＭＦ
Ｍキャパシタのキャパシタ面積が、下部電極、絶縁膜お
よび半導体基板で構成されるＭＩＳキャパシタのキャパ
シタ面積より小さくなっている。すなわち、従来に比べ
て、ＭＦＭキャパシタの電気容量とＭＩＳキャパシタの
電気容量との差を小さくすることができる。
と接触している第１導電体層の下面の、当該絶縁膜との
接触面積が、強誘電体膜と接触している当該第１導電体
層の上面の、当該強誘電体膜との接触面積よりも大きく
なるように、第１導電体層のパターニングを行う。よっ
て、この製造方法に従って形成した半導体記憶素子は、
下部電極、強誘電体膜および上部電極で構成されるＭＦ
Ｍキャパシタのキャパシタ面積が、下部電極、絶縁膜お
よび半導体基板で構成されるＭＩＳキャパシタのキャパ
シタ面積より小さくなっている。すなわち、従来に比べ
て、ＭＦＭキャパシタの電気容量とＭＩＳキャパシタの
電気容量との差を小さくすることができる。
【００１８】また、この発明の半導体記憶素子の製造方
法において、好ましくは、前記（ｄ）工程は、（ｄ１）
前記上部電極および強誘電体膜の各側面に接触する側壁
を前記第１導電体層の上に形成する工程と、（ｄ２）前
記上部電極および側壁の各パタンを前記第１導電体層に
転写して前記下部電極を形成する工程とを含むのが良
い。
法において、好ましくは、前記（ｄ）工程は、（ｄ１）
前記上部電極および強誘電体膜の各側面に接触する側壁
を前記第１導電体層の上に形成する工程と、（ｄ２）前
記上部電極および側壁の各パタンを前記第１導電体層に
転写して前記下部電極を形成する工程とを含むのが良
い。
【００１９】このように、上部電極のパタンと側壁のパ
タンとをそれぞれ第１導電体層に転写して下部電極を形
成するため、側壁と接する下部電極の接触領域の面積
と、強誘電体膜と接する下部電極の接触領域の面積との
和が、絶縁膜と接する下部電極の接触領域の面積に実質
的に等しくなる。従って、強誘電体膜と接する下部電極
の接触領域の面積を絶縁膜と接する下部電極の接触領域
の面積より小さく形成することができる。よって、この
製造方法に従って形成された半導体記憶素子は、従来に
比べると、ＭＦＭキャパシタの電気容量とＭＩＳキャパ
シタの電気容量との差が小さくなっている。
タンとをそれぞれ第１導電体層に転写して下部電極を形
成するため、側壁と接する下部電極の接触領域の面積
と、強誘電体膜と接する下部電極の接触領域の面積との
和が、絶縁膜と接する下部電極の接触領域の面積に実質
的に等しくなる。従って、強誘電体膜と接する下部電極
の接触領域の面積を絶縁膜と接する下部電極の接触領域
の面積より小さく形成することができる。よって、この
製造方法に従って形成された半導体記憶素子は、従来に
比べると、ＭＦＭキャパシタの電気容量とＭＩＳキャパ
シタの電気容量との差が小さくなっている。
【００２０】また、通常は上述の電極構造を形成した後
に、半導体基板にイオンを注入して、ソース領域および
ドレイン領域を形成する。このとき、イオンによって強
誘電体膜の側部にダメージが与えられてしまうおそれが
ある。これに対して、上述した製造方法によれば、側壁
を形成してからイオン注入を行うようにしているので、
強誘電体膜の側部が側壁によってイオンから保護される
といった利点もある。
に、半導体基板にイオンを注入して、ソース領域および
ドレイン領域を形成する。このとき、イオンによって強
誘電体膜の側部にダメージが与えられてしまうおそれが
ある。これに対して、上述した製造方法によれば、側壁
を形成してからイオン注入を行うようにしているので、
強誘電体膜の側部が側壁によってイオンから保護される
といった利点もある。
【００２１】また、この発明の半導体記憶素子の製造方
法において、好ましくは、前記（ｂ）工程では、前記第
１導電体層を、第３および第４導電体層が順次に積層し
た２層構造として形成し、前記（ｃ）工程に続けて、
（ｅ）前記形成した上部電極および強誘電体膜の各パタ
ンを前記第４導電体層に転写する工程を行うのが良い。
法において、好ましくは、前記（ｂ）工程では、前記第
１導電体層を、第３および第４導電体層が順次に積層し
た２層構造として形成し、前記（ｃ）工程に続けて、
（ｅ）前記形成した上部電極および強誘電体膜の各パタ
ンを前記第４導電体層に転写する工程を行うのが良い。
【００２２】このようにすると、第３導電体層とパター
ニングされた第４導電体層とから構成される下部電極
は、その強誘電体膜と接する上面の接触面積が、その絶
縁膜と接する下面の接触面積より小さくなる。従って、
この製造方法に従って形成された半導体記憶素子は、従
来に比べると、ＭＦＭキャパシタの電気容量とＭＩＳキ
ャパシタの電気容量との差が小さくなっている。
ニングされた第４導電体層とから構成される下部電極
は、その強誘電体膜と接する上面の接触面積が、その絶
縁膜と接する下面の接触面積より小さくなる。従って、
この製造方法に従って形成された半導体記憶素子は、従
来に比べると、ＭＦＭキャパシタの電気容量とＭＩＳキ
ャパシタの電気容量との差が小さくなっている。
【００２３】また、この発明の半導体記憶素子の製造方
法によれば、絶縁膜、下部電極、強誘電体膜および上部
電極が半導体基板の上に順次に積層した電極構造を具え
る半導体記憶素子を形成するに当り、前記半導体基板の
上面にトレンチを形成する工程と、前記トレンチを形成
した半導体基板の上面に前記絶縁膜を形成する工程と、
前記絶縁膜の上に第１導電体層、強誘電体層および第２
導電体層を順次に積層する工程と、前記トレンチを含む
第１導電体層、強誘電体層および第２導電体層の領域が
残存するようにこれら各層のパターニングを行い、前記
下部電極、強誘電体膜および上部電極を形成する工程と
を含むことを特徴とする。
法によれば、絶縁膜、下部電極、強誘電体膜および上部
電極が半導体基板の上に順次に積層した電極構造を具え
る半導体記憶素子を形成するに当り、前記半導体基板の
上面にトレンチを形成する工程と、前記トレンチを形成
した半導体基板の上面に前記絶縁膜を形成する工程と、
前記絶縁膜の上に第１導電体層、強誘電体層および第２
導電体層を順次に積層する工程と、前記トレンチを含む
第１導電体層、強誘電体層および第２導電体層の領域が
残存するようにこれら各層のパターニングを行い、前記
下部電極、強誘電体膜および上部電極を形成する工程と
を含むことを特徴とする。
【００２４】このように、半導体基板の上面にトレンチ
を形成してから絶縁膜を形成して、一部が下部電極とな
る第１導電体層を積層しているので、絶縁膜と接する側
の下部電極の面を凸構造とすることができる。従って、
絶縁膜と接する下部電極の接触領域の面積が、強誘電体
膜と接する下部電極の接触領域の面積より大きくなる。
よって、この製造方法に従って形成された半導体記憶素
子は、従来に比べると、ＭＦＭキャパシタの電気容量と
ＭＩＳキャパシタの電気容量との差が小さくなってい
る。
を形成してから絶縁膜を形成して、一部が下部電極とな
る第１導電体層を積層しているので、絶縁膜と接する側
の下部電極の面を凸構造とすることができる。従って、
絶縁膜と接する下部電極の接触領域の面積が、強誘電体
膜と接する下部電極の接触領域の面積より大きくなる。
よって、この製造方法に従って形成された半導体記憶素
子は、従来に比べると、ＭＦＭキャパシタの電気容量と
ＭＩＳキャパシタの電気容量との差が小さくなってい
る。
【００２５】また、この発明の半導体記憶素子の製造方
法において、好ましくは、前記強誘電体層を積層する前
記第１導電体層の上面を実質的に平坦化させる工程を含
むのが良い。
法において、好ましくは、前記強誘電体層を積層する前
記第１導電体層の上面を実質的に平坦化させる工程を含
むのが良い。
【００２６】このように、強誘電体層を積層する第１導
電体層の面を実質的に平坦とすれば、絶縁膜と接する側
の第１導電体層の面が凸構造となっているため、絶縁膜
と接する下部電極の接触領域の面積が、強誘電体膜と接
する下部電極の接触領域の面積に比べて大きくなる。よ
って、この製造方法に従って形成された半導体記憶素子
は、従来に比べると、ＭＦＭキャパシタの電気容量とＭ
ＩＳキャパシタの電気容量との差が小さくなる。
電体層の面を実質的に平坦とすれば、絶縁膜と接する側
の第１導電体層の面が凸構造となっているため、絶縁膜
と接する下部電極の接触領域の面積が、強誘電体膜と接
する下部電極の接触領域の面積に比べて大きくなる。よ
って、この製造方法に従って形成された半導体記憶素子
は、従来に比べると、ＭＦＭキャパシタの電気容量とＭ
ＩＳキャパシタの電気容量との差が小さくなる。
【００２７】
【発明の実施の形態】以下、図を参照して、この発明の
実施の形態につき説明する。尚、図は、この発明が理解
できる程度に大きさ、構成および配置関係を概略的に示
しているに過ぎない。また、以下に記載する数値条件や
材料などは単なる一例に過ぎない。従って、この発明
は、この実施の形態に何ら限定されることがない。
実施の形態につき説明する。尚、図は、この発明が理解
できる程度に大きさ、構成および配置関係を概略的に示
しているに過ぎない。また、以下に記載する数値条件や
材料などは単なる一例に過ぎない。従って、この発明
は、この実施の形態に何ら限定されることがない。
【００２８】［第１の実施の形態］先ず、この実施の形
態の半導体記憶素子の構成につき説明する。図１は、こ
の実施の形態の半導体記憶素子の要部構成を示す断面図
である。尚、図１において、断面を示すハッチング等を
一部分省略してある。図１に示すように、この構成例
は、半導体基板としてのＳｉ基板１０の上に絶縁膜１
２、下部電極２０、強誘電体膜２２および上部電極２４
を順次に積層させて形成された電極構造を具えたＭＦＭ
ＩＳ型の半導体記憶素子である。この実施の形態では、
上述の絶縁膜はゲート酸化膜１２であって酸化シリコン
（ＳｉＯ2 ）を材料としている。また、上述の下部電極
２０としては、多結晶シリコン（ｐｏｌｙ−Ｓｉ）膜１
４、ルテニウム（Ｒｕ）膜１６および酸化ルテニウム
（ＲｕＯ2 ）膜１８を順次に積層して３層構造として形
成してある。そして、上述の強誘電体膜はチタン酸ビス
マス（ＢＩＴ）膜２２であり、上述の上部電極２４とし
てはＲｕ膜を用いている。
態の半導体記憶素子の構成につき説明する。図１は、こ
の実施の形態の半導体記憶素子の要部構成を示す断面図
である。尚、図１において、断面を示すハッチング等を
一部分省略してある。図１に示すように、この構成例
は、半導体基板としてのＳｉ基板１０の上に絶縁膜１
２、下部電極２０、強誘電体膜２２および上部電極２４
を順次に積層させて形成された電極構造を具えたＭＦＭ
ＩＳ型の半導体記憶素子である。この実施の形態では、
上述の絶縁膜はゲート酸化膜１２であって酸化シリコン
（ＳｉＯ2 ）を材料としている。また、上述の下部電極
２０としては、多結晶シリコン（ｐｏｌｙ−Ｓｉ）膜１
４、ルテニウム（Ｒｕ）膜１６および酸化ルテニウム
（ＲｕＯ2 ）膜１８を順次に積層して３層構造として形
成してある。そして、上述の強誘電体膜はチタン酸ビス
マス（ＢＩＴ）膜２２であり、上述の上部電極２４とし
てはＲｕ膜を用いている。
【００２９】また、この発明では、下部電極の、ゲート
酸化膜側の下面の面積を、当該下部電極の上面と対向し
ている側のＢＩＴ膜の下面の面積よりも大きくしてあ
る。このため、この実施の形態の構成例では、先ず、Ｓ
ｉ基板１０上に、ゲート酸化膜１２を介して、下部電極
２０を構成する多結晶シリコン膜１４を設ける。そし
て、ここでは、この多結晶シリコン膜１４は、ゲート長
方向およびゲート幅方向にそれぞれ所定の長さを有する
矩形状としてある。この多結晶シリコン膜１４の、ゲー
ト酸化膜１２とは反対側の上面のほぼ中央に、多結晶シ
リコン膜１４よりもゲート長方向およびゲート幅方向の
長さが短い矩形状のルテニウム膜１６を設け、このルテ
ニウム膜１６のゲート酸化膜１２とは反対側の上面に、
このルテニウム膜１６とこれと合同の酸化ルテニウム膜
１８とを互いに位置ずれが生じないように重ねて設けて
ある。さらに、この酸化ルテニウム膜１８上に、これと
合同のＢＩＴ膜２２および上部電極２４を順次に位置ず
れが生じないように重ねて設けてある。従って、多結晶
シリコン膜１４のほぼ中央にこの多結晶シリコン膜１４
から突出した形で、ルテニウム膜１６、酸化ルテニウム
膜１８、ＢＩＴ膜２２および上部電極２４からなるスト
ライプ構造が形成されていて、このストライプ構造の、
ゲート長方向およびゲート幅方向に沿う両側では多結晶
シリコン膜１４の上面が露出した状態にある。
酸化膜側の下面の面積を、当該下部電極の上面と対向し
ている側のＢＩＴ膜の下面の面積よりも大きくしてあ
る。このため、この実施の形態の構成例では、先ず、Ｓ
ｉ基板１０上に、ゲート酸化膜１２を介して、下部電極
２０を構成する多結晶シリコン膜１４を設ける。そし
て、ここでは、この多結晶シリコン膜１４は、ゲート長
方向およびゲート幅方向にそれぞれ所定の長さを有する
矩形状としてある。この多結晶シリコン膜１４の、ゲー
ト酸化膜１２とは反対側の上面のほぼ中央に、多結晶シ
リコン膜１４よりもゲート長方向およびゲート幅方向の
長さが短い矩形状のルテニウム膜１６を設け、このルテ
ニウム膜１６のゲート酸化膜１２とは反対側の上面に、
このルテニウム膜１６とこれと合同の酸化ルテニウム膜
１８とを互いに位置ずれが生じないように重ねて設けて
ある。さらに、この酸化ルテニウム膜１８上に、これと
合同のＢＩＴ膜２２および上部電極２４を順次に位置ず
れが生じないように重ねて設けてある。従って、多結晶
シリコン膜１４のほぼ中央にこの多結晶シリコン膜１４
から突出した形で、ルテニウム膜１６、酸化ルテニウム
膜１８、ＢＩＴ膜２２および上部電極２４からなるスト
ライプ構造が形成されていて、このストライプ構造の、
ゲート長方向およびゲート幅方向に沿う両側では多結晶
シリコン膜１４の上面が露出した状態にある。
【００３０】この露出した多結晶シリコン膜１４の上面
であってストライプ構造の、ゲート長方向に沿う両側の
側面に、ゲート幅方向に沿って側壁２６をそれぞれ設け
てある。この構成例の場合、ＢＩＴ膜２２が設けられて
いる側の下部電極２０の面の一部に側壁２６を設けてあ
る。この側壁２６の材料としては例えばＳｉＯ2 を用い
るのが好適である。この側壁２６は、Ｒｕ膜１６、Ｒｕ
Ｏ2 膜１８、ＢＩＴ膜２２および上部電極２４の各側面
に接するように、多結晶シリコン膜１４の上面に、設け
られている。従って、側壁２６の下面と接する下部電極
２０の上面の面積と、ＢＩＴ膜２２の下面と接する下部
電極２０の上面の面積との和が、ゲート酸化膜１２と接
する下部電極２０の下面の面積に実質的に等しくなって
いる。従って、ゲート酸化膜１２と接触している下部電
極２０の下面の、ゲート酸化膜１２との接触面積すなわ
ち図１に示す領域３０に含まれるゲート酸化膜１２のｂ
面の面積は、ＢＩＴ膜２２と接触している下部電極２０
の上面の、ＢＩＴ膜２２との接触面積すなわち図１に示
す領域２８に含まれるＢＩＴ膜２２のａ面の面積よりも
大きくなっている。
であってストライプ構造の、ゲート長方向に沿う両側の
側面に、ゲート幅方向に沿って側壁２６をそれぞれ設け
てある。この構成例の場合、ＢＩＴ膜２２が設けられて
いる側の下部電極２０の面の一部に側壁２６を設けてあ
る。この側壁２６の材料としては例えばＳｉＯ2 を用い
るのが好適である。この側壁２６は、Ｒｕ膜１６、Ｒｕ
Ｏ2 膜１８、ＢＩＴ膜２２および上部電極２４の各側面
に接するように、多結晶シリコン膜１４の上面に、設け
られている。従って、側壁２６の下面と接する下部電極
２０の上面の面積と、ＢＩＴ膜２２の下面と接する下部
電極２０の上面の面積との和が、ゲート酸化膜１２と接
する下部電極２０の下面の面積に実質的に等しくなって
いる。従って、ゲート酸化膜１２と接触している下部電
極２０の下面の、ゲート酸化膜１２との接触面積すなわ
ち図１に示す領域３０に含まれるゲート酸化膜１２のｂ
面の面積は、ＢＩＴ膜２２と接触している下部電極２０
の上面の、ＢＩＴ膜２２との接触面積すなわち図１に示
す領域２８に含まれるＢＩＴ膜２２のａ面の面積よりも
大きくなっている。
【００３１】上述したように、下部電極２０と接するゲ
ート酸化膜１２の部分の接触面積を、下部電極２０と接
するＢＩＴ膜２２の部分の接触面積より大きくしてある
ため、上部電極２４、ＢＩＴ膜２２および下部電極２０
で構成される強誘電体キャパシタ（ＭＦＭキャパシタ）
の電気容量と、下部電極２０、ゲート酸化膜１２および
Ｓｉ基板１０で構成されるＭＯＳ（Metal/Oxide/Semico
nductor ）キャパシタの電気容量との差が従来に比べて
小さくなっている。従って、この構成例によれば、従来
に比べて効率よく強誘電体膜に対して電圧を印加するこ
とができるので、動作電圧や、動作時にＭＯＳキャパシ
タに対して印加される電圧を低減させることが可能とな
る。よって、メモリ動作に必要な分極反転を起こすのに
十分な大きさの電圧が強誘電体膜に印加されるようにな
る。また、側壁２６と接する下部電極２０の部分の面積
を変えることにより、強誘電体キャパシタの電気容量と
ＭＯＳキャパシタの電気容量との比を任意に変えること
ができる。
ート酸化膜１２の部分の接触面積を、下部電極２０と接
するＢＩＴ膜２２の部分の接触面積より大きくしてある
ため、上部電極２４、ＢＩＴ膜２２および下部電極２０
で構成される強誘電体キャパシタ（ＭＦＭキャパシタ）
の電気容量と、下部電極２０、ゲート酸化膜１２および
Ｓｉ基板１０で構成されるＭＯＳ（Metal/Oxide/Semico
nductor ）キャパシタの電気容量との差が従来に比べて
小さくなっている。従って、この構成例によれば、従来
に比べて効率よく強誘電体膜に対して電圧を印加するこ
とができるので、動作電圧や、動作時にＭＯＳキャパシ
タに対して印加される電圧を低減させることが可能とな
る。よって、メモリ動作に必要な分極反転を起こすのに
十分な大きさの電圧が強誘電体膜に印加されるようにな
る。また、側壁２６と接する下部電極２０の部分の面積
を変えることにより、強誘電体キャパシタの電気容量と
ＭＯＳキャパシタの電気容量との比を任意に変えること
ができる。
【００３２】次に、この実施の形態の半導体記憶装置の
製造方法につき、図２および図３を参照して、説明す
る。図２および図３に示す各図は、主製造工程の説明に
供する断面図である。以下、製造工程（ａ）から（ｄ）
につき、順次に説明する。
製造方法につき、図２および図３を参照して、説明す
る。図２および図３に示す各図は、主製造工程の説明に
供する断面図である。以下、製造工程（ａ）から（ｄ）
につき、順次に説明する。
【００３３】先ず、（ａ）工程では、Ｓｉ基板１０の上
（表面）に膜厚１００Åのゲート酸化膜１２を急速熱処
理（ＲＴＡ）によって形成する（図２（Ａ））。次に、
（ｂ）工程を行い、形成したゲート酸化膜１２の上に第
１導電体層、強誘電体層および第２導電体層を順次に積
層する。
（表面）に膜厚１００Åのゲート酸化膜１２を急速熱処
理（ＲＴＡ）によって形成する（図２（Ａ））。次に、
（ｂ）工程を行い、形成したゲート酸化膜１２の上に第
１導電体層、強誘電体層および第２導電体層を順次に積
層する。
【００３４】この（ｂ）工程では、上述の第１導電体層
を、第３および第４導電体層が順次に積層した２層構造
として形成する。先ず、ゲート酸化膜１２の上に第３導
電体層として膜厚が２０００Åの多結晶シリコン層（ｐ
ｏｌｙ−Ｓｉ（ポリシリコン）層）３２を、例えば縦型
ＬＰ（減圧）ＣＶＤ法により形成する（図２（Ａ））。
次に、このｐｏｌｙ−Ｓｉ層３２の上に第２導電体層と
してのＲｕ層３４およびＲｕＯ2 層３６を順次に形成す
る（図２（Ａ））。この実施の形態では、Ｒｕ層３４
は、例えばＤＣマグネトロンスパッタリング装置を用い
て形成する。このＲｕ層３４は、成長室内にＲｕターゲ
ットを設置して、ＤＣパワーを１ｋＷとし、４５ｓｃｃ
ｍ（Standard Cubic Centimeter per Minute）でＡｒガ
スを成長室内に導入して、この成長室内のガス圧を７ｍ
ｔｏｒｒとした製造条件下で形成される。このようにし
て、膜厚が５００ÅのＲｕ層３４を形成する。また、Ｒ
ｕＯ2 層３６の形成にも同様のＤＣマグネトロンスパッ
タリング装置を用いる。このＲｕＯ2 層３６は、成長室
内にＲｕターゲットを設置して、ＤＣパワーを１ｋＷと
し、６ｓｃｃｍでＡｒガスを成長室内に導入するととも
に６ｓｃｃｍでＯ2 ガスを成長室内に導入し、この成長
室内の圧力を７ｍｔｏｒｒとした製造条件下で形成され
る。このようにして、膜厚が１０００ÅのＲｕＯ2 層３
６を形成する。
を、第３および第４導電体層が順次に積層した２層構造
として形成する。先ず、ゲート酸化膜１２の上に第３導
電体層として膜厚が２０００Åの多結晶シリコン層（ｐ
ｏｌｙ−Ｓｉ（ポリシリコン）層）３２を、例えば縦型
ＬＰ（減圧）ＣＶＤ法により形成する（図２（Ａ））。
次に、このｐｏｌｙ−Ｓｉ層３２の上に第２導電体層と
してのＲｕ層３４およびＲｕＯ2 層３６を順次に形成す
る（図２（Ａ））。この実施の形態では、Ｒｕ層３４
は、例えばＤＣマグネトロンスパッタリング装置を用い
て形成する。このＲｕ層３４は、成長室内にＲｕターゲ
ットを設置して、ＤＣパワーを１ｋＷとし、４５ｓｃｃ
ｍ（Standard Cubic Centimeter per Minute）でＡｒガ
スを成長室内に導入して、この成長室内のガス圧を７ｍ
ｔｏｒｒとした製造条件下で形成される。このようにし
て、膜厚が５００ÅのＲｕ層３４を形成する。また、Ｒ
ｕＯ2 層３６の形成にも同様のＤＣマグネトロンスパッ
タリング装置を用いる。このＲｕＯ2 層３６は、成長室
内にＲｕターゲットを設置して、ＤＣパワーを１ｋＷと
し、６ｓｃｃｍでＡｒガスを成長室内に導入するととも
に６ｓｃｃｍでＯ2 ガスを成長室内に導入し、この成長
室内の圧力を７ｍｔｏｒｒとした製造条件下で形成され
る。このようにして、膜厚が１０００ÅのＲｕＯ2 層３
６を形成する。
【００３５】そして、ＲｕＯ2 層３６の上に強誘電体層
としてのＢＩＴ層３８を形成する（図２（Ｂ））。この
ＢＩＴ層３８を形成するには、ＲｕＯ2 層３６の上に前
駆体溶液をスピンコーティング法により塗布して、塗布
した前駆体溶液に熱処理を施して結晶化させる。この前
駆体溶液は、有機系溶剤例えば酢酸ｎブチル溶液やキシ
レン溶液あるいはこれらの混合溶液にＢＩＴを溶かした
ものである。そして、この前駆体溶液をＲｕＯ2 層３６
の上に膜厚が３０００Åとなるように塗布し、塗布した
溶液に対して乾燥酸素雰囲気中で温度が８００℃のＲＴ
Ａを３分間行うことにより結晶化させて、ＢＩＴ層３８
を形成する。
としてのＢＩＴ層３８を形成する（図２（Ｂ））。この
ＢＩＴ層３８を形成するには、ＲｕＯ2 層３６の上に前
駆体溶液をスピンコーティング法により塗布して、塗布
した前駆体溶液に熱処理を施して結晶化させる。この前
駆体溶液は、有機系溶剤例えば酢酸ｎブチル溶液やキシ
レン溶液あるいはこれらの混合溶液にＢＩＴを溶かした
ものである。そして、この前駆体溶液をＲｕＯ2 層３６
の上に膜厚が３０００Åとなるように塗布し、塗布した
溶液に対して乾燥酸素雰囲気中で温度が８００℃のＲＴ
Ａを３分間行うことにより結晶化させて、ＢＩＴ層３８
を形成する。
【００３６】続いて、ＢＩＴ層３８の上に第２導電体層
としてのＲｕ層４０を形成する（図２（Ｂ））。このＲ
ｕ層４０は、Ｒｕ層３４を作成した方法と同様の方法で
作成する。このＲｕ層４０は、後の工程でｐｏｌｙ−Ｓ
ｉ層３２をエッチングするときにエッチングマスクとし
て利用するので、そのエッチングの際に削られる分を考
慮して厚めに形成しておく。この例では、Ｒｕ層４０の
膜厚を２５００Åとしてある。
としてのＲｕ層４０を形成する（図２（Ｂ））。このＲ
ｕ層４０は、Ｒｕ層３４を作成した方法と同様の方法で
作成する。このＲｕ層４０は、後の工程でｐｏｌｙ−Ｓ
ｉ層３２をエッチングするときにエッチングマスクとし
て利用するので、そのエッチングの際に削られる分を考
慮して厚めに形成しておく。この例では、Ｒｕ層４０の
膜厚を２５００Åとしてある。
【００３７】次に、（ｃ）工程では、Ｒｕ層４０および
ＢＩＴ層３８のパターニングを行って上部電極および強
誘電体膜を形成する。また、（ｃ）工程に続けて行う
（ｅ）工程では、形成した上部電極および強誘電体膜の
各パタンを第４導電体層としてのＲｕ層３４およびＲｕ
Ｏ2 層３６に転写する。従って、これらの工程を続けて
行うことにより、Ｒｕ層４０、ＢＩＴ層３８、ＲｕＯ2
層３６およびＲｕ層３４が順次にパタン形成される。以
下、これら（ｃ）工程および（ｅ）工程につき説明す
る。
ＢＩＴ層３８のパターニングを行って上部電極および強
誘電体膜を形成する。また、（ｃ）工程に続けて行う
（ｅ）工程では、形成した上部電極および強誘電体膜の
各パタンを第４導電体層としてのＲｕ層３４およびＲｕ
Ｏ2 層３６に転写する。従って、これらの工程を続けて
行うことにより、Ｒｕ層４０、ＢＩＴ層３８、ＲｕＯ2
層３６およびＲｕ層３４が順次にパタン形成される。以
下、これら（ｃ）工程および（ｅ）工程につき説明す
る。
【００３８】先ず、Ｒｕ層４０およびＢＩＴ層３８のパ
ターニングを行うため、Ｒｕ層４０の上にエッチングマ
スクとしてのレジストパタン４２を通常のホトリソグラ
フィ技術を用いて形成する（図２（Ｃ））。このレジス
トパタン４２のパタンを順次に下層に転写することによ
り電極構造のパターニングを行う。この形成例では、例
えば、ＲＦマグネトロンエッチング装置を用いたドライ
エッチングによって、Ｒｕ層４０、ＢＩＴ層３８、Ｒｕ
Ｏ2 層３６およびＲｕ層３４を順次にパターニングして
ゆく。これらＲｕ、ＲｕＯ2 およびＢＩＴは、エッチン
グガスとしてＣｌ2 ガスおよびＯ2 ガスの混合ガスを用
いることによりエッチングが可能である。このような方
法でＲｕ層４０、ＢＩＴ層３８、ＲｕＯ2 層３６および
Ｒｕ層３４を順次にエッチングして、上部電極としての
Ｒｕ膜４０ａと、強誘電体膜としてのＢＩＴ膜３８ａ
と、下部電極の一部分としてのＲｕＯ2 パタン３６ａお
よびＲｕパタン３４ａとを形成して、ポリシリコン層３
２上にストライプ構造を得る（図３（Ａ））。尚、レジ
ストパタン４２は、エッチング後に除去しておく。
ターニングを行うため、Ｒｕ層４０の上にエッチングマ
スクとしてのレジストパタン４２を通常のホトリソグラ
フィ技術を用いて形成する（図２（Ｃ））。このレジス
トパタン４２のパタンを順次に下層に転写することによ
り電極構造のパターニングを行う。この形成例では、例
えば、ＲＦマグネトロンエッチング装置を用いたドライ
エッチングによって、Ｒｕ層４０、ＢＩＴ層３８、Ｒｕ
Ｏ2 層３６およびＲｕ層３４を順次にパターニングして
ゆく。これらＲｕ、ＲｕＯ2 およびＢＩＴは、エッチン
グガスとしてＣｌ2 ガスおよびＯ2 ガスの混合ガスを用
いることによりエッチングが可能である。このような方
法でＲｕ層４０、ＢＩＴ層３８、ＲｕＯ2 層３６および
Ｒｕ層３４を順次にエッチングして、上部電極としての
Ｒｕ膜４０ａと、強誘電体膜としてのＢＩＴ膜３８ａ
と、下部電極の一部分としてのＲｕＯ2 パタン３６ａお
よびＲｕパタン３４ａとを形成して、ポリシリコン層３
２上にストライプ構造を得る（図３（Ａ））。尚、レジ
ストパタン４２は、エッチング後に除去しておく。
【００３９】次に、（ｄ）工程では、ゲート酸化膜１２
と接触しているｐｏｌｙ−Ｓｉ層３２の下面の、ゲート
酸化膜１２との接触面積が、ＢＩＴ膜３８ａと接触して
いるＲｕＯ2 パタン３６ａの上面の、ＢＩＴ膜３８ａと
の接触面積よりも大きくなるように、ｐｏｌｙ−Ｓｉ層
３２のパターニングを行う。この実施の形態では、この
（ｄ）工程を、以下に説明する（ｄ１）工程および（ｄ
２）工程に従い行う。
と接触しているｐｏｌｙ−Ｓｉ層３２の下面の、ゲート
酸化膜１２との接触面積が、ＢＩＴ膜３８ａと接触して
いるＲｕＯ2 パタン３６ａの上面の、ＢＩＴ膜３８ａと
の接触面積よりも大きくなるように、ｐｏｌｙ−Ｓｉ層
３２のパターニングを行う。この実施の形態では、この
（ｄ）工程を、以下に説明する（ｄ１）工程および（ｄ
２）工程に従い行う。
【００４０】先ず、（ｄ１）工程では、Ｒｕ膜４０ａお
よびＢＩＴ膜３８ａの各側面と、ＲｕＯ2 膜３６ａおよ
びＲｕ膜３４ａの各側面とに接触する側壁４４をｐｏｌ
ｙ−Ｓｉ層３２の上に形成する（図３（Ｂ））。この形
成例では、先ず、Ｓｉ（ＯＣ2 Ｈ5 ）4 いわゆるＴＥＯ
Ｓを原料ガスとして用いたＣＶＤ法によって、ストライ
プ構造を含むｐｏｌｙ−Ｓｉ層３２の上面全体を覆うよ
うに、膜厚が１０００ÅのＳｉＯ2 膜を成膜する。続い
て、このＳｉＯ2 膜に対して垂直方向からのＲＩＥ（リ
アクティブイオンエッチング）によるエッチバックを施
すことにより、Ｒｕ膜４０ａの上面やｐｏｌｙ−Ｓｉ層
３２の上面の一部を露出させる。この結果、ｐｏｌｙ−
Ｓｉ層３２の上面に残存したＳｉＯ2 膜が側壁４４とな
る。
よびＢＩＴ膜３８ａの各側面と、ＲｕＯ2 膜３６ａおよ
びＲｕ膜３４ａの各側面とに接触する側壁４４をｐｏｌ
ｙ−Ｓｉ層３２の上に形成する（図３（Ｂ））。この形
成例では、先ず、Ｓｉ（ＯＣ2 Ｈ5 ）4 いわゆるＴＥＯ
Ｓを原料ガスとして用いたＣＶＤ法によって、ストライ
プ構造を含むｐｏｌｙ−Ｓｉ層３２の上面全体を覆うよ
うに、膜厚が１０００ÅのＳｉＯ2 膜を成膜する。続い
て、このＳｉＯ2 膜に対して垂直方向からのＲＩＥ（リ
アクティブイオンエッチング）によるエッチバックを施
すことにより、Ｒｕ膜４０ａの上面やｐｏｌｙ−Ｓｉ層
３２の上面の一部を露出させる。この結果、ｐｏｌｙ−
Ｓｉ層３２の上面に残存したＳｉＯ2 膜が側壁４４とな
る。
【００４１】そして、（ｄ２）工程では、Ｒｕ膜４０ａ
および側壁４４の各パタンをｐｏｌｙ−Ｓｉ層３２に転
写して下部電極を形成する。この形成例では、先ず、Ｒ
ｕ膜４０ａおよび側壁４４をマスクとして用いた垂直方
向からのＲＩＥによるｐｏｌｙ−Ｓｉ層３２のドライエ
ッチングを行う。この結果、Ｒｕ膜４０ａを上層とする
積層構造と側壁４４とで覆われた領域以外のｐｏｌｙ−
Ｓｉ層３２は除去され、ｐｏｌｙ−Ｓｉパタン３２ａが
残存する（図３（Ｃ））。このようにして、ｐｏｌｙ−
Ｓｉパタン３２ａを形成することにより、ｐｏｌｙ−Ｓ
ｉパタン３２ａ、Ｒｕパタン３４ａおよびＲｕＯ2 パタ
ン３６ａで構成される下部電極が完成する。
および側壁４４の各パタンをｐｏｌｙ−Ｓｉ層３２に転
写して下部電極を形成する。この形成例では、先ず、Ｒ
ｕ膜４０ａおよび側壁４４をマスクとして用いた垂直方
向からのＲＩＥによるｐｏｌｙ−Ｓｉ層３２のドライエ
ッチングを行う。この結果、Ｒｕ膜４０ａを上層とする
積層構造と側壁４４とで覆われた領域以外のｐｏｌｙ−
Ｓｉ層３２は除去され、ｐｏｌｙ−Ｓｉパタン３２ａが
残存する（図３（Ｃ））。このようにして、ｐｏｌｙ−
Ｓｉパタン３２ａを形成することにより、ｐｏｌｙ−Ｓ
ｉパタン３２ａ、Ｒｕパタン３４ａおよびＲｕＯ2 パタ
ン３６ａで構成される下部電極が完成する。
【００４２】以上の説明から明らかなように、この製造
方法に従い形成された半導体記憶素子の構成は、ｐｏｌ
ｙ−Ｓｉパタン３２ａのゲート酸化膜１２と接する部分
の接触面積が、ｐｏｌｙ−Ｓｉパタン３２ａのＲｕパタ
ン３４ａと接する部分の接触面積と、ｐｏｌｙ−Ｓｉパ
タン３２ａの側壁４４と接する部分の接触面積との和に
ほぼ等しくなる。そして、ＢＩＴ膜３８ａのパタンは、
Ｒｕパタン３４ａと同様にレジストパタン４２をマスク
として用いたエッチングによって形成されたものである
から、Ｒｕパタン３４ａのパタンに実質的に等しい。よ
って、この製造方法によれば、ＢＩＴ膜３８ａのＲｕＯ
2 パタン３６ａと接する部分の接触面積が、ｐｏｌｙ−
Ｓｉパタン３２ａのゲート酸化膜１２と接する部分の接
触面積より小さく形成される。従って、Ｒｕ膜４０ａ、
ＢＩＴ膜３８ａおよびＲｕＯ2 パタン３６ａで構成され
る強誘電体キャパシタの電気容量と、ｐｏｌｙ−Ｓｉパ
タン３２ａ、ゲート酸化膜１２およびＳｉ基板１０で構
成されるＭＯＳキャパシタの電気容量との差が従来に比
べて小さくなる。
方法に従い形成された半導体記憶素子の構成は、ｐｏｌ
ｙ−Ｓｉパタン３２ａのゲート酸化膜１２と接する部分
の接触面積が、ｐｏｌｙ−Ｓｉパタン３２ａのＲｕパタ
ン３４ａと接する部分の接触面積と、ｐｏｌｙ−Ｓｉパ
タン３２ａの側壁４４と接する部分の接触面積との和に
ほぼ等しくなる。そして、ＢＩＴ膜３８ａのパタンは、
Ｒｕパタン３４ａと同様にレジストパタン４２をマスク
として用いたエッチングによって形成されたものである
から、Ｒｕパタン３４ａのパタンに実質的に等しい。よ
って、この製造方法によれば、ＢＩＴ膜３８ａのＲｕＯ
2 パタン３６ａと接する部分の接触面積が、ｐｏｌｙ−
Ｓｉパタン３２ａのゲート酸化膜１２と接する部分の接
触面積より小さく形成される。従って、Ｒｕ膜４０ａ、
ＢＩＴ膜３８ａおよびＲｕＯ2 パタン３６ａで構成され
る強誘電体キャパシタの電気容量と、ｐｏｌｙ−Ｓｉパ
タン３２ａ、ゲート酸化膜１２およびＳｉ基板１０で構
成されるＭＯＳキャパシタの電気容量との差が従来に比
べて小さくなる。
【００４３】また、この製造方法によれば、側壁４４と
接するｐｏｌｙ−Ｓｉパタン３２ａの部分の接触面積
を、側壁４４を形成するときに成膜するＳｉＯ2 膜の膜
厚を変えることにより、任意に変えることができる。従
って、強誘電体キャパシタの電気容量とＭＯＳキャパシ
タの電気容量との比を、ある範囲内で任意に変えること
が可能である。
接するｐｏｌｙ−Ｓｉパタン３２ａの部分の接触面積
を、側壁４４を形成するときに成膜するＳｉＯ2 膜の膜
厚を変えることにより、任意に変えることができる。従
って、強誘電体キャパシタの電気容量とＭＯＳキャパシ
タの電気容量との比を、ある範囲内で任意に変えること
が可能である。
【００４４】また、この製造方法によれば、ＢＩＴ膜３
８ａの側部を覆うように側壁４４を形成してあるため、
この後の工程で行うソース領域およびドレイン領域の形
成のためのイオン注入工程において、ＢＩＴ膜３８ａの
側部が側壁４４によりイオンから保護されることにな
る。従って、このイオン注入工程において、ＢＩＴ膜３
８ａの側部に、イオンによるダメージが与えられないと
いった利点がある。
８ａの側部を覆うように側壁４４を形成してあるため、
この後の工程で行うソース領域およびドレイン領域の形
成のためのイオン注入工程において、ＢＩＴ膜３８ａの
側部が側壁４４によりイオンから保護されることにな
る。従って、このイオン注入工程において、ＢＩＴ膜３
８ａの側部に、イオンによるダメージが与えられないと
いった利点がある。
【００４５】尚、この実施の形態では、強誘電体膜と接
触している側の下部電極の上面が凸構造となっている例
につき説明したが、下部電極は、この例の形状に限られ
ない。例えば、図４は、この実施の形態の半導体記憶素
子の変形例の構成を示す断面図である。図４では、図１
に示した下部電極２０の代りに、強誘電体膜（ＢＩＴ膜
２２）と接触している側の上面が平坦である下部電極２
０ａの例が示されている。そして、この下部電極２０ａ
のほぼ中央に、下部電極２０ａよりもゲート長方向の長
さが短いＢＩＴ膜２２および上部電極２４を順次に重ね
て設けてある。このように、下部電極２０ａの上にＢＩ
Ｔ膜２２および上部電極２４からなるストライプ構造が
形成されていて、このストライプ構造の、ゲート長方向
に沿う両側では下部電極２０ａの上面が露出した状態に
ある。このような構成としてあるから、下部電極２０ａ
の、ゲート酸化膜１２側の下面の面積を、下部電極２０
ａの上面と対向している側のＢＩＴ膜２２の下面の面積
よりも大きくできる。
触している側の下部電極の上面が凸構造となっている例
につき説明したが、下部電極は、この例の形状に限られ
ない。例えば、図４は、この実施の形態の半導体記憶素
子の変形例の構成を示す断面図である。図４では、図１
に示した下部電極２０の代りに、強誘電体膜（ＢＩＴ膜
２２）と接触している側の上面が平坦である下部電極２
０ａの例が示されている。そして、この下部電極２０ａ
のほぼ中央に、下部電極２０ａよりもゲート長方向の長
さが短いＢＩＴ膜２２および上部電極２４を順次に重ね
て設けてある。このように、下部電極２０ａの上にＢＩ
Ｔ膜２２および上部電極２４からなるストライプ構造が
形成されていて、このストライプ構造の、ゲート長方向
に沿う両側では下部電極２０ａの上面が露出した状態に
ある。このような構成としてあるから、下部電極２０ａ
の、ゲート酸化膜１２側の下面の面積を、下部電極２０
ａの上面と対向している側のＢＩＴ膜２２の下面の面積
よりも大きくできる。
【００４６】そして、この露出した下部電極２０ａの上
面であってストライプ構造の、ゲート長方向に沿う両側
の側面に、ゲート幅方向に沿って側壁２６をそれぞれ設
けてある。この構成例の場合、ＢＩＴ膜２２が設けられ
ている側の下部電極２０ａの面の一部に側壁２６を設け
てある。この側壁２６は、ＢＩＴ膜２２および上部電極
２４の各側面に接するように、下部電極２０ａの上面
に、設けられている。従って、側壁２６の下面と接する
下部電極２０ａの上面の面積と、ＢＩＴ膜２２の下面と
接する下部電極２０ａの上面の面積との和が、ゲート酸
化膜１２と接する下部電極２０ａの下面の面積に実質的
に等しくなっている。従って、ゲート酸化膜１２と接触
している下部電極２０ａの下面の、ゲート酸化膜１２と
の接触面積すなわち図４に示す領域３０に含まれるゲー
ト酸化膜１２のｂ面の面積は、ＢＩＴ膜２２と接触して
いる下部電極２０ａの上面の、ＢＩＴ膜２２との接触面
積すなわち図４に示す領域２８に含まれるＢＩＴ膜２２
のａ面の面積よりも大きくなっている。
面であってストライプ構造の、ゲート長方向に沿う両側
の側面に、ゲート幅方向に沿って側壁２６をそれぞれ設
けてある。この構成例の場合、ＢＩＴ膜２２が設けられ
ている側の下部電極２０ａの面の一部に側壁２６を設け
てある。この側壁２６は、ＢＩＴ膜２２および上部電極
２４の各側面に接するように、下部電極２０ａの上面
に、設けられている。従って、側壁２６の下面と接する
下部電極２０ａの上面の面積と、ＢＩＴ膜２２の下面と
接する下部電極２０ａの上面の面積との和が、ゲート酸
化膜１２と接する下部電極２０ａの下面の面積に実質的
に等しくなっている。従って、ゲート酸化膜１２と接触
している下部電極２０ａの下面の、ゲート酸化膜１２と
の接触面積すなわち図４に示す領域３０に含まれるゲー
ト酸化膜１２のｂ面の面積は、ＢＩＴ膜２２と接触して
いる下部電極２０ａの上面の、ＢＩＴ膜２２との接触面
積すなわち図４に示す領域２８に含まれるＢＩＴ膜２２
のａ面の面積よりも大きくなっている。
【００４７】このような変形例の構成は、図２および図
３を参照して説明した製造方法を利用すれば、同様にし
て、形成することができる。すなわち、上部電極２４お
よびＢＩＴ膜２２のパターニングの後に、側壁材料の成
膜を行い、側壁２６を形成し、上部電極２４および側壁
２６をマスクとして用いて下部電極２０ａのパターニン
グを行うようにすると、形成が可能である。
３を参照して説明した製造方法を利用すれば、同様にし
て、形成することができる。すなわち、上部電極２４お
よびＢＩＴ膜２２のパターニングの後に、側壁材料の成
膜を行い、側壁２６を形成し、上部電極２４および側壁
２６をマスクとして用いて下部電極２０ａのパターニン
グを行うようにすると、形成が可能である。
【００４８】［第２の実施の形態］次に、第２の実施の
形態の半導体記憶素子の構成につき説明する。図５は、
この実施の形態の半導体記憶素子の要部構成を示す断面
図である。尚、図５において、断面を示すハッチング等
を一部分省略してある。図５に示すように、この構成例
は、半導体基板としてのＳｉ基板４６の上に絶縁膜４
８、下部電極５６、強誘電体膜５８および上部電極６０
を順次に積層させて形成された電極構造を具えたＭＦＭ
ＩＳ型の半導体記憶素子である。この実施の形態では、
上述の絶縁膜はＳｉＯ2 を材料したゲート酸化膜４８で
ある。また、上述の下部電極５６は、ｐｏｌｙ−Ｓｉ膜
５０、Ｒｕ膜５２およびＲｕＯ2 膜５４を順次に積層し
て３層構造として形成してある。そして、上述の強誘電
体膜はＢＩＴ膜５８であり、上述の上部電極６０はＲｕ
膜である。
形態の半導体記憶素子の構成につき説明する。図５は、
この実施の形態の半導体記憶素子の要部構成を示す断面
図である。尚、図５において、断面を示すハッチング等
を一部分省略してある。図５に示すように、この構成例
は、半導体基板としてのＳｉ基板４６の上に絶縁膜４
８、下部電極５６、強誘電体膜５８および上部電極６０
を順次に積層させて形成された電極構造を具えたＭＦＭ
ＩＳ型の半導体記憶素子である。この実施の形態では、
上述の絶縁膜はＳｉＯ2 を材料したゲート酸化膜４８で
ある。また、上述の下部電極５６は、ｐｏｌｙ−Ｓｉ膜
５０、Ｒｕ膜５２およびＲｕＯ2 膜５４を順次に積層し
て３層構造として形成してある。そして、上述の強誘電
体膜はＢＩＴ膜５８であり、上述の上部電極６０はＲｕ
膜である。
【００４９】また、この発明では、下部電極の、ゲート
酸化膜側の下面の面積を、当該下部電極の上面と対向し
ている側のＢＩＴ膜の下面の面積よりも大きくしてあ
る。このため、この実施の形態の構成例では、ゲート酸
化膜４８と接触している側の下部電極５６の下面を凸構
造としてあり、ＢＩＴ膜５８と接触している側の下部電
極５６の上面を平坦にしてある。ここでは、下部電極５
６を設けたＳｉ基板４６の領域６４に上述の凸構造を受
けるトレンチ６２を設けてある。すなわち、下部電極５
６の下側に位置するＳｉ基板４６の面にトレンチ（溝）
６２を形成してある。そして、ゲート酸化膜４８の膜厚
を、このトレンチ６２を埋めつくさない程度の膜厚とし
てある。ここでは、このトレンチ６２の形状を、ゲート
長方向およびゲート幅方向にそれぞれ所定の長さを有す
る矩形状とする。このため、例えば図５に示す切り口の
断面を見ると、ゲート酸化膜４８と接する側の下部電極
５６の面は凸構造となる。従って、通常と比べると、下
部電極５６に接するゲート酸化膜４８の部分の接触面積
が大きい。
酸化膜側の下面の面積を、当該下部電極の上面と対向し
ている側のＢＩＴ膜の下面の面積よりも大きくしてあ
る。このため、この実施の形態の構成例では、ゲート酸
化膜４８と接触している側の下部電極５６の下面を凸構
造としてあり、ＢＩＴ膜５８と接触している側の下部電
極５６の上面を平坦にしてある。ここでは、下部電極５
６を設けたＳｉ基板４６の領域６４に上述の凸構造を受
けるトレンチ６２を設けてある。すなわち、下部電極５
６の下側に位置するＳｉ基板４６の面にトレンチ（溝）
６２を形成してある。そして、ゲート酸化膜４８の膜厚
を、このトレンチ６２を埋めつくさない程度の膜厚とし
てある。ここでは、このトレンチ６２の形状を、ゲート
長方向およびゲート幅方向にそれぞれ所定の長さを有す
る矩形状とする。このため、例えば図５に示す切り口の
断面を見ると、ゲート酸化膜４８と接する側の下部電極
５６の面は凸構造となる。従って、通常と比べると、下
部電極５６に接するゲート酸化膜４８の部分の接触面積
が大きい。
【００５０】また、ゲート酸化膜４８の上に形成するｐ
ｏｌｙ−Ｓｉ膜５０の上面をほぼ平坦に形成してあるの
で、下部電極５６の上面は平坦となり、従って、この下
部電極５６の上面に接するＢＩＴ膜５８の下面は平坦で
ある。よって、下部電極５６と接するゲート酸化膜４８
の部分すなわち図５に示す領域６４に含まれるゲート酸
化膜４８のｂ面の接触面積は、下部電極５６と接するＢ
ＩＴ膜５８の部分すなわち図５に示す領域６４に含まれ
るＢＩＴ膜５８のａ面の接触面積より大きくなる。
ｏｌｙ−Ｓｉ膜５０の上面をほぼ平坦に形成してあるの
で、下部電極５６の上面は平坦となり、従って、この下
部電極５６の上面に接するＢＩＴ膜５８の下面は平坦で
ある。よって、下部電極５６と接するゲート酸化膜４８
の部分すなわち図５に示す領域６４に含まれるゲート酸
化膜４８のｂ面の接触面積は、下部電極５６と接するＢ
ＩＴ膜５８の部分すなわち図５に示す領域６４に含まれ
るＢＩＴ膜５８のａ面の接触面積より大きくなる。
【００５１】上述したように、下部電極５６と接するゲ
ート酸化膜４８の部分の接触面積を、下部電極５６と接
するＢＩＴ膜５８の部分の接触面積より大きくしてある
ため、上部電極６０、ＢＩＴ膜５８および下部電極５６
で構成される強誘電体キャパシタ（ＭＦＭキャパシタ）
の電気容量と、下部電極５６、ゲート酸化膜４８および
Ｓｉ基板４６で構成されるＭＯＳキャパシタの電気容量
との差が従来に比べて小さくなっている。従って、この
構成例によれば、従来に比べて効率よく強誘電体膜に対
して電圧を印加することができるので、動作電圧や、動
作時にＭＯＳキャパシタに対して印加される電圧を低減
させることが可能である。よって、メモリ動作に必要な
分極反転を起こすのに十分な大きさの電圧が強誘電体膜
に印加されるようになる。また、トレンチ６２の深さや
数を変えることで、強誘電体キャパシタの電気容量とＭ
ＯＳキャパシタの電気容量との比を任意に変えることが
できる。
ート酸化膜４８の部分の接触面積を、下部電極５６と接
するＢＩＴ膜５８の部分の接触面積より大きくしてある
ため、上部電極６０、ＢＩＴ膜５８および下部電極５６
で構成される強誘電体キャパシタ（ＭＦＭキャパシタ）
の電気容量と、下部電極５６、ゲート酸化膜４８および
Ｓｉ基板４６で構成されるＭＯＳキャパシタの電気容量
との差が従来に比べて小さくなっている。従って、この
構成例によれば、従来に比べて効率よく強誘電体膜に対
して電圧を印加することができるので、動作電圧や、動
作時にＭＯＳキャパシタに対して印加される電圧を低減
させることが可能である。よって、メモリ動作に必要な
分極反転を起こすのに十分な大きさの電圧が強誘電体膜
に印加されるようになる。また、トレンチ６２の深さや
数を変えることで、強誘電体キャパシタの電気容量とＭ
ＯＳキャパシタの電気容量との比を任意に変えることが
できる。
【００５２】次に、この実施の形態の半導体記憶装置の
製造方法につき、図６、図７および図８を参照して、説
明する。図６、図７および図８に示す各図は、主製造工
程の説明に供する断面図である。以下、各製造工程につ
き順次に説明する。
製造方法につき、図６、図７および図８を参照して、説
明する。図６、図７および図８に示す各図は、主製造工
程の説明に供する断面図である。以下、各製造工程につ
き順次に説明する。
【００５３】先ず、Ｓｉ基板４６の上面にトレンチ６２
を形成する工程につき説明する。このトレンチ６２を形
成するにあたっては、最初に、Ｓｉ基板１０の表面に膜
厚１０００ÅのＳｉＯ2 膜６６を熱処理を施して形成す
る（図６（Ａ））。続いて、このＳｉＯ2 膜６６の上に
通常のホトリソグラフィ技術を用いてレジストパタン６
８を形成する（図６（Ａ））。そして、このレジストパ
タン６８をマスクとして用いてＳｉＯ2 膜６６のドライ
エッチングを行う。このエッチングによって、レジスト
パタン６８のパタンがＳｉＯ2 膜６８に転写され、Ｓｉ
Ｏ2 パタン６６ａが形成される（図６（Ｂ））。このエ
ッチング後、レジストパタン６８は剥離しておく。そし
て、ＳｉＯ2 パタン６６ａをマスクとして用いたドライ
エッチングを行うことにより、Ｓｉ基板４６の上面に所
望の深さのトレンチ６２を形成する（図６（Ｃ））。こ
こでは、トレンチ６２の深さを１０００Åとして形成す
る。この後、ＳｉＯ2 パタン６６ａは、例えばフッ酸
（ＨＦ）を用いて除去しておく。
を形成する工程につき説明する。このトレンチ６２を形
成するにあたっては、最初に、Ｓｉ基板１０の表面に膜
厚１０００ÅのＳｉＯ2 膜６６を熱処理を施して形成す
る（図６（Ａ））。続いて、このＳｉＯ2 膜６６の上に
通常のホトリソグラフィ技術を用いてレジストパタン６
８を形成する（図６（Ａ））。そして、このレジストパ
タン６８をマスクとして用いてＳｉＯ2 膜６６のドライ
エッチングを行う。このエッチングによって、レジスト
パタン６８のパタンがＳｉＯ2 膜６８に転写され、Ｓｉ
Ｏ2 パタン６６ａが形成される（図６（Ｂ））。このエ
ッチング後、レジストパタン６８は剥離しておく。そし
て、ＳｉＯ2 パタン６６ａをマスクとして用いたドライ
エッチングを行うことにより、Ｓｉ基板４６の上面に所
望の深さのトレンチ６２を形成する（図６（Ｃ））。こ
こでは、トレンチ６２の深さを１０００Åとして形成す
る。この後、ＳｉＯ2 パタン６６ａは、例えばフッ酸
（ＨＦ）を用いて除去しておく。
【００５４】次に、トレンチ構造を形成したＳｉ基板４
６の上面にゲート酸化膜４８を形成する工程と、ゲート
酸化膜４８の上に第１導電体層、強誘電体層および第２
導電体層を順次に積層する工程とにつき説明する。先
ず、Ｓｉ基板４６の上にゲート酸化膜４８を形成する
（図６（Ｄ））。このゲート酸化膜４８は、ＲＴＡによ
って膜厚が１００Åになるように形成する。上述したよ
うに、トレンチ６２の深さは１０００Åにして形成して
あるので、形成したゲート酸化膜４８によってトレンチ
６２が埋まってしまうことがない。
６の上面にゲート酸化膜４８を形成する工程と、ゲート
酸化膜４８の上に第１導電体層、強誘電体層および第２
導電体層を順次に積層する工程とにつき説明する。先
ず、Ｓｉ基板４６の上にゲート酸化膜４８を形成する
（図６（Ｄ））。このゲート酸化膜４８は、ＲＴＡによ
って膜厚が１００Åになるように形成する。上述したよ
うに、トレンチ６２の深さは１０００Åにして形成して
あるので、形成したゲート酸化膜４８によってトレンチ
６２が埋まってしまうことがない。
【００５５】次に、形成したゲート酸化膜４８の上に第
１導電体層を形成する。ここでは、この第１導電体層
を、３層構造として形成する。このため、先ず、第１導
電体層の最下層としてのｐｏｌｙ−Ｓｉ層７０を形成す
る（図６（Ｄ））。このｐｏｌｙ−Ｓｉ層７０は、例え
ば縦形ＬＰＣＶＤ法によって形成する。この形成例で
は、ｐｏｌｙ−Ｓｉ層７０の膜厚を２５００Åとして形
成する。
１導電体層を形成する。ここでは、この第１導電体層
を、３層構造として形成する。このため、先ず、第１導
電体層の最下層としてのｐｏｌｙ−Ｓｉ層７０を形成す
る（図６（Ｄ））。このｐｏｌｙ−Ｓｉ層７０は、例え
ば縦形ＬＰＣＶＤ法によって形成する。この形成例で
は、ｐｏｌｙ−Ｓｉ層７０の膜厚を２５００Åとして形
成する。
【００５６】次に、ｐｏｌｙ−Ｓｉ層７０の上にＲｕ層
を形成する。ここで、形成したｐｏｌｙ−Ｓｉ層７０の
上面にはトレンチ６２のパタンが反映し、このｐｏｌｙ
−Ｓｉ層７０の上面に凹部が形成されている。この実施
の形態では、ｐｏｌｙ−Ｓｉ層７０の上にＲｕ層を積層
する前に、このｐｏｌｙ−Ｓｉ層７０の上面を実質的に
平坦化させる。このため、ｐｏｌｙ−Ｓｉ層７０の上に
熱処理を施して膜厚が１０００ÅのＳｉＯ2 膜７２を形
成する（図７（Ａ））。そして、続いて、ＳｉＯ2 膜７
２をＨＦによって除去する（図７（Ｂ））。この結果、
ｐｏｌｙ−Ｓｉ層７０の上面の凹部はなめらかになり、
上面がほぼ平坦なｐｏｌｙ−Ｓｉ層７０ａが得られる。
尚、平坦化の方法としては、例えばＣＭＰ（Chemical M
echanical Polishing ）法を利用してもよい。
を形成する。ここで、形成したｐｏｌｙ−Ｓｉ層７０の
上面にはトレンチ６２のパタンが反映し、このｐｏｌｙ
−Ｓｉ層７０の上面に凹部が形成されている。この実施
の形態では、ｐｏｌｙ−Ｓｉ層７０の上にＲｕ層を積層
する前に、このｐｏｌｙ−Ｓｉ層７０の上面を実質的に
平坦化させる。このため、ｐｏｌｙ−Ｓｉ層７０の上に
熱処理を施して膜厚が１０００ÅのＳｉＯ2 膜７２を形
成する（図７（Ａ））。そして、続いて、ＳｉＯ2 膜７
２をＨＦによって除去する（図７（Ｂ））。この結果、
ｐｏｌｙ−Ｓｉ層７０の上面の凹部はなめらかになり、
上面がほぼ平坦なｐｏｌｙ−Ｓｉ層７０ａが得られる。
尚、平坦化の方法としては、例えばＣＭＰ（Chemical M
echanical Polishing ）法を利用してもよい。
【００５７】そして、ｐｏｌｙ−Ｓｉ層７０ａの上にＲ
ｕ層７４およびＲｕＯ2 層７６を順次に積層する（図７
（Ｃ））。このＲｕ層７４は、例えばＤＣマグネトロン
スパッタリング装置を用いることによって形成が可能で
ある。例えば、成長室内にＲｕターゲットを設置して、
ＤＣパワーを１ｋＷとし、４５ｓｃｃｍでＡｒガスを成
長室内に導入して、成長室内のガス圧を７ｍｔｏｒｒと
する。このような製造条件下で、膜厚が５００ÅのＲｕ
層７４を形成する。また、ＲｕＯ2 層７６の形成も同様
にＤＣマグネトロンスパッタリング装置を用いる。この
ＲｕＯ2 層７６は、成長室内にＲｕターゲットを設置し
て、ＤＣパワーを１ｋＷとし、６ｓｃｃｍでＡｒガスを
成長室内に導入するとともに６ｓｃｃｍでＯ2 ガスを成
長室内に導入し、成長室内の圧力を７ｍｔｏｒｒとした
製造条件下で形成される。このようにして、膜厚が１０
００ÅのＲｕＯ2 層７６を形成する。
ｕ層７４およびＲｕＯ2 層７６を順次に積層する（図７
（Ｃ））。このＲｕ層７４は、例えばＤＣマグネトロン
スパッタリング装置を用いることによって形成が可能で
ある。例えば、成長室内にＲｕターゲットを設置して、
ＤＣパワーを１ｋＷとし、４５ｓｃｃｍでＡｒガスを成
長室内に導入して、成長室内のガス圧を７ｍｔｏｒｒと
する。このような製造条件下で、膜厚が５００ÅのＲｕ
層７４を形成する。また、ＲｕＯ2 層７６の形成も同様
にＤＣマグネトロンスパッタリング装置を用いる。この
ＲｕＯ2 層７６は、成長室内にＲｕターゲットを設置し
て、ＤＣパワーを１ｋＷとし、６ｓｃｃｍでＡｒガスを
成長室内に導入するとともに６ｓｃｃｍでＯ2 ガスを成
長室内に導入し、成長室内の圧力を７ｍｔｏｒｒとした
製造条件下で形成される。このようにして、膜厚が１０
００ÅのＲｕＯ2 層７６を形成する。
【００５８】このように、ｐｏｌｙ−Ｓｉ層７０ａの上
面にＲｕ７４層およびＲｕＯ2 層７６を順次に積層して
ゆくので、このＲｕＯ2 層７６の上面はｐｏｌｙ−Ｓｉ
層７０ａの上面に比べてさらに平坦になる。そして、次
の工程では、この第１導電体層の上面すなわちＲｕＯ2
層７６の上面に強誘電体層を積層する。このように、こ
の実施の形態では、強誘電体層を積層する第１導電体層
の上面を実質的に平坦化させている。
面にＲｕ７４層およびＲｕＯ2 層７６を順次に積層して
ゆくので、このＲｕＯ2 層７６の上面はｐｏｌｙ−Ｓｉ
層７０ａの上面に比べてさらに平坦になる。そして、次
の工程では、この第１導電体層の上面すなわちＲｕＯ2
層７６の上面に強誘電体層を積層する。このように、こ
の実施の形態では、強誘電体層を積層する第１導電体層
の上面を実質的に平坦化させている。
【００５９】そして、ＲｕＯ2 層７６の上に強誘電体層
としてのＢＩＴ層７８を形成する（図７（Ｄ））。この
ＢＩＴ層７８を形成するには、ＲｕＯ2 層７６の上に前
駆体溶液をスピンコーティング法により塗布して、塗布
した前駆体溶液に熱処理を施して結晶化させる。この前
駆体溶液は、有機系溶剤例えば酢酸ｎブチル溶液やキシ
レン溶液あるいはこれらの混合溶液にＢＩＴを溶かした
ものである。そして、この前駆体溶液をＲｕＯ2 層７６
の上に膜厚が３０００Åとなるように塗布し、塗布した
溶液に対して乾燥酸素雰囲気中で温度が８００℃のＲＴ
Ａを３分間行うことにより結晶化させ、ＢＩＴ層７８を
形成する。
としてのＢＩＴ層７８を形成する（図７（Ｄ））。この
ＢＩＴ層７８を形成するには、ＲｕＯ2 層７６の上に前
駆体溶液をスピンコーティング法により塗布して、塗布
した前駆体溶液に熱処理を施して結晶化させる。この前
駆体溶液は、有機系溶剤例えば酢酸ｎブチル溶液やキシ
レン溶液あるいはこれらの混合溶液にＢＩＴを溶かした
ものである。そして、この前駆体溶液をＲｕＯ2 層７６
の上に膜厚が３０００Åとなるように塗布し、塗布した
溶液に対して乾燥酸素雰囲気中で温度が８００℃のＲＴ
Ａを３分間行うことにより結晶化させ、ＢＩＴ層７８を
形成する。
【００６０】続いて、ＢＩＴ層７８の上に第２導電体層
としてのＲｕ層８０を形成する（図７（Ｄ））。このＲ
ｕ層８０は、Ｒｕ層７４を作成する方法と同様の方法で
作成する。ここでは、Ｒｕ層８０の膜厚を２０００Åと
して形成する。
としてのＲｕ層８０を形成する（図７（Ｄ））。このＲ
ｕ層８０は、Ｒｕ層７４を作成する方法と同様の方法で
作成する。ここでは、Ｒｕ層８０の膜厚を２０００Åと
して形成する。
【００６１】次に、トレンチ６２を含むｐｏｌｙ−Ｓｉ
層７０ａ、Ｒｕ層７４、ＲｕＯ2 層７６、ＢＩＴ層７８
およびＲｕ層８０の領域が残存するように、これら各層
のパターニングを行い、下部電極、強誘電体膜および上
部電極を形成する工程につき説明する。
層７０ａ、Ｒｕ層７４、ＲｕＯ2 層７６、ＢＩＴ層７８
およびＲｕ層８０の領域が残存するように、これら各層
のパターニングを行い、下部電極、強誘電体膜および上
部電極を形成する工程につき説明する。
【００６２】先ず、Ｒｕ層８０の上にレジストパタン８
２を通常のホトリソグラフィ技術を用いて形成する（図
８（Ａ））。そして、このレジストパタン８２をマスク
として用いるドライエッチングによって、Ｒｕ層８０、
ＢＩＴ層７８、ＲｕＯ2 層７６、Ｒｕ層７４およびｐｏ
ｌｙ−Ｓｉ層７０ａを順次にパターニングする（図８
（Ｂ））。このパターニングの結果、ｐｏｌｙ−Ｓｉ層
７０ａ、Ｒｕ層７４、ＲｕＯ2 層７６、ＢＩＴ層７８お
よびＲｕ層８０は、下部電極としてのｐｏｌｙ−Ｓｉ膜
７０ｂ、Ｒｕ膜７４ａおよびＲｕＯ2 膜７６ａと、強誘
電体膜としてのＢＩＴ膜７８ａと、上部電極としてのＲ
ｕ膜８０ａとなる。このようにして、レジストパタン８
２のパタンが各層に転写され、ストライプ構造としての
電極構造が完成する。
２を通常のホトリソグラフィ技術を用いて形成する（図
８（Ａ））。そして、このレジストパタン８２をマスク
として用いるドライエッチングによって、Ｒｕ層８０、
ＢＩＴ層７８、ＲｕＯ2 層７６、Ｒｕ層７４およびｐｏ
ｌｙ−Ｓｉ層７０ａを順次にパターニングする（図８
（Ｂ））。このパターニングの結果、ｐｏｌｙ−Ｓｉ層
７０ａ、Ｒｕ層７４、ＲｕＯ2 層７６、ＢＩＴ層７８お
よびＲｕ層８０は、下部電極としてのｐｏｌｙ−Ｓｉ膜
７０ｂ、Ｒｕ膜７４ａおよびＲｕＯ2 膜７６ａと、強誘
電体膜としてのＢＩＴ膜７８ａと、上部電極としてのＲ
ｕ膜８０ａとなる。このようにして、レジストパタン８
２のパタンが各層に転写され、ストライプ構造としての
電極構造が完成する。
【００６３】以上の説明から明らかなように、この製造
方法により形成された半導体記憶素子の構成は、Ｓｉ基
板４６の上面にトレンチ６２を形成してあるため、ＢＩ
Ｔ膜７８ａのＲｕＯ2 膜７６ａと接する部分の面積が、
ｐｏｌｙ−Ｓｉ膜７０ｂのゲート酸化膜４８と接する部
分の面積より小さくなる。従って、Ｒｕ膜８０ａ、ＢＩ
Ｔ膜７８ａおよびＲｕＯ2 膜７６ａで構成される強誘電
体キャパシタの電気容量と、ｐｏｌｙ−Ｓｉ膜７０ｂ、
ゲート酸化膜４８およびＳｉ基板４６で構成されるＭＯ
Ｓキャパシタの電気容量との差が従来に比べて小さくな
る。
方法により形成された半導体記憶素子の構成は、Ｓｉ基
板４６の上面にトレンチ６２を形成してあるため、ＢＩ
Ｔ膜７８ａのＲｕＯ2 膜７６ａと接する部分の面積が、
ｐｏｌｙ−Ｓｉ膜７０ｂのゲート酸化膜４８と接する部
分の面積より小さくなる。従って、Ｒｕ膜８０ａ、ＢＩ
Ｔ膜７８ａおよびＲｕＯ2 膜７６ａで構成される強誘電
体キャパシタの電気容量と、ｐｏｌｙ−Ｓｉ膜７０ｂ、
ゲート酸化膜４８およびＳｉ基板４６で構成されるＭＯ
Ｓキャパシタの電気容量との差が従来に比べて小さくな
る。
【００６４】また、この製造方法によれば、トレンチ６
２の深さや数を形成時に任意に変えることができるの
で、強誘電体キャパシタの電気容量とＭＯＳキャパシタ
の電気容量との比を、ある範囲内で任意に変えることが
できる。
２の深さや数を形成時に任意に変えることができるの
で、強誘電体キャパシタの電気容量とＭＯＳキャパシタ
の電気容量との比を、ある範囲内で任意に変えることが
できる。
【００６５】また、この実施の形態では、第１の実施の
形態で説明したような側壁を必ずしも設ける必要がない
ので、ゲート長の微細化限界が側壁により律速されるこ
とがない。つまり、通常の側壁を設けないタイプのＭＯ
Ｓトランジスタでは、ゲート長の微細化限界がエッチン
グなどの微細加工の限界値で決まるが、側壁を設けると
ゲート長の微細化限界が微細加工の限界値と側壁のサイ
ズとの和となってしまう。従って、この実施の形態のよ
うに側壁を用いない方が微細化を図るためには有効とな
る。
形態で説明したような側壁を必ずしも設ける必要がない
ので、ゲート長の微細化限界が側壁により律速されるこ
とがない。つまり、通常の側壁を設けないタイプのＭＯ
Ｓトランジスタでは、ゲート長の微細化限界がエッチン
グなどの微細加工の限界値で決まるが、側壁を設けると
ゲート長の微細化限界が微細加工の限界値と側壁のサイ
ズとの和となってしまう。従って、この実施の形態のよ
うに側壁を用いない方が微細化を図るためには有効とな
る。
【００６６】尚、この実施の形態では、下部電極の下側
のシリコン基板の上面に一つのトレンチを設けた構成例
を示したが、このトレンチは複数であってもよい。ま
た、トレンチの形状は、任意の形状としてよい。
のシリコン基板の上面に一つのトレンチを設けた構成例
を示したが、このトレンチは複数であってもよい。ま
た、トレンチの形状は、任意の形状としてよい。
【００６７】
【発明の効果】この発明の半導体記憶素子によれば、絶
縁膜と接触している下部電極の下面の、当該絶縁膜との
接触面積を、強誘電体膜と接触している当該下部電極の
上面の、当該強誘電体膜との接触面積よりも大きくして
ある。従って、下部電極、強誘電体膜および上部電極で
構成されるＭＦＭキャパシタのキャパシタ面積を、下部
電極、絶縁膜および半導体基板で構成されるＭＩＳキャ
パシタのキャパシタ面積より小さくすることができる。
よって、従来に比べて、ＭＦＭキャパシタの電気容量と
ＭＩＳキャパシタの電気容量との差を小さくすることが
できるから、動作時に、メモリの正常な動作のために必
要な大きさの電圧が強誘電体膜に対して印加されるよう
になる。
縁膜と接触している下部電極の下面の、当該絶縁膜との
接触面積を、強誘電体膜と接触している当該下部電極の
上面の、当該強誘電体膜との接触面積よりも大きくして
ある。従って、下部電極、強誘電体膜および上部電極で
構成されるＭＦＭキャパシタのキャパシタ面積を、下部
電極、絶縁膜および半導体基板で構成されるＭＩＳキャ
パシタのキャパシタ面積より小さくすることができる。
よって、従来に比べて、ＭＦＭキャパシタの電気容量と
ＭＩＳキャパシタの電気容量との差を小さくすることが
できるから、動作時に、メモリの正常な動作のために必
要な大きさの電圧が強誘電体膜に対して印加されるよう
になる。
【００６８】また、この発明の半導体記憶素子によれ
ば、強誘電体膜と接触している側の下部電極の上面を凸
構造としてあり、絶縁膜と接触している側の下部電極の
下面を平坦にしてある。例えば、下部電極を、第１およ
び第２導電体層が順次に積層した２層構造とし、強誘電
体膜と接触している上面を有した第２導電体層の当該上
面の面積を、絶縁膜と接触している下面を有した第１導
電体層の当該下面の面積より小さくなるように構成する
ことができる。従って、従来に比べて、ＭＦＭキャパシ
タの電気容量とＭＩＳキャパシタの電気容量との差を小
さくすることができる。
ば、強誘電体膜と接触している側の下部電極の上面を凸
構造としてあり、絶縁膜と接触している側の下部電極の
下面を平坦にしてある。例えば、下部電極を、第１およ
び第２導電体層が順次に積層した２層構造とし、強誘電
体膜と接触している上面を有した第２導電体層の当該上
面の面積を、絶縁膜と接触している下面を有した第１導
電体層の当該下面の面積より小さくなるように構成する
ことができる。従って、従来に比べて、ＭＦＭキャパシ
タの電気容量とＭＩＳキャパシタの電気容量との差を小
さくすることができる。
【００６９】また、この発明の半導体記憶素子によれ
ば、絶縁膜と接触している側の下部電極の下面を凸構造
としてあり、強誘電体膜と接触している側の下部電極の
上面を平坦にしてある。このように、絶縁膜と接する側
の下部電極の面を凸構造とし、かつ、強誘電体膜と接す
る側の下部電極の面を実質的に平坦としてあるため、下
部電極と接する絶縁膜の部分の面積は、この下部電極と
接する強誘電体膜の部分の面積より大きくなる。従っ
て、従来に比べて、ＭＦＭキャパシタの電気容量とＭＩ
Ｓキャパシタの電気容量との差を小さくすることができ
る。
ば、絶縁膜と接触している側の下部電極の下面を凸構造
としてあり、強誘電体膜と接触している側の下部電極の
上面を平坦にしてある。このように、絶縁膜と接する側
の下部電極の面を凸構造とし、かつ、強誘電体膜と接す
る側の下部電極の面を実質的に平坦としてあるため、下
部電極と接する絶縁膜の部分の面積は、この下部電極と
接する強誘電体膜の部分の面積より大きくなる。従っ
て、従来に比べて、ＭＦＭキャパシタの電気容量とＭＩ
Ｓキャパシタの電気容量との差を小さくすることができ
る。
【００７０】また、この発明の半導体記憶素子によれ
ば、下部電極を設けた半導体基板の領域を、凸構造を受
けるトレンチとしてある。このように、半導体基板に形
成したトレンチの上に絶縁膜を介在させて下部電極を設
けてあるため、絶縁膜と接する側の下部電極の面が凸構
造となる。従って、下部電極と接する部分の絶縁膜の面
積は、下部電極と接する部分の強誘電体膜の面積に比べ
て大きくなる。よって、従来に比べて、ＭＦＭキャパシ
タの電気容量とＭＩＳキャパシタの電気容量との差を小
さくすることができる。
ば、下部電極を設けた半導体基板の領域を、凸構造を受
けるトレンチとしてある。このように、半導体基板に形
成したトレンチの上に絶縁膜を介在させて下部電極を設
けてあるため、絶縁膜と接する側の下部電極の面が凸構
造となる。従って、下部電極と接する部分の絶縁膜の面
積は、下部電極と接する部分の強誘電体膜の面積に比べ
て大きくなる。よって、従来に比べて、ＭＦＭキャパシ
タの電気容量とＭＩＳキャパシタの電気容量との差を小
さくすることができる。
【００７１】また、この発明の半導体記憶素子の製造方
法によれば、絶縁膜と接触している第１導電体層の下面
の、当該絶縁膜との接触面積が、強誘電体膜と接触して
いる当該第１導電体層の上面の、当該強誘電体膜との接
触面積よりも大きくなるように、第１導電体層のパター
ニングを行う。よって、この製造方法に従って形成した
半導体記憶素子は、下部電極、強誘電体膜および上部電
極で構成されるＭＦＭキャパシタのキャパシタ面積が、
下部電極、絶縁膜および半導体基板で構成されるＭＩＳ
キャパシタのキャパシタ面積より小さくなっている。す
なわち、従来に比べて、ＭＦＭキャパシタの電気容量と
ＭＩＳキャパシタの電気容量との差を小さくすることが
できる。
法によれば、絶縁膜と接触している第１導電体層の下面
の、当該絶縁膜との接触面積が、強誘電体膜と接触して
いる当該第１導電体層の上面の、当該強誘電体膜との接
触面積よりも大きくなるように、第１導電体層のパター
ニングを行う。よって、この製造方法に従って形成した
半導体記憶素子は、下部電極、強誘電体膜および上部電
極で構成されるＭＦＭキャパシタのキャパシタ面積が、
下部電極、絶縁膜および半導体基板で構成されるＭＩＳ
キャパシタのキャパシタ面積より小さくなっている。す
なわち、従来に比べて、ＭＦＭキャパシタの電気容量と
ＭＩＳキャパシタの電気容量との差を小さくすることが
できる。
【００７２】また、この発明の半導体記憶素子の製造方
法によれば、上部電極および強誘電体膜の各側面に接触
する側壁を第１導電体層の上に形成し、上部電極および
側壁の各パタンを第１導電体層に転写して下部電極を形
成する。このように、上部電極のパタンと側壁のパタン
とをそれぞれ第１導電体層に転写して下部電極を形成す
るため、側壁と接する下部電極の領域の面積と、強誘電
体膜と接する下部電極の領域の面積との和が、絶縁膜と
接する下部電極の領域の面積に実質的に等しくなる。従
って、強誘電体膜と接する下部電極の領域の面積を絶縁
膜と接する下部電極の領域の面積より小さく形成するこ
とができる。よって、この製造方法に従って形成された
半導体記憶素子は、従来に比べると、ＭＦＭキャパシタ
の電気容量とＭＩＳキャパシタの電気容量との差が小さ
くなっている。
法によれば、上部電極および強誘電体膜の各側面に接触
する側壁を第１導電体層の上に形成し、上部電極および
側壁の各パタンを第１導電体層に転写して下部電極を形
成する。このように、上部電極のパタンと側壁のパタン
とをそれぞれ第１導電体層に転写して下部電極を形成す
るため、側壁と接する下部電極の領域の面積と、強誘電
体膜と接する下部電極の領域の面積との和が、絶縁膜と
接する下部電極の領域の面積に実質的に等しくなる。従
って、強誘電体膜と接する下部電極の領域の面積を絶縁
膜と接する下部電極の領域の面積より小さく形成するこ
とができる。よって、この製造方法に従って形成された
半導体記憶素子は、従来に比べると、ＭＦＭキャパシタ
の電気容量とＭＩＳキャパシタの電気容量との差が小さ
くなっている。
【００７３】また、通常は上述の電極構造を形成した後
に、半導体基板にイオンを注入して、ソース領域および
ドレイン領域を形成する。このとき、イオンによって強
誘電体膜の側部にダメージが与えられてしまうおそれが
ある。これに対して、上述した製造方法によれば、側壁
を形成してからイオン注入を行うようにしているので、
強誘電体膜の側部が側壁によってイオンから保護される
といった利点もある。
に、半導体基板にイオンを注入して、ソース領域および
ドレイン領域を形成する。このとき、イオンによって強
誘電体膜の側部にダメージが与えられてしまうおそれが
ある。これに対して、上述した製造方法によれば、側壁
を形成してからイオン注入を行うようにしているので、
強誘電体膜の側部が側壁によってイオンから保護される
といった利点もある。
【００７４】また、この発明の半導体記憶素子によれ
ば、（ｂ）工程で、第１導電体層を、第３および第４導
電体層が順次に積層した２層構造として形成し、（ｃ）
工程に続けて、（ｅ）形成した上部電極および強誘電体
膜の各パタンを第４導電体層に転写する工程を行う。こ
のようにすると、第３導電体層とパターニングされた第
４導電体層とから構成される下部電極は、その強誘電体
膜と接する上面の面積が、その絶縁膜と接する下面の面
積より小さくなる。従って、この製造方法に従って形成
された半導体記憶素子は、従来に比べると、ＭＦＭキャ
パシタの電気容量とＭＩＳキャパシタの電気容量との差
が小さくなっている。
ば、（ｂ）工程で、第１導電体層を、第３および第４導
電体層が順次に積層した２層構造として形成し、（ｃ）
工程に続けて、（ｅ）形成した上部電極および強誘電体
膜の各パタンを第４導電体層に転写する工程を行う。こ
のようにすると、第３導電体層とパターニングされた第
４導電体層とから構成される下部電極は、その強誘電体
膜と接する上面の面積が、その絶縁膜と接する下面の面
積より小さくなる。従って、この製造方法に従って形成
された半導体記憶素子は、従来に比べると、ＭＦＭキャ
パシタの電気容量とＭＩＳキャパシタの電気容量との差
が小さくなっている。
【００７５】また、この発明の半導体記憶素子の製造方
法によれば、半導体基板の上面にトレンチを形成してか
ら絶縁膜を形成して、一部が下部電極となる第１導電体
層を積層しているので、絶縁膜と接する側の下部電極の
面を凸構造とすることができる。従って、絶縁膜と接す
る下部電極の領域の面積が、強誘電体膜と接する下部電
極の領域の面積より大きくなる。よって、この製造方法
に従って形成された半導体記憶素子は、従来に比べる
と、ＭＦＭキャパシタの電気容量とＭＩＳキャパシタの
電気容量との差が小さくなっている。
法によれば、半導体基板の上面にトレンチを形成してか
ら絶縁膜を形成して、一部が下部電極となる第１導電体
層を積層しているので、絶縁膜と接する側の下部電極の
面を凸構造とすることができる。従って、絶縁膜と接す
る下部電極の領域の面積が、強誘電体膜と接する下部電
極の領域の面積より大きくなる。よって、この製造方法
に従って形成された半導体記憶素子は、従来に比べる
と、ＭＦＭキャパシタの電気容量とＭＩＳキャパシタの
電気容量との差が小さくなっている。
【００７６】また、この発明の半導体記憶素子の製造方
法によれば、強誘電体層を積層する第１導電体層の上面
を実質的に平坦化させる工程を含む。このように、強誘
電体層を積層する第１導電体層の面を実質的に平坦とす
れば、絶縁膜と接する側の第１導電体層の面が凸構造と
なっているため、絶縁膜と接する下部電極の領域の面積
が、強誘電体膜と接する下部電極の領域の面積に比べて
大きくなる。よって、この製造方法に従って形成された
半導体記憶素子は、従来に比べると、ＭＦＭキャパシタ
の電気容量とＭＩＳキャパシタの電気容量との差が小さ
くなる。
法によれば、強誘電体層を積層する第１導電体層の上面
を実質的に平坦化させる工程を含む。このように、強誘
電体層を積層する第１導電体層の面を実質的に平坦とす
れば、絶縁膜と接する側の第１導電体層の面が凸構造と
なっているため、絶縁膜と接する下部電極の領域の面積
が、強誘電体膜と接する下部電極の領域の面積に比べて
大きくなる。よって、この製造方法に従って形成された
半導体記憶素子は、従来に比べると、ＭＦＭキャパシタ
の電気容量とＭＩＳキャパシタの電気容量との差が小さ
くなる。
【図１】第１の実施の形態の半導体記憶素子の構成を示
す図である。
す図である。
【図２】第１の実施の形態の製造工程を示す図である。
【図３】図２に続く、第１の実施の形態の製造工程を示
す図である。
す図である。
【図４】第１の実施の形態の半導体記憶素子の変形例の
構成を示す図である。
構成を示す図である。
【図５】第２の実施の形態の半導体記憶素子の構成を示
す図である。
す図である。
【図６】第２の実施の形態の製造工程を示す図である。
【図７】図６に続く、第２の実施の形態の製造工程を示
す図である。
す図である。
【図８】図７に続く、第２の実施の形態の製造工程を示
す図である。
す図である。
１０、４６：Ｓｉ基板 １２、４８：ゲート酸化膜 １４、５０、７０ｂ：ｐｏｌｙ−Ｓｉ膜 １６、４０ａ、５２、７４ａ、８０ａ：Ｒｕ膜 １８、５４、７６ａ：ＲｕＯ2 膜 ２０、２０ａ、５６：下部電極 ２２、３８ａ、５８、７８ａ：ＢＩＴ膜 ２４、６０：上部電極 ２６、４４：側壁 ３２、７０、７０ａ：ｐｏｌｙ−Ｓｉ層 ３４、４０、７４、８０：Ｒｕ層 ３６、７６：ＲｕＯ2 層 ３８、７８：ＢＩＴ層 ４２、６８、８２：レジストパタン ３２ａ：ｐｏｌｙ−Ｓｉパタン ３４ａ：Ｒｕパタン ３６ａ：ＲｕＯ2 パタン ６２：トレンチ ６６、７２：ＳｉＯ2 膜 ６６ａ：ＳｉＯ2 パタン
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (9)
- 【請求項１】 絶縁膜、下部電極、強誘電体膜および上
部電極が半導体基板の上に順次に積層した電極構造を具
える半導体記憶素子において、 前記絶縁膜と接触している前記下部電極の下面の、当該
絶縁膜との接触面積を、前記強誘電体膜と接触している
当該下部電極の上面の、当該強誘電体膜との接触面積よ
りも大きくしてあることを特徴とする半導体記憶素子。 - 【請求項２】 請求項１に記載の半導体記憶素子におい
て、 前記強誘電体膜と接触している側の前記下部電極の上面
を凸構造としてあることを特徴とする半導体記憶素子。 - 【請求項３】 請求項１に記載の半導体記憶素子におい
て、 前記絶縁膜と接触している側の前記下部電極の下面を凸
構造としてあり、前記強誘電体膜と接触している側の前
記下部電極の上面を平坦にしてあることを特徴とする半
導体記憶素子。 - 【請求項４】 請求項３に記載の半導体記憶素子におい
て、 前記下部電極を設けた前記半導体基板の領域に前記凸構
造を受けるトレンチを設けてあることを特徴とする半導
体記憶素子。 - 【請求項５】 絶縁膜、下部電極、強誘電体膜および上
部電極が半導体基板の上に順次に積層した電極構造を具
える半導体記憶素子を形成するに当り、 （ａ）前記半導体基板の上に前記絶縁膜を形成する工程
と、 （ｂ）前記形成した絶縁膜の上に第１導電体層、強誘電
体層および第２導電体層を順次に積層する工程と、 （ｃ）前記第２導電体層および強誘電体層のパターニン
グを行って前記上部電極および前記強誘電体膜を形成す
る工程と、 （ｄ）前記絶縁膜と接触している前記第１導電体層の下
面の、当該絶縁膜との接触面積が、前記強誘電体膜と接
触している当該第１導電体層の上面の、当該強誘電体膜
との接触面積よりも大きくなるように、前記第１導電体
層のパターニングを行って前記下部電極を形成する工程
とを含むことを特徴とする半導体記憶素子の製造方法。 - 【請求項６】 請求項５に記載の半導体記憶素子の製造
方法において、前記（ｄ）工程は、 （ｄ１）前記上部電極および強誘電体膜の各側面に接触
する側壁を前記第１導電体層の上に形成する工程と、 （ｄ２）前記上部電極および側壁の各パタンを前記第１
導電体層に転写して前記下部電極を形成する工程とを含
むことを特徴とする半導体記憶素子の製造方法。 - 【請求項７】 請求項５に記載の半導体記憶素子の製造
方法において、 前記（ｂ）工程では、前記第１導電体層を、第３および
第４導電体層が順次に積層した２層構造として形成し、 前記（ｃ）工程に続けて、（ｅ）前記形成した上部電極
および強誘電体膜の各パタンを前記第４導電体層に転写
する工程を行うことを特徴とする半導体記憶素子の製造
方法。 - 【請求項８】 絶縁膜、下部電極、強誘電体膜および上
部電極が半導体基板の上に順次に積層した電極構造を具
える半導体記憶素子を形成するに当り、 前記半導体基板の上面にトレンチを形成する工程と、 前記トレンチを形成した半導体基板の上面に前記絶縁膜
を形成する工程と、 前記絶縁膜の上に第１導電体層、強誘電体層および第２
導電体層を順次に積層する工程と、 前記トレンチを含む第１導電体層、強誘電体層および第
２導電体層の領域が残存するようにこれら各層のパター
ニングを行い、前記下部電極、強誘電体膜および上部電
極を形成する工程とを含むことを特徴とする半導体記憶
素子の製造方法。 - 【請求項９】 請求項８に記載の半導体記憶素子の製造
方法において、 前記強誘電体層を積層する前記第１導電体層の上面を実
質的に平坦化させる工程を含むことを特徴とする半導体
記憶素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9101959A JPH10294431A (ja) | 1997-04-18 | 1997-04-18 | 半導体記憶素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9101959A JPH10294431A (ja) | 1997-04-18 | 1997-04-18 | 半導体記憶素子およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10294431A true JPH10294431A (ja) | 1998-11-04 |
Family
ID=14314416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9101959A Withdrawn JPH10294431A (ja) | 1997-04-18 | 1997-04-18 | 半導体記憶素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10294431A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001267514A (ja) * | 2000-03-16 | 2001-09-28 | Yasuo Tarui | トランジスタ型強誘電体不揮発性記憶素子 |
| US6303494B1 (en) * | 1998-12-24 | 2001-10-16 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode in semiconductor device |
| JP2001320028A (ja) * | 2000-05-02 | 2001-11-16 | Fujitsu Ltd | 強誘電体メモリ装置及びその製造方法 |
| JP2002289805A (ja) * | 2001-03-27 | 2002-10-04 | Yasuo Tarui | トランジスタ型強誘電体不揮発性記憶素子 |
| CN1332438C (zh) * | 2002-06-11 | 2007-08-15 | 华邦电子股份有限公司 | 形成铁电存储器胞元的方法 |
| WO2019188249A1 (ja) * | 2018-03-30 | 2019-10-03 | ソニーセミコンダクタソリューションズ株式会社 | 半導体記憶装置及び積和演算装置 |
-
1997
- 1997-04-18 JP JP9101959A patent/JPH10294431A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6303494B1 (en) * | 1998-12-24 | 2001-10-16 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode in semiconductor device |
| JP2001267514A (ja) * | 2000-03-16 | 2001-09-28 | Yasuo Tarui | トランジスタ型強誘電体不揮発性記憶素子 |
| JP2001320028A (ja) * | 2000-05-02 | 2001-11-16 | Fujitsu Ltd | 強誘電体メモリ装置及びその製造方法 |
| JP2002289805A (ja) * | 2001-03-27 | 2002-10-04 | Yasuo Tarui | トランジスタ型強誘電体不揮発性記憶素子 |
| CN1332438C (zh) * | 2002-06-11 | 2007-08-15 | 华邦电子股份有限公司 | 形成铁电存储器胞元的方法 |
| WO2019188249A1 (ja) * | 2018-03-30 | 2019-10-03 | ソニーセミコンダクタソリューションズ株式会社 | 半導体記憶装置及び積和演算装置 |
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