JPH10294452A - ヘテロ接合電界効果トランジスタ - Google Patents
ヘテロ接合電界効果トランジスタInfo
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- JPH10294452A JPH10294452A JP9104609A JP10460997A JPH10294452A JP H10294452 A JPH10294452 A JP H10294452A JP 9104609 A JP9104609 A JP 9104609A JP 10460997 A JP10460997 A JP 10460997A JP H10294452 A JPH10294452 A JP H10294452A
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- gan
- electron
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
- H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
Landscapes
- Junction Field-Effect Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 構造の最適化により、ＧａＮ系半導体を用い
た素子本来の性能を発揮することができ、高性能化を図
ることができるヘテロ接合電界効果トランジスタを提供
する。 【解決手段】 基層としてのＡｌx Ｇａ1-x Ｎ（１≧ｘ
≧０）層１、バリア層としてのＡｌy Ｇａ1-y Ｎ（１≧
ｙ＞０）層２、電子供給層としてのｎ型ＡｌzＧａ1-z
Ｎ（１≧ｚ≧０）層３、電子走行層としてのアンドープ
Ｇａ1-u ＩｎuＮ（１≧ｕ≧０）層５およびゲート絶縁
膜としてのＡｌv Ｇａ1-v Ｎ（１≧ｖ＞０）層８を順次
積層し、このＡｌv Ｇａ1-v Ｎ層８上にゲート電極９を
設けるとともに、アンドープＧａ1-u Ｉｎu Ｎ層５上に
ソース電極１０およびドレイン電極１１を設け、ＭＩＳ
構造およびＨＥＭＴ構造を併有するＧａＮ系ＦＥＴを構
成する。
た素子本来の性能を発揮することができ、高性能化を図
ることができるヘテロ接合電界効果トランジスタを提供
する。 【解決手段】 基層としてのＡｌx Ｇａ1-x Ｎ（１≧ｘ
≧０）層１、バリア層としてのＡｌy Ｇａ1-y Ｎ（１≧
ｙ＞０）層２、電子供給層としてのｎ型ＡｌzＧａ1-z
Ｎ（１≧ｚ≧０）層３、電子走行層としてのアンドープ
Ｇａ1-u ＩｎuＮ（１≧ｕ≧０）層５およびゲート絶縁
膜としてのＡｌv Ｇａ1-v Ｎ（１≧ｖ＞０）層８を順次
積層し、このＡｌv Ｇａ1-v Ｎ層８上にゲート電極９を
設けるとともに、アンドープＧａ1-u Ｉｎu Ｎ層５上に
ソース電極１０およびドレイン電極１１を設け、ＭＩＳ
構造およびＨＥＭＴ構造を併有するＧａＮ系ＦＥＴを構
成する。
Description
【０００１】
【発明の属する技術分野】この発明は、ヘテロ接合電界
効果トランジスタに関し、特に、ＧａＮ系半導体を用い
たヘテロ接合電界効果トランジスタに関する。
効果トランジスタに関し、特に、ＧａＮ系半導体を用い
たヘテロ接合電界効果トランジスタに関する。
【０００２】
【従来の技術】ＧａＮの飽和電子速度は約２．０×１０
7 ｃｍ／ｓとＳｉ、ＧａＡｓおよびＳｉＣより大きく、
破壊電界は約５×１０6 Ｖ／ｃｍとダイヤモンドに次ぐ
大きさを有している。このような理由により、ＧａＮ系
半導体は、高周波、高温、大電力用半導体素子の材料と
して大きな可能性を有することが予想されてきた。そし
て、近年、ＧａＮ系電界効果トランジスタ（ＦＥＴ）の
試作例が、いわゆる高電子移動度トランジスタ（High E
lectron Mobility Transistor,ＨＥＭＴ）を含めていく
つか報告されている（例えば、Appl. Phys. Lett.62(1
5),1786(1993)、Appl. Phys. Lett.65(9),1121(1994)
、Appl. Phys. Lett.69(6),794(1996)およびAppl. Phy
s. Lett.68(20),2849(1996)) 。
7 ｃｍ／ｓとＳｉ、ＧａＡｓおよびＳｉＣより大きく、
破壊電界は約５×１０6 Ｖ／ｃｍとダイヤモンドに次ぐ
大きさを有している。このような理由により、ＧａＮ系
半導体は、高周波、高温、大電力用半導体素子の材料と
して大きな可能性を有することが予想されてきた。そし
て、近年、ＧａＮ系電界効果トランジスタ（ＦＥＴ）の
試作例が、いわゆる高電子移動度トランジスタ（High E
lectron Mobility Transistor,ＨＥＭＴ）を含めていく
つか報告されている（例えば、Appl. Phys. Lett.62(1
5),1786(1993)、Appl. Phys. Lett.65(9),1121(1994)
、Appl. Phys. Lett.69(6),794(1996)およびAppl. Phy
s. Lett.68(20),2849(1996)) 。
【０００３】図９は、従来のＧａＮ系ＨＥＭＴを示す
（Appl. Phys. Lett.68(20),2849(1996)) 。図９に示す
ように、このＧａＮ系ＨＥＭＴにおいては、サファイア
基板１０１上にＡｌＮバッファ層１０２、アンドープＧ
ａＮ層１０３、Ａｌ0.16Ｇａ0.84Ｎ層１０４、電子走行
層（チャネル層）としてのアンドープＧａＮ層１０５、
スペーサ層としてのＡｌ0.16Ｇａ0.84Ｎ層１０６、電子
供給層としてのｎ型Ａｌ0.16Ｇａ0.84Ｎ層１０７、バリ
ア層としてのＡｌ0.16Ｇａ0.84Ｎ層１０８およびキャッ
プ層としてのｎ型Ａｌ0.06Ｇａ0.94Ｎ層１０９が順次積
層されている。ｎ型Ａｌ0.06Ｇａ0.94Ｎ層１０９上に、
ゲート電極１１０、ソース電極１１１およびドレイン電
極１１２が設けられている。ここで、ゲート電極１１０
はｎ型Ａｌ0.06Ｇａ0.94Ｎ層１０９とショットキー接触
し、ソース電極１１１およびドレイン電極１１２はｎ型
Ａｌ0.06Ｇａ0.94Ｎ層１０９とオーミック接触してい
る。
（Appl. Phys. Lett.68(20),2849(1996)) 。図９に示す
ように、このＧａＮ系ＨＥＭＴにおいては、サファイア
基板１０１上にＡｌＮバッファ層１０２、アンドープＧ
ａＮ層１０３、Ａｌ0.16Ｇａ0.84Ｎ層１０４、電子走行
層（チャネル層）としてのアンドープＧａＮ層１０５、
スペーサ層としてのＡｌ0.16Ｇａ0.84Ｎ層１０６、電子
供給層としてのｎ型Ａｌ0.16Ｇａ0.84Ｎ層１０７、バリ
ア層としてのＡｌ0.16Ｇａ0.84Ｎ層１０８およびキャッ
プ層としてのｎ型Ａｌ0.06Ｇａ0.94Ｎ層１０９が順次積
層されている。ｎ型Ａｌ0.06Ｇａ0.94Ｎ層１０９上に、
ゲート電極１１０、ソース電極１１１およびドレイン電
極１１２が設けられている。ここで、ゲート電極１１０
はｎ型Ａｌ0.06Ｇａ0.94Ｎ層１０９とショットキー接触
し、ソース電極１１１およびドレイン電極１１２はｎ型
Ａｌ0.06Ｇａ0.94Ｎ層１０９とオーミック接触してい
る。
【０００４】
【発明が解決しようとする課題】しかしながら、本発明
者の知見によれば、上述の従来のＧａＮ系ＨＥＭＴは、
構造の最適化が不十分であり、ＧａＮ系半導体を用いた
素子本来の性能を十分に発揮することができなかった。
者の知見によれば、上述の従来のＧａＮ系ＨＥＭＴは、
構造の最適化が不十分であり、ＧａＮ系半導体を用いた
素子本来の性能を十分に発揮することができなかった。
【０００５】したがって、この発明の目的は、構造の最
適化により、ＧａＮ系半導体を用いた素子本来の性能を
発揮することができ、高性能化を図ることができるヘテ
ロ接合電界効果トランジスタを提供することにある。
適化により、ＧａＮ系半導体を用いた素子本来の性能を
発揮することができ、高性能化を図ることができるヘテ
ロ接合電界効果トランジスタを提供することにある。
【０００６】
【課題を解決するための手段】本発明者は、従来技術が
有する上述の課題を解決すべく、鋭意検討を行った。そ
の概要について説明すると次の通りである。
有する上述の課題を解決すべく、鋭意検討を行った。そ
の概要について説明すると次の通りである。
【０００７】本発明者は、ＧａＮ系ＦＥＴにおいて構造
の最適化を図るべく種々検討を行った結果、図１に示す
ような、いわばＭＩＳ（Metal-Insulator-Semiconducto
r)構造およびＨＥＭＴ構造を併有するＧａＮ系ＦＥＴを
案出した。ここで、図１はフラットバンド条件における
エネルギーバンド図、特に伝導帯を示す。
の最適化を図るべく種々検討を行った結果、図１に示す
ような、いわばＭＩＳ（Metal-Insulator-Semiconducto
r)構造およびＨＥＭＴ構造を併有するＧａＮ系ＦＥＴを
案出した。ここで、図１はフラットバンド条件における
エネルギーバンド図、特に伝導帯を示す。
【０００８】図１に示すように、このＧａＮ系ＦＥＴに
おいては、基層としてのＡｌx Ｇａ1-x Ｎ層１（ただ
し、１≧ｘ≧０）、バリア層としてのＡｌy Ｇａ1-y Ｎ
層２（ただし、１≧ｙ＞０）、電子供給層としてのｎ型
Ａｌz Ｇａ1-z Ｎ層３（ただし、１≧ｚ≧０）、スペー
サ層としてのアンドープＡｌz Ｇａ1-z Ｎ層４（ただ
し、１≧ｚ≧０）、電子走行層としてのアンドープＧａ
1-u Ｉｎu Ｎ層５（ただし、１≧ｕ≧０）、スペーサ層
としてのアンドープＡｌz Ｇａ1-z Ｎ層６（ただし、１
≧ｚ≧０）、電子供給層としてのｎ型Ａｌz Ｇａ1-z Ｎ
層７（ただし、１≧ｚ≧０）およびゲート絶縁膜として
のＡｌv Ｇａ1-v Ｎ層８（ただし、１≧ｖ＞０）が順次
積層されている。ここで、電子供給層としてのｎ型Ａｌ
z Ｇａ1-z Ｎ層３、７から、電子走行層としてのアンド
ープＧａ1-u Ｉｎu Ｎ層５に電子が供給され、２次元電
子ガス（２ＤＥＧ）が形成される。これらの層の伝導帯
には、そのヘテロ接合界面に、図１に示すような不連続
が存在する。
おいては、基層としてのＡｌx Ｇａ1-x Ｎ層１（ただ
し、１≧ｘ≧０）、バリア層としてのＡｌy Ｇａ1-y Ｎ
層２（ただし、１≧ｙ＞０）、電子供給層としてのｎ型
Ａｌz Ｇａ1-z Ｎ層３（ただし、１≧ｚ≧０）、スペー
サ層としてのアンドープＡｌz Ｇａ1-z Ｎ層４（ただ
し、１≧ｚ≧０）、電子走行層としてのアンドープＧａ
1-u Ｉｎu Ｎ層５（ただし、１≧ｕ≧０）、スペーサ層
としてのアンドープＡｌz Ｇａ1-z Ｎ層６（ただし、１
≧ｚ≧０）、電子供給層としてのｎ型Ａｌz Ｇａ1-z Ｎ
層７（ただし、１≧ｚ≧０）およびゲート絶縁膜として
のＡｌv Ｇａ1-v Ｎ層８（ただし、１≧ｖ＞０）が順次
積層されている。ここで、電子供給層としてのｎ型Ａｌ
z Ｇａ1-z Ｎ層３、７から、電子走行層としてのアンド
ープＧａ1-u Ｉｎu Ｎ層５に電子が供給され、２次元電
子ガス（２ＤＥＧ）が形成される。これらの層の伝導帯
には、そのヘテロ接合界面に、図１に示すような不連続
が存在する。
【０００９】本発明者は、図１に示すような構造を有す
るＧａＮ系ＦＥＴにおいて、一次元縦構造の電荷制御の
シミュレーションをポアッソン方程式とシュレディンガ
ー方程式とを自己無撞着に解くことにより行い、Ｇ
m （相互コンダクタンス）−Ｖgs（ゲート電圧）特性お
よびｆT （遮断周波数）−Ｖgs特性を求めた。ただし、
温度Ｔは３００Ｋ、ショットキーバリア高さＶScttkyは
１．１ｅＶ、飽和電子速度ｖs は２．０×１０7 ｃｍ／
ｓとした。各層の組成は、Ａｌx Ｇａ1-x Ｎ層１のｘ＝
０、Ａｌy Ｇａ1-y Ｎ層２のｙ＝０．４、ｎ型Ａｌz Ｇ
ａ1-z Ｎ層３、アンドープＡｌz Ｇａ1-z Ｎ層４、アン
ドープＡｌz Ｇａ1-z Ｎ層６およびｎ型Ａｌz Ｇａ1-z
Ｎ層７のｚ＝０．１５、アンドープＧａ1-u Ｉｎu Ｎ層
５のｕ＝０．２８、Ａｌv Ｇａ1-v Ｎ層８のｖ＝１とし
た。このとき、これらの層のヘテロ接合界面に存在する
エネルギー不連続はΔＥc1＝０．６３９ｅＶ、ΔＥc2＝
０．４１３ｅＶ、ΔＥc3＝０．６２５ｅＶ、ΔＥc4＝
１．５５４ｅＶである。各層の厚さは、Ａｌx Ｇａ1-x
Ｎ層１は５０ｎｍ、Ａｌy Ｇａ1-y Ｎ層２は３０ｎｍ、
ｎ型Ａｌz Ｇａ1-z Ｎ層３は２ｎｍ、アンドープＡｌz
Ｇａ1-z Ｎ層４は１ｎｍ、アンドープＧａ1-u Ｉｎu Ｎ
層５は５ｎｍ、アンドープＡｌz Ｇａ1-z Ｎ層６は１ｎ
ｍ、ｎ型Ａｌz Ｇａ1-z Ｎ層７は２ｎｍ、Ａｌv Ｇａ
1-v Ｎ層８は３ｎｍである。また、ｎ型Ａｌz Ｇａ1-z
Ｎ層７のドーピング濃度ｄｐ１＝１．０×１０19ｃ
ｍ-3、ｎ型Ａｌz Ｇａ1-z Ｎ層３のドーピング濃度ｄｐ
２＝５．０×１０16ｃｍ-3とした。Ｌg （ゲート長）＝
０．２５μｍの場合についてＧm −Ｖgs特性およびｆT
−Ｖgs特性を求めた結果をそれぞれ図２および図３にお
ける点線で示す。また、そのときの伝導帯の様子を図４
に示す。このとき、Ａｌv Ｇａ1-v Ｎ層８上に設けられ
るゲート電極（図示せず）の直下におけるアンドープＧ
ａ1-uＩｎu Ｎ層５内の電子の面密度Ｃs は５．０×１
０12ｃｍ-2である。
るＧａＮ系ＦＥＴにおいて、一次元縦構造の電荷制御の
シミュレーションをポアッソン方程式とシュレディンガ
ー方程式とを自己無撞着に解くことにより行い、Ｇ
m （相互コンダクタンス）−Ｖgs（ゲート電圧）特性お
よびｆT （遮断周波数）−Ｖgs特性を求めた。ただし、
温度Ｔは３００Ｋ、ショットキーバリア高さＶScttkyは
１．１ｅＶ、飽和電子速度ｖs は２．０×１０7 ｃｍ／
ｓとした。各層の組成は、Ａｌx Ｇａ1-x Ｎ層１のｘ＝
０、Ａｌy Ｇａ1-y Ｎ層２のｙ＝０．４、ｎ型Ａｌz Ｇ
ａ1-z Ｎ層３、アンドープＡｌz Ｇａ1-z Ｎ層４、アン
ドープＡｌz Ｇａ1-z Ｎ層６およびｎ型Ａｌz Ｇａ1-z
Ｎ層７のｚ＝０．１５、アンドープＧａ1-u Ｉｎu Ｎ層
５のｕ＝０．２８、Ａｌv Ｇａ1-v Ｎ層８のｖ＝１とし
た。このとき、これらの層のヘテロ接合界面に存在する
エネルギー不連続はΔＥc1＝０．６３９ｅＶ、ΔＥc2＝
０．４１３ｅＶ、ΔＥc3＝０．６２５ｅＶ、ΔＥc4＝
１．５５４ｅＶである。各層の厚さは、Ａｌx Ｇａ1-x
Ｎ層１は５０ｎｍ、Ａｌy Ｇａ1-y Ｎ層２は３０ｎｍ、
ｎ型Ａｌz Ｇａ1-z Ｎ層３は２ｎｍ、アンドープＡｌz
Ｇａ1-z Ｎ層４は１ｎｍ、アンドープＧａ1-u Ｉｎu Ｎ
層５は５ｎｍ、アンドープＡｌz Ｇａ1-z Ｎ層６は１ｎ
ｍ、ｎ型Ａｌz Ｇａ1-z Ｎ層７は２ｎｍ、Ａｌv Ｇａ
1-v Ｎ層８は３ｎｍである。また、ｎ型Ａｌz Ｇａ1-z
Ｎ層７のドーピング濃度ｄｐ１＝１．０×１０19ｃ
ｍ-3、ｎ型Ａｌz Ｇａ1-z Ｎ層３のドーピング濃度ｄｐ
２＝５．０×１０16ｃｍ-3とした。Ｌg （ゲート長）＝
０．２５μｍの場合についてＧm −Ｖgs特性およびｆT
−Ｖgs特性を求めた結果をそれぞれ図２および図３にお
ける点線で示す。また、そのときの伝導帯の様子を図４
に示す。このとき、Ａｌv Ｇａ1-v Ｎ層８上に設けられ
るゲート電極（図示せず）の直下におけるアンドープＧ
ａ1-uＩｎu Ｎ層５内の電子の面密度Ｃs は５．０×１
０12ｃｍ-2である。
【００１０】図２および図３において点線で示す曲線か
らわかるように、Ｖgs≧−０．３ＶでＧm およびｆT と
もに急激に低下する。検討の結果、この原因は、図４に
おいても見られるように、Ｖgsが大きくなると、Ａｌv
Ｇａ1-v Ｎ層８側（表面側）の電子供給層、すなわちｎ
型Ａｌz Ｇａ1-z Ｎ層７の伝導帯が低下することによ
り、このｎ型Ａｌz Ｇａ1-z Ｎ層７に対する電荷の出し
入れが増加し、電子走行層であるアンドープＧａ1-u Ｉ
ｎu Ｎ層５の電荷の変化が少なくなるためであることが
わかった。
らわかるように、Ｖgs≧−０．３ＶでＧm およびｆT と
もに急激に低下する。検討の結果、この原因は、図４に
おいても見られるように、Ｖgsが大きくなると、Ａｌv
Ｇａ1-v Ｎ層８側（表面側）の電子供給層、すなわちｎ
型Ａｌz Ｇａ1-z Ｎ層７の伝導帯が低下することによ
り、このｎ型Ａｌz Ｇａ1-z Ｎ層７に対する電荷の出し
入れが増加し、電子走行層であるアンドープＧａ1-u Ｉ
ｎu Ｎ層５の電荷の変化が少なくなるためであることが
わかった。
【００１１】そこで、本発明者は、この点を改良し、よ
り一層の構造の最適化を図るべく検討を進めた結果、こ
の発明を案出するに至ったものである。
り一層の構造の最適化を図るべく検討を進めた結果、こ
の発明を案出するに至ったものである。
【００１２】すなわち、上記目的を達成するために、こ
の発明によるヘテロ接合電界効果トランジスタは、Ａｌ
x Ｇａ1-x Ｎ（ただし、１≧ｘ≧０）からなる基層と、
基層上のＡｌy Ｇａ1-y Ｎ（ただし、１≧ｙ＞０）から
なるバリア層と、バリア層上のＡｌz Ｇａ1-z Ｎ（ただ
し、１≧ｚ≧０）からなる電子供給層と、電子供給層上
のＧａ1-u Ｉｎu Ｎ（ただし、１≧ｕ≧０）からなる電
子走行層と、電子走行層上のＡｌv Ｇａ1-v Ｎ（ただ
し、１≧ｖ＞０）からなるゲート絶縁膜とを有すること
を特徴とするものである。
の発明によるヘテロ接合電界効果トランジスタは、Ａｌ
x Ｇａ1-x Ｎ（ただし、１≧ｘ≧０）からなる基層と、
基層上のＡｌy Ｇａ1-y Ｎ（ただし、１≧ｙ＞０）から
なるバリア層と、バリア層上のＡｌz Ｇａ1-z Ｎ（ただ
し、１≧ｚ≧０）からなる電子供給層と、電子供給層上
のＧａ1-u Ｉｎu Ｎ（ただし、１≧ｕ≧０）からなる電
子走行層と、電子走行層上のＡｌv Ｇａ1-v Ｎ（ただ
し、１≧ｖ＞０）からなるゲート絶縁膜とを有すること
を特徴とするものである。
【００１３】この発明において、電子供給層の不純物濃
度と厚さとの積（以下「不純物濃度×厚さ積」という）
は、一般的には、５×１０18［ｃｍ-3］［ｎｍ］以上１
×１０21［ｃｍ-3］［ｎｍ］以下であり、好適には、５
×１０19［ｃｍ-3］［ｎｍ］以上５×１０20［ｃｍ-3］
［ｎｍ］以下である。また、電子走行層の厚さは、一般
的には、１ｎｍ以上１５ｎｍ以下であり、好適には、２
ｎｍ以上１０ｎｍ以下である。
度と厚さとの積（以下「不純物濃度×厚さ積」という）
は、一般的には、５×１０18［ｃｍ-3］［ｎｍ］以上１
×１０21［ｃｍ-3］［ｎｍ］以下であり、好適には、５
×１０19［ｃｍ-3］［ｎｍ］以上５×１０20［ｃｍ-3］
［ｎｍ］以下である。また、電子走行層の厚さは、一般
的には、１ｎｍ以上１５ｎｍ以下であり、好適には、２
ｎｍ以上１０ｎｍ以下である。
【００１４】上述のように構成されたこの発明によれ
ば、構造の最適化により、すなわち、ゲート絶縁膜と電
子走行層との間には電子供給層が設けられておらず、電
子走行層とバリア層との間にだけ電子供給層が設けられ
ていることにより、ゲート電圧が大きくなったときに、
電子走行層の電荷の変化が少なくなるのを防止すること
ができ、Ｇm 、ｆT が急激に低下するのを防止すること
ができる。
ば、構造の最適化により、すなわち、ゲート絶縁膜と電
子走行層との間には電子供給層が設けられておらず、電
子走行層とバリア層との間にだけ電子供給層が設けられ
ていることにより、ゲート電圧が大きくなったときに、
電子走行層の電荷の変化が少なくなるのを防止すること
ができ、Ｇm 、ｆT が急激に低下するのを防止すること
ができる。
【００１５】
【発明の実施の形態】以下、この発明の一実施形態につ
いて図面を参照しながら説明する。
いて図面を参照しながら説明する。
【００１６】この発明の一実施形態においては、図１に
示すＧａＮ系ＦＥＴにおいて、ゲート絶縁膜としてのＡ
ｌv Ｇａ1-v Ｎ層８の直ぐ下の電子供給層、すなわちｎ
型Ａｌz Ｇａ1-z Ｎ層７を、スペーサ層としてのアンド
ープＡｌz Ｇａ1-z Ｎ層６とともに除く。このようにす
ると、Ａｌv Ｇａ1-v Ｎ層８上に設けられるゲート電極
（図示せず）と電子走行層、すなわちアンドープＧａ
1-u Ｉｎu Ｎ層５との距離が近くなるので、ゲート電極
によるこのアンドープＧａ1-u Ｉｎu Ｎ層５の電子の制
御を効率的に行うことができ、Ｇm を大きくすることが
できる。このときのＧａＮ系ＦＥＴを図５に示す。
示すＧａＮ系ＦＥＴにおいて、ゲート絶縁膜としてのＡ
ｌv Ｇａ1-v Ｎ層８の直ぐ下の電子供給層、すなわちｎ
型Ａｌz Ｇａ1-z Ｎ層７を、スペーサ層としてのアンド
ープＡｌz Ｇａ1-z Ｎ層６とともに除く。このようにす
ると、Ａｌv Ｇａ1-v Ｎ層８上に設けられるゲート電極
（図示せず）と電子走行層、すなわちアンドープＧａ
1-u Ｉｎu Ｎ層５との距離が近くなるので、ゲート電極
によるこのアンドープＧａ1-u Ｉｎu Ｎ層５の電子の制
御を効率的に行うことができ、Ｇm を大きくすることが
できる。このときのＧａＮ系ＦＥＴを図５に示す。
【００１７】すなわち、図５に示すように、この一実施
形態によるＧａＮ系ＦＥＴにおいては、基層としてのＡ
ｌx Ｇａ1-x Ｎ層１（ただし、１≧ｘ≧０）、バリア層
としてのＡｌy Ｇａ1-y Ｎ層２（ただし、１≧ｙ＞
０）、電子供給層としてのｎ型Ａｌz Ｇａ1-z Ｎ層３
（ただし、１≧ｚ≧０）、スペーサ層としてのアンドー
プＡｌz Ｇａ1-z Ｎ層４（ただし、１≧ｚ≧０）、電子
走行層としてのアンドープＧａ1-u Ｉｎu Ｎ層５（ただ
し、１≧ｕ≧０）およびゲート絶縁膜としてのＡｌvＧ
ａ1-v Ｎ層８（ただし、１≧ｖ＞０）が順次積層されて
いる。
形態によるＧａＮ系ＦＥＴにおいては、基層としてのＡ
ｌx Ｇａ1-x Ｎ層１（ただし、１≧ｘ≧０）、バリア層
としてのＡｌy Ｇａ1-y Ｎ層２（ただし、１≧ｙ＞
０）、電子供給層としてのｎ型Ａｌz Ｇａ1-z Ｎ層３
（ただし、１≧ｚ≧０）、スペーサ層としてのアンドー
プＡｌz Ｇａ1-z Ｎ層４（ただし、１≧ｚ≧０）、電子
走行層としてのアンドープＧａ1-u Ｉｎu Ｎ層５（ただ
し、１≧ｕ≧０）およびゲート絶縁膜としてのＡｌvＧ
ａ1-v Ｎ層８（ただし、１≧ｖ＞０）が順次積層されて
いる。
【００１８】図６にこのＧａＮ系ＦＥＴの具体的な構造
例を示す。図６において、Ａｌv Ｇａ1-v Ｎ層８上にゲ
ート電極９が設けられているとともに、アンドープＧａ
1-uＩｎu Ｎ層５上にソース電極１０およびドレイン電
極１１が設けられている。Ａｌx Ｇａ1-x Ｎ層１、Ａｌ
y Ｇａ1-y Ｎ層２、ｎ型Ａｌz Ｇａ1-z Ｎ層３、アンド
ープＡｌz Ｇａ1-z Ｎ層４、アンドープＧａ1-u Ｉｎu
Ｎ層５およびＡｌv Ｇａ1-v Ｎ層８は、通常、図示省略
したサファイア基板などの基板上に、必要に応じてＧａ
ＮやＡｌＮなどからなるバッファ層を介して積層され
る。
例を示す。図６において、Ａｌv Ｇａ1-v Ｎ層８上にゲ
ート電極９が設けられているとともに、アンドープＧａ
1-uＩｎu Ｎ層５上にソース電極１０およびドレイン電
極１１が設けられている。Ａｌx Ｇａ1-x Ｎ層１、Ａｌ
y Ｇａ1-y Ｎ層２、ｎ型Ａｌz Ｇａ1-z Ｎ層３、アンド
ープＡｌz Ｇａ1-z Ｎ層４、アンドープＧａ1-u Ｉｎu
Ｎ層５およびＡｌv Ｇａ1-v Ｎ層８は、通常、図示省略
したサファイア基板などの基板上に、必要に応じてＧａ
ＮやＡｌＮなどからなるバッファ層を介して積層され
る。
【００１９】さて、図５に示すように、Ａｌv Ｇａ1-v
Ｎ層８側の電子供給層、すなわちｎ型Ａｌz Ｇａ1-z Ｎ
層７を除き、その代わりに奥の電子供給層、すなわちｎ
型Ａｌz Ｇａ1-z Ｎ層３（ただし、ドーピング濃度ｄｐ
２は１．０×１０19ｃｍ-3とする）を２ｎｍから４ｎｍ
に厚くし、他の条件は同じにして（ただし、電子走行層
としてのアンドープＧａ1-u Ｉｎu Ｎ層５の厚さは５ｎ
ｍとする）、上述と同様なシミュレーションを行い、Ｇ
m −Ｖgs特性およびｆT −Ｖgs特性を求めた。ゲート電
極９の直下におけるアンドープＧａ1-u Ｉｎu Ｎ層５内
の電子の面密度Ｃs は２．０×１０13ｃｍ-2である。ア
ンドープＧａ1-u Ｉｎu Ｎ層５とＡｌvＧａ1-v Ｎ層８
との間のヘテロ接合界面に存在するエネルギー不連続は
ΔＥc5＝２．１８ｅＶである。このときに得られたＧm
−Ｖgs特性およびｆT −Ｖgs特性をそれぞれ図２および
図３における実線で示す。また、そのときの伝導帯の様
子を図７に示す。
Ｎ層８側の電子供給層、すなわちｎ型Ａｌz Ｇａ1-z Ｎ
層７を除き、その代わりに奥の電子供給層、すなわちｎ
型Ａｌz Ｇａ1-z Ｎ層３（ただし、ドーピング濃度ｄｐ
２は１．０×１０19ｃｍ-3とする）を２ｎｍから４ｎｍ
に厚くし、他の条件は同じにして（ただし、電子走行層
としてのアンドープＧａ1-u Ｉｎu Ｎ層５の厚さは５ｎ
ｍとする）、上述と同様なシミュレーションを行い、Ｇ
m −Ｖgs特性およびｆT −Ｖgs特性を求めた。ゲート電
極９の直下におけるアンドープＧａ1-u Ｉｎu Ｎ層５内
の電子の面密度Ｃs は２．０×１０13ｃｍ-2である。ア
ンドープＧａ1-u Ｉｎu Ｎ層５とＡｌvＧａ1-v Ｎ層８
との間のヘテロ接合界面に存在するエネルギー不連続は
ΔＥc5＝２．１８ｅＶである。このときに得られたＧm
−Ｖgs特性およびｆT −Ｖgs特性をそれぞれ図２および
図３における実線で示す。また、そのときの伝導帯の様
子を図７に示す。
【００２０】図２および図３において、図１に示すＧａ
Ｎ系ＦＥＴの特性（点線で示す）と比べるとわかるよう
に、Ｇm は全体に大きくなっており、Ｖgs≧−０．３Ｖ
におけるｆT の低下も極めて少なくなっている。
Ｎ系ＦＥＴの特性（点線で示す）と比べるとわかるよう
に、Ｇm は全体に大きくなっており、Ｖgs≧−０．３Ｖ
におけるｆT の低下も極めて少なくなっている。
【００２１】次に、電子走行層としてのアンドープＧａ
1-u Ｉｎu Ｎ層５の厚さＷの条件について検討する。
1-u Ｉｎu Ｎ層５の厚さＷの条件について検討する。
【００２２】このアンドープＧａ1-u Ｉｎu Ｎ層５の厚
さＷを小さくし過ぎると、ゲート電圧Ｖgsを増加させ、
このアンドープＧａ1-u Ｉｎu Ｎ層５の電子濃度を増加
させたとき、フェルミレベル（Ｅf ）の増加が激しくな
り、このアンドープＧａ1-uＩｎu Ｎ層５内の電子数に
対して、電子供給層としてのｎ型Ａｌz Ｇａ1-z Ｎ層３
の電子数が相対的に増え、Ｇm 、ｆT は低下する。ま
た、このｎ型Ａｌz Ｇａ1-z Ｎ層３がよりゲート電極９
に近づくため、このｎ型Ａｌz Ｇａ1-z Ｎ層３が相対的
にゲート電極９の影響を受けやすくなり、Ｇm の大きな
Ｖgsの領域も狭くなる。この例を図２および図３に示
す。さらに、ソース電極１０およびドレイン電極１１の
オーミックコンタクトをとる場合の容易さや広がり抵抗
の増加を考慮すると、Ｗは２ｎｍ以上であることが望ま
しい。逆に、Ｗを大きくし過ぎると、図２に示すよう
に、ゲート電圧Ｖgsの低い領域におけるＧm の低下が著
しくなる。
さＷを小さくし過ぎると、ゲート電圧Ｖgsを増加させ、
このアンドープＧａ1-u Ｉｎu Ｎ層５の電子濃度を増加
させたとき、フェルミレベル（Ｅf ）の増加が激しくな
り、このアンドープＧａ1-uＩｎu Ｎ層５内の電子数に
対して、電子供給層としてのｎ型Ａｌz Ｇａ1-z Ｎ層３
の電子数が相対的に増え、Ｇm 、ｆT は低下する。ま
た、このｎ型Ａｌz Ｇａ1-z Ｎ層３がよりゲート電極９
に近づくため、このｎ型Ａｌz Ｇａ1-z Ｎ層３が相対的
にゲート電極９の影響を受けやすくなり、Ｇm の大きな
Ｖgsの領域も狭くなる。この例を図２および図３に示
す。さらに、ソース電極１０およびドレイン電極１１の
オーミックコンタクトをとる場合の容易さや広がり抵抗
の増加を考慮すると、Ｗは２ｎｍ以上であることが望ま
しい。逆に、Ｗを大きくし過ぎると、図２に示すよう
に、ゲート電圧Ｖgsの低い領域におけるＧm の低下が著
しくなる。
【００２３】さらに、図６からわかるように、電子走行
層としてのアンドープＧａ1-u Ｉｎu Ｎ層５の下に電子
供給層としてのｎ型Ａｌz Ｇａ1-z Ｎ層３があるので、
ゲート電極９とソース電極１０との間およびゲート電極
９とドレイン電極１１との間では、電子はアンドープＧ
ａ1-u Ｉｎu Ｎ層５の奥側（ｎ型Ａｌz Ｇａ1-z Ｎ層３
側）に存在する。この場合、ゲート電極９にゲート電圧
Ｖgsを加えてアンドープＧａ1-u Ｉｎu Ｎ層５の電子数
を増やすと、電子の存在する領域はゲート電極９側に移
るので、図６に示すような状態が生じる（図６中、アン
ドープＧａ1-uＩｎu Ｎ層５中の電子の存在する領域に
点描を付す）。Ｗ＝１０ｎｍである場合に計算した、ア
ンドープＧａ1-u Ｉｎu Ｎ層５とＡｌv Ｇａ1-v Ｎ層８
とのヘテロ界面から測った２次元電子の平均位置（２Ｄ
ＥＧの中心）を図８に示す。ただし、図８中、ｚavは全
２次元電子の平均位置（２次元電子はアンドープＧａ
1-uＩｎu Ｎ層５とｎ型Ａｌz Ｇａ1-z Ｎ層３との双方
にわたって存在しており、その双方を考慮した場合の２
次元電子の平均位置）、ｚchavはアンドープＧａ1-uＩ
ｎu Ｎ層５中に存在する電子のみを考慮して求めた２次
元電子の平均位置である。この例の場合、図６における
Ａ、Ｂの領域の電子の平均位置は、アンドープＡｌz Ｇ
ａ1-z Ｎ層３とアンドープＧａ1-u Ｉｎu Ｎ層５との界
面からほぼ距離ｄ１＝４ｎｍの所にある。また、ゲート
電極９にゲート電圧Ｖgsを印加した場合、電子の平均位
置は、Ａｌv Ｇａ1-v Ｎ層８とアンドープＧａ1-u Ｉｎ
u Ｎ層５との界面からほぼ深さｄ２＝３ｎｍの所まで変
化することがわかる。したがって、ゲート電極９の直下
の電子と領域Ａ、Ｂとが重なる必要があることを考慮す
ると（重なりが十分でないと寄生抵抗が高くなる）、Ｗ
は１０ｎｍ以下であることが望ましいことがわかる。
層としてのアンドープＧａ1-u Ｉｎu Ｎ層５の下に電子
供給層としてのｎ型Ａｌz Ｇａ1-z Ｎ層３があるので、
ゲート電極９とソース電極１０との間およびゲート電極
９とドレイン電極１１との間では、電子はアンドープＧ
ａ1-u Ｉｎu Ｎ層５の奥側（ｎ型Ａｌz Ｇａ1-z Ｎ層３
側）に存在する。この場合、ゲート電極９にゲート電圧
Ｖgsを加えてアンドープＧａ1-u Ｉｎu Ｎ層５の電子数
を増やすと、電子の存在する領域はゲート電極９側に移
るので、図６に示すような状態が生じる（図６中、アン
ドープＧａ1-uＩｎu Ｎ層５中の電子の存在する領域に
点描を付す）。Ｗ＝１０ｎｍである場合に計算した、ア
ンドープＧａ1-u Ｉｎu Ｎ層５とＡｌv Ｇａ1-v Ｎ層８
とのヘテロ界面から測った２次元電子の平均位置（２Ｄ
ＥＧの中心）を図８に示す。ただし、図８中、ｚavは全
２次元電子の平均位置（２次元電子はアンドープＧａ
1-uＩｎu Ｎ層５とｎ型Ａｌz Ｇａ1-z Ｎ層３との双方
にわたって存在しており、その双方を考慮した場合の２
次元電子の平均位置）、ｚchavはアンドープＧａ1-uＩ
ｎu Ｎ層５中に存在する電子のみを考慮して求めた２次
元電子の平均位置である。この例の場合、図６における
Ａ、Ｂの領域の電子の平均位置は、アンドープＡｌz Ｇ
ａ1-z Ｎ層３とアンドープＧａ1-u Ｉｎu Ｎ層５との界
面からほぼ距離ｄ１＝４ｎｍの所にある。また、ゲート
電極９にゲート電圧Ｖgsを印加した場合、電子の平均位
置は、Ａｌv Ｇａ1-v Ｎ層８とアンドープＧａ1-u Ｉｎ
u Ｎ層５との界面からほぼ深さｄ２＝３ｎｍの所まで変
化することがわかる。したがって、ゲート電極９の直下
の電子と領域Ａ、Ｂとが重なる必要があることを考慮す
ると（重なりが十分でないと寄生抵抗が高くなる）、Ｗ
は１０ｎｍ以下であることが望ましいことがわかる。
【００２４】次に、電子供給層としてのｎ型Ａｌz Ｇａ
1-z Ｎ層３が満たすべき条件について検討する。
1-z Ｎ層３が満たすべき条件について検討する。
【００２５】図６におけるゲート電極９とソース電極１
０との間やゲート電極９とドレイン電極１１との間、す
なわち領域Ａ、Ｂに生ずる寄生抵抗を減らすためには、
電子供給層としてのｎ型Ａｌz Ｇａ1-z Ｎ層３は電子走
行層としてのアンドープＧａ1-u Ｉｎu Ｎ層５に十分な
電子を供給することができなくてはならない。しかしな
がら、ｎ型Ａｌz Ｇａ1-z Ｎ層３に多くドーピングし過
ぎると、その伝導帯の底（Ｅc ）が低下し、フェルミレ
ベルＥF が伝導帯に接近したり、重なったりするように
なる。そうなると、Ｇm 、ｆT ともに低下するので、ｎ
型Ａｌz Ｇａ1-z Ｎ層３の不純物濃度には上限が存在す
る。
０との間やゲート電極９とドレイン電極１１との間、す
なわち領域Ａ、Ｂに生ずる寄生抵抗を減らすためには、
電子供給層としてのｎ型Ａｌz Ｇａ1-z Ｎ層３は電子走
行層としてのアンドープＧａ1-u Ｉｎu Ｎ層５に十分な
電子を供給することができなくてはならない。しかしな
がら、ｎ型Ａｌz Ｇａ1-z Ｎ層３に多くドーピングし過
ぎると、その伝導帯の底（Ｅc ）が低下し、フェルミレ
ベルＥF が伝導帯に接近したり、重なったりするように
なる。そうなると、Ｇm 、ｆT ともに低下するので、ｎ
型Ａｌz Ｇａ1-z Ｎ層３の不純物濃度には上限が存在す
る。
【００２６】具体的には、ゲート電極９とソース電極１
０との間およびゲート電極９とドレイン電極１１との間
に生ずる寄生抵抗を５００Ω（ただし、Ｗ＝５０μｍ、
Ｌsg＝０．５μｍ）以下にするためには、ｎ型Ａｌz Ｇ
ａ1-z Ｎ層３の不純物濃度×厚さ積を５×１０18［ｃｍ
-3］［ｎｍ］以上にする必要がある。一方、ｎ型Ａｌz
Ｇａ1-z Ｎ層３の電位低下を０．９Ｖ（ただし、ｎ型Ａ
ｌz Ｇａ1-z Ｎ層３の厚さＷを１ｎｍとする）以下にす
るためには、このｎ型Ａｌz Ｇａ1-z Ｎ層３の不純物濃
度×厚さ積を１×１０21［ｃｍ-3］［ｎｍ］以下にする
必要がある。
０との間およびゲート電極９とドレイン電極１１との間
に生ずる寄生抵抗を５００Ω（ただし、Ｗ＝５０μｍ、
Ｌsg＝０．５μｍ）以下にするためには、ｎ型Ａｌz Ｇ
ａ1-z Ｎ層３の不純物濃度×厚さ積を５×１０18［ｃｍ
-3］［ｎｍ］以上にする必要がある。一方、ｎ型Ａｌz
Ｇａ1-z Ｎ層３の電位低下を０．９Ｖ（ただし、ｎ型Ａ
ｌz Ｇａ1-z Ｎ層３の厚さＷを１ｎｍとする）以下にす
るためには、このｎ型Ａｌz Ｇａ1-z Ｎ層３の不純物濃
度×厚さ積を１×１０21［ｃｍ-3］［ｎｍ］以下にする
必要がある。
【００２７】また、ゲート電極９とソース電極１０との
間およびゲート電極９とドレイン電極１１との間に生ず
る寄生抵抗を５０Ω（ただし、Ｗ＝５０μｍ、Ｌsg＝
０．５μｍ）以下にするためには、ｎ型Ａｌz Ｇａ1-z
Ｎ層３の不純物濃度×厚さ積を５×１０19［ｃｍ-3］
［ｎｍ］以上にする必要がある。一方、ｎ型Ａｌz Ｇａ
1-z Ｎ層３の電位低下を０．５Ｖ（ただし、ｎ型Ａｌz
Ｇａ1-z Ｎ層３の厚さＷを１ｎｍとする）以下にするた
めには、このｎ型Ａｌz Ｇａ1-z Ｎ層３の不純物濃度×
厚さ積を５×１０20［ｃｍ-3］［ｎｍ］以下にする必要
がある。
間およびゲート電極９とドレイン電極１１との間に生ず
る寄生抵抗を５０Ω（ただし、Ｗ＝５０μｍ、Ｌsg＝
０．５μｍ）以下にするためには、ｎ型Ａｌz Ｇａ1-z
Ｎ層３の不純物濃度×厚さ積を５×１０19［ｃｍ-3］
［ｎｍ］以上にする必要がある。一方、ｎ型Ａｌz Ｇａ
1-z Ｎ層３の電位低下を０．５Ｖ（ただし、ｎ型Ａｌz
Ｇａ1-z Ｎ層３の厚さＷを１ｎｍとする）以下にするた
めには、このｎ型Ａｌz Ｇａ1-z Ｎ層３の不純物濃度×
厚さ積を５×１０20［ｃｍ-3］［ｎｍ］以下にする必要
がある。
【００２８】以上のように、この一実施形態によれば、
構造の最適化により、すなわち、電子走行層としてのア
ンドープＧａ1-u Ｉｎu Ｎ層５とバリア層としてのＡｌ
y Ｇａ1-y Ｎ層２との間にだけ電子供給層としてのｎ型
Ａｌz Ｇａ1-z Ｎ層３が設けられており、ゲート絶縁膜
としてのＡｌv Ｇａ1-v Ｎ層８と電子走行層としてのア
ンドープＧａ1-u Ｉｎu Ｎ層５との間には電子供給層が
設けられていないことにより、Ａｌv Ｇａ1-v Ｎ層８と
アンドープＧａ1-u Ｉｎu Ｎ層５との間にも電子供給層
が設けられている場合のように、ゲート電圧Ｖgsが大き
くなったときにその電子供給層に対する電荷の出し入れ
が増加し、アンドープＧａ1-u Ｉｎu Ｎ層５の電荷の変
化が少なくなるのを防止することができ、これによるＧ
m およびｆT の劣化を防止することができる。また、こ
のゲート電極９側の電子供給層が設けられていないこと
により、ゲート電極９とアンドープＧａ1-u Ｉｎu Ｎ層
５との間の距離が近くなるので、全体的に高いＧm を得
ることができる。そして、アンドープＧａ1-u Ｉｎu Ｎ
層５の厚さＷを１ｎｍ以上１５ｎｍ以下、好適には２ｎ
ｍ以上１０ｎｍ以下にすることにより、ゲート電圧Ｖgs
が低い場合におけるＧm の低下を大幅に少なくすること
ができ、しかも寄生抵抗（チャネル抵抗）を低く保つこ
とができる。また、電子供給層としてのｎ型Ａｌz Ｇａ
1-z Ｎ層３の不純物濃度×厚さ積を５×１０18［ｃ
ｍ-3］［ｎｍ］以上１×１０21［ｃｍ-3］［ｎｍ］以
下、好適には、５×１０19［ｃｍ-3］［ｎｍ］以上５×
１０20［ｃｍ-3］［ｎｍ］以下とすることにより、Ｇm
およびｆT を高くすることができる。以上により、高Ｇ
m 、高ｆT の高周波高出力の高性能ＧａＮ系ＦＥＴを実
現することができる。
構造の最適化により、すなわち、電子走行層としてのア
ンドープＧａ1-u Ｉｎu Ｎ層５とバリア層としてのＡｌ
y Ｇａ1-y Ｎ層２との間にだけ電子供給層としてのｎ型
Ａｌz Ｇａ1-z Ｎ層３が設けられており、ゲート絶縁膜
としてのＡｌv Ｇａ1-v Ｎ層８と電子走行層としてのア
ンドープＧａ1-u Ｉｎu Ｎ層５との間には電子供給層が
設けられていないことにより、Ａｌv Ｇａ1-v Ｎ層８と
アンドープＧａ1-u Ｉｎu Ｎ層５との間にも電子供給層
が設けられている場合のように、ゲート電圧Ｖgsが大き
くなったときにその電子供給層に対する電荷の出し入れ
が増加し、アンドープＧａ1-u Ｉｎu Ｎ層５の電荷の変
化が少なくなるのを防止することができ、これによるＧ
m およびｆT の劣化を防止することができる。また、こ
のゲート電極９側の電子供給層が設けられていないこと
により、ゲート電極９とアンドープＧａ1-u Ｉｎu Ｎ層
５との間の距離が近くなるので、全体的に高いＧm を得
ることができる。そして、アンドープＧａ1-u Ｉｎu Ｎ
層５の厚さＷを１ｎｍ以上１５ｎｍ以下、好適には２ｎ
ｍ以上１０ｎｍ以下にすることにより、ゲート電圧Ｖgs
が低い場合におけるＧm の低下を大幅に少なくすること
ができ、しかも寄生抵抗（チャネル抵抗）を低く保つこ
とができる。また、電子供給層としてのｎ型Ａｌz Ｇａ
1-z Ｎ層３の不純物濃度×厚さ積を５×１０18［ｃ
ｍ-3］［ｎｍ］以上１×１０21［ｃｍ-3］［ｎｍ］以
下、好適には、５×１０19［ｃｍ-3］［ｎｍ］以上５×
１０20［ｃｍ-3］［ｎｍ］以下とすることにより、Ｇm
およびｆT を高くすることができる。以上により、高Ｇ
m 、高ｆT の高周波高出力の高性能ＧａＮ系ＦＥＴを実
現することができる。
【００２９】以上、この発明の一実施形態について具体
的に説明したが、この発明は、上述の実施形態に限定さ
れるものではなく、この発明の技術的思想に基づく各種
の変形が可能である。
的に説明したが、この発明は、上述の実施形態に限定さ
れるものではなく、この発明の技術的思想に基づく各種
の変形が可能である。
【００３０】例えば、上述の一実施形態において挙げた
数値や構造などはあくまでも例に過ぎず、必要に応じて
これと異なる数値や構造などを用いてもよい。
数値や構造などはあくまでも例に過ぎず、必要に応じて
これと異なる数値や構造などを用いてもよい。
【００３１】また、上述の一実施形態においては、電子
走行層としてＩｎを含む層であるアンドープＧａ1-u Ｉ
ｎu Ｎ層５を用いているので、このアンドープＧａ1-u
Ｉｎ u Ｎ層５中のＩｎがゲート絶縁膜としてのＡｌv Ｇ
ａ1-v Ｎ層８に拡散してこれらのＡｌv Ｇａ1-v Ｎ層８
およびアンドープＧａ1-u Ｉｎu Ｎ層５の双方の劣化が
生じることもあり得ることから、これを防止するため
に、Ａｌv Ｇａ1-v Ｎ層８とアンドープＧａ1-u Ｉｎu
Ｎ層５との間に例えばアンドープＧａＮなどからなる薄
いバッファ層を設けるようにしてもよい。
走行層としてＩｎを含む層であるアンドープＧａ1-u Ｉ
ｎu Ｎ層５を用いているので、このアンドープＧａ1-u
Ｉｎ u Ｎ層５中のＩｎがゲート絶縁膜としてのＡｌv Ｇ
ａ1-v Ｎ層８に拡散してこれらのＡｌv Ｇａ1-v Ｎ層８
およびアンドープＧａ1-u Ｉｎu Ｎ層５の双方の劣化が
生じることもあり得ることから、これを防止するため
に、Ａｌv Ｇａ1-v Ｎ層８とアンドープＧａ1-u Ｉｎu
Ｎ層５との間に例えばアンドープＧａＮなどからなる薄
いバッファ層を設けるようにしてもよい。
【００３２】さらに、場合によっては、電子走行層とし
て、アンドープＧａ1-u Ｉｎu Ｎ層５の代わりにドーピ
ングしたＧａ1-u Ｉｎu Ｎ層を用いてもよい。
て、アンドープＧａ1-u Ｉｎu Ｎ層５の代わりにドーピ
ングしたＧａ1-u Ｉｎu Ｎ層を用いてもよい。
【００３３】
【発明の効果】以上説明したように、この発明によるヘ
テロ接合電界効果トランジスタによれば、構造の最適化
により、ＧａＮ系半導体を用いた素子本来の性能を発揮
することができ、高性能化を図ることができる。
テロ接合電界効果トランジスタによれば、構造の最適化
により、ＧａＮ系半導体を用いた素子本来の性能を発揮
することができ、高性能化を図ることができる。
【図１】本発明者が検討したＧａＮ系ＦＥＴを示す略線
図である。
図である。
【図２】コンピュータシミュレーションにより求めたＧ
ａＮ系ＦＥＴのＧm −Ｖgs特性を示す略線図である。
ａＮ系ＦＥＴのＧm −Ｖgs特性を示す略線図である。
【図３】コンピュータシミュレーションにより求めたＧ
ａＮ系ＦＥＴのｆT −Ｖgs特性を示す略線図である。
ａＮ系ＦＥＴのｆT −Ｖgs特性を示す略線図である。
【図４】図１に示すＧａＮ系ＦＥＴにおける伝導帯を示
す略線図である。
す略線図である。
【図５】この発明の一実施形態によるＧａＮ系ＦＥＴを
示す略線図である。
示す略線図である。
【図６】この発明の一実施形態によるＧａＮ系ＦＥＴを
示す断面図である。
示す断面図である。
【図７】図５に示すＧａＮ系ＦＥＴにおける伝導帯を示
す略線図である。
す略線図である。
【図８】この発明の一実施形態によるＧａＮ系ＦＥＴに
おける二次元電子ガスの中心のＶgs依存性を示す略線図
である。
おける二次元電子ガスの中心のＶgs依存性を示す略線図
である。
【図９】従来のＧａＮ系ＨＥＭＴを示す断面図である。
１・・・Ａｌx Ｇａ1-x Ｎ層、２・・・Ａｌy Ｇａ1-y
Ｎ層、３、７・・・ｎ型Ａｌz Ｇａ1-z Ｎ層、４、６・
・・アンドープＡｌz Ｇａ1-z Ｎ層、５・・・アンドー
プＧａ1-u Ｉｎu Ｎ層、８・・・Ａｌv Ｇａ1-v Ｎ層、
９・・・ゲート電極、１０・・・ソース電極、１１・・
・ドレイン電極
Ｎ層、３、７・・・ｎ型Ａｌz Ｇａ1-z Ｎ層、４、６・
・・アンドープＡｌz Ｇａ1-z Ｎ層、５・・・アンドー
プＧａ1-u Ｉｎu Ｎ層、８・・・Ａｌv Ｇａ1-v Ｎ層、
９・・・ゲート電極、１０・・・ソース電極、１１・・
・ドレイン電極
Claims (5)
- 【請求項１】 Ａｌx Ｇａ1-x Ｎ（ただし、１≧ｘ≧
０）からなる基層と、 上記基層上のＡｌy Ｇａ1-y Ｎ（ただし、１≧ｙ＞０）
からなるバリア層と、 上記バリア層上のＡｌz Ｇａ1-z Ｎ（ただし、１≧ｚ≧
０）からなる電子供給層と、 上記電子供給層上のＧａ1-u Ｉｎu Ｎ（ただし、１≧ｕ
≧０）からなる電子走行層と、 上記電子走行層上のＡｌv Ｇａ1-v Ｎ（ただし、１≧ｖ
＞０）からなるゲート絶縁膜とを有することを特徴とす
るヘテロ接合電界効果トランジスタ。 - 【請求項２】 上記電子供給層の不純物濃度と厚さとの
積が５×１０18［ｃｍ-3］［ｎｍ］以上１×１０21［ｃ
ｍ-3］［ｎｍ］以下であることを特徴とする請求項１記
載のヘテロ接合電界効果トランジスタ。 - 【請求項３】 上記電子供給層の不純物濃度と厚さとの
積が５×１０19［ｃｍ-3］［ｎｍ］以上５×１０20［ｃ
ｍ-3］［ｎｍ］以下であることを特徴とする請求項１記
載のヘテロ接合電界効果トランジスタ。 - 【請求項４】 上記電子走行層の厚さが１ｎｍ以上１５
ｎｍ以下であることを特徴とする請求項１記載のヘテロ
接合電界効果トランジスタ。 - 【請求項５】 上記電子走行層の厚さが２ｎｍ以上１０
ｎｍ以下であることを特徴とする請求項１記載のヘテロ
接合電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9104609A JPH10294452A (ja) | 1997-04-22 | 1997-04-22 | ヘテロ接合電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9104609A JPH10294452A (ja) | 1997-04-22 | 1997-04-22 | ヘテロ接合電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10294452A true JPH10294452A (ja) | 1998-11-04 |
Family
ID=14385179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9104609A Pending JPH10294452A (ja) | 1997-04-22 | 1997-04-22 | ヘテロ接合電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
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