JPH10301842A - メモリ制御装置 - Google Patents
メモリ制御装置Info
- Publication number
- JPH10301842A JPH10301842A JP9109826A JP10982697A JPH10301842A JP H10301842 A JPH10301842 A JP H10301842A JP 9109826 A JP9109826 A JP 9109826A JP 10982697 A JP10982697 A JP 10982697A JP H10301842 A JPH10301842 A JP H10301842A
- Authority
- JP
- Japan
- Prior art keywords
- address
- bank
- interleave
- group
- banks
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0607—Interleaved addressing
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Dram (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【課題】 異容量のバンクを有するメモリにおいてイン
タリーブの多重度を向上させる。 【解決手段】 グループ判定回路２１０は、各インタリ
ーブグループの開始アドレス及びサブバンク番号に基づ
いて、該当するインタリーブグループ及びそのグループ
内アドレスを生成する。バンク選択回路２２０は、グル
ープ内アドレスに基づいて、サブバンク番号及びサブバ
ンク内アドレスを生成する。乗算器２３０及び加算器２
４０は、サブバンク内アドレスに基づいてバンク内アド
レスを生成する。
タリーブの多重度を向上させる。 【解決手段】 グループ判定回路２１０は、各インタリ
ーブグループの開始アドレス及びサブバンク番号に基づ
いて、該当するインタリーブグループ及びそのグループ
内アドレスを生成する。バンク選択回路２２０は、グル
ープ内アドレスに基づいて、サブバンク番号及びサブバ
ンク内アドレスを生成する。乗算器２３０及び加算器２
４０は、サブバンク内アドレスに基づいてバンク内アド
レスを生成する。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ制御装置に
関し、特にメモリのインタリーブを制御するメモリ制御
装置に関する。
関し、特にメモリのインタリーブを制御するメモリ制御
装置に関する。
【０００２】
【従来の技術】情報処理システムにおける記憶装置で
は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）
がよく使用される。一般に、ＤＲＡＭは、一度アクセス
されると次のアクセスまでの間、数十ナノ秒（ｎｓ）の
待ち合わせ時間を必要とするため、高性能システムでは
この待時間を見かけ上小さくするためにインタリーブ方
式が採用される。インタリーブ方式とは、並列にアクセ
ス可能な複数のＤＲＡＭの集合（以下、バンクとい
う。）に対して排他的にアドレスを付与する方式であ
る。この場合、対象バンクが異なれば、実行中のアクセ
ス終了を待ち合わせることなく並行して新たなアクセス
を開始することが可能である。とくに、連続するメモリ
アクセスはアドレス昇順もしくは降順に行なわれること
が多いという特性を利用して、アドレスが連続する場合
に順次異なるバンクが使用されるよう、バンクアドレス
を付与することが多い。
は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）
がよく使用される。一般に、ＤＲＡＭは、一度アクセス
されると次のアクセスまでの間、数十ナノ秒（ｎｓ）の
待ち合わせ時間を必要とするため、高性能システムでは
この待時間を見かけ上小さくするためにインタリーブ方
式が採用される。インタリーブ方式とは、並列にアクセ
ス可能な複数のＤＲＡＭの集合（以下、バンクとい
う。）に対して排他的にアドレスを付与する方式であ
る。この場合、対象バンクが異なれば、実行中のアクセ
ス終了を待ち合わせることなく並行して新たなアクセス
を開始することが可能である。とくに、連続するメモリ
アクセスはアドレス昇順もしくは降順に行なわれること
が多いという特性を利用して、アドレスが連続する場合
に順次異なるバンクが使用されるよう、バンクアドレス
を付与することが多い。
【０００３】一方、情報処理システムに必要な記憶容量
は、利用者や処理対象によって異なるため、多くの情報
処理システムでは記憶容量が可変となっている。従っ
て、利用者は、情報処理システムの最小容量と最大容量
の範囲で適切な記憶容量を選択し、また、必要に応じて
後日増設することが可能である。これを実現するため、
記憶装置はメモリモジュールと呼ばれる実装単位から構
成される。１つのメモリモジュールが１つのバンクを構
成する場合、１つのメモリモジュールに複数のバンクが
含まれる場合、複数のメモリモジュールが１つのバンク
を構成する場合の何れの場合も考えられる。また、メモ
リモジュールは１種類だけしか提供されない場合もある
が、ＤＲＡＭの世代交代に伴ってより大容量のメモリモ
ジュールが提供されることもある。
は、利用者や処理対象によって異なるため、多くの情報
処理システムでは記憶容量が可変となっている。従っ
て、利用者は、情報処理システムの最小容量と最大容量
の範囲で適切な記憶容量を選択し、また、必要に応じて
後日増設することが可能である。これを実現するため、
記憶装置はメモリモジュールと呼ばれる実装単位から構
成される。１つのメモリモジュールが１つのバンクを構
成する場合、１つのメモリモジュールに複数のバンクが
含まれる場合、複数のメモリモジュールが１つのバンク
を構成する場合の何れの場合も考えられる。また、メモ
リモジュールは１種類だけしか提供されない場合もある
が、ＤＲＡＭの世代交代に伴ってより大容量のメモリモ
ジュールが提供されることもある。
【０００４】容量の異なるメモリモジュールが提供され
る場合、新たな大容量のモジュールを古い小容量のモジ
ュールと混在して使用可能とすることが、ユーザのハー
ドウェア資産保護のうえで重要である。異なる容量のメ
モリモジュールの混在を許すためには、様々なメモリモ
ジュールの組合せに対して矛盾なくアドレスを付与する
方策が必要である。考えうるひとつの方法としては、増
設されたメモリモジュールに対して、増設以前の最大ア
ドレスから始まる連続アドレスを付与する方法がある。
この場合、追加されたアドレス領域でのインタリーブは
増設メモリモジュール内部に閉じて行われることになる
ため、増設メモリモジュールが十分なバンク数を有する
ことが必要となる。しかしながら、ＤＲＡＭの大容量化
に伴い、ビット幅に対してアドレス方向の深さが増大し
てきた結果、複数のバンク数をもつメモリモジュールで
は記憶容量が大きくなってしまい、小さな増設単位のメ
モリモジュールを提供することができない。
る場合、新たな大容量のモジュールを古い小容量のモジ
ュールと混在して使用可能とすることが、ユーザのハー
ドウェア資産保護のうえで重要である。異なる容量のメ
モリモジュールの混在を許すためには、様々なメモリモ
ジュールの組合せに対して矛盾なくアドレスを付与する
方策が必要である。考えうるひとつの方法としては、増
設されたメモリモジュールに対して、増設以前の最大ア
ドレスから始まる連続アドレスを付与する方法がある。
この場合、追加されたアドレス領域でのインタリーブは
増設メモリモジュール内部に閉じて行われることになる
ため、増設メモリモジュールが十分なバンク数を有する
ことが必要となる。しかしながら、ＤＲＡＭの大容量化
に伴い、ビット幅に対してアドレス方向の深さが増大し
てきた結果、複数のバンク数をもつメモリモジュールで
は記憶容量が大きくなってしまい、小さな増設単位のメ
モリモジュールを提供することができない。
【０００５】そこで、増設単位を小さく保ちかつインタ
リーブの多重度（ウェイ数）を確保するためには、記憶
装置およびメモリモジュールの構成に応じてインタリー
ブを可変とし、増設モジュールと既設部分とにわたるイ
ンタリーブを可能とする必要がある。
リーブの多重度（ウェイ数）を確保するためには、記憶
装置およびメモリモジュールの構成に応じてインタリー
ブを可変とし、増設モジュールと既設部分とにわたるイ
ンタリーブを可能とする必要がある。
【０００６】インタリーブを実現する方策として、例え
ば図６のように同じ容量のバンク同士を組み合わせてイ
ンタリーブグループを構成することが考えられる。例え
ば、バンク％０及び％１が４ＭＢ、バンク％２及び％３
が２ＭＢ、バンク％４から％７が１ＭＢであったと仮定
する。この例では、バンク％０及び％１の計８ＭＢにお
いて２ウェイのインタリーブを構成し、バンク％２及び
％３の計４ＭＢにおいて２ウェイのインタリーブを構成
し、バンク％４から％７の計４ＭＢにおいて４ウェイの
インタリーブを構成する。
ば図６のように同じ容量のバンク同士を組み合わせてイ
ンタリーブグループを構成することが考えられる。例え
ば、バンク％０及び％１が４ＭＢ、バンク％２及び％３
が２ＭＢ、バンク％４から％７が１ＭＢであったと仮定
する。この例では、バンク％０及び％１の計８ＭＢにお
いて２ウェイのインタリーブを構成し、バンク％２及び
％３の計４ＭＢにおいて２ウェイのインタリーブを構成
し、バンク％４から％７の計４ＭＢにおいて４ウェイの
インタリーブを構成する。
【０００７】また、他の方策として、例えば図７のよう
に容量の小さいバンクを複数個組み合わせて容量の大き
いバンクに見せかけることが考えられる。この例でも図
６の場合と同様の容量であると仮定すると、計１６ＭＢ
において４ウェイのインタリーブを構成する。
に容量の小さいバンクを複数個組み合わせて容量の大き
いバンクに見せかけることが考えられる。この例でも図
６の場合と同様の容量であると仮定すると、計１６ＭＢ
において４ウェイのインタリーブを構成する。
【０００８】
【発明が解決しようとする課題】上述の技術では、例え
ば図６の例では、多重度の加重平均を算出すると、 （８×２＋４×２＋４×４）／１６＝２．５ となり、実質的に２．５ウェイのインタリーブを構成す
る。一方、図７の例では、加重平均を算出するまでもな
く、４ウェイのインタリーブを構成することがわかる。
ば図６の例では、多重度の加重平均を算出すると、 （８×２＋４×２＋４×４）／１６＝２．５ となり、実質的に２．５ウェイのインタリーブを構成す
る。一方、図７の例では、加重平均を算出するまでもな
く、４ウェイのインタリーブを構成することがわかる。
【０００９】これらの技術では、インタリーブの多重度
を制限することになり、メモリの性能を低下させること
になる。すなわち、物理的に異なるスロットにバンクが
設けられているのにも拘わらず、そのような本来の並列
性を実質的に生かせないようなインタリーブを構成した
のでは、メモリのスループットが低下してしまう。
を制限することになり、メモリの性能を低下させること
になる。すなわち、物理的に異なるスロットにバンクが
設けられているのにも拘わらず、そのような本来の並列
性を実質的に生かせないようなインタリーブを構成した
のでは、メモリのスループットが低下してしまう。
【００１０】本発明の目的は、異容量のバンクを有する
メモリにおいてインタリーブの多重度を向上させること
にある。
メモリにおいてインタリーブの多重度を向上させること
にある。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に本発明のメモリ制御装置は、複数のメモリバンクのそ
れぞれをサブバンクに分割して、異なるメモリバンクに
属するサブバンク同士を組み合わせてインタリーブグル
ープを形成する記憶装置において、前記記憶装置全体の
アドレスに基づいて、前記インタリーブグループ内でイ
ンタリーブを形成するように前記複数のメモリバンクに
おけるバンク内アドレスを生成する。
に本発明のメモリ制御装置は、複数のメモリバンクのそ
れぞれをサブバンクに分割して、異なるメモリバンクに
属するサブバンク同士を組み合わせてインタリーブグル
ープを形成する記憶装置において、前記記憶装置全体の
アドレスに基づいて、前記インタリーブグループ内でイ
ンタリーブを形成するように前記複数のメモリバンクに
おけるバンク内アドレスを生成する。
【００１２】また、本発明の他のメモリ制御装置は、前
記記憶装置全体のアドレスに基づいて論理バンク番号と
前記バンク内アドレスとを生成するインタリーブ決定回
路と、このインタリーブ決定回路の生成した前記論理バ
ンク番号を物理バンク番号に変換するバンク番号変換テ
ーブルとを含む。
記記憶装置全体のアドレスに基づいて論理バンク番号と
前記バンク内アドレスとを生成するインタリーブ決定回
路と、このインタリーブ決定回路の生成した前記論理バ
ンク番号を物理バンク番号に変換するバンク番号変換テ
ーブルとを含む。
【００１３】また、本発明の他のメモリ制御装置は、前
記記憶装置全体のアドレスに基づいて前記インタリーブ
グループ内のアドレスを生成するグループ判定回路と、
このグループ判定回路の生成した前記インタリーブグル
ープ内アドレスに基づいて前記サブバンクの番号及び前
記サブバンク内のアドレスを生成するバンク選択回路
と、このバンク選択回路の生成した前記サブバンク内ア
ドレスに基づいて前記複数のメモリバンクにおけるバン
ク内アドレスを生成する回路とを含む。
記記憶装置全体のアドレスに基づいて前記インタリーブ
グループ内のアドレスを生成するグループ判定回路と、
このグループ判定回路の生成した前記インタリーブグル
ープ内アドレスに基づいて前記サブバンクの番号及び前
記サブバンク内のアドレスを生成するバンク選択回路
と、このバンク選択回路の生成した前記サブバンク内ア
ドレスに基づいて前記複数のメモリバンクにおけるバン
ク内アドレスを生成する回路とを含む。
【００１４】また、本発明の他のメモリ制御装置は、複
数のメモリバンクのそれぞれをサブバンクに分割して、
異なるメモリバンクに属するサブバンク同士を組み合わ
せてインタリーブグループを形成する記憶装置のための
メモリ制御装置であって、前記記憶装置全体のアドレス
に基づいて前記インタリーブグループ内でインタリーブ
を形成するように前記複数のメモリバンクにおけるバン
ク内アドレスを生成するインタリーブ決定回路を含む。
数のメモリバンクのそれぞれをサブバンクに分割して、
異なるメモリバンクに属するサブバンク同士を組み合わ
せてインタリーブグループを形成する記憶装置のための
メモリ制御装置であって、前記記憶装置全体のアドレス
に基づいて前記インタリーブグループ内でインタリーブ
を形成するように前記複数のメモリバンクにおけるバン
ク内アドレスを生成するインタリーブ決定回路を含む。
【００１５】また、本発明の他のメモリ制御装置は、前
記インタリーブ決定回路は前記記憶装置全体のアドレス
に基づいてさらに論理バンク番号を生成し、前記インタ
リーブ決定回路の生成した前記論理バンク番号を物理バ
ンク番号に変換するバンク番号変換テーブルをさらに含
む。
記インタリーブ決定回路は前記記憶装置全体のアドレス
に基づいてさらに論理バンク番号を生成し、前記インタ
リーブ決定回路の生成した前記論理バンク番号を物理バ
ンク番号に変換するバンク番号変換テーブルをさらに含
む。
【００１６】また、本発明の他のメモリ制御装置は、前
記インタリーブグループの開始アドレスを保持する開始
アドレスレジスタと、前記インタリーブグループに属す
るサブバンク数を保持するサブバンク数レジスタとをさ
らに含み、前記インタリーブグループ決定回路はグルー
プ判定回路を含み、このグループ判定回路は、前記記憶
装置全体のアドレスから前記開始アドレスを減じてその
結果を当該インタリーブグループ内アドレスとして出力
する減算器と、前記サブバンク数にサブバンク容量を乗
ずる乗算器と、前記減算器の出力が０以上でかつ前記乗
算器の出力よりも小さい場合には当該インタリーブグル
ープの範囲内である旨を出力し、それ以外の場合には当
該インタリーブグループの範囲外である旨を出力する手
段とを含む。
記インタリーブグループの開始アドレスを保持する開始
アドレスレジスタと、前記インタリーブグループに属す
るサブバンク数を保持するサブバンク数レジスタとをさ
らに含み、前記インタリーブグループ決定回路はグルー
プ判定回路を含み、このグループ判定回路は、前記記憶
装置全体のアドレスから前記開始アドレスを減じてその
結果を当該インタリーブグループ内アドレスとして出力
する減算器と、前記サブバンク数にサブバンク容量を乗
ずる乗算器と、前記減算器の出力が０以上でかつ前記乗
算器の出力よりも小さい場合には当該インタリーブグル
ープの範囲内である旨を出力し、それ以外の場合には当
該インタリーブグループの範囲外である旨を出力する手
段とを含む。
【００１７】また、本発明の他のメモリ制御装置は、前
記インタリーブグループ決定回路は、前記インタリーブ
グループ内アドレスに基づいて前記サブバンクの番号と
前記サブバンク内のアドレスとを出力するバンク選択回
路をさらに含む。
記インタリーブグループ決定回路は、前記インタリーブ
グループ内アドレスに基づいて前記サブバンクの番号と
前記サブバンク内のアドレスとを出力するバンク選択回
路をさらに含む。
【００１８】また、本発明の他のメモリ制御装置は、前
記インタリーブグループ決定回路は、前記サブバンク内
アドレスに基づいて前記バンク内アドレスを生成する手
段を含む。
記インタリーブグループ決定回路は、前記サブバンク内
アドレスに基づいて前記バンク内アドレスを生成する手
段を含む。
【００１９】また、本発明の他のメモリ制御装置は、前
記サブバンクの容量は、前記異なるメモリバンクの容量
の公約数として表される。
記サブバンクの容量は、前記異なるメモリバンクの容量
の公約数として表される。
【００２０】
【発明の実施の形態】次に本発明のメモリ制御装置の実
施の形態について図面を参照して詳細に説明する。
施の形態について図面を参照して詳細に説明する。
【００２１】まず、本発明の構成を説明する前に、その
前提となるインタリーブの方式について説明する。
前提となるインタリーブの方式について説明する。
【００２２】図５を参照すると、８つのバンクを有する
記憶装置において、横方向にバンク、高さ方向に各バン
クの容量が示される。説明を簡単にするため、バンク％
０及び％１が４ＭＢ、バンク％２及び％３が２ＭＢ、バ
ンク％４から％７が１ＭＢの容量であると仮定する。現
実にはバンクの容量はこれより大きく、例えば６４ＭＢ
や１２８ＭＢなどがバンクの単位として使用されること
がある。
記憶装置において、横方向にバンク、高さ方向に各バン
クの容量が示される。説明を簡単にするため、バンク％
０及び％１が４ＭＢ、バンク％２及び％３が２ＭＢ、バ
ンク％４から％７が１ＭＢの容量であると仮定する。現
実にはバンクの容量はこれより大きく、例えば６４ＭＢ
や１２８ＭＢなどがバンクの単位として使用されること
がある。
【００２３】図８において、水平な点線で区切られた各
領域は、本発明の特徴であるインタリーブグループを表
す。インタリーブグループ＃０は各バンクのそれぞれの
先頭１ＭＢ分である計８ＭＢから構成される。インタリ
ーブグループ＃１はバンク％０〜％３のそれぞれの先頭
１ＭＢからの１ＭＢ分である計４ＭＢから構成される。
インタリーブグループ＃２はバンク％０及び％１のそれ
ぞれの先頭２ＭＢからの１ＭＢ分である計２ＭＢから構
成される。インタリーブグループ＃３はバンク％０及び
％１のそれぞれの最後の１ＭＢ分である計２ＭＢから構
成される。
領域は、本発明の特徴であるインタリーブグループを表
す。インタリーブグループ＃０は各バンクのそれぞれの
先頭１ＭＢ分である計８ＭＢから構成される。インタリ
ーブグループ＃１はバンク％０〜％３のそれぞれの先頭
１ＭＢからの１ＭＢ分である計４ＭＢから構成される。
インタリーブグループ＃２はバンク％０及び％１のそれ
ぞれの先頭２ＭＢからの１ＭＢ分である計２ＭＢから構
成される。インタリーブグループ＃３はバンク％０及び
％１のそれぞれの最後の１ＭＢ分である計２ＭＢから構
成される。
【００２４】以下、上記のように４ＭＢバンクおよび２
ＭＢバンクを分割した１ＭＢのブロックを「サブバン
ク」とよぶ。すなわち、インタリーブグループ＃０はサ
ブバンク＄０〜＄７を有し、インタリーブグループ＃１
はサブバンク＄０〜＄３を有する。なお、ここでは簡単
のためサブバンクの容量を全て同一容量としたが、これ
らは異なる容量としてもよい。
ＭＢバンクを分割した１ＭＢのブロックを「サブバン
ク」とよぶ。すなわち、インタリーブグループ＃０はサ
ブバンク＄０〜＄７を有し、インタリーブグループ＃１
はサブバンク＄０〜＄３を有する。なお、ここでは簡単
のためサブバンクの容量を全て同一容量としたが、これ
らは異なる容量としてもよい。
【００２５】本発明においては、各インタリーブグルー
プ内においてインタリーブを行う。従って、図５の例で
はインタリーブグループ＃０で８ウェイのインタリー
ブ、インタリーブグループ＃１で４ウェイのインタリー
ブ、インタリーブグループ＃２及び＃３でそれぞれ２ウ
ェイのインタリーブを行うことになる。
プ内においてインタリーブを行う。従って、図５の例で
はインタリーブグループ＃０で８ウェイのインタリー
ブ、インタリーブグループ＃１で４ウェイのインタリー
ブ、インタリーブグループ＃２及び＃３でそれぞれ２ウ
ェイのインタリーブを行うことになる。
【００２６】本発明を適用した図５の例で多重度の加重
平均を算出すると、 （８×８＋４×４＋２×４）／１６＝５．５ となり、実質的に５．５ウェイのインタリーブを構成す
ることになる。これは従来の技術を適用した図６の多重
度２．５、図７の多重度４．０よりも高い多重度を示し
ている。
平均を算出すると、 （８×８＋４×４＋２×４）／１６＝５．５ となり、実質的に５．５ウェイのインタリーブを構成す
ることになる。これは従来の技術を適用した図６の多重
度２．５、図７の多重度４．０よりも高い多重度を示し
ている。
【００２７】なお、以上の例では、バンク番号の小さい
方から大きい方へ隙間なくかつ容量の大きい順にバンク
が実装された状態を仮定したが、これはあくまで論理的
な見え方を示したものであり、物理的なバンク（スロッ
ト）についての制約ではない。従って、論理的なバンク
番号を物理的なバンク番号に変換するテーブルを設ける
ことによりそのような制約は解消される。
方から大きい方へ隙間なくかつ容量の大きい順にバンク
が実装された状態を仮定したが、これはあくまで論理的
な見え方を示したものであり、物理的なバンク（スロッ
ト）についての制約ではない。従って、論理的なバンク
番号を物理的なバンク番号に変換するテーブルを設ける
ことによりそのような制約は解消される。
【００２８】次に本発明のメモリ制御装置の実施の形態
について図面を参照して詳細に説明する。
について図面を参照して詳細に説明する。
【００２９】図１を参照すると、本発明のメモリ制御装
置の実施の形態は、４つのインタリーブグループを有す
るものとし、それぞれのインタリーブグループに対応し
て開始アドレスを保持する開始アドレスレジスタ１０
１、１１１、１２１、１３１と、サブバンク数を保持す
るサブバンク数レジスタ１０２、１１２、１２２、１３
２とを含んでいる。これら開始アドレスとサブバンク数
はインタリーブ決定回路２００に入力される。また、こ
のインタリーブ決定回路２００にはアクセスされるメモ
リアドレス１９１がメモリアドレスレジスタ１９０から
入力される。
置の実施の形態は、４つのインタリーブグループを有す
るものとし、それぞれのインタリーブグループに対応し
て開始アドレスを保持する開始アドレスレジスタ１０
１、１１１、１２１、１３１と、サブバンク数を保持す
るサブバンク数レジスタ１０２、１１２、１２２、１３
２とを含んでいる。これら開始アドレスとサブバンク数
はインタリーブ決定回路２００に入力される。また、こ
のインタリーブ決定回路２００にはアクセスされるメモ
リアドレス１９１がメモリアドレスレジスタ１９０から
入力される。
【００３０】インタリーブ決定回路２００は、上記入力
に基づいてバンク番号２５８及びバンク内アドレス２５
９を出力する。
に基づいてバンク番号２５８及びバンク内アドレス２５
９を出力する。
【００３１】バンク番号変換テーブル３００は、インタ
リーブ決定回路２００の出力した論理的なバンク番号２
５８を物理バンク番号に変換する。
リーブ決定回路２００の出力した論理的なバンク番号２
５８を物理バンク番号に変換する。
【００３２】記憶装置４００は、４つのメモリバンク４
１０を有している。メモリアクセスが読出しリクエスト
によるものであれは、マルチプレクサ４９０は、バンク
番号変換テーブル３００からの物理バンク番号に従い、
メモリバンク４１０のいずれか一つの出力をリードデー
タとして選択する。
１０を有している。メモリアクセスが読出しリクエスト
によるものであれは、マルチプレクサ４９０は、バンク
番号変換テーブル３００からの物理バンク番号に従い、
メモリバンク４１０のいずれか一つの出力をリードデー
タとして選択する。
【００３３】なお、ここではインタリーブグループ数及
びメモリバンク数を共に４としているが、これは単に説
明の都合上に過ぎず、システムの要求に応じてそれぞれ
任意の値に設定してよいことはいうまでもない。
びメモリバンク数を共に４としているが、これは単に説
明の都合上に過ぎず、システムの要求に応じてそれぞれ
任意の値に設定してよいことはいうまでもない。
【００３４】次に、本発明のメモリ制御装置の実施の形
態の動作について図面を参照して説明する。
態の動作について図面を参照して説明する。
【００３５】図１を参照すると、まず、メモリアドレス
レジスタ１９０に有効なアドレスがセットされると、そ
の出力はインタリーブ決定回路２００へ送られる。イン
タリーブ決定回路２００には、各インタリーブグループ
の開始アドレスとサブバンク数がパラメータとして与え
られる。本実施の形態では、サブバンク容量を１種類の
みと仮定しており、サブバンク数が決まると当該グルー
プのメモリ容量は決まる。開始アドレスの割当てにあた
っては、図５の８バンクでの例と同様にして、グループ
＃０の開始アドレスを”０”とし、以下グループ＃１、
＃２、＃３の順にアドレスの隙間や重なりがないように
割り当てられるものとする。設定はソフトウェアまたは
ハードウェアにより立上げ時や構成変更時に行なわれ
る。インタリーブ決定回路２００は、アクセス要求され
たメモリアドレスを受け取ると、それを各インタリーブ
グループに割り当てられたアドレス範囲と比較してグル
ープ番号を決定し、さらにグループ内のどのサブバンク
にあたるかを計算して起動すべきバンク番号とバンク内
アドレスとを出力する。
レジスタ１９０に有効なアドレスがセットされると、そ
の出力はインタリーブ決定回路２００へ送られる。イン
タリーブ決定回路２００には、各インタリーブグループ
の開始アドレスとサブバンク数がパラメータとして与え
られる。本実施の形態では、サブバンク容量を１種類の
みと仮定しており、サブバンク数が決まると当該グルー
プのメモリ容量は決まる。開始アドレスの割当てにあた
っては、図５の８バンクでの例と同様にして、グループ
＃０の開始アドレスを”０”とし、以下グループ＃１、
＃２、＃３の順にアドレスの隙間や重なりがないように
割り当てられるものとする。設定はソフトウェアまたは
ハードウェアにより立上げ時や構成変更時に行なわれ
る。インタリーブ決定回路２００は、アクセス要求され
たメモリアドレスを受け取ると、それを各インタリーブ
グループに割り当てられたアドレス範囲と比較してグル
ープ番号を決定し、さらにグループ内のどのサブバンク
にあたるかを計算して起動すべきバンク番号とバンク内
アドレスとを出力する。
【００３６】インタリーブ決定回路２００により決定さ
れたバンク番号は、論理的なバンク番号であり、実際に
バンクをアクセスするに当たっては、実装位置に対応し
た物理バンク番号に変換する必要がある。バンク番号変
換テーブル３００は、論理バンク番号２５８を物理バン
ク番号に変換する。記憶装置４００は、この物理バンク
番号に対応してメモリバンク４１０へのアクセスを行
う。
れたバンク番号は、論理的なバンク番号であり、実際に
バンクをアクセスするに当たっては、実装位置に対応し
た物理バンク番号に変換する必要がある。バンク番号変
換テーブル３００は、論理バンク番号２５８を物理バン
ク番号に変換する。記憶装置４００は、この物理バンク
番号に対応してメモリバンク４１０へのアクセスを行
う。
【００３７】なお、本実施の形態では、選択された物理
バンク番号は、バンク間で読出しデータを選択する選択
信号としてのみ使用されているが、実際にはアドレスス
トローブ信号などバンクに対する種々の制御信号やバン
クビジー管理など、各メモリバンクに対応した論理への
入力信号として広い用途に使用される。
バンク番号は、バンク間で読出しデータを選択する選択
信号としてのみ使用されているが、実際にはアドレスス
トローブ信号などバンクに対する種々の制御信号やバン
クビジー管理など、各メモリバンクに対応した論理への
入力信号として広い用途に使用される。
【００３８】一方、インタリーブ決定回路２００から出
力されたバンク内アドレス２５９は、選択されたバンク
の中で該インタリーブグループが占めるサブバンク番号
及びサブバンク内のオフセットアドレスに基づいて決定
される。
力されたバンク内アドレス２５９は、選択されたバンク
の中で該インタリーブグループが占めるサブバンク番号
及びサブバンク内のオフセットアドレスに基づいて決定
される。
【００３９】図２を参照すると、インタリーブ決定回路
２００は、グループ判定回路２１０及びバンク選択回路
２２０の組をインタリーブグループ数分含んでいる。本
実施の形態ではインタリーブグループ数を４つとしてい
るが、これはシステムの要求に応じて任意に設定してよ
いことはいうまでもない。また、実際の設計段階では各
インタリーブグループ用の回路同士で共用できる部分も
あるが、ここでは発明の概念を説明するためにそれぞれ
同型の論理を示して説明する。
２００は、グループ判定回路２１０及びバンク選択回路
２２０の組をインタリーブグループ数分含んでいる。本
実施の形態ではインタリーブグループ数を４つとしてい
るが、これはシステムの要求に応じて任意に設定してよ
いことはいうまでもない。また、実際の設計段階では各
インタリーブグループ用の回路同士で共用できる部分も
あるが、ここでは発明の概念を説明するためにそれぞれ
同型の論理を示して説明する。
【００４０】図３を参照すると、メモリアドレス１９１
が入力されると、各グループ判定回路２１０は、そのア
ドレスがどのインタリーブグループのアドレス範囲に落
ちるかを判定する。このために、まず要求されたメモリ
アドレス１９１から各グループの開始アドレス１０３を
減算器２１１により減算する。この減算結果を零判定回
路２１３により判定し、負数である場合は、入力メモリ
アドレスが開始アドレスよりも小さく、そのインタリー
ブグループの範囲外であることが判明する。一方、減算
結果が正数または零の場合は、少なくともメモリアドレ
ス１９１は、そのインタリーブグループのアドレス範囲
の下限より大きいので、次に上限のテストを行なう。
が入力されると、各グループ判定回路２１０は、そのア
ドレスがどのインタリーブグループのアドレス範囲に落
ちるかを判定する。このために、まず要求されたメモリ
アドレス１９１から各グループの開始アドレス１０３を
減算器２１１により減算する。この減算結果を零判定回
路２１３により判定し、負数である場合は、入力メモリ
アドレスが開始アドレスよりも小さく、そのインタリー
ブグループの範囲外であることが判明する。一方、減算
結果が正数または零の場合は、少なくともメモリアドレ
ス１９１は、そのインタリーブグループのアドレス範囲
の下限より大きいので、次に上限のテストを行なう。
【００４１】上記減算結果は当該インタリーブグループ
内のオフセットアドレスに相当するため、上限のテスト
としては、その減算結果がグループ容量の範囲に入って
いれば上限に収まっているものと判断できる。インタリ
ーブグループの容量は、インタリーブグループのサブバ
ンク数１０４とサブバンク当り容量１８１との積により
与えられるので、乗算器２１２の出力と上記グループ内
オフセットアドレス（減算結果）とを比較器２１４で比
較してオフセットアドレスの方がグループ容量より小さ
ければ、入力されたメモリアドレスはそのグループに存
在することがわかる。このようにメモリアドレスがその
インタリーブグループに存在することを”ヒット”、逆
に存在しないことを”ミス”とよぶ。すなわち、零判定
回路２１３の出力と比較器２１４の出力との論理積を論
理積ゲート２１５で生成した結果２１８がヒット又はミ
スを表す。また、減算器２１１の出力はグループ内アド
レス２１９として出力される。なお、サブバンク当り容
量１８１はインタリーブ決定回路２００の外部から与え
られるものでもよく、また、インタリーブ決定回路２０
０内に設けたレジスタに保持しておいてもよい。
内のオフセットアドレスに相当するため、上限のテスト
としては、その減算結果がグループ容量の範囲に入って
いれば上限に収まっているものと判断できる。インタリ
ーブグループの容量は、インタリーブグループのサブバ
ンク数１０４とサブバンク当り容量１８１との積により
与えられるので、乗算器２１２の出力と上記グループ内
オフセットアドレス（減算結果）とを比較器２１４で比
較してオフセットアドレスの方がグループ容量より小さ
ければ、入力されたメモリアドレスはそのグループに存
在することがわかる。このようにメモリアドレスがその
インタリーブグループに存在することを”ヒット”、逆
に存在しないことを”ミス”とよぶ。すなわち、零判定
回路２１３の出力と比較器２１４の出力との論理積を論
理積ゲート２１５で生成した結果２１８がヒット又はミ
スを表す。また、減算器２１１の出力はグループ内アド
レス２１９として出力される。なお、サブバンク当り容
量１８１はインタリーブ決定回路２００の外部から与え
られるものでもよく、また、インタリーブ決定回路２０
０内に設けたレジスタに保持しておいてもよい。
【００４２】上記により該当するインタリーブグループ
番号が判明すると、バンク選択回路２２０はインタリー
ブグループ内のどのサブバンクの何番地をアクセスする
かを決定する。図４を参照すると、バンク選択回路２２
０は、グループ内アドレスの内、インタリーブの単位を
除き、インタリーブに使用される部分をバンク番号２２
８、それ以外の部分をサブバンク内アドレス２２９とし
て出力する。具体的に説明すると、例えば、３２ビット
のメモリアドレス空間で、４バイト毎にインタリーブす
るものとし、インタリーブの多重度が８ウェイであると
すると、下位２ビットは無視して、その上位に隣接する
３ビット分がバンク番号２２８となり、残りの２７ビッ
ト分がサブバンク内アドレス２２９となる。但し、本実
施の形態では、サブバンク容量を１ＭＢと仮定している
ため、前述の２７ビット中の上位９ビットは常時”０”
となり、実質的には下位１８ビットのみがサブバンク内
アドレスとして使用される。すなわち、多重度が２のＮ
乗のインタリーブを行う場合、Ｎビット分がバンク番号
２２８として使用されることになる。
番号が判明すると、バンク選択回路２２０はインタリー
ブグループ内のどのサブバンクの何番地をアクセスする
かを決定する。図４を参照すると、バンク選択回路２２
０は、グループ内アドレスの内、インタリーブの単位を
除き、インタリーブに使用される部分をバンク番号２２
８、それ以外の部分をサブバンク内アドレス２２９とし
て出力する。具体的に説明すると、例えば、３２ビット
のメモリアドレス空間で、４バイト毎にインタリーブす
るものとし、インタリーブの多重度が８ウェイであると
すると、下位２ビットは無視して、その上位に隣接する
３ビット分がバンク番号２２８となり、残りの２７ビッ
ト分がサブバンク内アドレス２２９となる。但し、本実
施の形態では、サブバンク容量を１ＭＢと仮定している
ため、前述の２７ビット中の上位９ビットは常時”０”
となり、実質的には下位１８ビットのみがサブバンク内
アドレスとして使用される。すなわち、多重度が２のＮ
乗のインタリーブを行う場合、Ｎビット分がバンク番号
２２８として使用されることになる。
【００４３】図２を参照すると、バンク選択回路２２０
の出力はバンク番号及びバンク内アドレスとしてマルチ
プレクサ２５０に入力され、選択される。ここで、各論
理バンクがバンク容量の多い順に割り当てられていると
仮定すると、サブバンク番号と論理バンク番号とは一致
する。一方、バンク内アドレスとサブバンク内アドレス
とは、インタリーブグループ＃０では一致するが、それ
以外のインタリーブグループでは一致しない。サブバン
ク内アドレスをバンク内アドレスに変換するためには、
インタリーブグループ番号に応じて一定のアドレスを加
算する必要がある。すなわち、グループ＃１の場合には
サブバンク内アドレスにサブバンク容量１つ分を加算し
たものがバンク内アドレス、同様にグループ＃２の場合
にはサブバンク容量２つ、グループ＃３の場合には３つ
分をそれぞれ加算したものがバンク内アドレスとなる。
これらの計算を行うのが乗算器２３０及び加算器２４０
である。
の出力はバンク番号及びバンク内アドレスとしてマルチ
プレクサ２５０に入力され、選択される。ここで、各論
理バンクがバンク容量の多い順に割り当てられていると
仮定すると、サブバンク番号と論理バンク番号とは一致
する。一方、バンク内アドレスとサブバンク内アドレス
とは、インタリーブグループ＃０では一致するが、それ
以外のインタリーブグループでは一致しない。サブバン
ク内アドレスをバンク内アドレスに変換するためには、
インタリーブグループ番号に応じて一定のアドレスを加
算する必要がある。すなわち、グループ＃１の場合には
サブバンク内アドレスにサブバンク容量１つ分を加算し
たものがバンク内アドレス、同様にグループ＃２の場合
にはサブバンク容量２つ、グループ＃３の場合には３つ
分をそれぞれ加算したものがバンク内アドレスとなる。
これらの計算を行うのが乗算器２３０及び加算器２４０
である。
【００４４】このように、本発明の実施の形態によれ
ば、各バンクをサブバンクに分割して、サブバンクを組
み合わせることによりインタリーブグループを形成し、
このインタリーブグループ内でインタリーブを行うこと
により実効的な多重度の高いインタリーブが実現され
る。このようなインタリーブグループに対応したアドレ
ッシングを行うために、グループ判定回路２１０が該当
するインタリーブグループ及びそのグループ内アドレス
を生成し、バンク選択回路２２０がサブバンク番号及び
サブバンク内アドレスを生成し、乗算器２３０及び加算
器２４０がバンク内アドレスを生成する。
ば、各バンクをサブバンクに分割して、サブバンクを組
み合わせることによりインタリーブグループを形成し、
このインタリーブグループ内でインタリーブを行うこと
により実効的な多重度の高いインタリーブが実現され
る。このようなインタリーブグループに対応したアドレ
ッシングを行うために、グループ判定回路２１０が該当
するインタリーブグループ及びそのグループ内アドレス
を生成し、バンク選択回路２２０がサブバンク番号及び
サブバンク内アドレスを生成し、乗算器２３０及び加算
器２４０がバンク内アドレスを生成する。
【００４５】
【発明の効果】以上の説明で明らかなように、本発明に
よると、実装上の制約なしに、複数の異なる容量を持つ
メモリバンクの間で実装状態に応じて多重度の高いイン
タリーブが可能となり、メモリ構成の自由度を保ちなが
らメモリ性能を引き出すことが出来る。
よると、実装上の制約なしに、複数の異なる容量を持つ
メモリバンクの間で実装状態に応じて多重度の高いイン
タリーブが可能となり、メモリ構成の自由度を保ちなが
らメモリ性能を引き出すことが出来る。
【図１】本発明のメモリ制御装置の実施の形態の構成を
示すブロック図である。
示すブロック図である。
【図２】本発明の実施の形態におけるインタリーブ決定
回路の構成を示す図である。
回路の構成を示す図である。
【図３】本発明の実施の形態におけるグループ判定回路
の構成を示す図である。
の構成を示す図である。
【図４】本発明の実施の形態におけるバンク選択回路の
構成を示す図である。
構成を示す図である。
【図５】本発明の実施の形態におけるインタリーブの例
を示す図である。
を示す図である。
【図６】従来のインタリーブの例を示す図である。
【図７】従来のインタリーブの他の例を示す図である。
２００ インタリーブ決定回路 ２１０ グループ判定回路 ２１１ 減算器 ２１２ 乗算器 ２１３ 零判定回路 ２１４ 比較器 ２１５ 論理積ゲート ２２０ バンク選択回路 ２３０ 乗算器 ２４０ 加算器 ２５０ マルチプレクサ ３００ バンク番号変換テーブル ４００ 記憶装置 ４１０ メモリバンク ４９０ マルチプレクサ
Claims (9)
- 【請求項１】 複数のメモリバンクのそれぞれをサブバ
ンクに分割して、異なるメモリバンクに属するサブバン
ク同士を組み合わせてインタリーブグループを形成する
記憶装置において、前記記憶装置全体のアドレスに基づ
いて、前記インタリーブグループ内でインタリーブを形
成するように前記複数のメモリバンクにおけるバンク内
アドレスを生成することを特徴とするメモリ制御装置。 - 【請求項２】 前記記憶装置全体のアドレスに基づいて
論理バンク番号と前記バンク内アドレスとを生成するイ
ンタリーブ決定回路と、 このインタリーブ決定回路の生成した前記論理バンク番
号を物理バンク番号に変換するバンク番号変換テーブル
とを含むことを特徴とする請求項１記載のメモリ制御回
路。 - 【請求項３】 前記記憶装置全体のアドレスに基づいて
前記インタリーブグループ内のアドレスを生成するグル
ープ判定回路と、 このグループ判定回路の生成した前記インタリーブグル
ープ内アドレスに基づいて前記サブバンクの番号及び前
記サブバンク内のアドレスを生成するバンク選択回路
と、 このバンク選択回路の生成した前記サブバンク内アドレ
スに基づいて前記複数のメモリバンクにおけるバンク内
アドレスを生成する回路とを含むことを特徴とする請求
項１記載のメモリ制御回路。 - 【請求項４】 複数のメモリバンクのそれぞれをサブバ
ンクに分割して、異なるメモリバンクに属するサブバン
ク同士を組み合わせてインタリーブグループを形成する
記憶装置のためのメモリ制御装置であって、 前記記憶装置全体のアドレスに基づいて前記インタリー
ブグループ内でインタリーブを形成するように前記複数
のメモリバンクにおけるバンク内アドレスを生成するイ
ンタリーブ決定回路を含むことを特徴とするメモリ制御
装置。 - 【請求項５】 前記インタリーブ決定回路は前記記憶装
置全体のアドレスに基づいてさらに論理バンク番号を生
成し、 前記インタリーブ決定回路の生成した前記論理バンク番
号を物理バンク番号に変換するバンク番号変換テーブル
をさらに含むことを特徴とする請求項４記載のメモリ制
御装置。 - 【請求項６】 前記インタリーブグループの開始アドレ
スを保持する開始アドレスレジスタと、前記インタリー
ブグループに属するサブバンク数を保持するサブバンク
数レジスタとをさらに含み、 前記インタリーブグループ決定回路はグループ判定回路
を含み、 このグループ判定回路は、 前記記憶装置全体のアドレスから前記開始アドレスを減
じてその結果を当該インタリーブグループ内アドレスと
して出力する減算器と、 前記サブバンク数にサブバンク容量を乗ずる乗算器と、 前記減算器の出力が０以上でかつ前記乗算器の出力より
も小さい場合には当該インタリーブグループの範囲内で
ある旨を出力し、それ以外の場合には当該インタリーブ
グループの範囲外である旨を出力する手段とを含むこと
を特徴とする請求項４記載のメモリ制御装置。 - 【請求項７】 前記インタリーブグループ決定回路は、 前記インタリーブグループ内アドレスに基づいて前記サ
ブバンクの番号と前記サブバンク内のアドレスとを出力
するバンク選択回路をさらに含むことを特徴とする請求
項６記載のメモリ制御装置。 - 【請求項８】 前記インタリーブグループ決定回路は、 前記サブバンク内アドレスに基づいて前記バンク内アド
レスを生成する手段を含むことを特徴とする請求項７記
載のメモリ制御装置。 - 【請求項９】 前記サブバンクの容量は、前記異なるメ
モリバンクの容量の公約数であることを特徴とする請求
項４記載のメモリ制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9109826A JPH10301842A (ja) | 1997-04-25 | 1997-04-25 | メモリ制御装置 |
| US09/056,647 US6131146A (en) | 1997-04-25 | 1998-04-08 | Interleave memory control apparatus and method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9109826A JPH10301842A (ja) | 1997-04-25 | 1997-04-25 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10301842A true JPH10301842A (ja) | 1998-11-13 |
Family
ID=14520198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9109826A Pending JPH10301842A (ja) | 1997-04-25 | 1997-04-25 | メモリ制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6131146A (ja) |
| JP (1) | JPH10301842A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6170039B1 (en) | 1997-05-16 | 2001-01-02 | Nec Corporation | Memory controller for interchanging memory against memory error in interleave memory system |
| US6742077B1 (en) | 1999-10-07 | 2004-05-25 | Nec Corporation | System for accessing a memory comprising interleaved memory modules having different capacities |
| KR100803188B1 (ko) * | 2005-09-09 | 2008-02-14 | 후지쯔 가부시끼가이샤 | 반도체 기억 장치와 이것을 이용한 반도체 집적 회로시스템 및 반도체 기억 장치의 제어 방법 |
| US7707370B2 (en) | 2005-12-22 | 2010-04-27 | Nec Corporation | Information processing apparatus, information processing method, and program |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6295562B1 (en) * | 1998-12-21 | 2001-09-25 | Ericsson Inc. | System and method for programming a hardware device |
| US6453380B1 (en) * | 1999-01-23 | 2002-09-17 | International Business Machines Corporation | Address mapping for configurable memory system |
| EP1050819A1 (en) * | 1999-05-03 | 2000-11-08 | Sgs Thomson Microelectronics Sa | Computer memory access |
| US6629219B1 (en) | 2000-03-31 | 2003-09-30 | Intel Corporation | Method and apparatus for providing highly programmable memory mapping and improved interleaving |
| US20030046501A1 (en) * | 2001-09-04 | 2003-03-06 | Schulz Jurgen M. | Method for interleaving memory |
| US20030158995A1 (en) * | 2002-02-15 | 2003-08-21 | Ming-Hsien Lee | Method for DRAM control with adjustable page size |
| US7117321B2 (en) * | 2002-07-08 | 2006-10-03 | Conexant, Inc. | System and method for interleaving SDRAM device access requests |
| JP3950831B2 (ja) * | 2003-09-16 | 2007-08-01 | エヌイーシーコンピュータテクノ株式会社 | メモリインタリーブ方式 |
| US8806103B2 (en) * | 2004-04-28 | 2014-08-12 | Hewlett-Packard Development Company, L.P. | System and method for interleaving memory |
| US8190809B2 (en) * | 2004-11-23 | 2012-05-29 | Efficient Memory Technology | Shunted interleave for accessing plural memory banks, particularly those having partially accessed cells containing data for cache lines |
| EP1825433A4 (en) * | 2004-11-23 | 2010-01-06 | Efficient Memory Technology | METHOD AND APPARATUS FOR MULTIPLE INTERLAYING ADDRESSING INTERLACES OF PAGINATED MEMORIES AND INTELLIGENT MEMORY BANKS |
| US20100058025A1 (en) * | 2008-08-26 | 2010-03-04 | Kimmo Kuusilinna | Method, apparatus and software product for distributed address-channel calculator for multi-channel memory |
| US8886898B2 (en) * | 2009-08-19 | 2014-11-11 | Oracle America, Inc. | Efficient interleaving between a non-power-of-two number of entities |
| KR102876880B1 (ko) * | 2019-07-15 | 2025-10-28 | 에스케이하이닉스 주식회사 | 메모리 시스템의 입출력 성능을 향상시키는 장치 및 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3010947B2 (ja) * | 1992-11-26 | 2000-02-21 | 日本電気株式会社 | メモリアクセス制御装置 |
| DE69326236T2 (de) * | 1993-06-16 | 1999-12-30 | Bull Hn Information Systems Italia S.P.A., Pregnana Milanese | Speicher mit variabeler Verschachtelungshöhe und verwandte Konfigurationseinheit |
| US5530837A (en) * | 1994-03-28 | 1996-06-25 | Hewlett-Packard Co. | Methods and apparatus for interleaving memory transactions into an arbitrary number of banks |
| US5924111A (en) * | 1995-10-17 | 1999-07-13 | Huang; Chu-Kai | Method and system for interleaving data in multiple memory bank partitions |
-
1997
- 1997-04-25 JP JP9109826A patent/JPH10301842A/ja active Pending
-
1998
- 1998-04-08 US US09/056,647 patent/US6131146A/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6170039B1 (en) | 1997-05-16 | 2001-01-02 | Nec Corporation | Memory controller for interchanging memory against memory error in interleave memory system |
| US6742077B1 (en) | 1999-10-07 | 2004-05-25 | Nec Corporation | System for accessing a memory comprising interleaved memory modules having different capacities |
| KR100803188B1 (ko) * | 2005-09-09 | 2008-02-14 | 후지쯔 가부시끼가이샤 | 반도체 기억 장치와 이것을 이용한 반도체 집적 회로시스템 및 반도체 기억 장치의 제어 방법 |
| US7707370B2 (en) | 2005-12-22 | 2010-04-27 | Nec Corporation | Information processing apparatus, information processing method, and program |
Also Published As
| Publication number | Publication date |
|---|---|
| US6131146A (en) | 2000-10-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH10301842A (ja) | メモリ制御装置 | |
| US6170039B1 (en) | Memory controller for interchanging memory against memory error in interleave memory system | |
| KR910001736B1 (ko) | 멀티프로세싱 시스템 | |
| US7346750B2 (en) | Memory interleave system | |
| US11816025B2 (en) | Hardware acceleration | |
| EP0503770A1 (en) | Interleaved multiprocessor memory system | |
| JPH1091525A (ja) | 変換索引バッファ及びメモリ管理システム | |
| JPH0594698A (ja) | 半導体記憶装置 | |
| CN108139989B (zh) | 配备有存储器中的处理和窄访问端口的计算机设备 | |
| CN116126749A (zh) | 地址映射方法、数据处理方法、装置、设备及介质 | |
| US6571323B2 (en) | Memory-access management method and system for synchronous dynamic Random-Access memory or the like | |
| KR20180006645A (ko) | 메모리 버퍼를 포함하는 메모리 시스템 | |
| JP4240610B2 (ja) | 計算機システム | |
| US6906978B2 (en) | Flexible integrated memory | |
| JP5348157B2 (ja) | 情報処理装置、メモリアクセス制御装置及びそのアドレス生成方法 | |
| KR101099417B1 (ko) | 캐시 메모리 디바이스 | |
| JPH05134923A (ja) | メモリ・コントローラ、及びデータ処理システム | |
| US6742077B1 (en) | System for accessing a memory comprising interleaved memory modules having different capacities | |
| JPS5841479A (ja) | 主記憶装置 | |
| JPH0981453A (ja) | メモリ制御方法及びその実施装置 | |
| KR19990057856A (ko) | 저전력 캐쉬 메모리 장치 | |
| JP3654608B2 (ja) | 同期式ｄｒａｍからなるメモリに適したアドレス割り付けとアドレスロック機能を有するプロセッサシステム | |
| CN117851291B (zh) | 内存访问系统、电子组件及电子设备 | |
| KR100257750B1 (ko) | 메모리 겸용 캐시 | |
| JP3349929B2 (ja) | メモリ制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010605 |