JPH10303363A - 電子部品及びその製造方法 - Google Patents
電子部品及びその製造方法Info
- Publication number
- JPH10303363A JPH10303363A JP11313897A JP11313897A JPH10303363A JP H10303363 A JPH10303363 A JP H10303363A JP 11313897 A JP11313897 A JP 11313897A JP 11313897 A JP11313897 A JP 11313897A JP H10303363 A JPH10303363 A JP H10303363A
- Authority
- JP
- Japan
- Prior art keywords
- bare chip
- insulating layer
- electrode portion
- electronic component
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Abandoned
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/0198—Manufacture or treatment batch processes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/01—Manufacture or treatment
- H10W70/05—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers
- H10W70/08—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers by depositing layers on the chip or wafer, e.g. "chip-first" RDLs
- H10W70/09—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers by depositing layers on the chip or wafer, e.g. "chip-first" RDLs extending onto an encapsulation that laterally surrounds the chip or wafer, e.g. fan-out wafer level package [FOWLP] RDLs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/941—Dispositions of bond pads
- H10W72/9413—Dispositions of bond pads on encapsulations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
- H10W74/01—Manufacture or treatment
- H10W74/019—Manufacture or treatment using temporary auxiliary substrates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/10—Configurations of laterally-adjacent chips
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
- H10W90/736—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【課題】 容易に小型化する。
【解決手段】 複数のベアチップ部品1を回路面1aが
一面を形成するように配置し、電極部分のみが露呈する
ように絶縁材3により封止し、回路面1a側に複数の配
線層5を絶縁層4を介して積層形成する。なお、絶縁層
4を感光性樹脂により形成し、ベアチップ部品1の回路
面1a上に絶縁層4を形成し、この上に複数層の配線層
5を絶縁層4を介して積層形成し、絶縁層4の所定の位
置に内部に導電材料が配された孔部であるスルーホール
7を形成し、電極部分と配線層5間及び配線層5同士を
電気的に接続することが好ましい。また、放熱手段とし
てベアチップ部品1の回路面1aとは反対側となる主面
1bに接する金属板8を配しても良い。或いは、絶縁材
3を覆うようなカバー部材を設け、ベアチップ部品1の
回路面1aとは反対側となる主面1bにカバー部材の一
部が接するようにして放熱手段としても良い。
一面を形成するように配置し、電極部分のみが露呈する
ように絶縁材3により封止し、回路面1a側に複数の配
線層5を絶縁層4を介して積層形成する。なお、絶縁層
4を感光性樹脂により形成し、ベアチップ部品1の回路
面1a上に絶縁層4を形成し、この上に複数層の配線層
5を絶縁層4を介して積層形成し、絶縁層4の所定の位
置に内部に導電材料が配された孔部であるスルーホール
7を形成し、電極部分と配線層5間及び配線層5同士を
電気的に接続することが好ましい。また、放熱手段とし
てベアチップ部品1の回路面1aとは反対側となる主面
1bに接する金属板8を配しても良い。或いは、絶縁材
3を覆うようなカバー部材を設け、ベアチップ部品1の
回路面1aとは反対側となる主面1bにカバー部材の一
部が接するようにして放熱手段としても良い。
Description
【0001】
【発明の属する技術分野】本発明は、電子部品及びその
製造方法に関し、例えばマルチチップモジュールといっ
た半導体装置のような電子部品及びその製造方法に適用
して好適なものである。
製造方法に関し、例えばマルチチップモジュールといっ
た半導体装置のような電子部品及びその製造方法に適用
して好適なものである。
【0002】
【従来の技術】従来より、半導体装置として、多層配線
基板上に複数のベアチップ部品が高密度実装されて全体
が小型化されることにより、各ベアチップ部品間の配線
長を比較的短くし、かくして各ベアチップ部品の高速特
性及び高周波特性等を向上させるようにした、いわゆる
マルチチップモジュールがある。
基板上に複数のベアチップ部品が高密度実装されて全体
が小型化されることにより、各ベアチップ部品間の配線
長を比較的短くし、かくして各ベアチップ部品の高速特
性及び高周波特性等を向上させるようにした、いわゆる
マルチチップモジュールがある。
【0003】ここで図14に示すように、通常、マルチ
チップモジュール101においては、セラミック基板又
は有機基板等からなる絶縁層と、所定の導体パターンか
らなる配線層とがその厚み方向に順次積層形成されてな
る多層配線基板102(ただし、図14中、絶縁層と配
線層の図示は省略する。)の一主面102a上に、複数
のベアチップ部品103が載置され、各ベアチップ部品
103の回路が形成される回路面103aに形成された
複数の電極部である図示しないパッドと、多層配線基板
102の最上層となる配線層中の各パッドに対応する図
示しないランドとが、はんだよりなる突起電極104
(以下、はんだバンプ104と称する。)を介して電気
的及び物理的に接続されることにより実装されている。
チップモジュール101においては、セラミック基板又
は有機基板等からなる絶縁層と、所定の導体パターンか
らなる配線層とがその厚み方向に順次積層形成されてな
る多層配線基板102(ただし、図14中、絶縁層と配
線層の図示は省略する。)の一主面102a上に、複数
のベアチップ部品103が載置され、各ベアチップ部品
103の回路が形成される回路面103aに形成された
複数の電極部である図示しないパッドと、多層配線基板
102の最上層となる配線層中の各パッドに対応する図
示しないランドとが、はんだよりなる突起電極104
(以下、はんだバンプ104と称する。)を介して電気
的及び物理的に接続されることにより実装されている。
【0004】ところで、マルチチップモジュール101
においては、多層配線基板102の熱膨張係数が、ベア
チップ部品103の熱膨張係数の2倍以上の値を有する
ため、当該ベアチップ部品103の動作等により発熱し
た場合、多層配線基板102と各ベアチップ部品103
との間の各はんだバンプ104に熱応力が集中して当該
はんだバンプ104を破損させることがある。
においては、多層配線基板102の熱膨張係数が、ベア
チップ部品103の熱膨張係数の2倍以上の値を有する
ため、当該ベアチップ部品103の動作等により発熱し
た場合、多層配線基板102と各ベアチップ部品103
との間の各はんだバンプ104に熱応力が集中して当該
はんだバンプ104を破損させることがある。
【0005】このためこのマルチチップモジュール10
1では、多層配線基板102の一主面102aと各ベア
チップ部品103の回路面103aとの間の隙間に、エ
ポキシ樹脂等よりなる絶縁材(すなわちアンダーフィル
材)105を各はんだバンプ104を埋め込むように充
填している。これによりこのマルチチップモジュール1
01では、絶縁材105により各はんだバンプ104に
生じる熱応力の集中を緩和させ、かくしてはんだバンプ
104の破損を防止し得るようになされている。また絶
縁材105は、各はんだバンプ104の破損の防止に加
えて各ベアチップ部品103のそれぞれの回路面103
aを覆うことにより、当該回路面103aを外気に含ま
れる不純物や水分による故障から保護し得るようになさ
れている。
1では、多層配線基板102の一主面102aと各ベア
チップ部品103の回路面103aとの間の隙間に、エ
ポキシ樹脂等よりなる絶縁材(すなわちアンダーフィル
材)105を各はんだバンプ104を埋め込むように充
填している。これによりこのマルチチップモジュール1
01では、絶縁材105により各はんだバンプ104に
生じる熱応力の集中を緩和させ、かくしてはんだバンプ
104の破損を防止し得るようになされている。また絶
縁材105は、各はんだバンプ104の破損の防止に加
えて各ベアチップ部品103のそれぞれの回路面103
aを覆うことにより、当該回路面103aを外気に含ま
れる不純物や水分による故障から保護し得るようになさ
れている。
【0006】
【発明が解決しようとする課題】ところで、かかる構成
のマルチマップモジュール101においては、近年、多
層配線基板102の一主面102aに各ベアチップ部品
103をさらに高密度に実装するようにして、当該マル
チチップモジュール101をさらに小型化することが要
求されている。
のマルチマップモジュール101においては、近年、多
層配線基板102の一主面102aに各ベアチップ部品
103をさらに高密度に実装するようにして、当該マル
チチップモジュール101をさらに小型化することが要
求されている。
【0007】ところが、このようなマルチチップモジュ
ール101において、各ベアチップ部品103間の間隔
がある程度以上狭くなると、多層配線基板102の一主
面102aと、各ベアチップ部品103の回路面103
aとの間の隙間に絶縁材105を充填するのが困難とな
り、当該絶縁材105によって各はんだバンプ104の
破損を防止し難くなると共に、各ベアチップ部品103
の回路面103aを保護し難くなる問題が生じる。した
がって、各ベアチップ部品103をさらに高密度に実装
してマルチチップモジュール101をさらに小型化しよ
うとした場合には、当該マルチチップモジュール101
の品質及び信頼性が著しく低下してしまい、小型化は困
難であった。
ール101において、各ベアチップ部品103間の間隔
がある程度以上狭くなると、多層配線基板102の一主
面102aと、各ベアチップ部品103の回路面103
aとの間の隙間に絶縁材105を充填するのが困難とな
り、当該絶縁材105によって各はんだバンプ104の
破損を防止し難くなると共に、各ベアチップ部品103
の回路面103aを保護し難くなる問題が生じる。した
がって、各ベアチップ部品103をさらに高密度に実装
してマルチチップモジュール101をさらに小型化しよ
うとした場合には、当該マルチチップモジュール101
の品質及び信頼性が著しく低下してしまい、小型化は困
難であった。
【0008】また、このマルチチップモジュール101
では、多層配線基板102の一主面102aに実装され
るベアチップ部品103の数が増加した場合、各ベアチ
ップ部品103の動作による発熱量も増加し、多層配線
基板102とベアチップ部品103との熱膨張係数の違
いに起因して各はんだバンプ104に集中して発生する
熱応力を前述のように絶縁材105だけで緩和させるの
が困難となる。したがってこのような場合には、絶縁材
105に加えて各はんだバンプ104の大きさを比較的
大きくすることにより、各はんだバンプ104に集中す
る熱応力を緩和する方法が考えられる。
では、多層配線基板102の一主面102aに実装され
るベアチップ部品103の数が増加した場合、各ベアチ
ップ部品103の動作による発熱量も増加し、多層配線
基板102とベアチップ部品103との熱膨張係数の違
いに起因して各はんだバンプ104に集中して発生する
熱応力を前述のように絶縁材105だけで緩和させるの
が困難となる。したがってこのような場合には、絶縁材
105に加えて各はんだバンプ104の大きさを比較的
大きくすることにより、各はんだバンプ104に集中す
る熱応力を緩和する方法が考えられる。
【0009】ところがこのような場合には、はんだバン
プ104の大きさに応じて多層配線基板102のランド
を大きくする必要があり、多層配線基板102が大きく
なる問題があった。すなわち多層配線基板102が大き
くなることにより、マルチチップモジュール101全体
も大型化してしまい、この点からも小型化への対応は困
難であった。
プ104の大きさに応じて多層配線基板102のランド
を大きくする必要があり、多層配線基板102が大きく
なる問題があった。すなわち多層配線基板102が大き
くなることにより、マルチチップモジュール101全体
も大型化してしまい、この点からも小型化への対応は困
難であった。
【0010】さらに、このマルチチップモジュール10
1では、多層配線基板102の一主面102aに実装さ
れる各ベアチップ部品103のパッド数が比較的多い場
合、これに応じて多層配線基板102のランドに電気的
に接続される配線の本数も比較的多くなり、当該多層配
線基板102の配線層の層数を増加させる必要がある。
1では、多層配線基板102の一主面102aに実装さ
れる各ベアチップ部品103のパッド数が比較的多い場
合、これに応じて多層配線基板102のランドに電気的
に接続される配線の本数も比較的多くなり、当該多層配
線基板102の配線層の層数を増加させる必要がある。
【0011】ところが、多層配線基板102において
は、絶縁層の一層当たりの厚さを通常0.1(mm)程
度としていること、配線層の増加と共に絶縁層も増加す
ることから、上記のように配線層の層数を増加させる
と、当該多層配線基板102がその厚み方向に比較的厚
くなってしまい、この点からも小型化への対応が困難で
あった。
は、絶縁層の一層当たりの厚さを通常0.1(mm)程
度としていること、配線層の増加と共に絶縁層も増加す
ることから、上記のように配線層の層数を増加させる
と、当該多層配線基板102がその厚み方向に比較的厚
くなってしまい、この点からも小型化への対応が困難で
あった。
【0012】また、このマルチチップモジュール101
では、多層配線基板102の一主面102aに実装され
るベアチップ部品103の数が増加した場合、各ベアチ
ップ部品103の動作により発生する熱を効率良く放熱
させる手段が講じにくいという問題もあり、小型化を妨
げる要因となっていた。
では、多層配線基板102の一主面102aに実装され
るベアチップ部品103の数が増加した場合、各ベアチ
ップ部品103の動作により発生する熱を効率良く放熱
させる手段が講じにくいという問題もあり、小型化を妨
げる要因となっていた。
【0013】そこで本発明は、従来の実状を鑑みて提案
されたものであり、容易に小型化し得る電子部品及びそ
の製造方法を提供することを目的とするものである。
されたものであり、容易に小型化し得る電子部品及びそ
の製造方法を提供することを目的とするものである。
【0014】
【課題を解決するための手段】上述の目的を達成するた
めに本発明の電子部品は、一主面に電極部を有する電極
部分を含む回路が形成されて回路面とされている複数の
ベアチップ部品が、これら回路面が一面を形成するよう
に配置され、これらベアチップ部品が電極部分のみが露
呈するように絶縁材により封止されており、ベアチップ
部品の回路面側に複数の配線層が絶縁層を介して積層形
成されてなることを特徴とするものである。
めに本発明の電子部品は、一主面に電極部を有する電極
部分を含む回路が形成されて回路面とされている複数の
ベアチップ部品が、これら回路面が一面を形成するよう
に配置され、これらベアチップ部品が電極部分のみが露
呈するように絶縁材により封止されており、ベアチップ
部品の回路面側に複数の配線層が絶縁層を介して積層形
成されてなることを特徴とするものである。
【0015】上記本発明の電子部品においては、絶縁層
を感光性樹脂により形成し、ベアチップ部品の回路面上
に絶縁層を形成し、この上に複数層の配線層を絶縁層を
介して積層形成して、いわゆるビルドアップ基板と同様
にして絶縁層と配線層を形成するようにし、上記絶縁層
の所定の位置に内部に導電材料が配された孔部を形成
し、この孔部により、いわゆるスルーホールやバイアホ
ールのようにして絶縁層を介して積層される電極部分と
配線層間及び配線層同士を電気的に接続することが好ま
しい。
を感光性樹脂により形成し、ベアチップ部品の回路面上
に絶縁層を形成し、この上に複数層の配線層を絶縁層を
介して積層形成して、いわゆるビルドアップ基板と同様
にして絶縁層と配線層を形成するようにし、上記絶縁層
の所定の位置に内部に導電材料が配された孔部を形成
し、この孔部により、いわゆるスルーホールやバイアホ
ールのようにして絶縁層を介して積層される電極部分と
配線層間及び配線層同士を電気的に接続することが好ま
しい。
【0016】さらに、上記本発明の電子部品において
は、ベアチップ部品の回路面とは反対側となる主面側に
放熱手段が設けられていることが好ましい。そして、放
熱手段としてベアチップ部品の回路面とは反対側となる
主面に接する金属板を配する、或いは複数個のベアチッ
プ部品を封止する絶縁材を覆うようなカバー部材を設
け、ベアチップ部品の回路面とは反対側となる主面にカ
バー部材の一部が接するようにして放熱手段とすれば良
い。
は、ベアチップ部品の回路面とは反対側となる主面側に
放熱手段が設けられていることが好ましい。そして、放
熱手段としてベアチップ部品の回路面とは反対側となる
主面に接する金属板を配する、或いは複数個のベアチッ
プ部品を封止する絶縁材を覆うようなカバー部材を設
け、ベアチップ部品の回路面とは反対側となる主面にカ
バー部材の一部が接するようにして放熱手段とすれば良
い。
【0017】また、上記本発明の電子部品においては、
チップ部品の電極部上にはんだバンプが形成されていて
も良く、これを製造する場合には、回路面の電極部上に
はんだバンプが形成された複数のベアチップ部品を、こ
れら回路面が一面を形成するように配置し、絶縁材でこ
れらベアチップ部品を覆うように封止し、ベアチップ部
品の回路面側の樹脂を除去してはんだバンプを露呈させ
た後、ベアチップ部品の回路面側に、感光性樹脂よりな
り、電極部に対応する位置に内部に導電材料が配された
孔部を有する絶縁層を形成し、この上にいわゆるビルド
アップ基板と同様にして複数の配線層を絶縁層を介して
積層形成することが好ましい。
チップ部品の電極部上にはんだバンプが形成されていて
も良く、これを製造する場合には、回路面の電極部上に
はんだバンプが形成された複数のベアチップ部品を、こ
れら回路面が一面を形成するように配置し、絶縁材でこ
れらベアチップ部品を覆うように封止し、ベアチップ部
品の回路面側の樹脂を除去してはんだバンプを露呈させ
た後、ベアチップ部品の回路面側に、感光性樹脂よりな
り、電極部に対応する位置に内部に導電材料が配された
孔部を有する絶縁層を形成し、この上にいわゆるビルド
アップ基板と同様にして複数の配線層を絶縁層を介して
積層形成することが好ましい。
【0018】さらに、本発明の電子部品においては、チ
ップ部品の電極部が回路よりも凸となされていても良
く、これを製造する場合には、凸部とされる電極部表面
を接触面として複数のベアチップ部品を板材上に配置
し、絶縁材でこれらベアチップ部品を覆うように封止
し、板材を除去し、電極部表面を露呈させた後、ベアチ
ップ部品の回路面側に、感光性樹脂よりなり、電極部に
対応する位置に内部に導電材料が配された孔部を有する
絶縁層を形成し、この上にいわゆるビルドアップ基板と
同様にして複数の配線層を絶縁層を介して積層形成する
ことが好ましい。
ップ部品の電極部が回路よりも凸となされていても良
く、これを製造する場合には、凸部とされる電極部表面
を接触面として複数のベアチップ部品を板材上に配置
し、絶縁材でこれらベアチップ部品を覆うように封止
し、板材を除去し、電極部表面を露呈させた後、ベアチ
ップ部品の回路面側に、感光性樹脂よりなり、電極部に
対応する位置に内部に導電材料が配された孔部を有する
絶縁層を形成し、この上にいわゆるビルドアップ基板と
同様にして複数の配線層を絶縁層を介して積層形成する
ことが好ましい。
【0019】本発明の電子部品においては、複数のベア
チップ部品をそれぞれの回路面が一面を形成するように
配置し、これらベアチップ部品を電極部分のみが露呈す
るように絶縁材により封止しているため、ベアチップ部
品の電極部分以外は絶縁材により確実に覆われることと
なり、このベアチップ部品の回路面側に複数の配線層を
絶縁層を介して積層形成するようにしているため、ベア
チップ部品を高密度に実装してもベアチップ部品の回路
面と配線部間に樹脂が充填され、回路面が保護される。
チップ部品をそれぞれの回路面が一面を形成するように
配置し、これらベアチップ部品を電極部分のみが露呈す
るように絶縁材により封止しているため、ベアチップ部
品の電極部分以外は絶縁材により確実に覆われることと
なり、このベアチップ部品の回路面側に複数の配線層を
絶縁層を介して積層形成するようにしているため、ベア
チップ部品を高密度に実装してもベアチップ部品の回路
面と配線部間に樹脂が充填され、回路面が保護される。
【0020】さらに、上記本発明の電子部品において、
絶縁層を感光性樹脂により形成し、ベアチップ部品の回
路面上に絶縁層を形成し、この上に複数層の配線層を絶
縁層を介して積層形成して、いわゆるビルドアップ基板
と同様にして絶縁層と配線層を形成するようにし、上記
絶縁層の所定の位置に内部に導電材料が配された孔部を
形成し、この孔部により、いわゆるスルーホールやバイ
アホールのようにして絶縁層を介して積層される電極部
と配線層間及び配線層同士を電気的に接続するようにす
れば、配線層が比較的高密度とされ、配線部の小型化が
なされ、絶縁層が比較的薄型とされ、配線部の薄型化が
なされる。
絶縁層を感光性樹脂により形成し、ベアチップ部品の回
路面上に絶縁層を形成し、この上に複数層の配線層を絶
縁層を介して積層形成して、いわゆるビルドアップ基板
と同様にして絶縁層と配線層を形成するようにし、上記
絶縁層の所定の位置に内部に導電材料が配された孔部を
形成し、この孔部により、いわゆるスルーホールやバイ
アホールのようにして絶縁層を介して積層される電極部
と配線層間及び配線層同士を電気的に接続するようにす
れば、配線層が比較的高密度とされ、配線部の小型化が
なされ、絶縁層が比較的薄型とされ、配線部の薄型化が
なされる。
【0021】また、上記本発明の電子部品において、放
熱手段としてベアチップ部品の回路面とは反対側となる
主面に接する金属板を配するようにすれば、電子部品の
動作により生じる熱が効率良く放熱される。
熱手段としてベアチップ部品の回路面とは反対側となる
主面に接する金属板を配するようにすれば、電子部品の
動作により生じる熱が効率良く放熱される。
【0022】さらにまた、複数個のベアチップ部品を封
止する絶縁材を覆うようなカバー部材を設け、ベアチッ
プ部品の回路面とは反対側となる主面にカバー部材の一
部が接するようにして放熱手段とすれば、最終的な形状
の小型化もなされる。
止する絶縁材を覆うようなカバー部材を設け、ベアチッ
プ部品の回路面とは反対側となる主面にカバー部材の一
部が接するようにして放熱手段とすれば、最終的な形状
の小型化もなされる。
【0023】
【発明の実施の形態】以下、本発明の具体的な実施の形
態について図面を参照しながら詳細に説明する。
態について図面を参照しながら詳細に説明する。
【0024】本例の電子部品は、図1に示すようなマル
チチップモジュールである電子部品10であり、一主面
1aが図示しない電極部を有する電極部分を含む回路が
形成される面となされる複数のベアチップ部品1が上記
一主面1a(以下、回路面1aと称する。)が一面を形
成するように配置され、これらベアチップ部品1が絶縁
材3により封止されてなり、これらベアチップ部品1の
回路面1a側に複数の配線層5が絶縁層4を介して積層
される配線部6が配置されてなるものである。
チチップモジュールである電子部品10であり、一主面
1aが図示しない電極部を有する電極部分を含む回路が
形成される面となされる複数のベアチップ部品1が上記
一主面1a(以下、回路面1aと称する。)が一面を形
成するように配置され、これらベアチップ部品1が絶縁
材3により封止されてなり、これらベアチップ部品1の
回路面1a側に複数の配線層5が絶縁層4を介して積層
される配線部6が配置されてなるものである。
【0025】上記ベアチップ部品1の回路面1a上の図
示しない回路の電極部上にはそれぞれはんだバンプ2が
設けられており、上記絶縁材3はベアチップ部品1の回
路面1aを覆い、はんだバンプ2の上端部のみ(すなわ
ち電極部分のみ)をそれぞれ露出させるようにして封止
している。なお、上記絶縁材3は例えばエポキシ樹脂等
の樹脂よりなる。すなわち、本例の電子部品10におい
ては、ベアチップ部品1の電極部分以外は絶縁材3によ
り確実に覆われている。
示しない回路の電極部上にはそれぞれはんだバンプ2が
設けられており、上記絶縁材3はベアチップ部品1の回
路面1aを覆い、はんだバンプ2の上端部のみ(すなわ
ち電極部分のみ)をそれぞれ露出させるようにして封止
している。なお、上記絶縁材3は例えばエポキシ樹脂等
の樹脂よりなる。すなわち、本例の電子部品10におい
ては、ベアチップ部品1の電極部分以外は絶縁材3によ
り確実に覆われている。
【0026】また、上記配線部6においては、ベアチッ
プ部品1の回路面1a上に最下層となる絶縁層4が形成
されており、この上に最下層となる配線層5が形成さ
れ、この上にまた絶縁層4を介して配線層5が積層形成
されており、最上層は絶縁層4とされ、都合2層の配線
層5が形成されている。上記絶縁層4は感光性樹脂より
なり、絶縁層4及び配線層5はいわゆるビルドアップ基
板と同様にして形成されている。
プ部品1の回路面1a上に最下層となる絶縁層4が形成
されており、この上に最下層となる配線層5が形成さ
れ、この上にまた絶縁層4を介して配線層5が積層形成
されており、最上層は絶縁層4とされ、都合2層の配線
層5が形成されている。上記絶縁層4は感光性樹脂より
なり、絶縁層4及び配線層5はいわゆるビルドアップ基
板と同様にして形成されている。
【0027】本例の電子部品10においては、上述のよ
うに、ベアチップ部品1の電極部分以外が絶縁材3によ
り確実に覆われていることから、上記のようにベアチッ
プ部品1の回路面1a側に複数の配線層5を絶縁層4を
介して積層形成しても、ベアチップ部品1の回路面1a
と配線部6間に樹脂が充填され、回路面1aが保護され
る。このことはベアチップ部品1を高密度に実装しても
同様である。
うに、ベアチップ部品1の電極部分以外が絶縁材3によ
り確実に覆われていることから、上記のようにベアチッ
プ部品1の回路面1a側に複数の配線層5を絶縁層4を
介して積層形成しても、ベアチップ部品1の回路面1a
と配線部6間に樹脂が充填され、回路面1aが保護され
る。このことはベアチップ部品1を高密度に実装しても
同様である。
【0028】そして、上記配線部6においては、最下層
となる絶縁層4に所定のはんだバンプ2にそれぞれ対応
し、内部に導電材料が配される貫通孔であるバイアホー
ル7が形成されており、はんだバンプ2と最下層となる
配線層5が電気的に接続されている。さらには、他の絶
縁層4の所定の位置にもバイアホール7が形成されてお
り、異なる配線層5間、或いははんだバンプ7と最下層
ではない配線層5間が電気的に接続されている。
となる絶縁層4に所定のはんだバンプ2にそれぞれ対応
し、内部に導電材料が配される貫通孔であるバイアホー
ル7が形成されており、はんだバンプ2と最下層となる
配線層5が電気的に接続されている。さらには、他の絶
縁層4の所定の位置にもバイアホール7が形成されてお
り、異なる配線層5間、或いははんだバンプ7と最下層
ではない配線層5間が電気的に接続されている。
【0029】すなわち、本例の電子部品10において
は、配線層5が比較的高密度とされ、配線部6の小型化
がなされ、絶縁層4が比較的薄型とされ、配線部6の薄
型化がなされる。
は、配線層5が比較的高密度とされ、配線部6の小型化
がなされ、絶縁層4が比較的薄型とされ、配線部6の薄
型化がなされる。
【0030】なお、最上層となる配線層5においては、
その一端5a側に導体パターンの端部であり、外部との
接続部となる複数の外部端子5b(図1中には1箇所の
みを示す。)が形成されており、最上層となる絶縁層4
は各外部端子5bを露出させるように最上層となる配線
層5上に積層形成されている。
その一端5a側に導体パターンの端部であり、外部との
接続部となる複数の外部端子5b(図1中には1箇所の
みを示す。)が形成されており、最上層となる絶縁層4
は各外部端子5bを露出させるように最上層となる配線
層5上に積層形成されている。
【0031】すなわち、本例の電子部品10において
は、各外部端子5bがそれぞれ図示しないマザーボード
の対応する電極に電気的に接続されることにより、各ベ
アチップ部品1においては、それぞれ対応するはんだバ
ンプ2と、配線層5と、バイアホール7と、外部端子5
bとを順次介してマザーボードからの信号が入力され、
又は信号を出力し得るようになされている。
は、各外部端子5bがそれぞれ図示しないマザーボード
の対応する電極に電気的に接続されることにより、各ベ
アチップ部品1においては、それぞれ対応するはんだバ
ンプ2と、配線層5と、バイアホール7と、外部端子5
bとを順次介してマザーボードからの信号が入力され、
又は信号を出力し得るようになされている。
【0032】また、本例の電子部品10においては、各
外部端子5bに図示しない検査装置の図示しないプロー
ブを接触させることにより、各外部端子5bにそれぞれ
対応する配線層5及びバイアホール7の断線の有無や、
はんだバンプ2の破損の有無、さらにはベアチップ部品
1の故障の有無等を容易に検査し得るようになされてい
る。
外部端子5bに図示しない検査装置の図示しないプロー
ブを接触させることにより、各外部端子5bにそれぞれ
対応する配線層5及びバイアホール7の断線の有無や、
はんだバンプ2の破損の有無、さらにはベアチップ部品
1の故障の有無等を容易に検査し得るようになされてい
る。
【0033】さらに、本例の電子部品10においては、
ベアチップ部品1の回路面1aと反対側の主面1bと接
するように金属板8が接合材9を介して設けられてお
り、ベアチップ部品1の動作により発生する熱を効率良
く放熱でき得るようになされている。
ベアチップ部品1の回路面1aと反対側の主面1bと接
するように金属板8が接合材9を介して設けられてお
り、ベアチップ部品1の動作により発生する熱を効率良
く放熱でき得るようになされている。
【0034】すなわち、本例の電子部品10において
は、ベアチップ部品1の電極部分以外が絶縁材3により
確実に覆われていることから、ベアチップ部品1を高密
度に実装してもベアチップ部品1の回路面1aと配線部
6間に樹脂が充填され、回路面1aが保護され、品質及
び信頼性を損なうことなく、ベアチップ部品1を高密度
に実装して小型化を図ることが可能である。なお、本例
の電子部品10においては、はんだバンプ2の上端部の
みが露呈するように絶縁材3により封止されていること
からはんだバンプ2の損傷も防止される。
は、ベアチップ部品1の電極部分以外が絶縁材3により
確実に覆われていることから、ベアチップ部品1を高密
度に実装してもベアチップ部品1の回路面1aと配線部
6間に樹脂が充填され、回路面1aが保護され、品質及
び信頼性を損なうことなく、ベアチップ部品1を高密度
に実装して小型化を図ることが可能である。なお、本例
の電子部品10においては、はんだバンプ2の上端部の
みが露呈するように絶縁材3により封止されていること
からはんだバンプ2の損傷も防止される。
【0035】また、本例の電子部品10においては、絶
縁層4及び配線層5をビルドアップ基板と同様にして形
成していることから、配線層5が比較的高密度とされ、
配線部6の小型化がなされ、絶縁層4が比較的薄型とさ
れ、配線部6の薄型化がなされ、小型化に対応可能であ
る。すなわち、上記のようにして絶縁層4を形成する場
合、その厚さは20(μm)〜30(μm)程度であ
り、多層としても従来使用されていた多層配線基板と比
較して遙かに薄型化が可能である。
縁層4及び配線層5をビルドアップ基板と同様にして形
成していることから、配線層5が比較的高密度とされ、
配線部6の小型化がなされ、絶縁層4が比較的薄型とさ
れ、配線部6の薄型化がなされ、小型化に対応可能であ
る。すなわち、上記のようにして絶縁層4を形成する場
合、その厚さは20(μm)〜30(μm)程度であ
り、多層としても従来使用されていた多層配線基板と比
較して遙かに薄型化が可能である。
【0036】さらに、本例の電子部品10においては、
絶縁層4として比較的熱膨張係数が低い感光性樹脂を使
用していることから、ベアチップ部品1の数を多くした
場合においても配線部6とベアチップ部品1との熱膨張
係数の違いに起因する熱応力が発生し難く、はんだバン
プ2を大きくせずにはんだバンプ2に集中する熱応力を
絶縁材3だけで緩和することが可能である。
絶縁層4として比較的熱膨張係数が低い感光性樹脂を使
用していることから、ベアチップ部品1の数を多くした
場合においても配線部6とベアチップ部品1との熱膨張
係数の違いに起因する熱応力が発生し難く、はんだバン
プ2を大きくせずにはんだバンプ2に集中する熱応力を
絶縁材3だけで緩和することが可能である。
【0037】さらにまた、本例の電子部品10において
は、ベアチップ部品1の主面1bと接するように金属板
8を配していることから、ベアチップ部品1の動作によ
り発生する熱を効率良く放熱でき得るようになされてお
り、小型化に対応可能である。
は、ベアチップ部品1の主面1bと接するように金属板
8を配していることから、ベアチップ部品1の動作によ
り発生する熱を効率良く放熱でき得るようになされてお
り、小型化に対応可能である。
【0038】次に、上述した電子部品の製造方法につい
て述べる。すなわち、先ず図2に示すように、各ベアチ
ップ部品1のそれぞれの回路面1aに形成された図示し
ない複数の電極部上に、それぞれはんだバンプ2を形成
する。この後、各ベアチップ部品1をそれぞれ回路面1
aが上方を向きかつ一面を形成するように金属板8に所
定状態に配置して接合剤9により接着する。
て述べる。すなわち、先ず図2に示すように、各ベアチ
ップ部品1のそれぞれの回路面1aに形成された図示し
ない複数の電極部上に、それぞれはんだバンプ2を形成
する。この後、各ベアチップ部品1をそれぞれ回路面1
aが上方を向きかつ一面を形成するように金属板8に所
定状態に配置して接合剤9により接着する。
【0039】次に、図3に示すように、図示しない所定
のモールド成形装置を用いて各ベアチップ部品1と、各
はんだバンプ2とを埋め込むような形状に例えばエポキ
シ樹脂等の樹脂である絶縁材3を充填してモールドシー
ト13として成形を行い、これらベアチップ部品1を封
止する。このようにすれば、各ベアチップ部品1間の間
隔に係わらずに当該ベアチップ部品1を絶縁材3により
確実に固定できると共に回路面1aを絶縁材3により確
実に覆うことができ、ベアチップ部品1の回路面1aを
外気に含まれる不純物及び水分から保護することが可能
となる。したがって各ベアチップ部品1の間隔を、特性
を損なうことなく前述の従来のマルチチップモジュール
のような電子部品におけるベアチップ部品間の間隔より
も格段に狭くし得る。すなわち、ベアチップ部品1を高
密度に実装することが可能となり、このようにして製造
される電子部品においては、品質及び信頼性を低下させ
ることなく小型化が可能となる。
のモールド成形装置を用いて各ベアチップ部品1と、各
はんだバンプ2とを埋め込むような形状に例えばエポキ
シ樹脂等の樹脂である絶縁材3を充填してモールドシー
ト13として成形を行い、これらベアチップ部品1を封
止する。このようにすれば、各ベアチップ部品1間の間
隔に係わらずに当該ベアチップ部品1を絶縁材3により
確実に固定できると共に回路面1aを絶縁材3により確
実に覆うことができ、ベアチップ部品1の回路面1aを
外気に含まれる不純物及び水分から保護することが可能
となる。したがって各ベアチップ部品1の間隔を、特性
を損なうことなく前述の従来のマルチチップモジュール
のような電子部品におけるベアチップ部品間の間隔より
も格段に狭くし得る。すなわち、ベアチップ部品1を高
密度に実装することが可能となり、このようにして製造
される電子部品においては、品質及び信頼性を低下させ
ることなく小型化が可能となる。
【0040】次いで、図4に示すように、各はんだバン
プ2の高さがそれぞれ一様に所定高さとなるように、ベ
アチップ部品1の回路面1a側となるモールドシート1
3の上面13a側を図示しない所定の研磨機によって研
磨して除去し、各はんだバンプ2の上部を露出させる。
かくして、各ベアチップ部品1が、回路面1aが覆われ
ると共に各はんだバンプ2の上部が露出されるように絶
縁材3によって一体に封止され、かつ金属板8が取り付
けられたモールドシート13が形成されることとなる。
プ2の高さがそれぞれ一様に所定高さとなるように、ベ
アチップ部品1の回路面1a側となるモールドシート1
3の上面13a側を図示しない所定の研磨機によって研
磨して除去し、各はんだバンプ2の上部を露出させる。
かくして、各ベアチップ部品1が、回路面1aが覆われ
ると共に各はんだバンプ2の上部が露出されるように絶
縁材3によって一体に封止され、かつ金属板8が取り付
けられたモールドシート13が形成されることとなる。
【0041】続いて上記モールドシート13上に配線部
6を形成する。すなわち、モールドシート13のはんだ
バンプ2が露呈する上面13aに感光性樹脂である例え
ばポリイミドを滴下又は塗布する。そして、スピンコー
トを行い、感光性樹脂を例えば30(μm)〜50(μ
m)の厚さとなるように広げる。
6を形成する。すなわち、モールドシート13のはんだ
バンプ2が露呈する上面13aに感光性樹脂である例え
ばポリイミドを滴下又は塗布する。そして、スピンコー
トを行い、感光性樹脂を例えば30(μm)〜50(μ
m)の厚さとなるように広げる。
【0042】次に、このモールドシート13を、内部が
所定温度に維持された図示しない所定の加熱炉内に入れ
て所定時間加熱することにより、感光性樹脂を硬化させ
る。さらに、この後、当該硬化した感光性樹脂の所定の
はんだバンプ2にそれぞれ対応する所定位置に、所定の
フォトプロセスにより図5に示すように所定径を有する
貫通孔7aを形成することにより、モールドシート13
の上面13a上に感光性樹脂からなり、最下層となる絶
縁層4を形成する。
所定温度に維持された図示しない所定の加熱炉内に入れ
て所定時間加熱することにより、感光性樹脂を硬化させ
る。さらに、この後、当該硬化した感光性樹脂の所定の
はんだバンプ2にそれぞれ対応する所定位置に、所定の
フォトプロセスにより図5に示すように所定径を有する
貫通孔7aを形成することにより、モールドシート13
の上面13a上に感光性樹脂からなり、最下層となる絶
縁層4を形成する。
【0043】さらに、図示しない所定のスパッタ装置を
用いて絶縁層4上及び各貫通孔7aの内周面上にそれぞ
れ銅をスパッタリングして、絶縁層4上に所定の厚みを
有する銅薄膜を積層形成すると共に複数のバイアホール
7を形成する。この後、銅薄膜をフォトプロセスにより
パターニングして図6中に示すように最下層となる絶縁
層4上にそれぞれ対応するバイアホール7と導通接続さ
れた導体パターンからなる最下層となる配線層5を形成
する。
用いて絶縁層4上及び各貫通孔7aの内周面上にそれぞ
れ銅をスパッタリングして、絶縁層4上に所定の厚みを
有する銅薄膜を積層形成すると共に複数のバイアホール
7を形成する。この後、銅薄膜をフォトプロセスにより
パターニングして図6中に示すように最下層となる絶縁
層4上にそれぞれ対応するバイアホール7と導通接続さ
れた導体パターンからなる最下層となる配線層5を形成
する。
【0044】これによりベアチップ部品1の各電極部
が、それぞれ対応するはんだバンプ2と、バイアホール
7とを順次介して対応する配線層5に導通接続される。
が、それぞれ対応するはんだバンプ2と、バイアホール
7とを順次介して対応する配線層5に導通接続される。
【0045】さらに、同様にして図6中に示すように最
下層となる配線層5上に絶縁層4を介して最上層となる
配線層5を形成する。
下層となる配線層5上に絶縁層4を介して最上層となる
配線層5を形成する。
【0046】なお、このとき、最上層となる配線層5を
一端5aに外部端子5bを有するものとすることは言う
までもなく、配線層5間に挟まれる絶縁層4にもバイア
ホール7を形成し、配線層5間を電気的に接続するよう
にすることも言うまでもない。
一端5aに外部端子5bを有するものとすることは言う
までもなく、配線層5間に挟まれる絶縁層4にもバイア
ホール7を形成し、配線層5間を電気的に接続するよう
にすることも言うまでもない。
【0047】さらに、最上層となる配線層5上に、感光
性樹脂である例えばポリイミドを滴下又は塗布した後ス
ピンコートして当該配線層5を感光性樹脂で覆う。次い
でモールドシート13を図示しない所定の加熱炉内に入
れて所定時間加熱することにより、感光性樹脂を硬化さ
せ、かくして最上層となる配線層5上に最上層となる絶
縁層4を積層形成する。この後、最上層となる配線層5
上に積層形成した最上層となる絶縁層4の所定の一端側
を、所定のフォトプロセスにより所定幅を有するように
剥離する。これにより最上層となる配線層5の各外部端
子5bを露出させる。かくして絶縁層4と、配線層5と
が順次交互に積層形成されてなる配線部6をモールドシ
ート13上に形成して電子部品を完成する。
性樹脂である例えばポリイミドを滴下又は塗布した後ス
ピンコートして当該配線層5を感光性樹脂で覆う。次い
でモールドシート13を図示しない所定の加熱炉内に入
れて所定時間加熱することにより、感光性樹脂を硬化さ
せ、かくして最上層となる配線層5上に最上層となる絶
縁層4を積層形成する。この後、最上層となる配線層5
上に積層形成した最上層となる絶縁層4の所定の一端側
を、所定のフォトプロセスにより所定幅を有するように
剥離する。これにより最上層となる配線層5の各外部端
子5bを露出させる。かくして絶縁層4と、配線層5と
が順次交互に積層形成されてなる配線部6をモールドシ
ート13上に形成して電子部品を完成する。
【0048】本例においては、配線層5を銅薄膜を所定
のフォトプロセスにより加工して形成するようにしてい
ることから、各配線層5のパターンは線幅及び線間が2
0(μm)〜30(μm)程度のパターンとなり、従来
のマルチチップモジュール等の電子部品の配線層よりも
高密度な配線層を形成することが可能であり、配線部6
を小型化することが可能となり、製造される電子部品の
小型化が可能となる。
のフォトプロセスにより加工して形成するようにしてい
ることから、各配線層5のパターンは線幅及び線間が2
0(μm)〜30(μm)程度のパターンとなり、従来
のマルチチップモジュール等の電子部品の配線層よりも
高密度な配線層を形成することが可能であり、配線部6
を小型化することが可能となり、製造される電子部品の
小型化が可能となる。
【0049】さらに、本例においては、絶縁層4の一層
当たりの厚みを30(μm)〜50(μm)程度として
おり、従来のマルチチップモジュール等の電子部品の絶
縁層よりも大幅に薄い絶縁層を形成することが可能であ
り、配線部6を薄型化することが可能となり、製造され
る電子部品の小型化及び軽量化が可能となる。
当たりの厚みを30(μm)〜50(μm)程度として
おり、従来のマルチチップモジュール等の電子部品の絶
縁層よりも大幅に薄い絶縁層を形成することが可能であ
り、配線部6を薄型化することが可能となり、製造され
る電子部品の小型化及び軽量化が可能となる。
【0050】また、本例においては、従来のマルチチッ
プモジュール等の電子部品の多層配線基板に使用される
絶縁基板又は有機基板等である絶縁層に比べて、比較的
熱膨張係数の低いポリイミド樹脂等により絶縁層4を形
成するようにしており、従来のマルチチップモジュール
等の電子部品に実装されるベアチップ部品の数に比べ
て、格段に多いベアチップ部品1を実装するようにして
も、各はんだバンプ2の大きさを大きくせずに各はんだ
バンプ2に集中する熱応力を絶縁材3だけで緩和させ
て、各はんだバンプ2の破損を防止することができる。
プモジュール等の電子部品の多層配線基板に使用される
絶縁基板又は有機基板等である絶縁層に比べて、比較的
熱膨張係数の低いポリイミド樹脂等により絶縁層4を形
成するようにしており、従来のマルチチップモジュール
等の電子部品に実装されるベアチップ部品の数に比べ
て、格段に多いベアチップ部品1を実装するようにして
も、各はんだバンプ2の大きさを大きくせずに各はんだ
バンプ2に集中する熱応力を絶縁材3だけで緩和させ
て、各はんだバンプ2の破損を防止することができる。
【0051】本発明を適用した電子部品としては、図7
に示すようなものも挙げられる。この電子部品20は前
述の電子部品10と略同様の構成を有するものである。
そこで、図7中においては、図1と同様の構成を有する
部分については同一符号を付して説明を省略することと
する。
に示すようなものも挙げられる。この電子部品20は前
述の電子部品10と略同様の構成を有するものである。
そこで、図7中においては、図1と同様の構成を有する
部分については同一符号を付して説明を省略することと
する。
【0052】本例の電子部品20と前述の電子部品10
において大きく異なる点は、ベアチップ部品21の回路
面21aの電極部上にはんだバンプが形成されていない
点である。すなわち、各ベアチップ部品21は回路面2
1aの電極部22の上面22aのみが(電極部分のみ
が)露呈するように絶縁材3により封止されている。な
お、この電極部22は回路面21aに形成される図示し
ない回路よりも凸となされている。
において大きく異なる点は、ベアチップ部品21の回路
面21aの電極部上にはんだバンプが形成されていない
点である。すなわち、各ベアチップ部品21は回路面2
1aの電極部22の上面22aのみが(電極部分のみ
が)露呈するように絶縁材3により封止されている。な
お、この電極部22は回路面21aに形成される図示し
ない回路よりも凸となされている。
【0053】そして、所定の電極部22に対応する位置
にバイアホール7が設けられて、配線層5との電気的な
接続がなされている。
にバイアホール7が設けられて、配線層5との電気的な
接続がなされている。
【0054】したがって、この電子部品20においても
前述の電子部品10と同様の効果が得られ、ベアチップ
部品21を高密度に実装することが可能であり、配線部
6の薄型化及び小型化がなされ、ベアチップ部品1の動
作により発生する熱を効率良く放熱でき得ることから、
小型化に十分対応可能である。
前述の電子部品10と同様の効果が得られ、ベアチップ
部品21を高密度に実装することが可能であり、配線部
6の薄型化及び小型化がなされ、ベアチップ部品1の動
作により発生する熱を効率良く放熱でき得ることから、
小型化に十分対応可能である。
【0055】また、本例の電子部品20においても、各
外部端子5bに図示しない検査装置の図示しないプロー
ブを接触させることにより、各外部端子5bにそれぞれ
対応する配線層5及びバイアホール7の断線の有無や、
ベアチップ部品21の故障の有無等を容易に検査し得る
ようになされている。
外部端子5bに図示しない検査装置の図示しないプロー
ブを接触させることにより、各外部端子5bにそれぞれ
対応する配線層5及びバイアホール7の断線の有無や、
ベアチップ部品21の故障の有無等を容易に検査し得る
ようになされている。
【0056】次に、本例の電子部品20の製造方法につ
いて述べる。すなわち、先ず、図8に示すように、複数
のベアチップ部品21を回路面21aの回路よりも凸と
なされている電極部22の上面22aを接触面として板
材である仮固定板24に所定状態に配置して仮固定す
る。
いて述べる。すなわち、先ず、図8に示すように、複数
のベアチップ部品21を回路面21aの回路よりも凸と
なされている電極部22の上面22aを接触面として板
材である仮固定板24に所定状態に配置して仮固定す
る。
【0057】次いで、図9に示すように図示しない所定
のモールド成形装置を用いて各ベアチップ部品21を埋
め込むような形状に例えばエポキシ樹脂等の樹脂である
絶縁材3を充填してモールドシート23として成形を行
い、これらベアチップ部品21を封止する。このように
すれば、各ベアチップ部品21間の間隔に係わらずに当
該ベアチップ部品21を樹脂23により確実に固定でき
ると共に、回路面21aと仮固定板24間に絶縁材3が
流れ込むことから回路面21aを絶縁材3により確実に
覆うことができ、ベアチップ部品21の回路面21aを
外気に含まれる不純物及び水分から保護することが可能
となる。したがって各ベアチップ部品21の間隔を、特
性を損なうことなく前述したような従来のマルチチップ
モジュールのような電子部品におけるベアチップ部品間
の間隔よりも格段に狭くし得る。すなわち、ベアチップ
部品21を高密度に実装することが可能となり、このよ
うにして製造される電子部品においては、品質及び信頼
性を低下させることなく小型化が可能となる。
のモールド成形装置を用いて各ベアチップ部品21を埋
め込むような形状に例えばエポキシ樹脂等の樹脂である
絶縁材3を充填してモールドシート23として成形を行
い、これらベアチップ部品21を封止する。このように
すれば、各ベアチップ部品21間の間隔に係わらずに当
該ベアチップ部品21を樹脂23により確実に固定でき
ると共に、回路面21aと仮固定板24間に絶縁材3が
流れ込むことから回路面21aを絶縁材3により確実に
覆うことができ、ベアチップ部品21の回路面21aを
外気に含まれる不純物及び水分から保護することが可能
となる。したがって各ベアチップ部品21の間隔を、特
性を損なうことなく前述したような従来のマルチチップ
モジュールのような電子部品におけるベアチップ部品間
の間隔よりも格段に狭くし得る。すなわち、ベアチップ
部品21を高密度に実装することが可能となり、このよ
うにして製造される電子部品においては、品質及び信頼
性を低下させることなく小型化が可能となる。
【0058】次に、仮固定板24を取り外し、図10に
示すようにベアチップ部品21の回路面21a側の電極
部22の上面22aのみを露呈させ、さらに回路面21
aとは反対側の主面21b側の絶縁材3をベアチップ部
品21の上記主面21bが現れるまで図示しない研磨機
を用いて研磨して除去する。
示すようにベアチップ部品21の回路面21a側の電極
部22の上面22aのみを露呈させ、さらに回路面21
aとは反対側の主面21b側の絶縁材3をベアチップ部
品21の上記主面21bが現れるまで図示しない研磨機
を用いて研磨して除去する。
【0059】続いて、図11に示すように、ベアチップ
部品21の主面21b側に接合材19を介して放熱板と
なる金属板8を接合する。かくして各ベアチップ部品2
1が、各電極部22が露出されるように絶縁材3によっ
て一体に封止され、かつ金属板8が取り付けられたモー
ルドシート23が形成されることとなる。
部品21の主面21b側に接合材19を介して放熱板と
なる金属板8を接合する。かくして各ベアチップ部品2
1が、各電極部22が露出されるように絶縁材3によっ
て一体に封止され、かつ金属板8が取り付けられたモー
ルドシート23が形成されることとなる。
【0060】続いて上記モールドシート23に配線部6
を形成する。すなわち、モールドシート23の電極部2
2の上面22aが露呈する上面23aに感光性樹脂であ
る例えばポリイミドを滴下又は塗布する。そして、スピ
ンコートを行い、感光性樹脂を例えば30(μm)〜5
0(μm)の厚さとなるように広げる。
を形成する。すなわち、モールドシート23の電極部2
2の上面22aが露呈する上面23aに感光性樹脂であ
る例えばポリイミドを滴下又は塗布する。そして、スピ
ンコートを行い、感光性樹脂を例えば30(μm)〜5
0(μm)の厚さとなるように広げる。
【0061】次に、このモールドシート23を、内部が
所定温度に維持された図示しない所定の加熱炉内に入れ
て所定時間加熱することにより、感光性樹脂を硬化させ
る。さらに、この後、当該硬化した感光性樹脂の所定の
電極部22にそれぞれ対応する所定位置に、所定のフォ
トプロセスにより図12に示すように所定径を有する貫
通孔7aを形成することにより、モールドシート23の
上面23a上に感光性樹脂からなり、最下層となる絶縁
層4を形成する。
所定温度に維持された図示しない所定の加熱炉内に入れ
て所定時間加熱することにより、感光性樹脂を硬化させ
る。さらに、この後、当該硬化した感光性樹脂の所定の
電極部22にそれぞれ対応する所定位置に、所定のフォ
トプロセスにより図12に示すように所定径を有する貫
通孔7aを形成することにより、モールドシート23の
上面23a上に感光性樹脂からなり、最下層となる絶縁
層4を形成する。
【0062】さらに、図示しない所定のスパッタ装置を
用いて絶縁層4上及び各貫通孔7aの内周面上にそれぞ
れ銅をスパッタリングして、絶縁層4上に所定の厚みを
有する銅薄膜を積層形成すると共に複数のバイアホール
7を形成する。この後銅薄膜をフォトプロセスによりパ
ターニングして図13中に示すように最下層となる絶縁
層4上にそれぞれ対応するバイアホール7と導通接続さ
れた導体パターンからなる最下層となる配線層5を形成
する。
用いて絶縁層4上及び各貫通孔7aの内周面上にそれぞ
れ銅をスパッタリングして、絶縁層4上に所定の厚みを
有する銅薄膜を積層形成すると共に複数のバイアホール
7を形成する。この後銅薄膜をフォトプロセスによりパ
ターニングして図13中に示すように最下層となる絶縁
層4上にそれぞれ対応するバイアホール7と導通接続さ
れた導体パターンからなる最下層となる配線層5を形成
する。
【0063】これによりベアチップ部品21の各電極部
22が、それぞれ対応するバイアホール7を順次介して
対応する配線層5に導通接続される。
22が、それぞれ対応するバイアホール7を順次介して
対応する配線層5に導通接続される。
【0064】さらに、同様にして図13中に示すように
最下層となる配線層5上に絶縁層4を介して最上層とな
る配線層5を形成する。
最下層となる配線層5上に絶縁層4を介して最上層とな
る配線層5を形成する。
【0065】なお、このとき、最上層となる配線層5を
一端5aに外部端子5bを有するものとすることは言う
までもなく、配線層5間に挟まれる絶縁層4にもバイア
ホール7を形成し、配線層5間を電気的に接続するよう
にすることも言うまでもない。
一端5aに外部端子5bを有するものとすることは言う
までもなく、配線層5間に挟まれる絶縁層4にもバイア
ホール7を形成し、配線層5間を電気的に接続するよう
にすることも言うまでもない。
【0066】さらに、最上層となる配線層5上に、ポリ
イミド樹脂等の感光性樹脂を滴下又は塗布した後スピン
コートして当該配線層5を感光性樹脂で覆う。次いでモ
ールドシート23を図示しない所定の加熱炉内に入れて
所定時間加熱することにより、感光性樹脂を硬化させ、
かくして最上層となる配線層5上に最上層となる絶縁層
4を積層形成する。この後、最上層となる配線層5上に
積層形成した最上層となる絶縁層4の所定の一端側を、
所定のフォトプロセスにより所定幅を有するように剥離
する。これにより最上層となる配線層5の各外部端子5
bを露出させる。かくして絶縁層4と、配線層5とが順
次交互に積層形成されてなる配線部6をモールドシート
23上に形成して電子部品を完成する。
イミド樹脂等の感光性樹脂を滴下又は塗布した後スピン
コートして当該配線層5を感光性樹脂で覆う。次いでモ
ールドシート23を図示しない所定の加熱炉内に入れて
所定時間加熱することにより、感光性樹脂を硬化させ、
かくして最上層となる配線層5上に最上層となる絶縁層
4を積層形成する。この後、最上層となる配線層5上に
積層形成した最上層となる絶縁層4の所定の一端側を、
所定のフォトプロセスにより所定幅を有するように剥離
する。これにより最上層となる配線層5の各外部端子5
bを露出させる。かくして絶縁層4と、配線層5とが順
次交互に積層形成されてなる配線部6をモールドシート
23上に形成して電子部品を完成する。
【0067】本例においても、前述した例と同様の効果
が得られ、配線部6を小型化及び薄型化することが可能
となり、小型化に十分対応可能である。
が得られ、配線部6を小型化及び薄型化することが可能
となり、小型化に十分対応可能である。
【0068】さらには、本例においては、はんだバンプ
等の突起電極を形成しないことから、製造工程が簡略化
されて生産性も向上する。
等の突起電極を形成しないことから、製造工程が簡略化
されて生産性も向上する。
【0069】上述した第1の例においては、各ベアチッ
プ部品1の回路面1aに形成された各電極部にそれぞれ
はんだバンプ2を形成するようにした場合について述べ
たが、本発明はこれに限らず、はんだバンプ2に代え
て、例えば、各ベアチップ部品1の回路面1aに形成さ
れた各電極部上にそれぞれ金よりなる突起電極を設ける
ようにしても良い。
プ部品1の回路面1aに形成された各電極部にそれぞれ
はんだバンプ2を形成するようにした場合について述べ
たが、本発明はこれに限らず、はんだバンプ2に代え
て、例えば、各ベアチップ部品1の回路面1aに形成さ
れた各電極部上にそれぞれ金よりなる突起電極を設ける
ようにしても良い。
【0070】また、上述の第1及び第2の例において
は、本発明を一層のマルチチップモジュールである電子
部品に適用するようにした場合について述べたが、本発
明はこれに限らず、複数のマルチチップモジュールをそ
れぞれエポキシ系等の接着剤を用いて張り合わせ積層し
た電子部品に適用するようにしても良い。
は、本発明を一層のマルチチップモジュールである電子
部品に適用するようにした場合について述べたが、本発
明はこれに限らず、複数のマルチチップモジュールをそ
れぞれエポキシ系等の接着剤を用いて張り合わせ積層し
た電子部品に適用するようにしても良い。
【0071】さらに、上述の第1及び第2の例において
は、成形機を使用して絶縁材3を充填して成形した場合
について述べたが、本発明はこれに限らず、その他の手
法によって各ベアチップ部品1,21を一体に封止する
ようにしても良い。
は、成形機を使用して絶縁材3を充填して成形した場合
について述べたが、本発明はこれに限らず、その他の手
法によって各ベアチップ部品1,21を一体に封止する
ようにしても良い。
【0072】さらにまた、上述の第1及び第2の例にお
いては、絶縁層4をポリイミドによって形成することと
したが、本発明はこれに限らず、他の感光性樹脂により
絶縁層4を形成するようにしても良い。
いては、絶縁層4をポリイミドによって形成することと
したが、本発明はこれに限らず、他の感光性樹脂により
絶縁層4を形成するようにしても良い。
【0073】さらには、上述の第1及び第2の例におい
ては、絶縁層4をスピンコートによって形成することと
したが、本発明はこれに限らず、印刷法等の手法により
絶縁層4を形成するようにしても良い。
ては、絶縁層4をスピンコートによって形成することと
したが、本発明はこれに限らず、印刷法等の手法により
絶縁層4を形成するようにしても良い。
【0074】また、上述の第1及び第2の例において
は、配線層の5の導体パターンを銅薄膜から形成するよ
うにしたが、本発明はこれに限らず、導体パターンをア
ルミニウム薄膜等のような種々の導電性金属薄膜から形
成するようにしても良い。また、銅箔やアルミニウム箔
等のように金属箔から形成しても良い。
は、配線層の5の導体パターンを銅薄膜から形成するよ
うにしたが、本発明はこれに限らず、導体パターンをア
ルミニウム薄膜等のような種々の導電性金属薄膜から形
成するようにしても良い。また、銅箔やアルミニウム箔
等のように金属箔から形成しても良い。
【0075】さらに、上述の第1及び第2の例において
は、絶縁材3としてエポキシ樹脂等の樹脂を使用した
が、絶縁材3としては、所定状態に配置された各ベアチ
ップ部品1,21を一体に封止することができれば、そ
の他の樹脂材等のような種々の絶縁材を適用するように
しても良い。
は、絶縁材3としてエポキシ樹脂等の樹脂を使用した
が、絶縁材3としては、所定状態に配置された各ベアチ
ップ部品1,21を一体に封止することができれば、そ
の他の樹脂材等のような種々の絶縁材を適用するように
しても良い。
【0076】さらにまた、上述の第1及び第2の例にお
いては、各はんだバンプとそれぞれ対応する配線層及び
それぞれ対応する配線層間を導通接続する導通接続手段
として、貫通孔7aの内周面上に銅薄膜が形成されてな
るバイアホール7を適用するようにした場合について述
べたが、本発明はこれに限らず、貫通孔7aの内周面上
にアルミニウム薄膜が形成されてなるバイアホールや、
当該貫通孔7aを埋め込むようにして銀等の導電材が充
填されてなるバイアホール等の導通接続手段を適用する
ようにしても良い。
いては、各はんだバンプとそれぞれ対応する配線層及び
それぞれ対応する配線層間を導通接続する導通接続手段
として、貫通孔7aの内周面上に銅薄膜が形成されてな
るバイアホール7を適用するようにした場合について述
べたが、本発明はこれに限らず、貫通孔7aの内周面上
にアルミニウム薄膜が形成されてなるバイアホールや、
当該貫通孔7aを埋め込むようにして銀等の導電材が充
填されてなるバイアホール等の導通接続手段を適用する
ようにしても良い。
【0077】さらには、上述の第1及び第2の例におい
ては、本発明をマルチチップモジュールである電子部品
10,20に適用した例について述べたが、本発明はこ
れに限られるものではなく、複数の電子部品が設けられ
てなる半導体装置等に適用するようにしても良い。
ては、本発明をマルチチップモジュールである電子部品
10,20に適用した例について述べたが、本発明はこ
れに限られるものではなく、複数の電子部品が設けられ
てなる半導体装置等に適用するようにしても良い。
【0078】また、上述の第2の例においては、電子部
品20を製造する際、金属板8取り付け後に絶縁層4及
び配線層5を形成したが、本発明はこれに限らず、絶縁
層4及び配線層5を形成後に金属板を取り付けるように
しても良い。
品20を製造する際、金属板8取り付け後に絶縁層4及
び配線層5を形成したが、本発明はこれに限らず、絶縁
層4及び配線層5を形成後に金属板を取り付けるように
しても良い。
【0079】さらに、上述の第1及び第2の例において
は、全てのベアチップ部品1,21が金属板8と接合さ
れているように述べたが、本発明はこれに限らず、少な
くとも1つ以上のベアチップ部品1,21が金属板と接
合されていれば良い。
は、全てのベアチップ部品1,21が金属板8と接合さ
れているように述べたが、本発明はこれに限らず、少な
くとも1つ以上のベアチップ部品1,21が金属板と接
合されていれば良い。
【0080】さらにまた、上述の第2の例においては、
電子部品20を製造する方法としてはんだバンプを有し
ないベアチップ部品21を用いたが、本発明はこれに限
らず、この製造方法おいてもはんだバンプ等の突起電極
を有するベアチップ部品を用いても良い。
電子部品20を製造する方法としてはんだバンプを有し
ないベアチップ部品21を用いたが、本発明はこれに限
らず、この製造方法おいてもはんだバンプ等の突起電極
を有するベアチップ部品を用いても良い。
【0081】さらには、上述の第1及び第2の例におい
ては、放熱手段として放熱板である金属板8が独立して
設けられる例について述べたが、本発明はこれに限られ
るものではなく、複数個のベアチップ部品を封止する絶
縁材を覆うようなカバー部材を設け、ベアチップ部品の
回路面とは反対側となる主面にカバー部材の一部が接す
るようにして放熱手段としても良く、このようにすれば
最終的な形状の小型化もなされる。
ては、放熱手段として放熱板である金属板8が独立して
設けられる例について述べたが、本発明はこれに限られ
るものではなく、複数個のベアチップ部品を封止する絶
縁材を覆うようなカバー部材を設け、ベアチップ部品の
回路面とは反対側となる主面にカバー部材の一部が接す
るようにして放熱手段としても良く、このようにすれば
最終的な形状の小型化もなされる。
【0082】
【発明の効果】以上の説明からも明らかなように、本発
明の電子部品においては、複数のベアチップ部品をそれ
ぞれの回路面が一面を形成するように配置し、これらベ
アチップ部品を電極部分のみが露呈するように絶縁材に
より封止しているため、ベアチップ部品の電極部分以外
は樹脂により確実に覆われることとなり、このベアチッ
プ部品の回路面側に複数の配線層を絶縁層を介して積層
形成するようにしているため、ベアチップ部品を高密度
に実装してもベアチップ部品の回路面と配線部間に樹脂
が充填され、回路面が保護され、品質及び信頼性を損な
うことなく、容易に小型化がなされる。
明の電子部品においては、複数のベアチップ部品をそれ
ぞれの回路面が一面を形成するように配置し、これらベ
アチップ部品を電極部分のみが露呈するように絶縁材に
より封止しているため、ベアチップ部品の電極部分以外
は樹脂により確実に覆われることとなり、このベアチッ
プ部品の回路面側に複数の配線層を絶縁層を介して積層
形成するようにしているため、ベアチップ部品を高密度
に実装してもベアチップ部品の回路面と配線部間に樹脂
が充填され、回路面が保護され、品質及び信頼性を損な
うことなく、容易に小型化がなされる。
【0083】さらに、上記本発明の電子部品において、
絶縁層を感光性樹脂により形成し、ベアチップ部品の回
路面上に絶縁層を形成し、この上に複数層の配線層を絶
縁層を介して積層形成して、いわゆるビルドアップ基板
と同様にして絶縁層と配線層を形成するようにし、上記
絶縁層の所定の位置に内部に導電材料が配された孔部を
形成し、この孔部により、いわゆるスルーホールやバイ
アホールのようにして絶縁層を介して積層される電極部
と配線層間及び配線層同士を電気的に接続するようにす
れば、配線層が比較的高密度とされ、配線部の小型化が
なされ、絶縁層が比較的薄型とされ、配線部の薄型化が
なされ、小型化に十分対応可能である。
絶縁層を感光性樹脂により形成し、ベアチップ部品の回
路面上に絶縁層を形成し、この上に複数層の配線層を絶
縁層を介して積層形成して、いわゆるビルドアップ基板
と同様にして絶縁層と配線層を形成するようにし、上記
絶縁層の所定の位置に内部に導電材料が配された孔部を
形成し、この孔部により、いわゆるスルーホールやバイ
アホールのようにして絶縁層を介して積層される電極部
と配線層間及び配線層同士を電気的に接続するようにす
れば、配線層が比較的高密度とされ、配線部の小型化が
なされ、絶縁層が比較的薄型とされ、配線部の薄型化が
なされ、小型化に十分対応可能である。
【0084】さらに、上記本発明の電子部品において、
放熱手段としてベアチップ部品の回路面とは反対側とな
る主面に接する金属板を配するようにすれば、電子部品
の動作により生じる熱が効率良く放熱され、小型化に十
分対応可能である。
放熱手段としてベアチップ部品の回路面とは反対側とな
る主面に接する金属板を配するようにすれば、電子部品
の動作により生じる熱が効率良く放熱され、小型化に十
分対応可能である。
【0085】また、複数個のベアチップ部品を封止する
絶縁材を覆うようなカバー部材を設け、ベアチップ部品
の回路面とは反対側となる主面にカバー部材の一部が接
するようにして放熱手段とすれば、最終的な形状の小型
化もなされる。
絶縁材を覆うようなカバー部材を設け、ベアチップ部品
の回路面とは反対側となる主面にカバー部材の一部が接
するようにして放熱手段とすれば、最終的な形状の小型
化もなされる。
【図1】本発明を適用した電子部品の一例を示す断面図
である。
である。
【図2】本発明を適用した電子部品の製造方法の一例を
工程順に示す断面図であり、ベアチップ部品を金属板上
に配置する工程を示す断面図である。
工程順に示す断面図であり、ベアチップ部品を金属板上
に配置する工程を示す断面図である。
【図3】本発明を適用した電子部品の製造方法の一例を
工程順に示す断面図であり、ベアチップ部品を絶縁材に
より封止する工程を示す断面図である。
工程順に示す断面図であり、ベアチップ部品を絶縁材に
より封止する工程を示す断面図である。
【図4】本発明を適用した電子部品の製造方法の一例を
工程順に示す断面図であり、モールドシートの上面を研
磨する工程を示す断面図である。
工程順に示す断面図であり、モールドシートの上面を研
磨する工程を示す断面図である。
【図5】本発明を適用した電子部品の製造方法の一例を
工程順に示す断面図であり、最下層となる絶縁層を形成
する工程を示す断面図である。
工程順に示す断面図であり、最下層となる絶縁層を形成
する工程を示す断面図である。
【図6】本発明を適用した電子部品の製造方法の一例を
工程順に示す断面図であり、絶縁層及び配線層を形成す
る工程を示す断面図である。
工程順に示す断面図であり、絶縁層及び配線層を形成す
る工程を示す断面図である。
【図7】本発明を適用した電子部品の他の例を示す断面
図である。
図である。
【図8】本発明を適用した電子部品の製造方法の他の例
を工程順に示す断面図であり、ベアチップ部品を仮固定
板上に配置する工程を示す断面図である。
を工程順に示す断面図であり、ベアチップ部品を仮固定
板上に配置する工程を示す断面図である。
【図9】本発明を適用した電子部品の製造方法の他の例
を工程順に示す断面図であり、ベアチップ部品を絶縁材
により封止する工程を示す断面図である。
を工程順に示す断面図であり、ベアチップ部品を絶縁材
により封止する工程を示す断面図である。
【図10】本発明を適用した電子部品の製造方法の他の
例を工程順に示す断面図であり、仮固定板を取り外し、
樹脂を研磨する工程を示す断面図である。
例を工程順に示す断面図であり、仮固定板を取り外し、
樹脂を研磨する工程を示す断面図である。
【図11】本発明を適用した電子部品の製造方法の他の
例を工程順に示す断面図であり、金属板を配する工程を
示す断面図である。
例を工程順に示す断面図であり、金属板を配する工程を
示す断面図である。
【図12】本発明を適用した電子部品の製造方法の他の
例を工程順に示す断面図であり、最下層となる絶縁層を
形成する工程を示す断面図である。
例を工程順に示す断面図であり、最下層となる絶縁層を
形成する工程を示す断面図である。
【図13】本発明を適用した電子部品の製造方法の他の
例を工程順に示す断面図であり、絶縁層及び配線層を形
成する工程を示す断面図である。
例を工程順に示す断面図であり、絶縁層及び配線層を形
成する工程を示す断面図である。
【図14】従来のマルチチップモジュールを示す断面図
である。
である。
1,21 ベアチップ部品、1a,21a 回路面、2
はんだバンプ、3絶縁材、4 絶縁層、5 配線層、
5b 外部端子、6 配線部、7 バイアホール、8
金属板、10,20 電子部品、22 電極部
はんだバンプ、3絶縁材、4 絶縁層、5 配線層、
5b 外部端子、6 配線部、7 バイアホール、8
金属板、10,20 電子部品、22 電極部
Claims (10)
- 【請求項1】 一主面が電極部を有する電極部分を含む
回路が形成される回路面となされる複数のベアチップ部
品が、これら回路面が一面を形成するように配置され、
これらベアチップ部品が電極部分のみが露呈するように
絶縁材により封止されてなり、ベアチップ部品の回路面
側に複数の配線層が絶縁層を介して積層形成されてなる
ことを特徴とする電子部品。 - 【請求項2】 絶縁層が感光性樹脂よりなり、ベアチッ
プ部品の回路面上に絶縁層を有し、この上に複数層の配
線層が絶縁層を介して積層形成されており、上記絶縁層
の所定の位置に内部に導電材料が配された孔部が形成さ
れ、この孔部により絶縁層を介して積層される電極部分
と配線層間及び配線層同士が電気的に接続されているこ
とを特徴とする請求項1記載の電子部品。 - 【請求項3】 ベアチップ部品の回路面とは反対側とな
る主面側に放熱手段が設けられていることを特徴とする
請求項1記載の電子部品。 - 【請求項4】 放熱手段としてベアチップ部品の回路面
とは反対側となる主面に接する金属板が配されているこ
とを特徴とする請求項3記載の電子部品。 - 【請求項5】 複数個のベアチップ部品を封止する絶縁
材を覆うようなカバー部材が設けられており、ベアチッ
プ部品の回路面とは反対側となる主面にカバー部材の一
部を接するようにして放熱手段としていることを特徴と
する請求項3記載の電子部品。 - 【請求項6】 最上層となる配線層に他の配線層と接続
されると共に外部との接続部となる端子部が形成されて
いることを特徴とする請求項1記載の電子部品。 - 【請求項7】 チップ部品の電極部分の電極部上にはん
だバンプが形成されていることを特徴とする請求項1記
載の電子部品。 - 【請求項8】 チップ部品の電極部分の電極部が回路よ
りも凸となされていることを特徴とする請求項1記載の
電子部品。 - 【請求項9】 一主面が、はんだバンプが形成された電
極部を有する電極部分を含む回路が形成される回路面と
なされる複数のベアチップ部品を、これら回路面が一面
を形成するように配置する第1の工程と、 これらベアチップ部品を覆うように絶縁材で封止する第
2の工程と、 ベアチップ部品の回路面側の絶縁材を除去してはんだバ
ンプを露呈させる第3の工程と、 ベアチップ部品の回路面側に、感光性樹脂よりなり、電
極部に対応する位置に内部に導電材料が配された孔部を
有する絶縁層を形成し、この上に複数の配線層を、感光
性樹脂よりなり内部に導電材料が配された孔部を有する
絶縁層を介して積層形成し、電極部と配線層間及び配線
層同士を電気的に接続する第4の工程とを有することを
特徴とする電子部品の製造方法。 - 【請求項10】 一主面が、凸部である電極部を有する
電極部分を含む回路が形成される回路面となされる複数
のベアチップ部品を、電極部表面を接触面として板材上
に配置する第1の工程と、 これらベアチップ部品を覆うように絶縁材で封止する第
2の工程と、 板材を除去し、電極部表面を露呈させる第3の工程と、 ベアチップ部品の回路面側に、感光性樹脂よりなり、電
極部に対応する位置に内部に導電材料が配された孔部を
有する絶縁層を形成し、この上に複数の配線層を、感光
性樹脂よりなり内部に導電材料が配された孔部を有する
絶縁層を介して積層形成し、電極部と配線層間及び配線
層同士を電気的に接続する第4の工程とを有することを
特徴とする電子部品の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11313897A JPH10303363A (ja) | 1997-04-30 | 1997-04-30 | 電子部品及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11313897A JPH10303363A (ja) | 1997-04-30 | 1997-04-30 | 電子部品及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10303363A true JPH10303363A (ja) | 1998-11-13 |
Family
ID=14604534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11313897A Abandoned JPH10303363A (ja) | 1997-04-30 | 1997-04-30 | 電子部品及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10303363A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000059036A1 (fr) * | 1999-03-26 | 2000-10-05 | Hitachi, Ltd. | Module en semi-conducteur et son procede de montage |
| US6784541B2 (en) | 2000-01-27 | 2004-08-31 | Hitachi, Ltd. | Semiconductor module and mounting method for same |
| JP2009033185A (ja) * | 2008-09-05 | 2009-02-12 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| JP2010538463A (ja) * | 2007-08-29 | 2010-12-09 | フリースケール セミコンダクター インコーポレイテッド | 多素子パッケージにおける相互接続部 |
| JP2012529770A (ja) * | 2009-06-24 | 2012-11-22 | インテル・コーポレーション | マルチチップパッケージおよび、マルチチップパッケージのダイからダイへのインターコネクトを提供する方法 |
-
1997
- 1997-04-30 JP JP11313897A patent/JPH10303363A/ja not_active Abandoned
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000059036A1 (fr) * | 1999-03-26 | 2000-10-05 | Hitachi, Ltd. | Module en semi-conducteur et son procede de montage |
| US6940162B2 (en) | 1999-03-26 | 2005-09-06 | Renesas Technology Corp. | Semiconductor module and mounting method for same |
| US6784541B2 (en) | 2000-01-27 | 2004-08-31 | Hitachi, Ltd. | Semiconductor module and mounting method for same |
| JP2010538463A (ja) * | 2007-08-29 | 2010-12-09 | フリースケール セミコンダクター インコーポレイテッド | 多素子パッケージにおける相互接続部 |
| JP2009033185A (ja) * | 2008-09-05 | 2009-02-12 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| US9875969B2 (en) | 2009-06-24 | 2018-01-23 | Intel Corporation | Multi-chip package and method of providing die-to-die interconnects in same |
| JP2012529770A (ja) * | 2009-06-24 | 2012-11-22 | インテル・コーポレーション | マルチチップパッケージおよび、マルチチップパッケージのダイからダイへのインターコネクトを提供する方法 |
| US10510669B2 (en) | 2009-06-24 | 2019-12-17 | Intel Corporation | Multi-chip package and method of providing die-to-die interconnects in same |
| US10763216B2 (en) | 2009-06-24 | 2020-09-01 | Intel Corporation | Multi-chip package and method of providing die-to-die interconnects in same |
| US10923429B2 (en) | 2009-06-24 | 2021-02-16 | Intel Corporation | Multi-chip package and method of providing die-to-die interconnects in same |
| US11824008B2 (en) | 2009-06-24 | 2023-11-21 | Intel Corporation | Multi-chip package and method of providing die-to-die interconnects in same |
| US11876053B2 (en) | 2009-06-24 | 2024-01-16 | Intel Corporation | Multi-chip package and method of providing die-to-die interconnects in same |
| US12113026B2 (en) | 2009-06-24 | 2024-10-08 | Intel Corporation | Multi-chip package and method of providing die-to-die interconnects in same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3726985B2 (ja) | 電子部品の製造方法 | |
| CN100364090C (zh) | 轻薄叠层封装半导体器件及其制造工艺 | |
| JP4361826B2 (ja) | 半導体装置 | |
| US7042081B2 (en) | Semiconductor device having heat dissipation layer | |
| JP3400877B2 (ja) | 半導体装置及びその製造方法 | |
| JP2768650B2 (ja) | ソルダーボールの装着溝を有する印刷回路基板とこれを使用したボールグリッドアレイパッケージ | |
| US7547967B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP2790122B2 (ja) | 積層回路基板 | |
| US5610442A (en) | Semiconductor device package fabrication method and apparatus | |
| US7790515B2 (en) | Semiconductor device with no base member and method of manufacturing the same | |
| US8658467B2 (en) | Method of manufacturing stacked wafer level package | |
| JP4830120B2 (ja) | 電子パッケージ及びその製造方法 | |
| KR20070045929A (ko) | 전자 부품 내장 기판 및 그 제조 방법 | |
| JPWO2011024939A1 (ja) | 半導体装置およびその製造方法 | |
| JP4950743B2 (ja) | 積層配線基板及びその製造方法 | |
| KR100990396B1 (ko) | 적층 웨이퍼 레벨 패키지 및 이의 제조 방법 | |
| JP4034468B2 (ja) | 半導体装置の製造方法 | |
| US20040256715A1 (en) | Wiring board, semiconductor device and process of fabricating wiring board | |
| JPH10303363A (ja) | 電子部品及びその製造方法 | |
| US20030201544A1 (en) | Flip chip package | |
| EP1369919A1 (en) | Flip chip package | |
| JP4337858B2 (ja) | 半導体装置 | |
| JP4337859B2 (ja) | 半導体装置 | |
| CN113964093A (zh) | 封装结构及其制备方法 | |
| JP4337860B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050324 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060815 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20061016 |