JPH10303393A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH10303393A
JPH10303393A JP10002122A JP212298A JPH10303393A JP H10303393 A JPH10303393 A JP H10303393A JP 10002122 A JP10002122 A JP 10002122A JP 212298 A JP212298 A JP 212298A JP H10303393 A JPH10303393 A JP H10303393A
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side wall
forming
oxide film
region
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Hyon Son Zu
ヅ・ヒョン・ソン
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Abstract

(57)【要約】 【課題】 トランジスタを形成させる領域によってそれ
ぞれ異なる特性のトランジスタを得ることができるよう
に側壁を形成させる。 【解決手段】 ゲートを形成させた半導体基板の全面に
複数の物質層を順次形成し、エッチバックして複数の物
質層が積層されるゲート側壁を形成し、ゲート側壁を構
成している複数の物質層を選択的に除去して各領域によ
ってそのサイズの異なるゲート側壁を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
特にデバイスのトランジスタのゲート側壁をトランジス
タを形成させる領域の特性に合わせて最適化して選択的
に形成することができる半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】現在、ＤＲＡＭなどのメモリ装置におい
ては、そのトランジスタを全て共通の工程によって形成
させている。したがって、そのトランジスタのゲートの
両脇に形成させるゲート側壁も全て同一に形成される。
しかし、メモリ装置の場合、セル領域にある記憶素子と
して働くトランジスタと周辺領域にある制御素子として
働くトランジスタとでは特性が異なる。すなわち、集積
度が増加するとセル領域でゲート間のスペースが狭くな
るのでゲート側壁のサイズを小さくしなければならず、
またセル領域ではゲートサイズが小さくなっても問題は
ないが、ゲートサイズを小さくすると周辺回路領域では
ＬＤＤ構造のトランジスタを具現しにくいという問題が
ある。それにもかかわらず、従来は上記したようにセル
領域と周辺領域を区分せずに、両領域に同一の工程によ
ってゲート側壁を形成している。
【０００３】以下、添付図面を参照して従来技術による
半導体装置の製造方法とその問題点とを詳細に説明す
る。図１は従来技術による半導体装置の工程断面図であ
る。従来技術による半導体装置の製造工程においては、
ゲートの保護とゲート下側にＬＤＤ構造の不純物拡散領
域を形成するためにゲート側壁を形成する。その工程は
まず、図１ａに示すように、半導体基板１上にゲート酸
化膜層２を形成し、その上にポリシリコンなどのゲート
物質層を形成する。そして、そのゲート物質層３上にキ
ャップ絶縁層４を形成する。その後、キャップ絶縁層
４、ゲート物質層３、及びゲート酸化膜２を選択的にエ
ッチングしてゲート電極を形成する。
【０００４】続いて、図１ｂに示すように、ゲート電極
が形成された半導体基板１の全面（セル領域と周辺回路
領域を含む）に側壁形成用物質層を形成し、エッチバッ
クすることにより、ゲート電極の側面に側壁を形成す
る。そして、図示していないが、ゲート電極をマスクと
してソース／ドレイン領域を形成するための不純物イオ
ン注入工程を行う。しかし、上記のような従来技術によ
る半導体装置はセル領域と周辺回路領域を区分せずに側
壁を形成するので、セル領域と周辺回路領域がそれぞれ
求められる特性に合うゲート側壁を形成することができ
ない。
【０００５】したがって、ＤＲＡＭなどのメモリ装置で
は、セル領域のみならず周辺回路領域、及びコア領域に
もすべて同一の条件を持つ側壁が形成されれる。セル領
域の側壁は、ＬＤＤ構造の特性を得るためでなく、後続
工程のビットラインコンタクトやノードコンタクトなど
の工程マージンを確保するためのものである。装置の集
積度が増加するほどセル領域における工程の比重が大き
くなる。その際、側壁の条件はセル領域の工程マージン
を考慮して決定される。一方、周辺領域では側壁はＬＤ
Ｄ特性を得るために形成される。従って、セル領域を中
心に設計すると周辺回路領域は最適な特性を持つ側壁を
確保することができない。つまり、従来の半導体装置で
は、装置の領域によって互いに異なる特性（サイズ、厚
さによる）を持つ側壁が求められているがこれが満たさ
れていない。
【０００６】
【発明が解決しようとする課題】従来技術による半導体
装置の製造工程は、各領域の特性に合わせる側壁を提供
し得ないという問題点、つまりいずれか一つの領域の特
性に合う条件で全体領域に側壁を形成するので、他の領
域にはその領域の特性に合うトランジスタを提供し得な
いという問題点を持つ。本発明は、かかる従来技術によ
る半導体装置の製造工程の問題点を解決するためになさ
れたもので、互いに異なる特性を有する領域のゲート側
壁を、その領域に必要な特性に合わせて工程条件を異に
して形成することにより、その領域に最適なゲート側壁
を形成し得るようにした半導体装置の製造方法を提供す
ることを目的とする。
【０００７】
【課題を解決するための手段】本発明による半導体装置
の製造方法は、ゲートを形成させた半導体基板の全面に
複数の物質層を順次形成し、エッチバックして複数の物
質層が積層されるゲート側壁を形成し、ゲート側壁を構
成している複数の物質層を選択的に除去して各領域によ
ってそのサイズの異なるゲート側壁を形成することを特
徴とする。他の実施態様は、ゲートを形成させた半導体
基板の全面に第１物質層を形成し、エッチバックして特
定の特性を持ったトランジスタを形成する領域に適切な
第１ゲート側壁をまず形成し、その第１ゲート側壁を利
用して、特定の特性のトランジスタの領域に不純物イオ
ンを注入し、その後、第１ゲート側壁を除去し、しかる
後第１のゲート側壁とは異なる第２ゲート側壁を形成す
るようにしたことを特徴とするものである。
【０００８】
【発明の実施の形態】以下、添付図面を参照して本発明
実施形態による半導体装置の製造方法について説明す
る。図２は一実施形態による半導体装置の工程断面図で
ある。本実施形態による半導体装置の製造工程は、各領
域の特性に合うゲート側壁を形成するために、側壁を互
いに異なるエッチング比を持つ複数の物質層で二重に形
成したのち、該当領域の特性に合わせてその物資層を選
択的にその一部が残るように除去することにより、ゲー
ト側壁を形成するものである。
【０００９】まず、図２ａに示すように、互いに異なる
トランジスタの特性を要求されるセル領域と周辺回路領
域のように様々な領域を含む半導体基板２０上に、ゲー
ト酸化膜２１と、ゲート物質層と、キャップ絶縁層２３
と、を形成し、選択的にエッチングしてゲート２２を形
成する。ここまでは従来と特に変わることはない。続い
て、図２ｂに示すように、ゲート２２を含む半導体基板
２０の全面に第１物質層とそれと異なるエッチング選択
比を持つ第２物質層を順次堆積する。第１物質層は不純
物のドーピングされてないＣＶＤ酸化膜或いは熱酸化膜
で、第２物質層は不純物のドーピングされたＣＶＤ酸化
膜で形成される。
【００１０】図２ｃに示すように、エッチバックして内
側に第１ゲート側壁２４を形成させ、外側に第２ゲート
側壁２５を形成する。そして、図２ｄに示すように、領
域の特性に合わせて第１，２ゲート側壁２４，２５をそ
のまま用いる領域では、そのままとし、それ以外の領域
では第２ゲート側壁２５を選択的に除去して、第１ゲー
ト側壁２４のみとする。第２側壁をそのまま残すゲート
には、フォトレジスト層を形成し、Vapored ＨＦを用い
たウェットエッチング工程によってフォトレジスト層の
形成されていないゲートの外側の、すなわち第２ゲート
側壁２５を除去する。このウェットエッチング工程で、
第１ゲート側壁２４と第２ゲート側壁２５はエッチング
選択比が２００：１程度であるので、素子隔離層として
用いられるフィールド酸化膜（図示せず）の損失もない
く、また基板の損傷もない。上記実施形態においては側
壁を形成させるための層は２層としているが、より多く
の層を形成させても良い。その際、不純物のドーピング
されていない酸化膜とドーピングされた酸化膜とを交互
に繰り返し形成させることが望ましい。
【００１１】上記のような選択的ゲート側壁形成方法
で、ゲート側壁のサイズを選択することは、セル領域或
いは周辺領域のように領域別に選択するだけでなく、Ｎ
ＭＯＳ素子或いはＰＭＯＳ素子のように互いに異なる特
性を必要とする素子別に区分してゲート側壁を形成する
ことも可能である。即ち、ＮＭＯＳ素子を形成するため
に注入されるＡｓなどのイオンの拡散性、及びＰＭＯＳ
素子を形成するために注入されるＢなどのイオンの拡散
性を考慮して、それぞれのゲート側壁のサイズを選択的
にすることも可能である。
【００１２】次に、本発明の他の実施形態による半導体
装置の製造方法について図３に基づいて説明する。本実
施形態による半導体装置の製造方法は、ＬＤＤ構造を実
現するためにゲート側壁を用いる領域（主に周辺回路領
域）の特性に合うゲート側壁を最初に形成してＬＤＤ構
造のトランジスタを形成した後、この時に用いられたゲ
ート側壁を除去し、ビットラインコンタクト及びノード
コンタクトなどの工程時のゲート保護及びセルフアライ
ンのためにゲート側壁が用いられるセル領域の特性に合
わせてその後にゲート側壁を形成するようにしたもので
ある。
【００１３】その工程の順序は下記の通りである。ま
ず、図３ａに示すように、セル領域と周辺回路領域のよ
うに互いに異なるトランジスタの特性が必要な様々な領
域を含む半導体基板３０上に、ゲート酸化膜３１とゲー
ト物質層とキャップ絶縁層３３とを形成し、選択的にエ
ッチングしてゲート３２を形成する。
【００１４】続いて、図３ｂに示すように、ゲート３２
を含む半導体基板３０の全面に、セル領域でない周辺回
路領域の特性だけを考慮して側壁長さなどを決定してゲ
ート側壁を形成するための第１物質層を形成する。その
第１物資層は不純物のドーピングされたＣＶＤ酸化膜で
形成される。そして、エッチバック工程によって第１ゲ
ート側壁３４を形成する。第１ゲート側壁３４はパッフ
ァ用に形成されたもので、周辺回路領域の特性だけを考
慮して形成したものである。
【００１５】周辺回路領域のトランジスタ形成が終わる
と、図３ｃに示すように第１ゲート側壁３４を除去す
る。その除去は、Vapored ＨＦを用いたウェットエッチ
ングによる。ウェットエッチング工程において、第１ゲ
ート側壁３４は不純物をドーピングしているので、フィ
ールド酸化膜及びゲート酸化膜とのエッチング選択比が
２００：１程度であるため、素子隔離層に用いられるフ
ィールド酸化膜（図示せず）の損失もないし、基板の損
傷もない。
【００１６】そして、図３ｄに示すように、再びセル領
域の特性に合うゲート側壁を形成する。その際、セル領
域の特性を考慮したゲート側壁を形成するために、第２
物質層をゲートを含む半導体基板３０の全面に形成しエ
ッチバックして、第２ゲート側壁３５を形成する。全て
のトランジスタに同じ側壁３５を形成させる。周辺領域
は、トランジスタがＬＤＤ構造となればよいのであっ
て、それは側壁３４によって既に形成させてあるので、
側壁自体の形状がＬＤＤを形成させるに適していなくて
もほとんど差し支えない。上述した本実施形態による半
導体装置の製造工程は、周辺回路領域の特性に合うゲー
ト側壁を最初に形成してソース／ドレインを形成するた
めのイオン注入工程を終えたのち、そのゲート側壁を除
去してから、セル領域の特性に合うゲート側壁を再び形
成したものである。したがって、この場合でも、最終的
な形状は全てのトランジスタにおいて同じ側壁を有する
が、トランジスタとしての特性はそれぞれ異なり、それ
ぞれの領域に最適になる。
【００１７】
【発明の効果】以上説明したように、本発明による半導
体装置の製造工程は、要求されるトランジスタ特性に合
わせて選択的にゲート側壁を形成させているので、その
製造方法によって得られた半導体装置全体としての特性
を向上させることができる。また請求項１による発明
は、ゲート側壁を互いに異なるエッチング選択比を持つ
多数の層を形成してから、必要なトランジスタの特性に
合わせて選択的に残してゲート側壁を形成するので、そ
れほど製造工程が複雑になることはない。さらに、請求
項２、３による発明は、ゲート側壁を構成する物質層間
のエッチング選択比が２００：１以上あるので、選択的
にゲート側壁を構成する物質層を除去する工程で、他の
層、例えば、フィールド酸化膜及びゲート酸化膜などに
影響を与えない。さらに、請求項４による発明は、最初
に特定の特性のトランジスタようの側壁を形成させ、そ
の後に他の特性用に側壁を形成させるので、それぞれの
領域（または、トランジスタ別に）に最適化されたゲー
ト側壁を提供することができ、ゲート側壁の熱化による
素子の信頼性の低下を防止する。しかも、それぞれ領域
の特性に合わせるゲート側壁を形成するで、該当領域の
工程進行時に工程マージンを十分に確保することができ
る。さらに請求項５による発明は、最初に形成させるゲ
ート側壁用の物質層がゲート酸化膜及びフィールド酸化
膜とのエッチング選択比が２００：１以上であるので、
第１ゲート側壁を除去する工程で、フィールド酸化膜及
びゲート酸化膜などに影響を及ぼさない。
【図面の簡単な説明】
【図１】 従来技術による半導体装置の工程断面図であ
る。
【図２】 本発明実施形態による半導体装置の工程断面
図である。
【図３】 本発明の他の実施形態による半導体装置の工
程断面図である。
【符号の説明】
２０，３０ 半導体基板 ２１，３１ ゲート酸化膜 ２２，３２ ゲート ２３，３３ キャップ絶縁層 ２４，３４ 第１ゲート側壁 ２５，３５ 第２ゲート側壁

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上にゲート酸化膜、ゲート物
    質層、及びキャップ絶縁層を形成し、選択的にエッチン
    グしてゲートを形成する工程と、 形成されたゲートを含む半導体基板の全面に複数の物質
    層を順次形成し、エッチバックして複数の物質層が積層
    されるゲート側壁を形成する工程と、 ゲート側壁を構成している複数の物質層を選択的に除去
    して各領域によってそのサイズの異なるゲート側壁を形
    成する工程とを有することを特徴とする半導体装置の製
    造方法。
  2. 【請求項２】 ゲート側壁を形成する複数の物質層は、
    最初の物質による層と、それとはエッチング選択比が２
    ００：１以上異なる物質の層を繰り返して用いて形成す
    ることを特徴とする請求項１記載の半導体装置の製造方
    法。
  3. 【請求項３】 ゲート側壁を形成する最初の物質層は不
    純物がドーピングされていないＣＶＤ酸化膜或いは熱酸
    化膜で形成し、その上に形成される一つの物質層は不純
    物のドーピングされたＣＶＤ酸化膜で形成されることを
    特徴とする請求項１記載の半導体装置の製造方法。
  4. 【請求項４】 互いに異なる特性のトランジスタを形成
    する様々な領域を含む半導体基板上に酸化膜、ゲート物
    質層、及びキャップ絶縁層を形成し、選択的にエッチン
    グしてゲートを形成する工程と、 形成させたゲートを含む半導体基板の全面に第１物質層
    を形成し、エッチバックして特定の特性を持ったトラン
    ジスタを形成する領域に適切な第１ゲート側壁を形成す
    る工程と、 その第１ゲート側壁を利用して、前記特定の特性のトラ
    ンジスタの領域に不純物イオンを注入する工程と、 そのイオン注入工程の終了後第１ゲート側壁を除去する
    工程と、 ゲートを含む半導体基板の全面に第２物質層を形成し、
    エッチバックして前記トランジスタとは異なる特性のト
    ランジスタを形成すべき領域のトランジスタの特性に合
    う第２ゲート側壁を形成する工程とを有することを特徴
    とする半導体装置の製造方法。
  5. 【請求項５】 前記第１物質層はゲート酸化膜と２０
    ０：１以上のエッチング選択比を持つ物質である請求項
    ４記載の半導体装置の製造方法。
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