JPH10303643A - 電圧制御発振回路 - Google Patents
電圧制御発振回路Info
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- JPH10303643A JPH10303643A JP10611397A JP10611397A JPH10303643A JP H10303643 A JPH10303643 A JP H10303643A JP 10611397 A JP10611397 A JP 10611397A JP 10611397 A JP10611397 A JP 10611397A JP H10303643 A JPH10303643 A JP H10303643A
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- 239000003990 capacitor Substances 0.000 claims abstract description 84
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- 238000003199 nucleic acid amplification method Methods 0.000 claims abstract description 8
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- 238000010586 diagram Methods 0.000 description 16
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- 238000000034 method Methods 0.000 description 2
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Landscapes
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Abstract
(57)【要約】
【課題】 回路構成が簡単で、かつ比較的簡単な製造工
程で集積回路化できるＶＣＯを提供する。 【解決手段】 増幅部１０の出力を帰還部２０によって
入力側に帰還する。帰還部２０のＭＯＳキャパシタ２３
のゲート電圧を、制御電圧Ｖｃによって変えることによ
り、該帰還部２０の容量値が変わり、発振出力信号Ｖｏ
の発振周波数が制御される。
程で集積回路化できるＶＣＯを提供する。 【解決手段】 増幅部１０の出力を帰還部２０によって
入力側に帰還する。帰還部２０のＭＯＳキャパシタ２３
のゲート電圧を、制御電圧Ｖｃによって変えることによ
り、該帰還部２０の容量値が変わり、発振出力信号Ｖｏ
の発振周波数が制御される。
Description
【０００１】
【発明の属する技術分野】本発明は、移動体通信等に用
いられ、制御電圧によって発振周波数が変化する電圧制
御発振回路（以下、「ＶＣＯ」という）に関するもので
ある。
いられ、制御電圧によって発振周波数が変化する電圧制
御発振回路（以下、「ＶＣＯ」という）に関するもので
ある。
【０００２】
【従来の技術】従来、この種のＶＣＯに関する技術とし
ては、例えば、次のような文献に記載されるものがあっ
た。 文献：高松重治著「わかるＰＬＬの応用テクニック」１
版（昭６３−１−２０）日本放送出版協会、Ｐ．５０−
５１ 図２は、前記文献に記載された従来のＶＣＯの回路図で
ある。このＶＣＯは、コルピッツ発振回路を構成する増
幅部１と、帰還部である並列共振回路２とを備えてい
る。増幅部１は、ＮＰＮ型のバイポーラトランジスタ１
ａ等で構成されている。帰還部である並列共振回路２
は、コイル２ａ、コンデンサ２ｂ、及び可変容量ダイオ
ード２ｃによって構成されている。そして、制御電圧Ｖ
ｃによって可変容量ダイオード２ｃの容量値を制御する
ことにより、発振周波数を変化するようになっている。
ては、例えば、次のような文献に記載されるものがあっ
た。 文献：高松重治著「わかるＰＬＬの応用テクニック」１
版（昭６３−１−２０）日本放送出版協会、Ｐ．５０−
５１ 図２は、前記文献に記載された従来のＶＣＯの回路図で
ある。このＶＣＯは、コルピッツ発振回路を構成する増
幅部１と、帰還部である並列共振回路２とを備えてい
る。増幅部１は、ＮＰＮ型のバイポーラトランジスタ１
ａ等で構成されている。帰還部である並列共振回路２
は、コイル２ａ、コンデンサ２ｂ、及び可変容量ダイオ
ード２ｃによって構成されている。そして、制御電圧Ｖ
ｃによって可変容量ダイオード２ｃの容量値を制御する
ことにより、発振周波数を変化するようになっている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
ＶＣＯでは、次のような課題があった。図２のＶＣＯの
低消費電力化を図るために、該ＶＣＯを例えばＣＭＯＳ
（相補型ＭＯＳトランジスタ）のＬＳＩ（大規模集積回
路）にて実現しようとする場合、可変容量ダイオード２
ｃはＬＳＩ内部にてＰＮ接合を構成することで実現でき
るが、一般にＰＮ接合部のキャリア濃度等、製造パラメ
ータを製造時に制御しなければならず、製造過程が複雑
化する等の課題があった。本発明は、前記従来技術が持
っていた課題を解決し、回路構成が簡単で、かつ比較的
簡単な製造工程で集積回路化できるＶＣＯを提供するこ
とを目的とする。
ＶＣＯでは、次のような課題があった。図２のＶＣＯの
低消費電力化を図るために、該ＶＣＯを例えばＣＭＯＳ
（相補型ＭＯＳトランジスタ）のＬＳＩ（大規模集積回
路）にて実現しようとする場合、可変容量ダイオード２
ｃはＬＳＩ内部にてＰＮ接合を構成することで実現でき
るが、一般にＰＮ接合部のキャリア濃度等、製造パラメ
ータを製造時に制御しなければならず、製造過程が複雑
化する等の課題があった。本発明は、前記従来技術が持
っていた課題を解決し、回路構成が簡単で、かつ比較的
簡単な製造工程で集積回路化できるＶＣＯを提供するこ
とを目的とする。
【０００４】
【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの請求項１に係る発明では、ＶＣＯに
おいて、コイル及びコンデンサで構成された共振回路
に、容量可変手段としてＭＯＳトランジスタによるＭＯ
Ｓキャパシタを接続し、前記ＭＯＳキャパシタのゲート
電極の電圧を制御して発振周波数を可変する構成にして
いる。請求項２に係る発明では、ＶＣＯにおいて、コイ
ル及びコンデンサで構成された共振回路に、容量可変手
段としてＭＯＳトランジスタによるＭＯＳキャパシタを
接続し、前記ＭＯＳキャパシタのソース・ドレイン電極
の電圧を制御して発振周波数を可変する構成にしてい
る。請求項３に係る発明では、ＶＣＯにおいて、コイル
及びコンデンサで構成された共振回路に、容量可変手段
としてアナログ増幅回路を接続し、前記増幅回路のミラ
ー効果を用い前記共振回路の容量値を制御して発振周波
数を可変する構成にしている。請求項４に係る発明で
は、請求項３のアナログ増幅回路を、ソース接地増幅回
路または差動増幅回路等で構成している。請求項５に係
る発明では、請求項３または４の増幅回路から、発振出
力を取出す構成にしている。
に、本発明のうちの請求項１に係る発明では、ＶＣＯに
おいて、コイル及びコンデンサで構成された共振回路
に、容量可変手段としてＭＯＳトランジスタによるＭＯ
Ｓキャパシタを接続し、前記ＭＯＳキャパシタのゲート
電極の電圧を制御して発振周波数を可変する構成にして
いる。請求項２に係る発明では、ＶＣＯにおいて、コイ
ル及びコンデンサで構成された共振回路に、容量可変手
段としてＭＯＳトランジスタによるＭＯＳキャパシタを
接続し、前記ＭＯＳキャパシタのソース・ドレイン電極
の電圧を制御して発振周波数を可変する構成にしてい
る。請求項３に係る発明では、ＶＣＯにおいて、コイル
及びコンデンサで構成された共振回路に、容量可変手段
としてアナログ増幅回路を接続し、前記増幅回路のミラ
ー効果を用い前記共振回路の容量値を制御して発振周波
数を可変する構成にしている。請求項４に係る発明で
は、請求項３のアナログ増幅回路を、ソース接地増幅回
路または差動増幅回路等で構成している。請求項５に係
る発明では、請求項３または４の増幅回路から、発振出
力を取出す構成にしている。
【０００５】請求項１及び２に係る発明によれば、以上
のようにＶＣＯを構成したので、ＭＯＳキャパシタのゲ
ート電圧、あるいはソース・ドレイン電圧を制御するこ
とにより、発振周波数が変化する。請求項３及び４に係
る発明によれば、アナログ増幅回路のミラー効果を用い
て共振回路の容量値を制御することにより、発振周波数
が変化する。請求項５に係る発明によれば、増幅回路か
ら発振出力を取出すことにより、この発振出力を負荷へ
供給する際の出力バッファ回路等が不要になり、回路構
成が簡単になる。
のようにＶＣＯを構成したので、ＭＯＳキャパシタのゲ
ート電圧、あるいはソース・ドレイン電圧を制御するこ
とにより、発振周波数が変化する。請求項３及び４に係
る発明によれば、アナログ増幅回路のミラー効果を用い
て共振回路の容量値を制御することにより、発振周波数
が変化する。請求項５に係る発明によれば、増幅回路か
ら発振出力を取出すことにより、この発振出力を負荷へ
供給する際の出力バッファ回路等が不要になり、回路構
成が簡単になる。
【０００６】
【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示すＶＣＯの回路図
である。このＶＣＯは、コルピッツ発振回路を構成する
増幅部１０と、該増幅部１０の出力を入力側に帰還する
帰還部２０とを備え、例えばＣＭＯＳ ＬＳＩ等で構成
されている。増幅部１０は、増幅用のＮチャネル型ＭＯ
Ｓトランジスタ（以下、「ＮＭＯＳ」という）１１を有
し、このＮＭＯＳ１１のドレイン電極（以下単に、「ド
レイン」という）が電源電圧ＶＤＤに接続され、このソ
ース電極（以下単に、「ソース」という）が抵抗１２を
介して接地されている。ＮＭＯＳ１１のドレインとゲー
ト電極（以下単に、「ゲート」という）の間に、直流バ
イアス用抵抗１３が接続されると共に、該ゲートと接地
との間に、直流バイアス用抵抗１４が接続されている。
ＮＭＯＳ１１のゲートには、該ＮＭＯＳ１１のドレイン
とゲートの直流電圧の分離のためのコンデンサ１５を介
して、帰還部２０が接続されている。
である。このＶＣＯは、コルピッツ発振回路を構成する
増幅部１０と、該増幅部１０の出力を入力側に帰還する
帰還部２０とを備え、例えばＣＭＯＳ ＬＳＩ等で構成
されている。増幅部１０は、増幅用のＮチャネル型ＭＯ
Ｓトランジスタ（以下、「ＮＭＯＳ」という）１１を有
し、このＮＭＯＳ１１のドレイン電極（以下単に、「ド
レイン」という）が電源電圧ＶＤＤに接続され、このソ
ース電極（以下単に、「ソース」という）が抵抗１２を
介して接地されている。ＮＭＯＳ１１のドレインとゲー
ト電極（以下単に、「ゲート」という）の間に、直流バ
イアス用抵抗１３が接続されると共に、該ゲートと接地
との間に、直流バイアス用抵抗１４が接続されている。
ＮＭＯＳ１１のゲートには、該ＮＭＯＳ１１のドレイン
とゲートの直流電圧の分離のためのコンデンサ１５を介
して、帰還部２０が接続されている。
【０００７】ＮＭＯＳ１１のゲートとソースの間に、交
流帰還用コンデンサ１６が接続され、さらにこのコンデ
ンサ１６と接地との間に、出力高調波バイパス用コンデ
ンサ１７が接続されている。ＮＭＯＳ１１のドレイン
は、デカップリング用コンデンサ１８を介して接地さ
れ、該ＮＭＯＳ１１のソースから発振出力信号Ｖｏを出
力するようになっている。帰還部２０は、コイル２１、
コンデンサ２２、及びＮＭＯＳからなるＭＯＳキャパシ
タ２３で構成される並列共振回路を有している。この並
列共振回路中のコイル２１は、コンデンサ１５と接地と
の間に接続され、該コンデンサ１５とノードＮ１との間
に、コンデンサ２２が接続されている。ノードＮ１に
は、ＭＯＳキャパシタ２３を構成するＮＭＯＳのゲート
が接続され、該ＮＭＯＳのソース及びドレインが接地さ
れている。ノードＮ１には、抵抗２４を介して制御電圧
Ｖｃが印加され、電圧Ｖ１が現れる。
流帰還用コンデンサ１６が接続され、さらにこのコンデ
ンサ１６と接地との間に、出力高調波バイパス用コンデ
ンサ１７が接続されている。ＮＭＯＳ１１のドレイン
は、デカップリング用コンデンサ１８を介して接地さ
れ、該ＮＭＯＳ１１のソースから発振出力信号Ｖｏを出
力するようになっている。帰還部２０は、コイル２１、
コンデンサ２２、及びＮＭＯＳからなるＭＯＳキャパシ
タ２３で構成される並列共振回路を有している。この並
列共振回路中のコイル２１は、コンデンサ１５と接地と
の間に接続され、該コンデンサ１５とノードＮ１との間
に、コンデンサ２２が接続されている。ノードＮ１に
は、ＭＯＳキャパシタ２３を構成するＮＭＯＳのゲート
が接続され、該ＮＭＯＳのソース及びドレインが接地さ
れている。ノードＮ１には、抵抗２４を介して制御電圧
Ｖｃが印加され、電圧Ｖ１が現れる。
【０００８】図３（ａ）〜（ｃ）は、図１のＶＣＯの動
作波形図である。なお、図３中のＶｔは、ＭＯＳキャパ
シタ２３を構成するＮＭＯＳの閾値電圧である。以下、
この図３を参照しつつ、図１のＶＣＯの動作を説明す
る。電源電圧ＶＤＤを印加すると、増幅部１０で増幅さ
れた出力が帰還部２０によって入力側に帰還され、発振
動作が行われる。コイル２１、コンデンサ２２及びＭＯ
Ｓキャパシタ２３で構成される並列共振回路の発振周波
数は、これらのコイル２１、コンデンサ２２及びＭＯＳ
キャパシタ２３の共振周波数によって決定される。コイ
ル２１のリアクタンス値をＬ１２、コンデンサ２２の容
量値をＣ２２、及びＮＭＯＳで構成されるＭＯＳキャパ
シタ２３の容量値をＣ２３とすれば、ＶＣＯの発振周波
数は次式（１）にて与えられる。
作波形図である。なお、図３中のＶｔは、ＭＯＳキャパ
シタ２３を構成するＮＭＯＳの閾値電圧である。以下、
この図３を参照しつつ、図１のＶＣＯの動作を説明す
る。電源電圧ＶＤＤを印加すると、増幅部１０で増幅さ
れた出力が帰還部２０によって入力側に帰還され、発振
動作が行われる。コイル２１、コンデンサ２２及びＭＯ
Ｓキャパシタ２３で構成される並列共振回路の発振周波
数は、これらのコイル２１、コンデンサ２２及びＭＯＳ
キャパシタ２３の共振周波数によって決定される。コイ
ル２１のリアクタンス値をＬ１２、コンデンサ２２の容
量値をＣ２２、及びＮＭＯＳで構成されるＭＯＳキャパ
シタ２３の容量値をＣ２３とすれば、ＶＣＯの発振周波
数は次式（１）にて与えられる。
【数１】 ここで、ＭＯＳキャパシタ２３の容量値Ｃ２３は、この
両端の電極に順方向に印加される電位差がＭＯＳトラン
ジスタの閾値Ｖｔを超えない範囲ではほぼ０である。Ｍ
ＯＳキャパシタ２３の両端の電極の順方向の電位差が閾
値Ｖｔを超えると、容量値Ｃ２３は、例えばゲート酸化
膜の誘電率とゲート面積にて決定される固定値となる。
両端の電極に順方向に印加される電位差がＭＯＳトラン
ジスタの閾値Ｖｔを超えない範囲ではほぼ０である。Ｍ
ＯＳキャパシタ２３の両端の電極の順方向の電位差が閾
値Ｖｔを超えると、容量値Ｃ２３は、例えばゲート酸化
膜の誘電率とゲート面積にて決定される固定値となる。
【０００９】ノードＮ１の電圧Ｖ１は、直流的には制御
電圧Ｖｃによって与えられる電位にバイアスされるの
で、該制御電圧Ｖｃの電位を中心に振幅する。そのた
め、ＶＣＯの発振周波数は、ノードＮ１の電圧Ｖ１によ
って次式（１）、（２）のように表せる。
電圧Ｖｃによって与えられる電位にバイアスされるの
で、該制御電圧Ｖｃの電位を中心に振幅する。そのた
め、ＶＣＯの発振周波数は、ノードＮ１の電圧Ｖ１によ
って次式（１）、（２）のように表せる。
【数２】 （１）、（２）式に基づいたノードＮ１の発振波形の例
が、図３（ａ）に示されている。ノードＮ１での交流振
幅は一定なので、電圧Ｖ１は制御電圧Ｖｃの電位によっ
てその直流レベルを制御できる。例えば、制御電圧Ｖｃ
の電位を図３（ａ）の状態から上昇させたとすると、発
振現象にＭＯＳキャパシタ２３の寄与する状態が長くな
り、図３（ｂ）に示すように発振周波数は遅くなる。制
御電圧Ｖｃの電位を図３（ａ）の状態から低下させる
と、発振現象にＭＯＳキャパシタ２３の寄与する状態が
短くなり、図３（ｃ）に示すように発振周波数は早くな
る。従って、制御電圧Ｖｃによって発振出力信号Ｖｏの
発振周波数が制御される。以上のように、この第１の実
施形態では、次のような効果がある。低消費電力化を図
るために、例えば図１のＶＣＯをＣＭＯＳ ＬＳＩで構
成する場合、従来のように該ＣＭＯＳ ＬＳＩにＰＮ接
合による可変容量ダイオードを構成することなく、通常
のＮＭＯＳによるＭＯＳキャパシタ２３を用いてＶＣＯ
を構成している。そのため、回路構成が簡単であり、か
つ製造工程が複雑化することがない。
が、図３（ａ）に示されている。ノードＮ１での交流振
幅は一定なので、電圧Ｖ１は制御電圧Ｖｃの電位によっ
てその直流レベルを制御できる。例えば、制御電圧Ｖｃ
の電位を図３（ａ）の状態から上昇させたとすると、発
振現象にＭＯＳキャパシタ２３の寄与する状態が長くな
り、図３（ｂ）に示すように発振周波数は遅くなる。制
御電圧Ｖｃの電位を図３（ａ）の状態から低下させる
と、発振現象にＭＯＳキャパシタ２３の寄与する状態が
短くなり、図３（ｃ）に示すように発振周波数は早くな
る。従って、制御電圧Ｖｃによって発振出力信号Ｖｏの
発振周波数が制御される。以上のように、この第１の実
施形態では、次のような効果がある。低消費電力化を図
るために、例えば図１のＶＣＯをＣＭＯＳ ＬＳＩで構
成する場合、従来のように該ＣＭＯＳ ＬＳＩにＰＮ接
合による可変容量ダイオードを構成することなく、通常
のＮＭＯＳによるＭＯＳキャパシタ２３を用いてＶＣＯ
を構成している。そのため、回路構成が簡単であり、か
つ製造工程が複雑化することがない。
【００１０】第２の実施形態 図４は、本発明の第２の実施形態を示すＶＣＯの回路図
であり、第１の実施形態を示す図１中の要素と共通の要
素には共通の符号が付されている。このＶＣＯでは、図
１の帰還部２０に代えて、構成の異なる帰還部２０Ａが
設けられている点のみが図１のＶＣＯと異なっている。
帰還部２０Ａは、並列共振回路で構成され、コンデンサ
１５に接続されたノードＮ２と接地との間に、コイル２
１が接続されている。接地とノードＮ２の間には、デカ
ップリング用コンデンサ２４とＭＯＳキャパシタ２５と
が直列に接続されている。ＭＯＳキャパシタ２５は、Ｐ
チャネル型ＭＯＳトランジスタ（以下、「ＰＭＯＳ」と
いう）で構成され、このゲートがノードＮ２に接続され
ると共に、ソース及びドレインがコンデンサ２４に接続
されている。ＰＭＯＳのソース及びドレインに制御電圧
Ｖｃが印加され、ノードＮ２に電圧Ｖ２が現れるように
なっている。
であり、第１の実施形態を示す図１中の要素と共通の要
素には共通の符号が付されている。このＶＣＯでは、図
１の帰還部２０に代えて、構成の異なる帰還部２０Ａが
設けられている点のみが図１のＶＣＯと異なっている。
帰還部２０Ａは、並列共振回路で構成され、コンデンサ
１５に接続されたノードＮ２と接地との間に、コイル２
１が接続されている。接地とノードＮ２の間には、デカ
ップリング用コンデンサ２４とＭＯＳキャパシタ２５と
が直列に接続されている。ＭＯＳキャパシタ２５は、Ｐ
チャネル型ＭＯＳトランジスタ（以下、「ＰＭＯＳ」と
いう）で構成され、このゲートがノードＮ２に接続され
ると共に、ソース及びドレインがコンデンサ２４に接続
されている。ＰＭＯＳのソース及びドレインに制御電圧
Ｖｃが印加され、ノードＮ２に電圧Ｖ２が現れるように
なっている。
【００１１】図５（ａ）〜（ｃ）は、図４のＶＣＯの動
作波形図である。なお、図５中のＶｔは、ＭＯＳキャパ
シタ２５を構成するＰＭＯＳの閾値電圧である。以下、
この図５を参照しつつ、図４のＶＣＯの動作を説明す
る。コイル２１及びＭＯＳキャパシタ２５によって構成
される並列共振回路の発振周波数は、これらのコイル２
１及びＭＯＳキャパシタ２５の共振周波数によって決定
される。ＰＭＯＳによって構成されるＭＯＳキャパシタ
２５の容量値をＣ２５、コイル２１のインダクタンス値
をＬ２１とすれば、ＶＣＯの発振周波数は次式（３）に
て与えられる。
作波形図である。なお、図５中のＶｔは、ＭＯＳキャパ
シタ２５を構成するＰＭＯＳの閾値電圧である。以下、
この図５を参照しつつ、図４のＶＣＯの動作を説明す
る。コイル２１及びＭＯＳキャパシタ２５によって構成
される並列共振回路の発振周波数は、これらのコイル２
１及びＭＯＳキャパシタ２５の共振周波数によって決定
される。ＰＭＯＳによって構成されるＭＯＳキャパシタ
２５の容量値をＣ２５、コイル２１のインダクタンス値
をＬ２１とすれば、ＶＣＯの発振周波数は次式（３）に
て与えられる。
【数３】 ここで、ＭＯＳキャパシタ２５の容量値Ｃ２５は、この
両端の電極に順方向に印加される電位差が該ＰＭＯＳの
閾値Ｖｔを超えない範囲ではほぼ０である。ＭＯＳキャ
パシタ２５の両端の電極の順方向の電位差が閾値Ｖｔを
超えると、容量値Ｃ２５は、例えばゲート酸化膜の誘電
率とゲート面積にて決定される固定値となる。
両端の電極に順方向に印加される電位差が該ＰＭＯＳの
閾値Ｖｔを超えない範囲ではほぼ０である。ＭＯＳキャ
パシタ２５の両端の電極の順方向の電位差が閾値Ｖｔを
超えると、容量値Ｃ２５は、例えばゲート酸化膜の誘電
率とゲート面積にて決定される固定値となる。
【００１２】ノードＮ２の電圧Ｖ２は、コイル２１を介
して接地されているため、アース電位を中心に発振周波
数にて発振する。そのため、ノードＮ２における寄生容
量をＣ２とすると、ＶＣＯの発振周波数は次式（４）、
（５）のように表せる。
して接地されているため、アース電位を中心に発振周波
数にて発振する。そのため、ノードＮ２における寄生容
量をＣ２とすると、ＶＣＯの発振周波数は次式（４）、
（５）のように表せる。
【数４】 この（４）、（５）式に基づいた発振波形が、図５
（ａ）に示されている。ノードＮ２での交流振幅が一定
なので、この電圧Ｖ２は制御電圧Ｖｃの電位によって該
直流レベルを制御できる。例えば、制御電圧Ｖｃの電位
を図５（ａ）の状態から上昇させたとすると、発振現象
にＭＯＳキャパシタ２５の寄与する状態が長くなり、図
５（ｂ）に示すように発振周波数は遅くなる。制御電圧
Ｖｃの電位を図５（ａ）の状態から低下させると、発振
現象にＭＯＳキャパシタ２５の寄与する状態が短くな
り、図５（ｃ）に示すように発振周波数が早くなる。従
って、制御電圧Ｖｃによって発振出力信号Ｖｏの発振周
波数が制御される。以上のように、この第２の実施形態
では、第１の実施形態と同様に、例えば、従来のように
ＣＭＯＳ ＬＳＩ内にＰＮ接合による可変容量ダイオー
ドを構成することなく、通常のＰＭＯＳによるＭＯＳキ
ャパシタ２５を用いてＶＣＯを構成したので、第１の実
施形態と同様に、回路構成が簡単で、かつ製造工程が複
雑化することがないという効果が得られる。
（ａ）に示されている。ノードＮ２での交流振幅が一定
なので、この電圧Ｖ２は制御電圧Ｖｃの電位によって該
直流レベルを制御できる。例えば、制御電圧Ｖｃの電位
を図５（ａ）の状態から上昇させたとすると、発振現象
にＭＯＳキャパシタ２５の寄与する状態が長くなり、図
５（ｂ）に示すように発振周波数は遅くなる。制御電圧
Ｖｃの電位を図５（ａ）の状態から低下させると、発振
現象にＭＯＳキャパシタ２５の寄与する状態が短くな
り、図５（ｃ）に示すように発振周波数が早くなる。従
って、制御電圧Ｖｃによって発振出力信号Ｖｏの発振周
波数が制御される。以上のように、この第２の実施形態
では、第１の実施形態と同様に、例えば、従来のように
ＣＭＯＳ ＬＳＩ内にＰＮ接合による可変容量ダイオー
ドを構成することなく、通常のＰＭＯＳによるＭＯＳキ
ャパシタ２５を用いてＶＣＯを構成したので、第１の実
施形態と同様に、回路構成が簡単で、かつ製造工程が複
雑化することがないという効果が得られる。
【００１３】第３の実施形態 図６は、本発明の第３の実施形態であって、図４のＭＯ
Ｓキャパシタの他の回路への適用例を示すＶＣＯの回路
図であり、図４中の要素と共通の要素には共通の符号が
付されている。このＶＣＯでは、ノードＮ２−１とＮ２
−２の間に、逆並列のＣＭＯＳインバータ３１，３２か
らなる発振部が接続され、該インバータ３１の出力端子
から発振出力信号Ｖｏが出力されるようになっている。
ノードＮ２−１とＮ２−２の間には、コイル２１（例え
ば、インダクタンス値が５ｎＨ）が接続されている。ノ
ードＮ２−１は寄生容量Ｃ２−１を介して接地され、さ
らにノードＮ２−２も寄生容量Ｃ２−２を介して接地さ
れている。ノードＮ２−１には、ＰＭＯＳからなるＭＯ
Ｓキャパシタ２５−１を介して制御電圧Ｖｃが印加さ
れ、さらにノードＮ２−２にも、ＰＭＯＳからなるＭＯ
Ｓキャパシタ２５−２を介して制御電圧Ｖｃが印加され
るようになっている。このＶＣＯでは、インバータ３
１，３２で発振した発振出力が、コイル２１、寄生容量
Ｃ２−１，Ｃ２−２及びＭＯＳキャパシタ２５−１，２
５−２で構成された帰還部により帰還される。そして、
制御電圧Ｖｃにより、インバータ３１の出力端子から出
力される発振出力信号Ｖｏの発振周波数が制御されるよ
うになっている。このようなＶＣＯを、例えばＣＭＯＳ
ＬＳＩで構成すれば、第２の実施形態と同様の効果が
得られる。
Ｓキャパシタの他の回路への適用例を示すＶＣＯの回路
図であり、図４中の要素と共通の要素には共通の符号が
付されている。このＶＣＯでは、ノードＮ２−１とＮ２
−２の間に、逆並列のＣＭＯＳインバータ３１，３２か
らなる発振部が接続され、該インバータ３１の出力端子
から発振出力信号Ｖｏが出力されるようになっている。
ノードＮ２−１とＮ２−２の間には、コイル２１（例え
ば、インダクタンス値が５ｎＨ）が接続されている。ノ
ードＮ２−１は寄生容量Ｃ２−１を介して接地され、さ
らにノードＮ２−２も寄生容量Ｃ２−２を介して接地さ
れている。ノードＮ２−１には、ＰＭＯＳからなるＭＯ
Ｓキャパシタ２５−１を介して制御電圧Ｖｃが印加さ
れ、さらにノードＮ２−２にも、ＰＭＯＳからなるＭＯ
Ｓキャパシタ２５−２を介して制御電圧Ｖｃが印加され
るようになっている。このＶＣＯでは、インバータ３
１，３２で発振した発振出力が、コイル２１、寄生容量
Ｃ２−１，Ｃ２−２及びＭＯＳキャパシタ２５−１，２
５−２で構成された帰還部により帰還される。そして、
制御電圧Ｖｃにより、インバータ３１の出力端子から出
力される発振出力信号Ｖｏの発振周波数が制御されるよ
うになっている。このようなＶＣＯを、例えばＣＭＯＳ
ＬＳＩで構成すれば、第２の実施形態と同様の効果が
得られる。
【００１４】第４の実施形態 図７は、本発明の第４の実施形態を示すＶＣＯの回路図
であり、第１の実施形態を示す図１中の要素と共通の要
素には共通の符号が付されている。このＶＣＯは、第１
の実施形態と同様にコルピッツ発振回路で構成されてお
り、図１と同様の増幅部１０と、図１と異なる構成の帰
還部４０とを備え、例えばＣＭＯＳ ＬＳＩ等で構成さ
れている。帰還部４０は、コイル４１及びコンデンサ４
２，４３からなる並列共振回路を有している。コイル４
１は、増幅部１０のコンデンサ１５と接地との間に接続
され、そのコンデンサ１５とノードＮ３の間にコンデン
サ４２が接続され、さらに該ノードＮ３にコンデンサ４
３が接続されている。ノードＮ３には、抵抗４４を介し
て直流バイアス電圧ＶＢＳが印加されるようになってい
る。コンデンサ４３の両端の電極間には、ＮＭＯＳ４５
のドレイン及びゲートが接続され、このＮＭＯＳ４５の
ソースが接地されている。ＮＭＯＳ４５のドレインに
は、ＰＭＯＳ４６のドレインが接続され、このＰＭＯＳ
４６のソースが電源電圧ＶＤＤに接続されている。ＰＭ
ＯＳ４６のゲートには、ＰＭＯＳ４７のゲート及びドレ
インが接続され、このＰＭＯＳ４７のソースが電源電圧
ＶＤＤに接続されている。ＮＭＯＳ４５は、ＰＭＯＳ４
６を負荷としたソース接地増幅回路であり、その負荷の
値はＰＭＯＳ４７を介して印加される制御電圧Ｖｃの電
圧値によって決定されるようになっている。ＰＭＯＳ４
６と４７は、カレントミラー回路を構成している。
であり、第１の実施形態を示す図１中の要素と共通の要
素には共通の符号が付されている。このＶＣＯは、第１
の実施形態と同様にコルピッツ発振回路で構成されてお
り、図１と同様の増幅部１０と、図１と異なる構成の帰
還部４０とを備え、例えばＣＭＯＳ ＬＳＩ等で構成さ
れている。帰還部４０は、コイル４１及びコンデンサ４
２，４３からなる並列共振回路を有している。コイル４
１は、増幅部１０のコンデンサ１５と接地との間に接続
され、そのコンデンサ１５とノードＮ３の間にコンデン
サ４２が接続され、さらに該ノードＮ３にコンデンサ４
３が接続されている。ノードＮ３には、抵抗４４を介し
て直流バイアス電圧ＶＢＳが印加されるようになってい
る。コンデンサ４３の両端の電極間には、ＮＭＯＳ４５
のドレイン及びゲートが接続され、このＮＭＯＳ４５の
ソースが接地されている。ＮＭＯＳ４５のドレインに
は、ＰＭＯＳ４６のドレインが接続され、このＰＭＯＳ
４６のソースが電源電圧ＶＤＤに接続されている。ＰＭ
ＯＳ４６のゲートには、ＰＭＯＳ４７のゲート及びドレ
インが接続され、このＰＭＯＳ４７のソースが電源電圧
ＶＤＤに接続されている。ＮＭＯＳ４５は、ＰＭＯＳ４
６を負荷としたソース接地増幅回路であり、その負荷の
値はＰＭＯＳ４７を介して印加される制御電圧Ｖｃの電
圧値によって決定されるようになっている。ＰＭＯＳ４
６と４７は、カレントミラー回路を構成している。
【００１５】次に、図７のＶＣＯの動作を説明する。コ
イル４１及びコンデンサ４２，４３で構成される並列共
振回路の発振周波数は、これらのコイル４１及びコンデ
ンサ４２，４３の共振周波数によって決定される。コイ
ル４１のインダクタンス値をＬ４１、コンデンサ４２，
４３の容量値をＣ４２，Ｃ４３とすると、ＶＣＯの発振
周波数は次式（６）で与えられる。
イル４１及びコンデンサ４２，４３で構成される並列共
振回路の発振周波数は、これらのコイル４１及びコンデ
ンサ４２，４３の共振周波数によって決定される。コイ
ル４１のインダクタンス値をＬ４１、コンデンサ４２，
４３の容量値をＣ４２，Ｃ４３とすると、ＶＣＯの発振
周波数は次式（６）で与えられる。
【数５】 ここで、コンデンサ４３は、ソース接地増幅回路を構成
するＮＭＯＳ４５のドレイン・ゲート間に接続されてい
るため、該増幅回路の入力容量の値を特性づけるミラー
効果の影響を受ける。そのため、ノードＮ３から見たコ
ンデンサ４３の容量値Ｃ４３は、ソース接地増幅回路の
電圧利得Ｇを乗算した値となる。この回路の発振周波数
は次式（７）となる。
するＮＭＯＳ４５のドレイン・ゲート間に接続されてい
るため、該増幅回路の入力容量の値を特性づけるミラー
効果の影響を受ける。そのため、ノードＮ３から見たコ
ンデンサ４３の容量値Ｃ４３は、ソース接地増幅回路の
電圧利得Ｇを乗算した値となる。この回路の発振周波数
は次式（７）となる。
【数６】 ＮＭＯＳ４５で構成されるソース接地増幅回路の負荷は
電流負荷であり、ＰＭＯＳ４６と４７はカレントミラー
回路であるため、その負荷の値が制御電圧Ｖｃの値によ
って調整される。つまり、ソース接地増幅回路の電圧利
得Ｇは、制御電圧Ｖｃによって可変である。
電流負荷であり、ＰＭＯＳ４６と４７はカレントミラー
回路であるため、その負荷の値が制御電圧Ｖｃの値によ
って調整される。つまり、ソース接地増幅回路の電圧利
得Ｇは、制御電圧Ｖｃによって可変である。
【００１６】例えば、制御電圧Ｖｃの電位をある任意の
状態から上昇させたとすると、ＰＭＯＳ４７のドレイン
・ソース間電流が減少し、ＰＭＯＳ４６のドレイン・ソ
ース間電流も減少する。そのため、ソース接地増幅回路
の負荷が等価的に小さくなり、電圧利得Ｇの値が減少す
る。この結果、発振出力信号Ｖｏの発振周波数が早くな
る。一方、制御電圧Ｖｃの電位をある任意の状態から低
下させたとすると、ＰＭＯＳ４７のドレイン・ソース間
電流は増加し、ＰＭＯＳ４６のドレイン・ソース間電流
も増加する。そのため、ソース接地増幅回路の負荷が等
価的に大きくなり、電圧利得Ｇの値が増加する。この結
果、発振出力信号Ｖｏの発振周波数が早くなる。従っ
て、制御電圧Ｖｃによって発振出力信号Ｖｏの発振周波
数が制御される。以上のように、本実施形態のＶＣＯ
を、例えばＣＭＯＳ ＬＳＩで構成する場合、従来のよ
うにＰＮ接合による可変容量ダイオードを構成すること
なく、ＮＭＯＳ４５及びＰＭＯＳ４６で構成されるソー
ス接地増幅回路のミラー効果を用いて並列共振回路の容
量値を制御する構成としたので、第１の実施形態とほぼ
同様に、回路構成が簡単で、かつ製造工程が複雑化する
ことがないという効果が得られる。
状態から上昇させたとすると、ＰＭＯＳ４７のドレイン
・ソース間電流が減少し、ＰＭＯＳ４６のドレイン・ソ
ース間電流も減少する。そのため、ソース接地増幅回路
の負荷が等価的に小さくなり、電圧利得Ｇの値が減少す
る。この結果、発振出力信号Ｖｏの発振周波数が早くな
る。一方、制御電圧Ｖｃの電位をある任意の状態から低
下させたとすると、ＰＭＯＳ４７のドレイン・ソース間
電流は増加し、ＰＭＯＳ４６のドレイン・ソース間電流
も増加する。そのため、ソース接地増幅回路の負荷が等
価的に大きくなり、電圧利得Ｇの値が増加する。この結
果、発振出力信号Ｖｏの発振周波数が早くなる。従っ
て、制御電圧Ｖｃによって発振出力信号Ｖｏの発振周波
数が制御される。以上のように、本実施形態のＶＣＯ
を、例えばＣＭＯＳ ＬＳＩで構成する場合、従来のよ
うにＰＮ接合による可変容量ダイオードを構成すること
なく、ＮＭＯＳ４５及びＰＭＯＳ４６で構成されるソー
ス接地増幅回路のミラー効果を用いて並列共振回路の容
量値を制御する構成としたので、第１の実施形態とほぼ
同様に、回路構成が簡単で、かつ製造工程が複雑化する
ことがないという効果が得られる。
【００１７】第５の実施形態 図８は、本発明の第５の実施形態であって、図７の他の
回路への適用例を示すＶＣＯの回路図であり、図７中の
要素と共通の要素には共通の符号が付されている。この
ＶＣＯは、逆並列のＣＭＯＳインバータ５１，５２によ
って発振部が構成されている。インバータ５２の出力端
子側のノードＮ３−１と入力側のノードＮ３−２との間
には、コイル４１（例えば、インダクタンス値が５ｎ
Ｈ）が接続されている。ノードＮ３−１は寄生容量Ｃ３
−１を介して接地され、さらにノードＮ３−２も寄生容
量Ｃ３−２を介して接地されている。ノードＮ３−１に
は、コンデンサ４３−１が接続され、このコンデンサ４
３−１の両端の電極間に、ソース接地増幅回路を構成す
るＮＭＯＳ４５−１のドレイン・ゲートが接続されてい
る。ＮＭＯＳ４５−１のドレインには、負荷用のＰＭＯ
Ｓ４６−１，４７−１を介して制御電圧Ｖｃが印加され
るようになっている。同様に、ノードＮ３−２には、コ
ンデンサ４３−２が接続され、このコンデンサ４３−２
の両端の電極間に、ソース接地増幅回路を構成するＮＭ
ＯＳ４５−２のドレイン・ゲートが接続されている。Ｎ
ＭＯＳ４５−２のドレインには、負荷用のＰＭＯＳ４６
−２，４７−２を介して制御電圧Ｖｃが印加されるよう
になっている。
回路への適用例を示すＶＣＯの回路図であり、図７中の
要素と共通の要素には共通の符号が付されている。この
ＶＣＯは、逆並列のＣＭＯＳインバータ５１，５２によ
って発振部が構成されている。インバータ５２の出力端
子側のノードＮ３−１と入力側のノードＮ３−２との間
には、コイル４１（例えば、インダクタンス値が５ｎ
Ｈ）が接続されている。ノードＮ３−１は寄生容量Ｃ３
−１を介して接地され、さらにノードＮ３−２も寄生容
量Ｃ３−２を介して接地されている。ノードＮ３−１に
は、コンデンサ４３−１が接続され、このコンデンサ４
３−１の両端の電極間に、ソース接地増幅回路を構成す
るＮＭＯＳ４５−１のドレイン・ゲートが接続されてい
る。ＮＭＯＳ４５−１のドレインには、負荷用のＰＭＯ
Ｓ４６−１，４７−１を介して制御電圧Ｖｃが印加され
るようになっている。同様に、ノードＮ３−２には、コ
ンデンサ４３−２が接続され、このコンデンサ４３−２
の両端の電極間に、ソース接地増幅回路を構成するＮＭ
ＯＳ４５−２のドレイン・ゲートが接続されている。Ｎ
ＭＯＳ４５−２のドレインには、負荷用のＰＭＯＳ４６
−２，４７−２を介して制御電圧Ｖｃが印加されるよう
になっている。
【００１８】このＶＣＯでは、電源電圧ＶＤＤが印加さ
れると、インバータ５１，５２が発振する。コンデンサ
４３−１，４３−２は、ソース接地増幅回路を構成する
ＮＭＯＳ４５−１，４５−２のドレイン・ゲート間に接
続されているため、該増幅回路の入力容量の値を特徴づ
けるミラー効果の影響を受ける。そのため、第４の実施
形態と同様に、制御電圧Ｖｃによってソース接地増幅回
路の電圧利得Ｇが変化し、インバータ５１の出力端子か
ら出力される発振出力信号Ｖｏの発振周波数が制御され
る。従って、第４の実施形態とほぼ同様の効果が得られ
る。
れると、インバータ５１，５２が発振する。コンデンサ
４３−１，４３−２は、ソース接地増幅回路を構成する
ＮＭＯＳ４５−１，４５−２のドレイン・ゲート間に接
続されているため、該増幅回路の入力容量の値を特徴づ
けるミラー効果の影響を受ける。そのため、第４の実施
形態と同様に、制御電圧Ｖｃによってソース接地増幅回
路の電圧利得Ｇが変化し、インバータ５１の出力端子か
ら出力される発振出力信号Ｖｏの発振周波数が制御され
る。従って、第４の実施形態とほぼ同様の効果が得られ
る。
【００１９】なお、本発明は上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ），（ｂ）のようなものがある。 （ａ） 図１、図４及び図７のＶＣＯは、コルピッツ発
振回路で構成したが、ハートレー発振回路等の他のコイ
ルとコンデンサにて構成された共振回路を用いた発振回
路に適用すれば、上記実施形態とほぼ同様の作用、効果
が得られる。 （ｂ） 図７及び図８のＶＣＯでは、ＮＭＯＳ４５，４
５−１，４５−２によるソース接地増幅回路を用いた
が、差動増幅回路等の他のアナログ増幅回路を用いてＶ
ＣＯを構成しても、上記実施形態とほぼ同様の作用、効
果が得られる。また、容量可変手段として用いたアナロ
グ増幅回路において、例えば、図７のＮＭＯＳ４５とＰ
ＭＯＳ４６の接続点から、発振出力信号Ｖｏを取出すよ
うにしてもよい。このようにすれば、通常、ＶＣＯに接
続する負荷の影響を少なくするため、入力インピーダン
スが高く、出力インピーダンスが低い出力バッファ回路
を入れることがあるが、このような出力バッファ回路を
省略できる。即ち、容量可変手段として用いたアナログ
増幅回路をＶＣＯの出力バッファ回路として兼用するこ
とも可能となる。従って、回路構成をより簡単化でき
る。
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ），（ｂ）のようなものがある。 （ａ） 図１、図４及び図７のＶＣＯは、コルピッツ発
振回路で構成したが、ハートレー発振回路等の他のコイ
ルとコンデンサにて構成された共振回路を用いた発振回
路に適用すれば、上記実施形態とほぼ同様の作用、効果
が得られる。 （ｂ） 図７及び図８のＶＣＯでは、ＮＭＯＳ４５，４
５−１，４５−２によるソース接地増幅回路を用いた
が、差動増幅回路等の他のアナログ増幅回路を用いてＶ
ＣＯを構成しても、上記実施形態とほぼ同様の作用、効
果が得られる。また、容量可変手段として用いたアナロ
グ増幅回路において、例えば、図７のＮＭＯＳ４５とＰ
ＭＯＳ４６の接続点から、発振出力信号Ｖｏを取出すよ
うにしてもよい。このようにすれば、通常、ＶＣＯに接
続する負荷の影響を少なくするため、入力インピーダン
スが高く、出力インピーダンスが低い出力バッファ回路
を入れることがあるが、このような出力バッファ回路を
省略できる。即ち、容量可変手段として用いたアナログ
増幅回路をＶＣＯの出力バッファ回路として兼用するこ
とも可能となる。従って、回路構成をより簡単化でき
る。
【００２０】
【発明の効果】以上詳細に説明したように、本発明のう
ちの請求項１及び２に係る発明によれば、ＭＯＳキャパ
シタのゲート電極の電圧を制御、あるいはＭＯＳキャパ
シタのソース・ドレイン電極の電圧を制御して発振周波
数を可変する構成にしたので、ＶＣＯの低消費電力化等
を図るために、該ＶＣＯをＬＳＩ等で集積化する場合、
従来のようにＰＮ接合による可変容量ダイオードを構成
することなく、通常のＭＯＳキャパシタを用いて構成で
きるため、回路構成が簡単であり、かつ製造工程が複雑
化することがない。請求項３及び４に係る発明によれ
ば、増幅回路のミラー効果を用い、共振回路の容量値を
制御して発振周波数を可変する構成にしたので、ＶＣＯ
をＬＳＩ等で集積化する場合、請求項１及び２に係る発
明とほぼ同様に、回路構成が簡単であり、かつ製造工程
が複雑化することがない。請求項５に係る発明によれ
ば、増幅回路から発振出力を取出す構成にしたので、通
常、ＶＣＯに接続する負荷の影響を少なくするため、入
力インピーダンスが高く、出力インピーダンスが低い出
力バッファ回路を入れることがあるが、このような出力
バッファ回路を省略できる。即ち、容量可変手段として
用いた増幅回路をＶＣＯの出力バッファ回路として兼用
することが可能となり、回路構成をより簡単化できる。
ちの請求項１及び２に係る発明によれば、ＭＯＳキャパ
シタのゲート電極の電圧を制御、あるいはＭＯＳキャパ
シタのソース・ドレイン電極の電圧を制御して発振周波
数を可変する構成にしたので、ＶＣＯの低消費電力化等
を図るために、該ＶＣＯをＬＳＩ等で集積化する場合、
従来のようにＰＮ接合による可変容量ダイオードを構成
することなく、通常のＭＯＳキャパシタを用いて構成で
きるため、回路構成が簡単であり、かつ製造工程が複雑
化することがない。請求項３及び４に係る発明によれ
ば、増幅回路のミラー効果を用い、共振回路の容量値を
制御して発振周波数を可変する構成にしたので、ＶＣＯ
をＬＳＩ等で集積化する場合、請求項１及び２に係る発
明とほぼ同様に、回路構成が簡単であり、かつ製造工程
が複雑化することがない。請求項５に係る発明によれ
ば、増幅回路から発振出力を取出す構成にしたので、通
常、ＶＣＯに接続する負荷の影響を少なくするため、入
力インピーダンスが高く、出力インピーダンスが低い出
力バッファ回路を入れることがあるが、このような出力
バッファ回路を省略できる。即ち、容量可変手段として
用いた増幅回路をＶＣＯの出力バッファ回路として兼用
することが可能となり、回路構成をより簡単化できる。
【図１】本発明の第１の実施形態を示すＶＣＯの回路図
である。
である。
【図２】従来のＶＣＯの回路図である。
【図３】図１の動作波形図である。
【図４】本発明の第２の実施形態を示すＶＣＯの回路図
である。
である。
【図５】図４の動作波形図である。
【図６】本発明の第３の実施形態を示すＶＣＯの回路図
である。
である。
【図７】本発明の第４の実施形態を示すＶＣＯの回路図
である。
である。
【図８】本発明の第５の実施形態を示すＶＣＯの回路図
である。
である。
１０ 増幅部 ２０，２０Ａ，４０ 帰還部 ２１，４１ コイル ２２，２４，４２，４３ コンデンサ ２３，２５，２５−１，２５−２ ＭＯＳキャパシ
タ ３１，３２，５１，５２ インバータ ４５，４５−１，４５−２ ソース接地増幅
回路用ＮＭＯＳ ４６，４６−１，４６−２，４７，４７−１，４７−２
負荷用ＰＭＯＳ Ｖｃ 制御電圧 Ｖｏ 発振出力信号
タ ３１，３２，５１，５２ インバータ ４５，４５−１，４５−２ ソース接地増幅
回路用ＮＭＯＳ ４６，４６−１，４６−２，４７，４７−１，４７−２
負荷用ＰＭＯＳ Ｖｃ 制御電圧 Ｖｏ 発振出力信号
Claims (5)
- 【請求項１】 コイル及びコンデンサで構成された共振
回路に、容量可変手段としてＭＯＳトランジスタによる
ＭＯＳキャパシタを接続し、前記ＭＯＳキャパシタのゲ
ート電極の電圧を制御して発振周波数を可変する構成に
したことを特徴とする電圧制御発振回路。 - 【請求項２】 コイル及びコンデンサで構成された共振
回路に、容量可変手段としてＭＯＳトランジスタによる
ＭＯＳキャパシタを接続し、前記ＭＯＳキャパシタのソ
ース・ドレイン電極の電圧を制御して発振周波数を可変
する構成にしたことを特徴とする電圧制御発振回路。 - 【請求項３】 コイル及びコンデンサで構成された共振
回路に、容量可変手段としてアナログ増幅回路を接続
し、前記増幅回路のミラー効果を用い前記共振回路の容
量値を制御して発振周波数を可変する構成にしたことを
特徴とする電圧制御発振回路。 - 【請求項４】 前記アナログ増幅回路は、ソース接地増
幅回路または差動増幅回路である請求項３記載の電圧制
御発振回路。 - 【請求項５】 前記増幅回路から発振出力を取出す構成
にしたことを特徴とする請求項３または４記載の電圧制
御発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10611397A JPH10303643A (ja) | 1997-04-23 | 1997-04-23 | 電圧制御発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10611397A JPH10303643A (ja) | 1997-04-23 | 1997-04-23 | 電圧制御発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10303643A true JPH10303643A (ja) | 1998-11-13 |
Family
ID=14425416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10611397A Pending JPH10303643A (ja) | 1997-04-23 | 1997-04-23 | 電圧制御発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10303643A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005006539A1 (ja) * | 2003-07-09 | 2005-01-20 | Asahi Kasei Microsystems Co., Ltd. | 可変容量素子及びこれを用いた発振回路 |
| WO2005046046A1 (ja) * | 2003-11-10 | 2005-05-19 | Toyo Communication Equipment Co., Ltd. | 水晶発振器 |
-
1997
- 1997-04-23 JP JP10611397A patent/JPH10303643A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005006539A1 (ja) * | 2003-07-09 | 2005-01-20 | Asahi Kasei Microsystems Co., Ltd. | 可変容量素子及びこれを用いた発振回路 |
| WO2005046046A1 (ja) * | 2003-11-10 | 2005-05-19 | Toyo Communication Equipment Co., Ltd. | 水晶発振器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031007 |