JPH10307811A - 演算装置および演算方法 - Google Patents
演算装置および演算方法Info
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- JPH10307811A JPH10307811A JP9114713A JP11471397A JPH10307811A JP H10307811 A JPH10307811 A JP H10307811A JP 9114713 A JP9114713 A JP 9114713A JP 11471397 A JP11471397 A JP 11471397A JP H10307811 A JPH10307811 A JP H10307811A
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- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
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Abstract
(57)【要約】
【課題】 基数４および基数２のバタフライ演算を同一
の回路により実行する。 【解決手段】 基数２のバタフライ演算を行う場合に
は、破線で示す信号線をセレクタ等を用いて除外すると
ともに、複素乗算回路１と複素加算回路５を結ぶ信号
線、複素乗算回路２と複素加算回路７を結ぶ信号線、複
素乗算回路３と複素加算回路６を結ぶ信号線、および、
複素加算回路３と複素加算回路７を結ぶ信号線の乗数
を、それぞれ、−ｊ，−１，−１，−ｊから−１，１，
１，−１に変更する。その結果、２組のバタフライ演算
回路（Ａ，Ｂ）が形成される。また、基数４の演算を行
う場合には、破線で示す信号線を全て接続した状態とす
るとともに、各パスの乗数を図示するように設定する。
その結果、１組の基数４のバタフライ演算回路が形成さ
れる。
の回路により実行する。 【解決手段】 基数２のバタフライ演算を行う場合に
は、破線で示す信号線をセレクタ等を用いて除外すると
ともに、複素乗算回路１と複素加算回路５を結ぶ信号
線、複素乗算回路２と複素加算回路７を結ぶ信号線、複
素乗算回路３と複素加算回路６を結ぶ信号線、および、
複素加算回路３と複素加算回路７を結ぶ信号線の乗数
を、それぞれ、−ｊ，−１，−１，−ｊから−１，１，
１，−１に変更する。その結果、２組のバタフライ演算
回路（Ａ，Ｂ）が形成される。また、基数４の演算を行
う場合には、破線で示す信号線を全て接続した状態とす
るとともに、各パスの乗数を図示するように設定する。
その結果、１組の基数４のバタフライ演算回路が形成さ
れる。
Description
【０００１】
【発明の属する技術分野】本発明は、信号処理装置およ
び信号処理方法に関し、特に、高速離散フーリエ変換等
において多用される信号処理装置および信号処理方法に
関する。
び信号処理方法に関し、特に、高速離散フーリエ変換等
において多用される信号処理装置および信号処理方法に
関する。
【０００２】
【従来の技術】例えば、ＤＶＢ−Ｔ（Digital Video Br
oadcasting-Terrestrial）などに用いられている高速離
散フーリエ変換（ＦＦＴ：Fast Fourier Transform）は
バタフライ演算と呼ばれる複素演算の繰り返しにより実
現される。
oadcasting-Terrestrial）などに用いられている高速離
散フーリエ変換（ＦＦＴ：Fast Fourier Transform）は
バタフライ演算と呼ばれる複素演算の繰り返しにより実
現される。
【０００３】ところで、バタフライ演算は基数と呼ばれ
る数により同時に演算するデータ数が異なり、一度のＦ
ＦＴにおけるバタフライ演算の繰り返し回数もこの基数
に依存して異なる。
る数により同時に演算するデータ数が異なり、一度のＦ
ＦＴにおけるバタフライ演算の繰り返し回数もこの基数
に依存して異なる。
【０００４】一般的には、種々の利便性（例えば、構成
の簡易性など）から基数４のバタフライ演算回路が用い
られる事が多いが、ＦＦＴ演算の対象となるデータ数
（これをＦＦＴのポイント数と呼ぶ）が４のべき乗で無
い場合は基数４のバタフライ演算のみでＦＦＴを行うこ
とは出来ない。
の簡易性など）から基数４のバタフライ演算回路が用い
られる事が多いが、ＦＦＴ演算の対象となるデータ数
（これをＦＦＴのポイント数と呼ぶ）が４のべき乗で無
い場合は基数４のバタフライ演算のみでＦＦＴを行うこ
とは出来ない。
【０００５】その場合、基数４のバタフライ演算回路と
基数２のバタフライ演算を適宜組み合わせて用いなけれ
ばならない。従って、回路構成上は、基数２のバタフラ
イ演算回路を追加する必要が生ずる。
基数２のバタフライ演算を適宜組み合わせて用いなけれ
ばならない。従って、回路構成上は、基数２のバタフラ
イ演算回路を追加する必要が生ずる。
【０００６】図５に従来の基数４のバタフライ演算回路
（図５（Ａ））および基数２のバタフライ演算回路（図
５（Ｂ））の一例を示す。
（図５（Ａ））および基数２のバタフライ演算回路（図
５（Ｂ））の一例を示す。
【０００７】図５（Ａ）に示す回路は基数４のバタフラ
イ演算回路であり、複素乗算回路１乃至３および複素加
算回路４乃至７により構成されている。また、図の左側
の黒丸と、図の右側の複素加算回路４乃至７を結ぶ信号
線は、入力された複素データを１倍、−１倍、ｊ倍、ま
たは、−ｊ倍して出力するようになされている。
イ演算回路であり、複素乗算回路１乃至３および複素加
算回路４乃至７により構成されている。また、図の左側
の黒丸と、図の右側の複素加算回路４乃至７を結ぶ信号
線は、入力された複素データを１倍、−１倍、ｊ倍、ま
たは、−ｊ倍して出力するようになされている。
【０００８】なお、入力データＩＡ０乃至ＩＡ３はそれ
ぞれ複素データである。また、ＩＢ１乃至ＩＢ３は、複
素定数データであり、例えば、ＲＯＭなどに格納された
データが読み出されて供給されるようになされている。
ぞれ複素データである。また、ＩＢ１乃至ＩＢ３は、複
素定数データであり、例えば、ＲＯＭなどに格納された
データが読み出されて供給されるようになされている。
【０００９】次に、以上の従来例の動作について説明す
る。
る。
【００１０】複素乗算回路１乃至３は、ＩＡ１とＩＢ
１、ＩＡ２とＩＢ２、ＩＡ３とＩＢ３をそれぞれ複素乗
算し、演算結果を出力する。
１、ＩＡ２とＩＢ２、ＩＡ３とＩＢ３をそれぞれ複素乗
算し、演算結果を出力する。
【００１１】入力データＩＡ０は、複素加算回路４乃至
５にそれぞれ入力される。複素乗算回路１の出力は、１
倍、−ｊ倍、−１倍、または、ｊ倍されて、それぞれ、
複素加算回路４乃至７に入力される。複素乗算回路２の
出力は、１倍、−１倍、１倍、または、−１倍されて、
それぞれ、複素加算回路４乃至５に入力される。複素乗
算回路３の出力は、１倍、ｊ倍、−１倍、または、−ｊ
倍されて、それぞれ、複素加算回路４乃至７に入力され
る。
５にそれぞれ入力される。複素乗算回路１の出力は、１
倍、−ｊ倍、−１倍、または、ｊ倍されて、それぞれ、
複素加算回路４乃至７に入力される。複素乗算回路２の
出力は、１倍、−１倍、１倍、または、−１倍されて、
それぞれ、複素加算回路４乃至５に入力される。複素乗
算回路３の出力は、１倍、ｊ倍、−１倍、または、−ｊ
倍されて、それぞれ、複素加算回路４乃至７に入力され
る。
【００１２】複素加算回路４乃至７は、入力データＩＡ
０および、複素乗算回路１乃至３の出力を定数倍（１
倍、−１倍、ｊ倍、または、−ｊ倍）したものをそれぞ
れ加算し、演算結果をＯ０乃至Ｏ３として出力する。
０および、複素乗算回路１乃至３の出力を定数倍（１
倍、−１倍、ｊ倍、または、−ｊ倍）したものをそれぞ
れ加算し、演算結果をＯ０乃至Ｏ３として出力する。
【００１３】以上のような回路により、基数４のバタフ
ライ演算を実行することができる。
ライ演算を実行することができる。
【００１４】次に、図５（Ｂ）を参照して、従来におけ
る、基数２のバタフライ演算回路の構成例について説明
する。
る、基数２のバタフライ演算回路の構成例について説明
する。
【００１５】図５（Ｂ）は、従来における基数２のバタ
フライ演算回路の構成例を示している。この図に示すよ
うに、基数２のバタフライ演算回路は、複素乗算回路８
および複素加算回路９，１０により構成されている。な
お、ＩＡ０，ＩＡ１は入力データを示しており、また、
ＩＢ１は、例えば、ＲＯＭなどに格納されている定数デ
ータを示している。
フライ演算回路の構成例を示している。この図に示すよ
うに、基数２のバタフライ演算回路は、複素乗算回路８
および複素加算回路９，１０により構成されている。な
お、ＩＡ０，ＩＡ１は入力データを示しており、また、
ＩＢ１は、例えば、ＲＯＭなどに格納されている定数デ
ータを示している。
【００１６】次に、以上の構成例の動作について説明す
る。
る。
【００１７】入力データＩＡ０は、複素加算回路９およ
び複素加算回路１０にそれぞれ入力される。また、入力
データＩＡ１と定数データＩＢ１は、複素乗算回路８に
入力され、そこで複素乗算が行われた後、複素加算回路
９に供給されるとともに、−１倍されて複素加算回路１
０に供給される。
び複素加算回路１０にそれぞれ入力される。また、入力
データＩＡ１と定数データＩＢ１は、複素乗算回路８に
入力され、そこで複素乗算が行われた後、複素加算回路
９に供給されるとともに、−１倍されて複素加算回路１
０に供給される。
【００１８】複素加算回路９は、入力データＩＡ０と複
素乗算回路８の出力とを加算して、得られたデータをＯ
０として出力する。また、複素加算回路１０は、入力デ
ータＩＡ０と複素乗算回路８の出力が−１倍されたもの
とを加算してＯ１として出力する。
素乗算回路８の出力とを加算して、得られたデータをＯ
０として出力する。また、複素加算回路１０は、入力デ
ータＩＡ０と複素乗算回路８の出力が−１倍されたもの
とを加算してＯ１として出力する。
【００１９】以上のような構成により、基数２のバタフ
ライ演算を実行することができる。
ライ演算を実行することができる。
【００２０】
【発明が解決しようとする課題】ところで、ポイント数
が４のべき乗では無い場合には、前述の基数４および基
数２のバタフライ演算回路の双方を用いてＦＦＴ回路を
構成する必要があり、ポイント数が４のべき乗の場合の
ＦＦＴ回路に比べて基数２のバタフライ演算回路（図５
（Ｂ）の回路）の分だけ回路規模が増大する。しかも基
数２のバタフライ演算回路はＦＦＴの処理過程において
一部でしか用いられないので、使用頻度の少ない回路を
別途形成しなければならない負担は甚大である。
が４のべき乗では無い場合には、前述の基数４および基
数２のバタフライ演算回路の双方を用いてＦＦＴ回路を
構成する必要があり、ポイント数が４のべき乗の場合の
ＦＦＴ回路に比べて基数２のバタフライ演算回路（図５
（Ｂ）の回路）の分だけ回路規模が増大する。しかも基
数２のバタフライ演算回路はＦＦＴの処理過程において
一部でしか用いられないので、使用頻度の少ない回路を
別途形成しなければならない負担は甚大である。
【００２１】本発明は、以上のような状況に鑑みてなさ
れたものであり、ポイント数が４のべき乗ではないＦＦ
Ｔ回路において、基数２のバタフライ演算回路を別途形
成する手間を省くことを目的とし、以て、回路資源の有
効利用を図ることを目的とするものである。
れたものであり、ポイント数が４のべき乗ではないＦＦ
Ｔ回路において、基数２のバタフライ演算回路を別途形
成する手間を省くことを目的とし、以て、回路資源の有
効利用を図ることを目的とするものである。
【００２２】
【課題を解決するための手段】請求項１に記載の演算装
置は、基数２または基数４の何れのバタフライ演算を実
行するかを示す信号が入力される入力手段と、入力手段
から入力される信号に応じて、所定のデータを選択する
選択手段と、入力手段から入力される信号に応じて、所
定のデータの実数部と虚数部とを置換する置換手段と、
入力手段から入力される信号に応じて、所定のデータの
実数部または虚数部の符号を反転する符号反転手段とを
備え、入力手段より基数２の演算を実行することを示す
信号が入力された場合は、２組の基数２のバタフライ演
算を並列して実行し、入力手段より基数４の演算を実行
することを示す信号が入力された場合には、１組の基数
４のバタフライ演算を実行することを特徴とする。
置は、基数２または基数４の何れのバタフライ演算を実
行するかを示す信号が入力される入力手段と、入力手段
から入力される信号に応じて、所定のデータを選択する
選択手段と、入力手段から入力される信号に応じて、所
定のデータの実数部と虚数部とを置換する置換手段と、
入力手段から入力される信号に応じて、所定のデータの
実数部または虚数部の符号を反転する符号反転手段とを
備え、入力手段より基数２の演算を実行することを示す
信号が入力された場合は、２組の基数２のバタフライ演
算を並列して実行し、入力手段より基数４の演算を実行
することを示す信号が入力された場合には、１組の基数
４のバタフライ演算を実行することを特徴とする。
【００２３】請求項３に記載の演算方法は、基数２また
は基数４の何れのバタフライ演算を実行するかを示す信
号が入力される入力ステップと、入力ステップから入力
される信号に応じて、所定のデータを選択する選択ステ
ップと、入力ステップから入力される信号に応じて、所
定のデータの実数部と虚数部とを置換する置換ステップ
と、入力ステップから入力される信号に応じて、所定の
データの実数部または虚数部の符号を反転する符号反転
ステップとを備え、入力ステップより基数２の演算を実
行することを示す信号が入力された場合は、２組の基数
２のバタフライ演算を並列して実行し、入力ステップよ
り基数４の演算を実行することを示す信号が入力された
場合には、１組の基数４のバタフライ演算を実行するこ
とを特徴とする。
は基数４の何れのバタフライ演算を実行するかを示す信
号が入力される入力ステップと、入力ステップから入力
される信号に応じて、所定のデータを選択する選択ステ
ップと、入力ステップから入力される信号に応じて、所
定のデータの実数部と虚数部とを置換する置換ステップ
と、入力ステップから入力される信号に応じて、所定の
データの実数部または虚数部の符号を反転する符号反転
ステップとを備え、入力ステップより基数２の演算を実
行することを示す信号が入力された場合は、２組の基数
２のバタフライ演算を並列して実行し、入力ステップよ
り基数４の演算を実行することを示す信号が入力された
場合には、１組の基数４のバタフライ演算を実行するこ
とを特徴とする。
【００２４】請求項１に記載の演算装置においては、基
数２または基数４の何れのバタフライ演算を実行するか
を示す信号が入力手段より入力され、入力手段から入力
される信号に応じて、所定のデータを選択手段が選択
し、入力手段から入力される信号に応じて、所定のデー
タの実数部と虚数部とを置換手段が置換し、入力手段か
ら入力される信号に応じて、所定のデータの実数部また
は虚数部の符号を符号反転手段が反転し、入力手段より
基数２の演算を実行することを示す信号が入力された場
合は、２組の基数２のバタフライ演算を並列して実行
し、入力手段より基数４の演算を実行することを示す信
号が入力された場合には、１組の基数４のバタフライ演
算を実行する。例えば、入力手段から、基数２または基
数４のバタフライ演算を実行することを示す制御信号が
入力された場合には、選択手段であるセレクタが、回路
の各部の信号線の接続状態を適宜変更し、制御信号に応
じて置換手段であるセレクタが回路各部のデータの実数
部と虚数部を適宜置換し、更に、制御信号に応じて符号
反転手段である符号反転回路が回路各部のデータの実数
部または虚数部の符号を適宜反転する。
数２または基数４の何れのバタフライ演算を実行するか
を示す信号が入力手段より入力され、入力手段から入力
される信号に応じて、所定のデータを選択手段が選択
し、入力手段から入力される信号に応じて、所定のデー
タの実数部と虚数部とを置換手段が置換し、入力手段か
ら入力される信号に応じて、所定のデータの実数部また
は虚数部の符号を符号反転手段が反転し、入力手段より
基数２の演算を実行することを示す信号が入力された場
合は、２組の基数２のバタフライ演算を並列して実行
し、入力手段より基数４の演算を実行することを示す信
号が入力された場合には、１組の基数４のバタフライ演
算を実行する。例えば、入力手段から、基数２または基
数４のバタフライ演算を実行することを示す制御信号が
入力された場合には、選択手段であるセレクタが、回路
の各部の信号線の接続状態を適宜変更し、制御信号に応
じて置換手段であるセレクタが回路各部のデータの実数
部と虚数部を適宜置換し、更に、制御信号に応じて符号
反転手段である符号反転回路が回路各部のデータの実数
部または虚数部の符号を適宜反転する。
【００２５】請求項３に記載の演算方法においては、基
数２または基数４の何れのバタフライ演算を実行するか
を示す信号が入力ステップより入力され、入力ステップ
から入力される信号に応じて、所定のデータを選択ステ
ップが選択し、入力ステップから入力される信号に応じ
て、所定のデータの実数部と虚数部とを置換ステップが
置換し、入力ステップから入力される信号に応じて、所
定のデータの実数部または虚数部の符号を符号反転ステ
ップが反転し、入力ステップより基数２の演算を実行す
ることを示す信号が入力された場合は、２組の基数２の
バタフライ演算を並列して実行し、入力ステップより基
数４の演算を実行することを示す信号が入力された場合
には、１組の基数４のバタフライ演算を実行する。例え
ば、入力ステップから、基数２または基数４のバタフラ
イ演算を実行することを示す制御信号が入力された場合
には、選択ステップであるセレクタが、回路の各部の信
号線の接続状態を適宜変更し、制御信号に応じて置換ス
テップであるセレクタが回路各部のデータの実数部と虚
数部を適宜置換し、更に、制御信号に応じて符号反転ス
テップである符号反転回路が回路各部のデータの実数部
または虚数部の符号を適宜反転する。
数２または基数４の何れのバタフライ演算を実行するか
を示す信号が入力ステップより入力され、入力ステップ
から入力される信号に応じて、所定のデータを選択ステ
ップが選択し、入力ステップから入力される信号に応じ
て、所定のデータの実数部と虚数部とを置換ステップが
置換し、入力ステップから入力される信号に応じて、所
定のデータの実数部または虚数部の符号を符号反転ステ
ップが反転し、入力ステップより基数２の演算を実行す
ることを示す信号が入力された場合は、２組の基数２の
バタフライ演算を並列して実行し、入力ステップより基
数４の演算を実行することを示す信号が入力された場合
には、１組の基数４のバタフライ演算を実行する。例え
ば、入力ステップから、基数２または基数４のバタフラ
イ演算を実行することを示す制御信号が入力された場合
には、選択ステップであるセレクタが、回路の各部の信
号線の接続状態を適宜変更し、制御信号に応じて置換ス
テップであるセレクタが回路各部のデータの実数部と虚
数部を適宜置換し、更に、制御信号に応じて符号反転ス
テップである符号反転回路が回路各部のデータの実数部
または虚数部の符号を適宜反転する。
【００２６】
【発明の実施の形態】図１は、本発明の演算装置の動作
原理を説明するための図である。この図において、図５
（Ａ）と同一の部分には同一の符号を付してあるので、
その説明は適宜省略する。
原理を説明するための図である。この図において、図５
（Ａ）と同一の部分には同一の符号を付してあるので、
その説明は適宜省略する。
【００２７】この図において、破線で示されている信号
線が全て接続されている状態では、この回路は１組の基
数４のバタフライ演算回路になる。これは、図５（Ａ）
に示す基数４のバタフライ演算回路と同様の構成となっ
ていることからも理解できる。
線が全て接続されている状態では、この回路は１組の基
数４のバタフライ演算回路になる。これは、図５（Ａ）
に示す基数４のバタフライ演算回路と同様の構成となっ
ていることからも理解できる。
【００２８】次に、破線で示されている信号線が接続さ
れていない状態であって、かつ、以下に示すように各信
号線の倍数が変更されると、図１に示す回路は、２組の
基数２のバタフライ演算回路となる。
れていない状態であって、かつ、以下に示すように各信
号線の倍数が変更されると、図１に示す回路は、２組の
基数２のバタフライ演算回路となる。
【００２９】１ 複素乗算回路１と複素加算回路５を結
ぶ信号線の入力データに対する倍数を−ｊ倍から−１倍
に変更する。 ２ 複素乗算回路３と複素加算回路６を結ぶ信号線の入
力データに対する倍数を−１倍から１倍に変更する。 ３ 複素乗算回路２と複素加算回路７を結ぶ信号線の入
力データに対する倍数を−１倍から１倍に変更する。 ４ 複素乗算回路３と複素加算回路７を結ぶ信号線の入
力データに対する倍数を−ｊ倍から−１倍に変更する。
ぶ信号線の入力データに対する倍数を−ｊ倍から−１倍
に変更する。 ２ 複素乗算回路３と複素加算回路６を結ぶ信号線の入
力データに対する倍数を−１倍から１倍に変更する。 ３ 複素乗算回路２と複素加算回路７を結ぶ信号線の入
力データに対する倍数を−１倍から１倍に変更する。 ４ 複素乗算回路３と複素加算回路７を結ぶ信号線の入
力データに対する倍数を−ｊ倍から−１倍に変更する。
【００３０】図２は、図１に示す破線で示す信号線の除
去操作と、各信号線の倍数を変更する操作を可能とする
回路の一例のブロック図を示している。
去操作と、各信号線の倍数を変更する操作を可能とする
回路の一例のブロック図を示している。
【００３１】この図において、図１と対応する部分に
は、同一の符号を付してあるのでその説明は省略する。
この図において、加算回路１０１乃至１１２は、２入力
１出力の複素加算回路である。
は、同一の符号を付してあるのでその説明は省略する。
この図において、加算回路１０１乃至１１２は、２入力
１出力の複素加算回路である。
【００３２】セレクタ制御回路１００（入力手段）は、
基数４の演算を行う場合は、セレクタ１１３乃至１２１
（選択手段、置換手段）に上側の入力端子を選択させ、
また、基数２の演算を行う場合には、下側の入力端子を
選択させるようになされている。
基数４の演算を行う場合は、セレクタ１１３乃至１２１
（選択手段、置換手段）に上側の入力端子を選択させ、
また、基数２の演算を行う場合には、下側の入力端子を
選択させるようになされている。
【００３３】セレクタ１１３は、セレクタ制御回路１０
０の制御に従って、基数４の演算を行う場合は複素乗算
回路２の出力を選択し、また、基数２の演算を行う場合
には定数データＩＡ２を選択して出力するようになされ
ている。
０の制御に従って、基数４の演算を行う場合は複素乗算
回路２の出力を選択し、また、基数２の演算を行う場合
には定数データＩＡ２を選択して出力するようになされ
ている。
【００３４】セレクタ１１４は、セレクタ制御回路１０
０の制御に従って、基数４の演算を行う場合は、−ｊ倍
された複素乗算回路１の出力を選択して複素加算回路１
０３に出力し、また、基数２の演算を行う場合には−１
倍された複素乗算回路１の出力を選択して複素加算回路
１０３に出力するようになされている。
０の制御に従って、基数４の演算を行う場合は、−ｊ倍
された複素乗算回路１の出力を選択して複素加算回路１
０３に出力し、また、基数２の演算を行う場合には−１
倍された複素乗算回路１の出力を選択して複素加算回路
１０３に出力するようになされている。
【００３５】セレクタ１１５は、セレクタ制御回路１０
０の制御に従って、基数４の演算を行う場合は、−１倍
された複素乗算回路３の出力を選択して複素加算回路１
０６に出力し、また、基数２の演算を行う場合には１倍
された複素乗算回路３の出力を選択して複素加算回路１
０６に出力するようになされている。
０の制御に従って、基数４の演算を行う場合は、−１倍
された複素乗算回路３の出力を選択して複素加算回路１
０６に出力し、また、基数２の演算を行う場合には１倍
された複素乗算回路３の出力を選択して複素加算回路１
０６に出力するようになされている。
【００３６】セレクタ１１６は、セレクタ制御回路１０
０の制御に従って、基数４の演算を行う場合は、−１倍
されたセレクタ１１３の出力を選択して複素加算回路１
０８に出力し、また、基数２の演算を行う場合には１倍
されたセレクタ１１３の出力を選択して複素加算回路１
０８に出力するようになされている。
０の制御に従って、基数４の演算を行う場合は、−１倍
されたセレクタ１１３の出力を選択して複素加算回路１
０８に出力し、また、基数２の演算を行う場合には１倍
されたセレクタ１１３の出力を選択して複素加算回路１
０８に出力するようになされている。
【００３７】セレクタ１１７は、セレクタ制御回路１０
０の制御に従って、基数４の演算を行う場合は、−ｊ倍
された複素乗算回路３の出力を選択して複素加算回路１
０８に出力し、また、基数２の演算を行う場合には−１
倍された複素乗算回路３の出力を選択して複素加算回路
１０８に出力するようになされている。
０の制御に従って、基数４の演算を行う場合は、−ｊ倍
された複素乗算回路３の出力を選択して複素加算回路１
０８に出力し、また、基数２の演算を行う場合には−１
倍された複素乗算回路３の出力を選択して複素加算回路
１０８に出力するようになされている。
【００３８】セレクタ１１８は、セレクタ制御回路１０
０の制御に従って、基数４の演算を行う場合は、複素加
算回路１０９の出力を選択して出力し、また、基数２の
演算を行う場合には複素加算回路１０１の出力を選択し
て出力するようになされている。
０の制御に従って、基数４の演算を行う場合は、複素加
算回路１０９の出力を選択して出力し、また、基数２の
演算を行う場合には複素加算回路１０１の出力を選択し
て出力するようになされている。
【００３９】セレクタ１１９は、セレクタ制御回路１０
０の制御に従って、基数４の演算を行う場合は、複素加
算回路１１０の出力を選択して出力し、また、基数２の
演算を行う場合には複素加算回路１０３の出力を選択し
て出力するようになされている。
０の制御に従って、基数４の演算を行う場合は、複素加
算回路１１０の出力を選択して出力し、また、基数２の
演算を行う場合には複素加算回路１０３の出力を選択し
て出力するようになされている。
【００４０】セレクタ１２０は、セレクタ制御回路１０
０の制御に従って、基数４の演算を行う場合は、複素加
算回路１１１の出力を選択して出力し、また、基数２の
演算を行う場合には複素加算回路１０６の出力を選択し
て出力するようになされている。
０の制御に従って、基数４の演算を行う場合は、複素加
算回路１１１の出力を選択して出力し、また、基数２の
演算を行う場合には複素加算回路１０６の出力を選択し
て出力するようになされている。
【００４１】セレクタ１２１は、セレクタ制御回路１０
０の制御に従って、基数４の演算を行う場合は、複素加
算回路１１２の出力を選択して出力し、また、基数２の
演算を行う場合には複素加算回路１０８の出力を選択し
て出力するようになされている。
０の制御に従って、基数４の演算を行う場合は、複素加
算回路１１２の出力を選択して出力し、また、基数２の
演算を行う場合には複素加算回路１０８の出力を選択し
て出力するようになされている。
【００４２】いま、セレクタ制御回路１００に基数２を
選択する制御信号が入力され、その結果、セレクタ１１
３乃至１２１が全て下側の入力端子を選択しているとす
る。その場合、セレクタ１１８は、複素加算回路１０１
の出力を選択することになるので、出力Ｏ０は、以下の
式により表すことができる。
選択する制御信号が入力され、その結果、セレクタ１１
３乃至１２１が全て下側の入力端子を選択しているとす
る。その場合、セレクタ１１８は、複素加算回路１０１
の出力を選択することになるので、出力Ｏ０は、以下の
式により表すことができる。
【００４３】 Ｏ０＝ＩＡ０＋ＩＡ１×ＩＢ１ ・・・（１）
【００４４】また、セレクタ１１９は、複素加算回路１
０３の出力を選択しており、更に、複素加算回路１０３
は、セレクタ１１４から出力されている−１倍された
（ＩＡ１×ＩＢ１）と入力データＩＡ０とを加算して出
力するので、出力Ｏ１は以下の式により表すことができ
る。
０３の出力を選択しており、更に、複素加算回路１０３
は、セレクタ１１４から出力されている−１倍された
（ＩＡ１×ＩＢ１）と入力データＩＡ０とを加算して出
力するので、出力Ｏ１は以下の式により表すことができ
る。
【００４５】 Ｏ１＝ＩＡ０−ＩＡ１×ＩＢ１ ・・・（２）
【００４６】セレクタ１２０は、複素加算回路１０６の
出力を選択しており、更に、複素加算回路１０６は、セ
レクタ１１５から出力されている１倍された（ＩＡ３×
ＩＢ３）と定数データＩＡ２（セレクタ１１３により選
択されているデータ）とを加算して出力するので、出力
Ｏ２は以下の式により表すことができる。
出力を選択しており、更に、複素加算回路１０６は、セ
レクタ１１５から出力されている１倍された（ＩＡ３×
ＩＢ３）と定数データＩＡ２（セレクタ１１３により選
択されているデータ）とを加算して出力するので、出力
Ｏ２は以下の式により表すことができる。
【００４７】 Ｏ２＝ＩＡ２＋ＩＡ３×ＩＢ３ ・・・（３）
【００４８】セレクタ１２１は、複素加算回路１０８の
出力を選択しており、更に、複素加算回路１０８は、セ
レクタ１１６から出力されている１倍されたＩＡ２と、
セレクタ１１７から出力されている−１倍された（ＩＡ
３×ＩＢ３）とを加算して出力するので、出力Ｏ３は以
下の式により表すことができる。
出力を選択しており、更に、複素加算回路１０８は、セ
レクタ１１６から出力されている１倍されたＩＡ２と、
セレクタ１１７から出力されている−１倍された（ＩＡ
３×ＩＢ３）とを加算して出力するので、出力Ｏ３は以
下の式により表すことができる。
【００４９】 Ｏ３＝ＩＡ２−ＩＡ３×ＩＢ３ ・・・（４）
【００５０】従って、セレクタ１１３乃至１２１が全て
下側の入力端子を選択している場合には、以上の式
（１）乃至（４）が示すように、図２に示す回路は、図
５（Ｂ）に示す基数２のバタフライ演算回路となる。
下側の入力端子を選択している場合には、以上の式
（１）乃至（４）が示すように、図２に示す回路は、図
５（Ｂ）に示す基数２のバタフライ演算回路となる。
【００５１】次に、セレクタ１１３乃至１２１が全て上
側の入力端子を選択している場合について説明する。
側の入力端子を選択している場合について説明する。
【００５２】セレクタ１１８が上側の入力端子を選択し
ている場合は、複素加算回路１０９の出力が選択される
ことになる。複素加算回路１０９は、複素加算回路１０
１の出力と複素加算回路１０２の出力とを加算して出力
するので、出力信号Ｏ０は、以下の式によって表すこと
ができる。なお、このとき、セレクタ１１３は、複素乗
算回路２の出力を選択している。
ている場合は、複素加算回路１０９の出力が選択される
ことになる。複素加算回路１０９は、複素加算回路１０
１の出力と複素加算回路１０２の出力とを加算して出力
するので、出力信号Ｏ０は、以下の式によって表すこと
ができる。なお、このとき、セレクタ１１３は、複素乗
算回路２の出力を選択している。
【００５３】 Ｏ０＝ＩＡ０＋ＩＡ１×ＩＢ１＋ＩＡ２×ＩＢ２＋ＩＡ３×ＩＢ３ ・・・（５）
【００５４】セレクタ１１９が上側の入力端子を選択し
ている場合は、複素加算回路１１０の出力が選択される
ことになる。複素加算回路１１０は、複素加算回路１０
３の出力と複素加算回路１０４の出力とを加算して出力
するので、出力信号Ｏ１は、以下の式によって表すこと
ができる。なお、このとき、セレクタ１１４は、−ｊ倍
された複素乗算回路１の出力を選択している。
ている場合は、複素加算回路１１０の出力が選択される
ことになる。複素加算回路１１０は、複素加算回路１０
３の出力と複素加算回路１０４の出力とを加算して出力
するので、出力信号Ｏ１は、以下の式によって表すこと
ができる。なお、このとき、セレクタ１１４は、−ｊ倍
された複素乗算回路１の出力を選択している。
【００５５】 Ｏ１＝ＩＡ０−ｊ・ＩＡ１×ＩＢ１−ＩＡ２×ＩＢ２＋ｊ・ＩＡ３×ＩＢ３ ・・・（６）
【００５６】セレクタ１２０が上側の入力端子を選択し
ている場合は、複素加算回路１１１の出力が選択される
ことになる。複素加算回路１１１は、複素加算回路１０
５の出力と複素加算回路１０６の出力とを加算して出力
するので、出力信号Ｏ２は、以下の式によって表すこと
ができる。なお、このとき、セレクタ１１５は、−１倍
された複素乗算回路３の出力を選択しているものとす
る。
ている場合は、複素加算回路１１１の出力が選択される
ことになる。複素加算回路１１１は、複素加算回路１０
５の出力と複素加算回路１０６の出力とを加算して出力
するので、出力信号Ｏ２は、以下の式によって表すこと
ができる。なお、このとき、セレクタ１１５は、−１倍
された複素乗算回路３の出力を選択しているものとす
る。
【００５７】 Ｏ２＝ＩＡ０−ＩＡ１×ＩＢ１＋ＩＡ２×ＩＢ２−ＩＡ３×ＩＢ３ ・・・（７）
【００５８】セレクタ１２１が上側の入力端子を選択し
ている場合は、複素加算回路１１２の出力が選択される
ことになる。複素加算回路１１２は、複素加算回路１０
７の出力と複素加算回路１０８の出力とを加算して出力
するので、出力信号Ｏ３は、以下の式によって表すこと
ができる。なお、このとき、セレクタ１１６は、−１倍
されたセレクタ１１３の出力（ＩＡ２×ＩＢ２）を選択
しており、また、セレクタ１１７は、−ｊ倍された複素
乗算回路３の出力を選択している。
ている場合は、複素加算回路１１２の出力が選択される
ことになる。複素加算回路１１２は、複素加算回路１０
７の出力と複素加算回路１０８の出力とを加算して出力
するので、出力信号Ｏ３は、以下の式によって表すこと
ができる。なお、このとき、セレクタ１１６は、−１倍
されたセレクタ１１３の出力（ＩＡ２×ＩＢ２）を選択
しており、また、セレクタ１１７は、−ｊ倍された複素
乗算回路３の出力を選択している。
【００５９】 Ｏ３＝ＩＡ０＋ｊ・ＩＡ１×ＩＢ１−ＩＡ２×ＩＢ２−ｊ・ＩＡ３×ＩＢ３ ・・・（８）
【００６０】従って、セレクタ１１３乃至１２１が全て
上側の入力端子を選択している場合には、以上の式
（５）乃至（８）が示すように、図２に示す回路は、図
５（Ａ）に示す基数４のバタフライ演算回路となる。
上側の入力端子を選択している場合には、以上の式
（５）乃至（８）が示すように、図２に示す回路は、図
５（Ａ）に示す基数４のバタフライ演算回路となる。
【００６１】次に、図３を参照して、実際の回路構成例
について説明する。
について説明する。
【００６２】図３は、実際の回路の構成例を示す回路図
である。この図において、図２と対応する部分には、対
応する符号が付してあるので、その説明は適宜省略す
る。
である。この図において、図２と対応する部分には、対
応する符号が付してあるので、その説明は適宜省略す
る。
【００６３】この図において、乗算回路１−１乃至１−
４、および、加算回路１−５，１−６は、図２に示す複
素乗算回路１を実数部と虚数部に分割したものである。
即ち、加算回路１−５は、乗算回路１−１によって算出
されたＩＡ１の実数部（ＩＡ１＿Ｒｅ）とＩＢ１の実数
部（ＩＢ１＿Ｒｅ）の積から、乗算回路１−２によって
算出されたＩＡ１の虚数部（ＩＡ１＿Ｉｍ）とＩＢ１の
虚数部（ＩＢ１＿Ｉｍ）の積を減算して得られた結果を
（ＩＡ１×ＩＢ１）の実数部として出力するようになさ
れている。
４、および、加算回路１−５，１−６は、図２に示す複
素乗算回路１を実数部と虚数部に分割したものである。
即ち、加算回路１−５は、乗算回路１−１によって算出
されたＩＡ１の実数部（ＩＡ１＿Ｒｅ）とＩＢ１の実数
部（ＩＢ１＿Ｒｅ）の積から、乗算回路１−２によって
算出されたＩＡ１の虚数部（ＩＡ１＿Ｉｍ）とＩＢ１の
虚数部（ＩＢ１＿Ｉｍ）の積を減算して得られた結果を
（ＩＡ１×ＩＢ１）の実数部として出力するようになさ
れている。
【００６４】加算回路１−６は、乗算回路１−３によっ
て算出されたＩＡ１の実数部（ＩＡ１＿Ｒｅ）とＩＢ１
の虚数部（ＩＢ１＿Ｉｍ）の積と、乗算回路１−４によ
って算出されたＩＡ１の虚数部（ＩＡ１＿Ｉｍ）とＩＢ
１の実数部（ＩＢ１＿Ｒｅ）の積とを加算して、得られ
た結果を（ＩＡ１×ＩＢ１）の虚数部として出力するよ
うになされている。
て算出されたＩＡ１の実数部（ＩＡ１＿Ｒｅ）とＩＢ１
の虚数部（ＩＢ１＿Ｉｍ）の積と、乗算回路１−４によ
って算出されたＩＡ１の虚数部（ＩＡ１＿Ｉｍ）とＩＢ
１の実数部（ＩＢ１＿Ｒｅ）の積とを加算して、得られ
た結果を（ＩＡ１×ＩＢ１）の虚数部として出力するよ
うになされている。
【００６５】加算回路２−５，２−６，３−５，３−７
も同様の演算処理を実行することにより、それぞれ、
（ＩＡ２×ＩＢ２）の実数部、（ＩＡ２×ＩＢ２）の虚
数部、（ＩＡ３×ＩＢ３）の実数部、または、（ＩＡ３
×ＩＢ３）の虚数部を出力するようになされている。
も同様の演算処理を実行することにより、それぞれ、
（ＩＡ２×ＩＢ２）の実数部、（ＩＡ２×ＩＢ２）の虚
数部、（ＩＡ３×ＩＢ３）の実数部、または、（ＩＡ３
×ＩＢ３）の虚数部を出力するようになされている。
【００６６】セレクタ１１３−１，１１３−２は、図２
に示すセレクタ１１３を実数部と虚数部に分割して示し
たものである。即ち、セレクタ１１３−１は、基数２の
演算が選択された場合は上側の入力端子に入力されてい
るＩＡ２の実数部（ＩＡ２＿Ｒｅ）を選択して出力し、
基数４の円案が選択された場合には下側の入力端子に入
力されている（ＩＡ２×ＩＢ２）の実数部を選択して出
力する。同様に、セレクタ１１３−２は、基数２の演算
が選択された場合は、上側の入力端子に入力されている
ＩＡ２の虚数部（ＩＡ２＿Ｉｍ）を選択して出力し、基
数４の演算が選択された場合には下側の入力端子に入力
されている（ＩＡ２×ＩＢ２）の虚数部を選択して出力
する。
に示すセレクタ１１３を実数部と虚数部に分割して示し
たものである。即ち、セレクタ１１３−１は、基数２の
演算が選択された場合は上側の入力端子に入力されてい
るＩＡ２の実数部（ＩＡ２＿Ｒｅ）を選択して出力し、
基数４の円案が選択された場合には下側の入力端子に入
力されている（ＩＡ２×ＩＢ２）の実数部を選択して出
力する。同様に、セレクタ１１３−２は、基数２の演算
が選択された場合は、上側の入力端子に入力されている
ＩＡ２の虚数部（ＩＡ２＿Ｉｍ）を選択して出力し、基
数４の演算が選択された場合には下側の入力端子に入力
されている（ＩＡ２×ＩＢ２）の虚数部を選択して出力
する。
【００６７】符号反転回路２００乃至２０５（符号反転
手段）は、加算回路１−５，１−６、セレクタ１１３−
１，１１３−２、加算回路３−５，３−６の出力データ
の符号を反転して出力するようになされている。
手段）は、加算回路１−５，１−６、セレクタ１１３−
１，１１３−２、加算回路３−５，３−６の出力データ
の符号を反転して出力するようになされている。
【００６８】加算回路２１０乃至２２５は、回路前段の
所定の２点の出力信号を加算して出力するようになされ
ている。
所定の２点の出力信号を加算して出力するようになされ
ている。
【００６９】ところで、図３の回路図においては、図２
に示すセレクタ１１４乃至１１７が省略されている。こ
れは、加算回路２１０乃至２２５より後段の回路を工夫
することにより、これらのセレクタが不要となる構成と
したためである。
に示すセレクタ１１４乃至１１７が省略されている。こ
れは、加算回路２１０乃至２２５より後段の回路を工夫
することにより、これらのセレクタが不要となる構成と
したためである。
【００７０】なお、以下では、説明を簡略化するために
複素数ｆの実数部をＲｅ（ｆ）で表し、また、複素数ｆ
の虚数部をＩｍ（ｆ）で表すものとする。
複素数ｆの実数部をＲｅ（ｆ）で表し、また、複素数ｆ
の虚数部をＩｍ（ｆ）で表すものとする。
【００７１】加算回路２１０は、ＩＡ０＿Ｒｅと加算回
路１−５の出力（Ｒｅ（ＩＡ１×ＩＢ１））を加算して
出力するようになされている。
路１−５の出力（Ｒｅ（ＩＡ１×ＩＢ１））を加算して
出力するようになされている。
【００７２】加算回路２１１は、セレクタ１１３−１の
出力（ＩＡ２＿ＲｅまたはＲｅ（ＩＡ２×ＩＢ２））と
加算回路３−５の出力（Ｒｅ（ＩＡ３×ＩＢ３））を加
算して出力するようになされている。
出力（ＩＡ２＿ＲｅまたはＲｅ（ＩＡ２×ＩＢ２））と
加算回路３−５の出力（Ｒｅ（ＩＡ３×ＩＢ３））を加
算して出力するようになされている。
【００７３】加算回路２１２は、ＩＡ０＿Ｉｍと加算回
路１−６の出力（Ｉｍ（ＩＡ１×ＩＢ１））を加算して
出力するようになされている。
路１−６の出力（Ｉｍ（ＩＡ１×ＩＢ１））を加算して
出力するようになされている。
【００７４】加算回路２１３は、セレクタ１１３−２の
出力（ＩＡ２＿ＩｍまたはＩｍ（ＩＡ２×ＩＢ２））と
加算回路３−６の出力（Ｉｍ（ＩＡ３×ＩＢ３））を加
算して出力するようになされている。
出力（ＩＡ２＿ＩｍまたはＩｍ（ＩＡ２×ＩＢ２））と
加算回路３−６の出力（Ｉｍ（ＩＡ３×ＩＢ３））を加
算して出力するようになされている。
【００７５】加算回路２１４は、ＩＡ０＿Ｒｅと加算回
路１−６の出力（Ｉｍ（ＩＡ１×ＩＢ１））を加算して
出力するようになされている。
路１−６の出力（Ｉｍ（ＩＡ１×ＩＢ１））を加算して
出力するようになされている。
【００７６】加算回路２１５は、符号反転回路２０２の
出力（−ＩＡ２＿Ｒｅまたは−Ｒｅ（ＩＡ１×ＩＢ
１））と符号反転回路２０５の出力（−Ｉｍ（ＩＡ３×
ＩＢ３））を加算して出力するようになされている。
出力（−ＩＡ２＿Ｒｅまたは−Ｒｅ（ＩＡ１×ＩＢ
１））と符号反転回路２０５の出力（−Ｉｍ（ＩＡ３×
ＩＢ３））を加算して出力するようになされている。
【００７７】加算回路２１６は、ＩＡ０＿Ｉｍと符号反
転回路２００の出力（−Ｒｅ（ＩＡ１×ＩＢ１））を加
算して出力するようになされている。
転回路２００の出力（−Ｒｅ（ＩＡ１×ＩＢ１））を加
算して出力するようになされている。
【００７８】加算回路２１７は、符号反転回路２０３の
出力（−ＩＡ２＿Ｉｍまたは−Ｉｍ（ＩＡ２×ＩＢ
２））と加算回路３−５の出力（Ｒｅ（ＩＡ３×ＩＢ
３））とを加算して出力するようになされている。
出力（−ＩＡ２＿Ｉｍまたは−Ｉｍ（ＩＡ２×ＩＢ
２））と加算回路３−５の出力（Ｒｅ（ＩＡ３×ＩＢ
３））とを加算して出力するようになされている。
【００７９】加算回路２１８は、ＩＡ０＿Ｒｅと符号反
転回路２００の出力（−Ｒｅ（ＩＡ１×ＩＢ１））を加
算して出力するようになされている。
転回路２００の出力（−Ｒｅ（ＩＡ１×ＩＢ１））を加
算して出力するようになされている。
【００８０】加算回路２１９は、セレクタ１１３−１の
出力（ＩＡ２＿ＲｅまたはＲｅ（ＩＡ２×ＩＢ２））と
符号反転回路２０４の出力（−Ｒｅ（ＩＡ３×ＩＢ
３））を加算して出力するようになされている。
出力（ＩＡ２＿ＲｅまたはＲｅ（ＩＡ２×ＩＢ２））と
符号反転回路２０４の出力（−Ｒｅ（ＩＡ３×ＩＢ
３））を加算して出力するようになされている。
【００８１】加算回路２２０は、ＩＡ０＿Ｉｍと符号反
転回路２０１の出力（−Ｉｍ（ＩＡ１×ＩＢ１））とを
加算して出力するようになされている。
転回路２０１の出力（−Ｉｍ（ＩＡ１×ＩＢ１））とを
加算して出力するようになされている。
【００８２】加算回路２２１は、セレクタ１１３−２の
出力（ＩＡ２＿ＩｍまたはＩｍ（ＩＡ２×ＩＢ２））と
符号反転回路２０５の出力（−Ｉｍ（ＩＡ３×ＩＢ
３））とを加算して出力するようになされている。
出力（ＩＡ２＿ＩｍまたはＩｍ（ＩＡ２×ＩＢ２））と
符号反転回路２０５の出力（−Ｉｍ（ＩＡ３×ＩＢ
３））とを加算して出力するようになされている。
【００８３】加算回路２２２は、ＩＡ０＿Ｒｅと符号反
転回路２０１の出力（−Ｉｍ（ＩＡ１×ＩＢ１））とを
加算して出力するようになされている。
転回路２０１の出力（−Ｉｍ（ＩＡ１×ＩＢ１））とを
加算して出力するようになされている。
【００８４】加算回路２２３は、符号反転回路２０２の
出力（−ＩＡ２＿Ｒｅまたは−Ｒｅ（ＩＡ２×ＩＢ
２））と加算回路３−６の出力（Ｉｍ（ＩＡ３×ＩＢ
３））とを加算して出力するようになされている。
出力（−ＩＡ２＿Ｒｅまたは−Ｒｅ（ＩＡ２×ＩＢ
２））と加算回路３−６の出力（Ｉｍ（ＩＡ３×ＩＢ
３））とを加算して出力するようになされている。
【００８５】加算回路２２４は、ＩＡ０＿Ｉｍと加算回
路１−５の出力（Ｒｅ（ＩＡ１×ＩＢ１））とを加算し
て出力するようになされている。
路１−５の出力（Ｒｅ（ＩＡ１×ＩＢ１））とを加算し
て出力するようになされている。
【００８６】加算回路２２５は、符号反転回路２０３の
出力（−ＩＡ２＿Ｉｍまたは−Ｉｍ（ＩＡ２×ＩＢ
２））と符号反転回路２０４の出力（−Ｒｅ（ＩＡ３×
ＩＢ３））とを加算して出力するようになされている。
出力（−ＩＡ２＿Ｉｍまたは−Ｉｍ（ＩＡ２×ＩＢ
２））と符号反転回路２０４の出力（−Ｒｅ（ＩＡ３×
ＩＢ３））とを加算して出力するようになされている。
【００８７】次に、加算回路２３０は、加算回路２１０
の出力と加算回路２１１の出力を加算してセレクタ１１
８−１の下側の端子に入力するようになされている。
の出力と加算回路２１１の出力を加算してセレクタ１１
８−１の下側の端子に入力するようになされている。
【００８８】加算回路２３１は、加算回路２１２の出力
と加算回路２１３の出力を加算してセレクタ１１８−２
の下側の端子に入力するようになされている。
と加算回路２１３の出力を加算してセレクタ１１８−２
の下側の端子に入力するようになされている。
【００８９】加算回路２３２は、加算回路２１４の出力
と加算回路２１５の出力を加算してセレクタ１１９−１
の下側の端子に入力するようになされている。
と加算回路２１５の出力を加算してセレクタ１１９−１
の下側の端子に入力するようになされている。
【００９０】加算回路２３３は、加算回路２１６の出力
と加算回路２１７の出力を加算してセレクタ１１９−２
の下側の端子に入力するようになされている。
と加算回路２１７の出力を加算してセレクタ１１９−２
の下側の端子に入力するようになされている。
【００９１】加算回路２３４は、加算回路２１８の出力
と加算回路２１９の出力を加算してセレクタ１２０−１
の下側の端子に入力するようになされている。
と加算回路２１９の出力を加算してセレクタ１２０−１
の下側の端子に入力するようになされている。
【００９２】加算回路２３５は、加算回路２２０の出力
と加算回路２２１の出力を加算してセレクタ１２０−２
の下側の端子に入力するようになされている。
と加算回路２２１の出力を加算してセレクタ１２０−２
の下側の端子に入力するようになされている。
【００９３】加算回路２３６は、加算回路２２２の出力
と加算回路２２３の出力を加算してセレクタ１２１−１
の下側の端子に入力するようになされている。
と加算回路２２３の出力を加算してセレクタ１２１−１
の下側の端子に入力するようになされている。
【００９４】加算回路２３７は、加算回路２２４の出力
と加算回路２２５の出力を加算してセレクタ１２１−２
の下側の端子に入力するようになされている。
と加算回路２２５の出力を加算してセレクタ１２１−２
の下側の端子に入力するようになされている。
【００９５】セレクタ１１８−１乃至１２１−１および
セレクタ１１８−２乃至１２１−２は、セレクタ制御回
路１００に制御され、基数２の演算を行う場合には上側
の入力端子を選択し、基数４の演算を行う場合には下側
の入力端子を選択する。
セレクタ１１８−２乃至１２１−２は、セレクタ制御回
路１００に制御され、基数２の演算を行う場合には上側
の入力端子を選択し、基数４の演算を行う場合には下側
の入力端子を選択する。
【００９６】即ち、セレクタ１１８−１は、基数２の演
算を行う場合は加算回路２１０の出力を選択し、また、
基数４の演算を行う場合には、加算回路２３０の出力を
選択し、出力信号Ｏ０＿Ｒｅとして出力する。
算を行う場合は加算回路２１０の出力を選択し、また、
基数４の演算を行う場合には、加算回路２３０の出力を
選択し、出力信号Ｏ０＿Ｒｅとして出力する。
【００９７】セレクタ１１８−２は、基数２の演算を行
う場合は加算回路２１２の出力を選択し、また、基数４
の演算を行う場合には、加算回路２３１の出力を選択
し、出力信号Ｏ０＿Ｉｍとして出力する。
う場合は加算回路２１２の出力を選択し、また、基数４
の演算を行う場合には、加算回路２３１の出力を選択
し、出力信号Ｏ０＿Ｉｍとして出力する。
【００９８】セレクタ１１９−１は、基数２の演算を行
う場合は加算回路２１８の出力を選択し、また、基数４
の演算を行う場合には、加算回路２３２の出力を選択
し、出力信号Ｏ１＿Ｒｅとして出力する。
う場合は加算回路２１８の出力を選択し、また、基数４
の演算を行う場合には、加算回路２３２の出力を選択
し、出力信号Ｏ１＿Ｒｅとして出力する。
【００９９】セレクタ１１９−２は、基数２の演算を行
う場合は加算回路２２０の出力を選択し、また、基数４
の演算を行う場合には、加算回路２３３の出力を選択
し、出力信号Ｏ１＿Ｉｍとして出力する。
う場合は加算回路２２０の出力を選択し、また、基数４
の演算を行う場合には、加算回路２３３の出力を選択
し、出力信号Ｏ１＿Ｉｍとして出力する。
【０１００】セレクタ１２０−１は、基数２の演算を行
う場合は加算回路２１１の出力を選択し、また、基数４
の演算を行う場合には、加算回路２３４の出力を選択
し、出力信号Ｏ２＿Ｒｅとして出力する。
う場合は加算回路２１１の出力を選択し、また、基数４
の演算を行う場合には、加算回路２３４の出力を選択
し、出力信号Ｏ２＿Ｒｅとして出力する。
【０１０１】セレクタ１２０−２は、基数２の演算を行
う場合は加算回路２１３の出力を選択し、また、基数４
の演算を行う場合には、加算回路２３５の出力を選択
し、出力信号Ｏ２＿Ｉｍとして出力する。
う場合は加算回路２１３の出力を選択し、また、基数４
の演算を行う場合には、加算回路２３５の出力を選択
し、出力信号Ｏ２＿Ｉｍとして出力する。
【０１０２】セレクタ１２１−１は、基数２の演算を行
う場合は加算回路２１９の出力を選択し、また、基数４
の演算を行う場合には、加算回路２３６の出力を選択
し、出力信号Ｏ３＿Ｒｅとして出力する。
う場合は加算回路２１９の出力を選択し、また、基数４
の演算を行う場合には、加算回路２３６の出力を選択
し、出力信号Ｏ３＿Ｒｅとして出力する。
【０１０３】セレクタ１２１−２は、基数２の演算を行
う場合は加算回路２２１の出力を選択し、また、基数４
の演算を行う場合には、加算回路２３７の出力を選択
し、出力信号Ｏ３＿Ｉｍとして出力する。
う場合は加算回路２２１の出力を選択し、また、基数４
の演算を行う場合には、加算回路２３７の出力を選択
し、出力信号Ｏ３＿Ｉｍとして出力する。
【０１０４】以上のような実施の形態において、セレク
タ制御回路１００に基数２の演算を選択する制御信号が
入力されると、全てのセレクタが上側の入力端子を選択
することになる。その場合、図２を参照して前述したよ
うに、２組の基数２のバタフライ演算回路が形成され
る。また、全てのセレクタに下側の入力端子を選択させ
た場合には、１組の基数４のバタフライ演算回路が形成
されることになる。
タ制御回路１００に基数２の演算を選択する制御信号が
入力されると、全てのセレクタが上側の入力端子を選択
することになる。その場合、図２を参照して前述したよ
うに、２組の基数２のバタフライ演算回路が形成され
る。また、全てのセレクタに下側の入力端子を選択させ
た場合には、１組の基数４のバタフライ演算回路が形成
されることになる。
【０１０５】以上のような実施の形態によれば、同一の
回路により、基数４または基数２のバタフライ演算を適
宜切り換えて実行することが可能となるので、ポイント
数が４のべき乗ではないＦＦＴ演算を行う場合において
も、回路規模を殆ど増大することなく、ＦＦＴ演算回路
を構成することが可能となる。
回路により、基数４または基数２のバタフライ演算を適
宜切り換えて実行することが可能となるので、ポイント
数が４のべき乗ではないＦＦＴ演算を行う場合において
も、回路規模を殆ど増大することなく、ＦＦＴ演算回路
を構成することが可能となる。
【０１０６】図４は、以上の実施の形態を用いたＦＦＴ
演算回路の構成の一例を示すブロック図である。
演算回路の構成の一例を示すブロック図である。
【０１０７】この図において、入力バッファ４００は、
入力されたデータを一時的に格納するようになされてい
る。バタフライ演算回路４０１は、図３に示す回路が内
蔵されており、制御回路４０３（信号生成手段）の制御
に応じて、基数２または基数４のバタフライ演算を行う
ようになされている。作業用メモリ４０２は、バタフラ
イ演算回路４０１が演算を行う際に、演算途中のデータ
などを一時的に格納するようになされている。
入力されたデータを一時的に格納するようになされてい
る。バタフライ演算回路４０１は、図３に示す回路が内
蔵されており、制御回路４０３（信号生成手段）の制御
に応じて、基数２または基数４のバタフライ演算を行う
ようになされている。作業用メモリ４０２は、バタフラ
イ演算回路４０１が演算を行う際に、演算途中のデータ
などを一時的に格納するようになされている。
【０１０８】制御回路４０３は、装置各部を制御すると
ともに、バタフライ演算回路４０１に対して制御信号を
供給し、基数２または基数４のバタフライ演算の切換を
行うようになされている。出力バッファ４０４は、演算
の結果得られたデータを一時的に格納した後、外部の装
置のデータ速度に同期して出力するようになされてい
る。
ともに、バタフライ演算回路４０１に対して制御信号を
供給し、基数２または基数４のバタフライ演算の切換を
行うようになされている。出力バッファ４０４は、演算
の結果得られたデータを一時的に格納した後、外部の装
置のデータ速度に同期して出力するようになされてい
る。
【０１０９】次に、以上の実施の形態の動作について説
明する。
明する。
【０１１０】入力された演算の対象となるデータは、入
力バッファ４００に一時的に格納され、演算の進行に合
わせて随時読み出されていく。入力バッファ４００から
読み出されたデータは、信号線４１０を介して作業用メ
モリ４０２へ格納される。バタフライ演算回路４０１
は、必要に応じて作業用メモリ４０２に格納されている
データを読み出して所定の演算を行うとともに、演算の
結果得られたデータを再度作業用メモリ４０２に書き込
む。
力バッファ４００に一時的に格納され、演算の進行に合
わせて随時読み出されていく。入力バッファ４００から
読み出されたデータは、信号線４１０を介して作業用メ
モリ４０２へ格納される。バタフライ演算回路４０１
は、必要に応じて作業用メモリ４０２に格納されている
データを読み出して所定の演算を行うとともに、演算の
結果得られたデータを再度作業用メモリ４０２に書き込
む。
【０１１１】但し、演算のタイミングによっては、入力
バッファメモリ４００から読み出したデータを信号線４
１１を介して直接バタフライ演算回路４０１へ入力して
演算した後、信号線４１２を介して出力バッファ４０４
へ直接出力するようにしてもよい。
バッファメモリ４００から読み出したデータを信号線４
１１を介して直接バタフライ演算回路４０１へ入力して
演算した後、信号線４１２を介して出力バッファ４０４
へ直接出力するようにしてもよい。
【０１１２】バタフライ演算回路４０１は、作業用メモ
リ４０２との間でデータを授受しつつ、所定の回数だけ
バタフライ演算を実行する。制御回路４０３は、データ
転送のタイミングと転送される先（または元）のアドレ
スを制御するとともに、信号線４１３を介してバタフラ
イ演算回路４０１に対して制御信号を送り、基数４また
は基数２の演算の切り換えを行う。
リ４０２との間でデータを授受しつつ、所定の回数だけ
バタフライ演算を実行する。制御回路４０３は、データ
転送のタイミングと転送される先（または元）のアドレ
スを制御するとともに、信号線４１３を介してバタフラ
イ演算回路４０１に対して制御信号を送り、基数４また
は基数２の演算の切り換えを行う。
【０１１３】最終的に全てのデータに対するバタフライ
演算が終了した時点で作業用メモリ４０２から信号線４
１４を介して出力バッファ４０４へとデータが転送さ
れ、演算結果のデータが出力されることになる。
演算が終了した時点で作業用メモリ４０２から信号線４
１４を介して出力バッファ４０４へとデータが転送さ
れ、演算結果のデータが出力されることになる。
【０１１４】基数４と基数２の切り換えは回路方式に応
じて決定されるが、主として最初のステージまたは最後
のステージに基数２の演算が行われることから、最初の
ステージ終了後または最後のステージ開始前に切り換え
が行われることになる。ここでステージとはＦＦＴ演算
において全てのデータに対して一回のバタフライ演算を
行う過程を意味する。
じて決定されるが、主として最初のステージまたは最後
のステージに基数２の演算が行われることから、最初の
ステージ終了後または最後のステージ開始前に切り換え
が行われることになる。ここでステージとはＦＦＴ演算
において全てのデータに対して一回のバタフライ演算を
行う過程を意味する。
【０１１５】以上の実施の形態によれば、所定の演算手
続きに応じてバタフライ演算回路４０１の演算の基数４
と基数２の切り換えを行うことにより、回路資源の有効
利用を図ることが可能となる。
続きに応じてバタフライ演算回路４０１の演算の基数４
と基数２の切り換えを行うことにより、回路資源の有効
利用を図ることが可能となる。
【０１１６】
【発明の効果】請求項１に記載の演算装置および請求項
３に記載の演算方法によれば、基数２または基数４の何
れのバタフライ演算を実行するかを示す信号が入力さ
れ、入力された信号に応じて所定のデータを選択し、入
力された信号に応じて、所定のデータの実数部と虚数部
とを置換し、入力された信号に応じて、所定のデータの
実数部または虚数部の符号を反転し、基数２の演算を実
行することを示す信号が入力された場合は、２組の基数
２のバタフライ演算を並列して実行し、基数４の演算を
実行することを示す信号が入力された場合には、１組の
基数４のバタフライ演算を実行するようにしたので、同
一の演算装置により、基数２と基数４のバタフライ演算
を実行することが可能となるので、回路資源を有効に利
用することが可能となる。
３に記載の演算方法によれば、基数２または基数４の何
れのバタフライ演算を実行するかを示す信号が入力さ
れ、入力された信号に応じて所定のデータを選択し、入
力された信号に応じて、所定のデータの実数部と虚数部
とを置換し、入力された信号に応じて、所定のデータの
実数部または虚数部の符号を反転し、基数２の演算を実
行することを示す信号が入力された場合は、２組の基数
２のバタフライ演算を並列して実行し、基数４の演算を
実行することを示す信号が入力された場合には、１組の
基数４のバタフライ演算を実行するようにしたので、同
一の演算装置により、基数２と基数４のバタフライ演算
を実行することが可能となるので、回路資源を有効に利
用することが可能となる。
【図１】本発明の演算装置の原理を説明する図である。
【図２】本発明の実施の形態の構成例を示すブロック図
である。
である。
【図３】本発明の実施の形態の構成例を示す回路図であ
る。
る。
【図４】本発明を適用したＦＦＴ演算装置の構成例を示
すブロック図である。
すブロック図である。
【図５】従来のバタフライ演算回路の構成例を示すブロ
ック図である。
ック図である。
１００ セレクタ制御回路（入力手段）， １１３乃至
１２１ セレクタ（選択手段、置換手段）， ２００乃
至２０５ 符号反転回路（符号反転手段），４０３ 制
御回路（信号生成手段）
１２１ セレクタ（選択手段、置換手段）， ２００乃
至２０５ 符号反転回路（符号反転手段），４０３ 制
御回路（信号生成手段）
Claims (3)
- 【請求項１】 入力されたデータに対してバタフライ演
算を行う演算装置において、 基数２または基数４の何れのバタフライ演算を実行する
かを示す信号が入力される入力手段と、 前記入力手段から入力される信号に応じて、所定のデー
タを選択する選択手段と、 前記入力手段から入力される信号に応じて、所定のデー
タの実数部と虚数部とを置換する置換手段と、 前記入力手段から入力される信号に応じて、所定のデー
タの実数部または虚数部の符号を反転する符号反転手段
とを備え、 前記入力手段より基数２の演算を実行することを示す信
号が入力された場合は、２組の基数２のバタフライ演算
を並列して実行し、 前記入力手段より基数４の演算を実行することを示す信
号が入力された場合には、１組の基数４のバタフライ演
算を実行することを特徴とする演算装置。 - 【請求項２】 入力されたデータの数に応じて、基数２
または基数４の何れのバタフライ演算を実行するかを示
す信号を生成する信号生成手段を更に備えることを特徴
とする請求項１に記載の演算装置。 - 【請求項３】 入力されたデータに対してバタフライ演
算を行う演算方法において、 基数２または基数４の何れのバタフライ演算を実行する
かを示す信号が入力される入力ステップと、 前記入力ステップから入力される信号に応じて、所定の
データを選択する選択ステップと、 前記入力ステップから入力される信号に応じて、所定の
データの実数部と虚数部とを置換する置換ステップと、 前記入力ステップから入力される信号に応じて、所定の
データの実数部または虚数部の符号を反転する符号反転
ステップとを備え、 前記入力ステップより基数２の演算を実行することを示
す信号が入力された場合は、２組の基数２のバタフライ
演算を並列して実行し、 前記入力ステップより基数４の演算を実行することを示
す信号が入力された場合には、１組の基数４のバタフラ
イ演算を実行することを特徴とする演算方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11471397A JP3951071B2 (ja) | 1997-05-02 | 1997-05-02 | 演算装置および演算方法 |
| AU63639/98A AU6363998A (en) | 1997-05-02 | 1998-04-28 | Fast fourier transform calculating apparatus and fast fourier transform calculating method |
| US09/067,802 US6240062B1 (en) | 1997-05-02 | 1998-04-29 | Fast fourier transform calculating apparatus and fast fourier transform calculating method |
| EP98303475A EP0875839A1 (en) | 1997-05-02 | 1998-05-01 | Calculating fast fourier transforms |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11471397A JP3951071B2 (ja) | 1997-05-02 | 1997-05-02 | 演算装置および演算方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10307811A true JPH10307811A (ja) | 1998-11-17 |
| JP3951071B2 JP3951071B2 (ja) | 2007-08-01 |
Family
ID=14644765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11471397A Expired - Fee Related JP3951071B2 (ja) | 1997-05-02 | 1997-05-02 | 演算装置および演算方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6240062B1 (ja) |
| EP (1) | EP0875839A1 (ja) |
| JP (1) | JP3951071B2 (ja) |
| AU (1) | AU6363998A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009505486A (ja) * | 2005-08-08 | 2009-02-05 | フリースケール セミコンダクター インコーポレイテッド | マルチモード無線広帯域信号プロセッサシステムおよび方法 |
| WO2009095959A1 (ja) * | 2008-01-28 | 2009-08-06 | Panasonic Corporation | 直交変換装置および集積回路 |
| JP2016514330A (ja) * | 2013-03-13 | 2016-05-19 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | マルチモード基数２のｘ乗のバタフライベクトル処理回路を提供するためのプログラマブルなデータパス構成を有するベクトル処理エンジン、ならびに関連ベクトルプロセッサ、システム、および方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020036606A (ko) * | 2000-11-10 | 2002-05-16 | 윤종용 | 오에프디엠 출력 비트 신호 보상을 위한 고속 퓨리에 변환장치 및 방법 |
| US7428564B2 (en) * | 2003-11-26 | 2008-09-23 | Gibb Sean G | Pipelined FFT processor with memory address interleaving |
| WO2005052798A1 (en) * | 2003-11-26 | 2005-06-09 | Cygnus Communications Canada Co. | Interleaving memory |
| MX2007002071A (es) * | 2004-08-18 | 2007-04-24 | Nielsen Media Res Inc | Metodos y aparatos para generar firmas. |
| US7675847B2 (en) | 2007-07-10 | 2010-03-09 | Wipro Limited | Hardware implementation of a programmable FFT based on a half length FFT core |
| US20220043883A1 (en) * | 2020-08-10 | 2022-02-10 | Arris Enterprises Llc | Hardware implementation of discrete fourier transform |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4689762A (en) | 1984-09-10 | 1987-08-25 | Sanders Associates, Inc. | Dynamically configurable fast Fourier transform butterfly circuit |
| US4868776A (en) * | 1987-09-14 | 1989-09-19 | Trw Inc. | Fast fourier transform architecture using hybrid n-bit-serial arithmetic |
| US5303172A (en) | 1988-02-16 | 1994-04-12 | Array Microsystems | Pipelined combination and vector signal processor |
| GB2217058A (en) * | 1988-03-23 | 1989-10-18 | Benchmark Technologies | Processing integral transform operations |
-
1997
- 1997-05-02 JP JP11471397A patent/JP3951071B2/ja not_active Expired - Fee Related
-
1998
- 1998-04-28 AU AU63639/98A patent/AU6363998A/en not_active Abandoned
- 1998-04-29 US US09/067,802 patent/US6240062B1/en not_active Expired - Fee Related
- 1998-05-01 EP EP98303475A patent/EP0875839A1/en not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009505486A (ja) * | 2005-08-08 | 2009-02-05 | フリースケール セミコンダクター インコーポレイテッド | マルチモード無線広帯域信号プロセッサシステムおよび方法 |
| WO2009095959A1 (ja) * | 2008-01-28 | 2009-08-06 | Panasonic Corporation | 直交変換装置および集積回路 |
| JPWO2009095959A1 (ja) * | 2008-01-28 | 2011-05-26 | パナソニック株式会社 | 直交変換装置および集積回路 |
| JP2016514330A (ja) * | 2013-03-13 | 2016-05-19 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | マルチモード基数２のｘ乗のバタフライベクトル処理回路を提供するためのプログラマブルなデータパス構成を有するベクトル処理エンジン、ならびに関連ベクトルプロセッサ、システム、および方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| AU6363998A (en) | 1998-11-05 |
| JP3951071B2 (ja) | 2007-08-01 |
| EP0875839A1 (en) | 1998-11-04 |
| US6240062B1 (en) | 2001-05-29 |
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