JPH10308656A - クロック位相比較器 - Google Patents
クロック位相比較器Info
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract
(57)【要約】
【課題】 位相のロッキングが感知されると位相調節シ
ステムの一部、又はシステム全体を機能抑止させ、シス
テムの消費電力を低減し得るクロック位相比較器を提供
しようとするものである。 【解決手段】 クロック信号を所定時間の間遅延させる
第１遅延器２０と、該第１遅延器２０の出力信号と基準
クロック信号とを比較し出力信号（OUT １）を発生する
第１位相検出器２１と、上記基準クロック信号を所定時
間の間遅延させる第２遅延器２２と、該第２遅延器２２
の出力信号と上記クロック信号とを比較し出力信号（OU
T ２）を発生する第２位相検出器２３と、を備えてクロ
ック位相比較器を構成する。
ステムの一部、又はシステム全体を機能抑止させ、シス
テムの消費電力を低減し得るクロック位相比較器を提供
しようとするものである。 【解決手段】 クロック信号を所定時間の間遅延させる
第１遅延器２０と、該第１遅延器２０の出力信号と基準
クロック信号とを比較し出力信号（OUT １）を発生する
第１位相検出器２１と、上記基準クロック信号を所定時
間の間遅延させる第２遅延器２２と、該第２遅延器２２
の出力信号と上記クロック信号とを比較し出力信号（OU
T ２）を発生する第２位相検出器２３と、を備えてクロ
ック位相比較器を構成する。
Description
【０００１】
【発明の属する技術分野】本発明はクロックの位相を調
節するシステムに適用するクロック位相比較器に係るも
ので、詳しくは、位相のロッキングが感知されると位相
調節システムの一部、又はシステム全体を機能抑止（di
sable)させ、システムの消費電力を低減し得るクロック
位相比較器に関するものである。
節するシステムに適用するクロック位相比較器に係るも
ので、詳しくは、位相のロッキングが感知されると位相
調節システムの一部、又はシステム全体を機能抑止（di
sable)させ、システムの消費電力を低減し得るクロック
位相比較器に関するものである。
【０００２】
【従来の技術】従来のクロック位相比較器の構成におい
ては、図６に示したように、クロック信号（CLKin)とフ
ィードバックされて入力する基準クロック信号（CLKfb
k）とを比較し、ハイ、又はローレベルの出力信号（OU
T)を位相調節システム（図示せず）に出力する位相検出
器１０を備えていた。そして、該位相検出器１０の構成
においては、図７に示したように、基準クロック信号
（CLKfbk）と電源電圧（VDD)信号とを否定論理積するＮ
ＡＮＤゲート（Ｎ１）と、該ＮＡＮＤゲート（Ｎ１）の
出力信号とクロック信号（CLKin)とを否定論理積してノ
ード（ＮＤ２）に出力するＮＡＮＤゲート（Ｎ２）と、
上記ＮＡＮＤゲート（Ｎ１）の出力信号と他の入力信号
とを否定論理積するＮＡＮＤゲート（Ｎ３）と、該ＮＡ
ＮＤゲート（Ｎ３）の出力信号と上記クロック信号（CL
Kin)とを否定論理積してノード（ＮＤ１）に出力するＮ
ＡＮＤゲート（Ｎ４）と、該ＮＡＮＤゲート（Ｎ４）の
出力信号とＮＡＮＤゲート（Ｎ５）の出力信号とを否定
論理積するＮＡＮＤゲート（Ｎ６）と、上記クロック信
号（CLKin)を反転させるインバータ（Ｉ１）と、該イン
バータ（Ｉ１）の出力信号により所定レベルのパルス信
号を発生するパルス信号発生器（１０ａ）と、該パルス
信号発生器（１０ａ）の出力信号と上記ＮＡＮＤゲート
（Ｎ６）の出力信号とを否定論理積するＮＡＮＤゲート
（Ｎ７）と、該ＮＡＮＤゲート（Ｎ７）の出力信号を反
転させ出力信号（OUT)を発生するインバータ（Ｉ２）
と、から構成されていた。
ては、図６に示したように、クロック信号（CLKin)とフ
ィードバックされて入力する基準クロック信号（CLKfb
k）とを比較し、ハイ、又はローレベルの出力信号（OU
T)を位相調節システム（図示せず）に出力する位相検出
器１０を備えていた。そして、該位相検出器１０の構成
においては、図７に示したように、基準クロック信号
（CLKfbk）と電源電圧（VDD)信号とを否定論理積するＮ
ＡＮＤゲート（Ｎ１）と、該ＮＡＮＤゲート（Ｎ１）の
出力信号とクロック信号（CLKin)とを否定論理積してノ
ード（ＮＤ２）に出力するＮＡＮＤゲート（Ｎ２）と、
上記ＮＡＮＤゲート（Ｎ１）の出力信号と他の入力信号
とを否定論理積するＮＡＮＤゲート（Ｎ３）と、該ＮＡ
ＮＤゲート（Ｎ３）の出力信号と上記クロック信号（CL
Kin)とを否定論理積してノード（ＮＤ１）に出力するＮ
ＡＮＤゲート（Ｎ４）と、該ＮＡＮＤゲート（Ｎ４）の
出力信号とＮＡＮＤゲート（Ｎ５）の出力信号とを否定
論理積するＮＡＮＤゲート（Ｎ６）と、上記クロック信
号（CLKin)を反転させるインバータ（Ｉ１）と、該イン
バータ（Ｉ１）の出力信号により所定レベルのパルス信
号を発生するパルス信号発生器（１０ａ）と、該パルス
信号発生器（１０ａ）の出力信号と上記ＮＡＮＤゲート
（Ｎ６）の出力信号とを否定論理積するＮＡＮＤゲート
（Ｎ７）と、該ＮＡＮＤゲート（Ｎ７）の出力信号を反
転させ出力信号（OUT)を発生するインバータ（Ｉ２）
と、から構成されていた。
【０００２】上記ＮＡＮＤゲート（Ｎ２）の出力端は上
記ＮＡＮＤゲート（Ｎ１）の入力端に連結され、上記Ｎ
ＡＮＤゲート（Ｎ４）の出力端は上記ＮＡＮＤゲート
（Ｎ３）の入力端に連結され、上記ＮＡＮＤゲート（Ｎ
５）は、上記ＮＡＮＤゲート（Ｎ２）の出力信号と上記
ＮＡＮＤゲート（Ｎ６）の出力信号とを否定論理積して
いた。
記ＮＡＮＤゲート（Ｎ１）の入力端に連結され、上記Ｎ
ＡＮＤゲート（Ｎ４）の出力端は上記ＮＡＮＤゲート
（Ｎ３）の入力端に連結され、上記ＮＡＮＤゲート（Ｎ
５）は、上記ＮＡＮＤゲート（Ｎ２）の出力信号と上記
ＮＡＮＤゲート（Ｎ６）の出力信号とを否定論理積して
いた。
【０００３】このように構成された従来の位相検出器１
０の動作を図面を用いて説明すると次のようであった。
０の動作を図面を用いて説明すると次のようであった。
【０００４】即ち、位相検出器１０は、図８（Ａ）に示
したような基準クロック信号（CLKfbk）と図８（Ｂ）に
示したようなクロック信号（CLKin)とを比較し、図８
（Ｃ）に示したように、基準クロック信号（CLKfbk）の
位相がクロック信号（CLKin)よりも速いときはローレベ
ルの出力信号（OUT)を発生し、反対に基準クロック信号
（CLKfbk）の位相がクロック信号（CLKin)の位相より遅
いときはハイレベルの出力信号（out)を発生する。
したような基準クロック信号（CLKfbk）と図８（Ｂ）に
示したようなクロック信号（CLKin)とを比較し、図８
（Ｃ）に示したように、基準クロック信号（CLKfbk）の
位相がクロック信号（CLKin)よりも速いときはローレベ
ルの出力信号（OUT)を発生し、反対に基準クロック信号
（CLKfbk）の位相がクロック信号（CLKin)の位相より遅
いときはハイレベルの出力信号（out)を発生する。
【０００５】より詳しく説明すると、図７及び図８に示
したように、基準クロック信号（CLKfbk）がハイレベル
でクロック信号（CLKin)がローレベルであるとき、位相
検出器１０のノード（ＮＤ１）にはハイレベルの信号
が、上記位相検出器１０のノード（ＮＤ２）にはローレ
ベルの信号が夫々発生する。よって、ＮＡＮＤゲート
（Ｎ７）はハイレベルの信号を出力し、インバータ（Ｉ
２）はローレベ ルの出力信号（OUT)を発生して、クロ
ック信号（CLKin)が基準クロック信号（CLKfbk）より遅
い位相を有するようになっていた。
したように、基準クロック信号（CLKfbk）がハイレベル
でクロック信号（CLKin)がローレベルであるとき、位相
検出器１０のノード（ＮＤ１）にはハイレベルの信号
が、上記位相検出器１０のノード（ＮＤ２）にはローレ
ベルの信号が夫々発生する。よって、ＮＡＮＤゲート
（Ｎ７）はハイレベルの信号を出力し、インバータ（Ｉ
２）はローレベ ルの出力信号（OUT)を発生して、クロ
ック信号（CLKin)が基準クロック信号（CLKfbk）より遅
い位相を有するようになっていた。
【０００６】上記とは反対に、基準クロック信号（CLKf
bk）がローレベルでクロック信号（CLKin)がハイレベル
であるときは、位相検出器１０のノード（ＮＤ１）には
ローレベルの信号が、上記位相検出器１０のノード（Ｎ
Ｄ２）にはハイレベルの信号が夫々発生する。よって、
インバータ（Ｉ１）を介してハイレベルの信号が入力し
たパルス信号発生器（１０ａ）はハイレベルの信号をＮ
ＡＮＤゲート（Ｎ７）に印加し、該ＮＡＮＤゲート（Ｎ
７）はローレベルの信号を出力し、インバータ（Ｉ２）
はハイレベルの出力信号（OUT)を発生して、クロック信
号（CLKin)が基準クロック信号（CLKfbk）よりも速い位
相を有するようになっていた。
bk）がローレベルでクロック信号（CLKin)がハイレベル
であるときは、位相検出器１０のノード（ＮＤ１）には
ローレベルの信号が、上記位相検出器１０のノード（Ｎ
Ｄ２）にはハイレベルの信号が夫々発生する。よって、
インバータ（Ｉ１）を介してハイレベルの信号が入力し
たパルス信号発生器（１０ａ）はハイレベルの信号をＮ
ＡＮＤゲート（Ｎ７）に印加し、該ＮＡＮＤゲート（Ｎ
７）はローレベルの信号を出力し、インバータ（Ｉ２）
はハイレベルの出力信号（OUT)を発生して、クロック信
号（CLKin)が基準クロック信号（CLKfbk）よりも速い位
相を有するようになっていた。
【０００７】
【発明が解決しようとする課題】然るに、このように構
成された従来のクロック位相比較器においては、比較の
対象であるクロック信号（CLKin)の基準クロック信号
（CLKfbk）に対する速度のみを比較するため、クロック
信号（CLKin)及び基準クロック信号（CLKfbk）がロッキ
ング（locking)された場合、位相調節システムは位相を
遅延させるモード、又は位相を速くさせるモードを継続
して交番に行うようになるので、位相調節システムでの
電力の消耗が多くなり、特に待機（stand-by）状態では
消費電力が甚だしくなるという不都合な点があった。
成された従来のクロック位相比較器においては、比較の
対象であるクロック信号（CLKin)の基準クロック信号
（CLKfbk）に対する速度のみを比較するため、クロック
信号（CLKin)及び基準クロック信号（CLKfbk）がロッキ
ング（locking)された場合、位相調節システムは位相を
遅延させるモード、又は位相を速くさせるモードを継続
して交番に行うようになるので、位相調節システムでの
電力の消耗が多くなり、特に待機（stand-by）状態では
消費電力が甚だしくなるという不都合な点があった。
【０００８】
【課題を解決するための手段】本発明の目的は、位相の
ロッキングが感知されると位相調節システムの一部、又
はシステム全体を機能抑止させ、システムの消費電力を
低減し得るクロック位相比較器を提供しようとするもの
である。
ロッキングが感知されると位相調節システムの一部、又
はシステム全体を機能抑止させ、システムの消費電力を
低減し得るクロック位相比較器を提供しようとするもの
である。
【０００９】このような目的を達成するため、本発明に
係るクロック位相比較器においては、クロック信号を所
定時間の間遅延させて出力する第１遅延器２０と、該第
１遅延器２０の出力信号と基準クロック信号とを比較
し、ハイ、又はローレベルの第１出力信号を発生する第
１位相検出器２１と、上記基準クロック信号を所定時間
の間遅延させて出力する第２遅延器２２と、該第２遅延
器２２の出力信号と上記クロック信号とを比較しハイ、
又はローレベルの第２出力信号を発生する第２位相検出
器２３と、を備えて構成されている。
係るクロック位相比較器においては、クロック信号を所
定時間の間遅延させて出力する第１遅延器２０と、該第
１遅延器２０の出力信号と基準クロック信号とを比較
し、ハイ、又はローレベルの第１出力信号を発生する第
１位相検出器２１と、上記基準クロック信号を所定時間
の間遅延させて出力する第２遅延器２２と、該第２遅延
器２２の出力信号と上記クロック信号とを比較しハイ、
又はローレベルの第２出力信号を発生する第２位相検出
器２３と、を備えて構成されている。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態に対
し、図面を用いて説明する。本発明のクロック比較器が
適用される位相調節システムの構成においては、図１に
示したように、クロック増幅器１００、位相補間器１０
１、出力ドライバー１０２、クロック位相比較器１０
３、位相選択器１０４、及びチャージポンプ１０５を備
えている。
し、図面を用いて説明する。本発明のクロック比較器が
適用される位相調節システムの構成においては、図１に
示したように、クロック増幅器１００、位相補間器１０
１、出力ドライバー１０２、クロック位相比較器１０
３、位相選択器１０４、及びチャージポンプ１０５を備
えている。
【００１１】そして、本発明に係るクロック位相比較器
の第１実施例においては、図２に示したように、クロッ
ク信号（CLKin)を所定時間（ｔ１）の間遅延させる第１
遅延器２０と、該第１遅延器２０の出力信号と基準クロ
ック信号（CLKfbk）とを比較して、ハイ、又はローレベ
ルの出力信号（OUT １）を出力する第１位相検出器２１
と、上記基準クロック信号（CLKfbk）を所定時間（ｔ
２）の間遅延させる第２遅延器２２と、該第２遅延器２
２の出力信号と上記クロック信号（CLKin)とを比較して
ハイ、又はローレベルの出力信号（OUT ２）を出力する
第２位相検出器２３と、から構成されている。
の第１実施例においては、図２に示したように、クロッ
ク信号（CLKin)を所定時間（ｔ１）の間遅延させる第１
遅延器２０と、該第１遅延器２０の出力信号と基準クロ
ック信号（CLKfbk）とを比較して、ハイ、又はローレベ
ルの出力信号（OUT １）を出力する第１位相検出器２１
と、上記基準クロック信号（CLKfbk）を所定時間（ｔ
２）の間遅延させる第２遅延器２２と、該第２遅延器２
２の出力信号と上記クロック信号（CLKin)とを比較して
ハイ、又はローレベルの出力信号（OUT ２）を出力する
第２位相検出器２３と、から構成されている。
【００１２】上記各第１、第２遅延器２０、２２は、順
次連結された偶数個のインバータにより夫々構成され、
上記第１遅延器２０により遅延される所定時間（ｔ１）
はクロックジッタ（Clock Jitter）の許容限界までの時
間であり、上記第２遅延器２２により遅延される所定時
間（ｔ２）はクロックジッタの反対方向への許容限界ま
での時間である。
次連結された偶数個のインバータにより夫々構成され、
上記第１遅延器２０により遅延される所定時間（ｔ１）
はクロックジッタ（Clock Jitter）の許容限界までの時
間であり、上記第２遅延器２２により遅延される所定時
間（ｔ２）はクロックジッタの反対方向への許容限界ま
での時間である。
【００１３】このように構成された本発明に係るクロッ
ク位相比較器の動作に対し、図面を用いて説明すると次
のようである。
ク位相比較器の動作に対し、図面を用いて説明すると次
のようである。
【００１４】即ち、図３（Ａ）（Ｂ）に示したの場合
は、クロック信号（CLKin)が基準クロック信号（CLKfb
k）よりも遅い位相を有するときであって、第２位相検
出器２３は、クロック信号（CLKin)の位相と第２遅延器
２２により所定時間（ｔ２）だけ遅延された時間を有す
る基準クロック信号（CLKfbk）の位相とを比較し、上記
クロック信号（CLKin)が上記第２遅延器２２の出力信号
よりも遅い位相を有すると、上記第２位相検出器２３は
ローレベルの出力信号（OUT ２）を発生する。このと
き、第１位相検出器２１は第１遅延器２０により所定時
間（ｔ１）だけ遅延されたクロック信号（CLKin)が入力
されるため、該第１位相検出器２１もローレベルの出力
信号（OUT １）を発生する。
は、クロック信号（CLKin)が基準クロック信号（CLKfb
k）よりも遅い位相を有するときであって、第２位相検
出器２３は、クロック信号（CLKin)の位相と第２遅延器
２２により所定時間（ｔ２）だけ遅延された時間を有す
る基準クロック信号（CLKfbk）の位相とを比較し、上記
クロック信号（CLKin)が上記第２遅延器２２の出力信号
よりも遅い位相を有すると、上記第２位相検出器２３は
ローレベルの出力信号（OUT ２）を発生する。このと
き、第１位相検出器２１は第１遅延器２０により所定時
間（ｔ１）だけ遅延されたクロック信号（CLKin)が入力
されるため、該第１位相検出器２１もローレベルの出力
信号（OUT １）を発生する。
【００１５】そして、の場合は、基準クロック信号
（CLKfbk）及びクロック信号（CLKin)が夫々所定時間
（ｔ１、ｔ２）の間ロッキングされたときであって、ク
ロック信号（CLKin)は第１遅延器２０を経て第１位相検
出器２１に印加するため、基準クロック信号（CLKfbk）
が相対的に速い位相を有するようになって上記第１位相
検出器２１はローレベルの出力信号（OUT １）を発生す
る。且つ、基準クロック信号（CLKfbk）は第２遅延器２
２を経て第２位相検出器２３に印加するため、クロック
信号（CLKin)が相対的に速い位相を有するようになって
上記第２位相検出器２３はハイレベルの出力信号（OUT
２）を発生する。
（CLKfbk）及びクロック信号（CLKin)が夫々所定時間
（ｔ１、ｔ２）の間ロッキングされたときであって、ク
ロック信号（CLKin)は第１遅延器２０を経て第１位相検
出器２１に印加するため、基準クロック信号（CLKfbk）
が相対的に速い位相を有するようになって上記第１位相
検出器２１はローレベルの出力信号（OUT １）を発生す
る。且つ、基準クロック信号（CLKfbk）は第２遅延器２
２を経て第２位相検出器２３に印加するため、クロック
信号（CLKin)が相対的に速い位相を有するようになって
上記第２位相検出器２３はハイレベルの出力信号（OUT
２）を発生する。
【００１６】又、の場合は、クロック信号（CLKin)の
位相が基準クロック信号（CLKfbk）の位相よりも速いと
きであって、若し、クロック信号（CLKin)の位相が第１
遅延器２０の遅延時間（ｔ１）以上に基準クロック信号
（CLKfbk）の位相よりも速いと、第１位相検出器２１は
ハイレベルの出力信号（OUT １）を発生し、第２位相検
出器２３もハイレベルの出力信号（OUT ２）を発生す
る。
位相が基準クロック信号（CLKfbk）の位相よりも速いと
きであって、若し、クロック信号（CLKin)の位相が第１
遅延器２０の遅延時間（ｔ１）以上に基準クロック信号
（CLKfbk）の位相よりも速いと、第１位相検出器２１は
ハイレベルの出力信号（OUT １）を発生し、第２位相検
出器２３もハイレベルの出力信号（OUT ２）を発生す
る。
【００１７】更に、クロック信号（CLKin)及び基準クロ
ック信号（CLKfbk）が相互１８０°程度の位相差を有す
るとき、第１位相検出器２１はハイレベルの出力信号
（OUT１）を発生し、第２位相検出器２３はローレベル
の出力信号（OUT ２）を発生する。
ック信号（CLKfbk）が相互１８０°程度の位相差を有す
るとき、第１位相検出器２１はハイレベルの出力信号
（OUT１）を発生し、第２位相検出器２３はローレベル
の出力信号（OUT ２）を発生する。
【００１８】このようなクロック位相比較の結果は、図
４の図表に示したように、クロック位相比較器１０３の
各出力信号（OUT １）、（OUT ２）が夫々“１”、
“１”であると、位相選択器１０４は制御信号（Vpump)
を出力してクロック信号（CLKin)の位相を遅延させる動
作を行い、上記各出力信号（OUT １）、（OUT ２）が夫
々“０”、“０”であると、クロック信号（CLKin)の位
相を速くさせる動作を行う。
４の図表に示したように、クロック位相比較器１０３の
各出力信号（OUT １）、（OUT ２）が夫々“１”、
“１”であると、位相選択器１０４は制御信号（Vpump)
を出力してクロック信号（CLKin)の位相を遅延させる動
作を行い、上記各出力信号（OUT １）、（OUT ２）が夫
々“０”、“０”であると、クロック信号（CLKin)の位
相を速くさせる動作を行う。
【００１９】上記クロック位相比較器１０３の各出力信
号（OUT １）、（OUT ２）が夫々“０”、“１”である
と、即ち、基準クロック信号（CLKfbk）及びクロック信
号（CLKin)の位相が相互ロッキングされると、位相選択
器１０４はパワーセーブ（POWER-SAVE）信号を各ブロッ
クに出力してシステムの一部、又はシステム全体を機能
抑止させ、システムの消耗電力を低減させる。
号（OUT １）、（OUT ２）が夫々“０”、“１”である
と、即ち、基準クロック信号（CLKfbk）及びクロック信
号（CLKin)の位相が相互ロッキングされると、位相選択
器１０４はパワーセーブ（POWER-SAVE）信号を各ブロッ
クに出力してシステムの一部、又はシステム全体を機能
抑止させ、システムの消耗電力を低減させる。
【００２０】又、上記各出力信号（OUT １）、（OUT
２）が夫々“１”、“０”であるときは、基準クロック
信号（CLKfbk）及びクロック信号（CLKin)が相互１８０
°程度の位相差を有するときであり、このとき、位相調
節システムは以前の状態を維持する。
２）が夫々“１”、“０”であるときは、基準クロック
信号（CLKfbk）及びクロック信号（CLKin)が相互１８０
°程度の位相差を有するときであり、このとき、位相調
節システムは以前の状態を維持する。
【００２１】そして、本発明に係るクロック位相比較器
の第２実施例においては、図５に示したように、基準ク
ロック信号（CLKfbk）を所定時間の間遅延させる第１遅
延器３０と、該第１遅延器３０の出力信号とクロック信
号（CLKin)とを比較しハイ、又はローレベルの出力信号
（OUT １）を出力する第１位相検出器３１と、上記基準
クロック信号（CLKfbk）を遅延させて出力する第２遅延
器３２と、該第２遅延器３２の出力信号と上記クロック
信号（CLKin)とを比較し、ハイ、又はローレベルの出力
信号（OUT ２）を出力する第２位相検出器３３と、から
構成されている。
の第２実施例においては、図５に示したように、基準ク
ロック信号（CLKfbk）を所定時間の間遅延させる第１遅
延器３０と、該第１遅延器３０の出力信号とクロック信
号（CLKin)とを比較しハイ、又はローレベルの出力信号
（OUT １）を出力する第１位相検出器３１と、上記基準
クロック信号（CLKfbk）を遅延させて出力する第２遅延
器３２と、該第２遅延器３２の出力信号と上記クロック
信号（CLKin)とを比較し、ハイ、又はローレベルの出力
信号（OUT ２）を出力する第２位相検出器３３と、から
構成されている。
【００２２】このとき、上記第１遅延器３０による遅延
時間は、基準クロック信号（CLKfbk）の周期及びクロッ
クジッタの許容限界までの時間であり、上記第２遅延器
３２の遅延時間は第１実施例の第２遅延器２２による遅
延時間（ｔ２）に該当する。
時間は、基準クロック信号（CLKfbk）の周期及びクロッ
クジッタの許容限界までの時間であり、上記第２遅延器
３２の遅延時間は第１実施例の第２遅延器２２による遅
延時間（ｔ２）に該当する。
【００２３】本発明の第２実施例のクロック位相比較器
は、例えば、ＣＭＯＳレベル及びＴＴＬレベルのよう
に、基準クロック信号（CLKfbk）とクロック信号（CLKi
n)とのレベルが異なるときに適合する。即ち、比較され
る基準クロック信号（CLKfbk）とクロック信号（CLKin)
とのレベルが異なるとき、クロック信号（CLKin)を遅延
させることが難しいため、基準クロック信号（CLKfbk）
を２種類の遅延器３０、３２により夫々遅延させて、第
１実施例のクロック位相比較器に類似する効果を得るこ
とができる。
は、例えば、ＣＭＯＳレベル及びＴＴＬレベルのよう
に、基準クロック信号（CLKfbk）とクロック信号（CLKi
n)とのレベルが異なるときに適合する。即ち、比較され
る基準クロック信号（CLKfbk）とクロック信号（CLKin)
とのレベルが異なるとき、クロック信号（CLKin)を遅延
させることが難しいため、基準クロック信号（CLKfbk）
を２種類の遅延器３０、３２により夫々遅延させて、第
１実施例のクロック位相比較器に類似する効果を得るこ
とができる。
【００２４】
【発明の効果】以上説明したように、本発明に係るクロ
ック位相比較器においては、位相比較の結果を速い（fa
st）、遅い（slow）、及びロッキング（locking)に分け
て表示し、位相のロッキングが感知されると位相調節シ
ステムの一部、又はシステム全体をディスエーブルさせ
るようになっているため、システムの消費電力を低減し
得るという効果がある。
ック位相比較器においては、位相比較の結果を速い（fa
st）、遅い（slow）、及びロッキング（locking)に分け
て表示し、位相のロッキングが感知されると位相調節シ
ステムの一部、又はシステム全体をディスエーブルさせ
るようになっているため、システムの消費電力を低減し
得るという効果がある。
【図１】本発明に係るクロック位相比較器を適用した位
相調節システムを示したブロック図である。
相調節システムを示したブロック図である。
【図２】本発明に係るクロック位相比較器の第１実施例
を示した回路図である。
を示した回路図である。
【図３】図３（Ａ）は、本発明に係るクロック位相比較
器の入出力信号を示したタイミング図で、クロック位相
比較器に入力するクロック信号の波形図である。図３
（Ｂ）は、本発明に係るクロック位相比較器の入出力信
号を示したタイミング図で、クロック位相比較器に入力
する基準クロック信号の波形図である。
器の入出力信号を示したタイミング図で、クロック位相
比較器に入力するクロック信号の波形図である。図３
（Ｂ）は、本発明に係るクロック位相比較器の入出力信
号を示したタイミング図で、クロック位相比較器に入力
する基準クロック信号の波形図である。
【図４】本発明に係るクロック位相比較器の出力信号に
よる位相比較の結果を示した図表である。
よる位相比較の結果を示した図表である。
【図５】本発明に係るクロック位相比較器の第２実施例
を示したブロック図である。
を示したブロック図である。
【図６】従来のクロック位相比較器に備えられた位相検
出器を示したブロック図である。
出器を示したブロック図である。
【図７】従来の位相検出器を示した回路図である。
【図８】図８（Ａ）は、従来の位相検出器の入出力信号
に関するタイミング図で、位相検出器に入力するクロッ
ク信号の波形図である。図８（Ｂ）は、従来の位相検出
器の入出力信号に関するタイミング図で、位相検出器に
入力する基準クロック信号の波形図である。図８（Ｃ）
は、従来の位相検出器の入出力信号に関するタイミング
図で、位相検出器の出力信号の波形図である。
に関するタイミング図で、位相検出器に入力するクロッ
ク信号の波形図である。図８（Ｂ）は、従来の位相検出
器の入出力信号に関するタイミング図で、位相検出器に
入力する基準クロック信号の波形図である。図８（Ｃ）
は、従来の位相検出器の入出力信号に関するタイミング
図で、位相検出器の出力信号の波形図である。
２０、３０：第１遅延器 ２１、３１：第１位相検出器 ２２、３２：第２遅延器 ２３、３３：第２位相検出器 ＣＬＫｉｎ：クロック信号 ＣＬＫｆｂｋ：基準クロック信号
Claims (4)
- 【請求項１】 クロック位相比較器であって、 クロック信号（CLKin)を所定時間（ｔ１）の間遅延させ
て出力する第１遅延器（２０）と、 該第１遅延器２０の出力信号と基準クロック信号（CLKf
bk）とを比較しハイ、又はローレベルの第１出力信号
（OUT １）を発生する第１位相検出器（２１）と、 上記基準クロック信号（CLKfbk）を所定時間（ｔ２）の
間遅延させて出力する第２遅延器（２２）と、 該第２遅延器２２の出力信号と上記クロック信号（CLKi
n)とを比較しハイ、又はローレベルの第２出力信号（OU
T ２）を発生する第２位相検出器（２３）と、から構成
されることを特徴とするクロック位相比較器。 - 【請求項２】 上記各第１、第２遅延器（２０、２２）
は、順次連結された偶数個のインバータにより構成され
たことを特徴とする請求項１記載のクロック位相比較
器。 - 【請求項３】 上記第１遅延器（２０）はクロックジッ
タ（Clock Jitter）の許容限界までの時間の間クロック
信号を遅延させ、上記第２遅延器（２２）はクロックジ
ッタの反対方向への許容限界までの時間の間基準クロッ
ク信号を遅延させることを特徴とする請求項１記載のク
ロック位相比較器。 - 【請求項４】 上記基準クロック信号（CLKfbk）及びク
ロック信号（CLKin)が相互に異なるレベルを有する信号
であるとき、上記基準クロック信号（CLKfbk）を遅延さ
せて第１及び第２位相検出器（３１、３３）に夫々出力
する第１及び第２遅延器（３０、３２）を備えたことを
特徴とする請求項１記載のクロック位相比較器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970015777A KR100244466B1 (ko) | 1997-04-26 | 1997-04-26 | 클럭 위상 비교기 |
| KR15777/1997 | 1997-04-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10308656A true JPH10308656A (ja) | 1998-11-17 |
| JP3492899B2 JP3492899B2 (ja) | 2004-02-03 |
Family
ID=19504041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33339697A Expired - Fee Related JP3492899B2 (ja) | 1997-04-26 | 1997-12-04 | 位相調節システム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6087857A (ja) |
| JP (1) | JP3492899B2 (ja) |
| KR (1) | KR100244466B1 (ja) |
| DE (1) | DE19749115C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011147039A (ja) * | 2010-01-18 | 2011-07-28 | Hitachi Ltd | 位相周波数比較器およびシリアル伝送装置 |
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|---|---|---|---|---|
| KR100215889B1 (ko) * | 1997-05-06 | 1999-08-16 | 구본준 | 클럭 동기 회로 |
| US6173432B1 (en) | 1997-06-20 | 2001-01-09 | Micron Technology, Inc. | Method and apparatus for generating a sequence of clock signals |
| US6101197A (en) | 1997-09-18 | 2000-08-08 | Micron Technology, Inc. | Method and apparatus for adjusting the timing of signals over fine and coarse ranges |
| US6349399B1 (en) | 1998-09-03 | 2002-02-19 | Micron Technology, Inc. | Method and apparatus for generating expect data from a captured bit pattern, and memory device using same |
| DE19845121C1 (de) * | 1998-09-30 | 2000-03-30 | Siemens Ag | Integrierte Schaltung mit einstellbaren Verzögerungseinheiten für Taktsignale |
| US6470060B1 (en) | 1999-03-01 | 2002-10-22 | Micron Technology, Inc. | Method and apparatus for generating a phase dependent control signal |
| US6373301B1 (en) * | 2001-04-18 | 2002-04-16 | Silicon Integrated Systems Corporation | Fast-locking dual rail digital delayed locked loop |
| US6801989B2 (en) | 2001-06-28 | 2004-10-05 | Micron Technology, Inc. | Method and system for adjusting the timing offset between a clock signal and respective digital signals transmitted along with that clock signal, and memory device and computer system using same |
| TW200415837A (en) * | 2002-11-18 | 2004-08-16 | Koninkl Philips Electronics Nv | Integrated floating power transfer device with electromagnetic emission control circuit and method |
| US7168027B2 (en) | 2003-06-12 | 2007-01-23 | Micron Technology, Inc. | Dynamic synchronization of data capture on an optical or other high speed communications link |
| US7234070B2 (en) | 2003-10-27 | 2007-06-19 | Micron Technology, Inc. | System and method for using a learning sequence to establish communications on a high-speed nonsynchronous interface in the absence of clock forwarding |
| US7328381B2 (en) * | 2005-08-01 | 2008-02-05 | Micron Technology, Inc. | Testing system and method for memory modules having a memory hub architecture |
| US7319340B2 (en) * | 2005-08-01 | 2008-01-15 | Micron Technology, Inc. | Integrated circuit load board and method having on-board test circuit |
| US7765424B2 (en) | 2005-08-19 | 2010-07-27 | Micron Technology, Inc. | System and method for injecting phase jitter into integrated circuit test signals |
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| JP4751932B2 (ja) * | 2006-07-28 | 2011-08-17 | 富士通株式会社 | 位相検出装置および位相同期装置 |
| US7728636B2 (en) * | 2007-08-14 | 2010-06-01 | Qimonda Ag | Clock signal synchronizing device with inherent duty-cycle correction capability |
| US9178502B2 (en) * | 2013-12-27 | 2015-11-03 | Intel Corporation | Apparatus for a monotonic delay line, method for fast locking of a digital DLL with clock stop/start tolerance, apparatus and method for robust clock edge placement, and apparatus and method for clock offset tuning |
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| SE413826B (sv) * | 1978-09-21 | 1980-06-23 | Ellemtel Utvecklings Ab | Sett att i ett telekommunikationssystem reglera fasleget hos en styrd signal i forhallande till en referenssignal samt anordning for genomforande av settet |
| US5223755A (en) * | 1990-12-26 | 1993-06-29 | Xerox Corporation | Extended frequency range variable delay locked loop for clock synchronization |
| DE4139117C1 (ja) * | 1991-11-28 | 1993-06-09 | Texas Instruments Deutschland Gmbh, 8050 Freising, De | |
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-
1997
- 1997-04-26 KR KR1019970015777A patent/KR100244466B1/ko not_active Expired - Lifetime
- 1997-10-03 US US08/943,184 patent/US6087857A/en not_active Expired - Lifetime
- 1997-11-06 DE DE19749115A patent/DE19749115C2/de not_active Expired - Lifetime
- 1997-12-04 JP JP33339697A patent/JP3492899B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US6087857A (en) | 2000-07-11 |
| DE19749115C2 (de) | 2002-06-13 |
| DE19749115A1 (de) | 1998-11-05 |
| JP3492899B2 (ja) | 2004-02-03 |
| KR19980078283A (ko) | 1998-11-16 |
| KR100244466B1 (ko) | 2000-02-01 |
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