JPH10308902A - 画素センサ回路のテストが可能なイメージセンサアレー - Google Patents
画素センサ回路のテストが可能なイメージセンサアレーInfo
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Abstract
(57)【要約】
【課題】 イメージアレー内の画素センサ回路を、イメ
ージ照度の強弱に関係なくテストする。 【解決手段】 選択的に、リセットＦＥＴ３２について
の駆動電圧は共通出力ラインを通じて提供される。アレ
ーに行アクセスイネーブル信号が印加されない時に制御
可能なテスト電圧が共通ラインに印加される。列ライン
ソースフォロア回路は行アクセスＦＥＴ４０により制御
される。従って、別途のテスト電圧がリセットスイッチ
を通じて共通ラインに加えられ、リセットＦＥＴ３２を
通じてフォトダイオード３８に連結される。列ラインＲ
ＯＷに加えられる可変リセット電圧は並列に連結された
ｐチャネル及びｎチャネルＦＥＴを使用することにより
接地と画素センサについての正常バイアス電極ＶDD間で
変化させられる。
ージ照度の強弱に関係なくテストする。 【解決手段】 選択的に、リセットＦＥＴ３２について
の駆動電圧は共通出力ラインを通じて提供される。アレ
ーに行アクセスイネーブル信号が印加されない時に制御
可能なテスト電圧が共通ラインに印加される。列ライン
ソースフォロア回路は行アクセスＦＥＴ４０により制御
される。従って、別途のテスト電圧がリセットスイッチ
を通じて共通ラインに加えられ、リセットＦＥＴ３２を
通じてフォトダイオード３８に連結される。列ラインＲ
ＯＷに加えられる可変リセット電圧は並列に連結された
ｐチャネル及びｎチャネルＦＥＴを使用することにより
接地と画素センサについての正常バイアス電極ＶDD間で
変化させられる。
Description
【０００１】
【発明の属する技術分野】本発明は改善されたイメージ
センサアレー（ｉｍａｇｅ ｓｅｎｓｏｒ ａｒｒａ
ｙ）に関するもので、特に各々の画素センサ回路内の感
光素子に印加される制御可能なリセット電圧信号を利用
して、アレー内の画素センサ回路がテストさせるイメー
ジセンサアレーに関するものである。
センサアレー（ｉｍａｇｅ ｓｅｎｓｏｒ ａｒｒａ
ｙ）に関するもので、特に各々の画素センサ回路内の感
光素子に印加される制御可能なリセット電圧信号を利用
して、アレー内の画素センサ回路がテストさせるイメー
ジセンサアレーに関するものである。
【０００２】従来、焦点面のイメージスキャナ（ｓｃａ
ｎｎｅｒ）アレーはこの分野において使用されるのと同
様のやり方でテストされる。イメージスキャナには特定
の光の強度を持つイメージが印加され、イメージスキャ
ナの各行（ｒｏｗ）から読み出されて各画素の位置で画
素センサ回路により検出される光電（ｐｈｏｔｏｅｌｅ
ｃｔｒｉｃ）信号の強度が測定される。従って、２次元
センサアレーでセンサをテストするためには、アレーの
各行にはテストで要求される異なる照度レベルに光が照
射されなければならない。各画素センサは各々の照度レ
ベルで判読されなければならない。それ故、これはアレ
ーから信号を判読することにおける精密度だけではなく
て照度での精密度を要する時間−消費手段（ｔｉｍｅ
ｃｏｎｓｕｍｉｎｇ ｐｒｏｃｅｓｓ）である。
ｎｎｅｒ）アレーはこの分野において使用されるのと同
様のやり方でテストされる。イメージスキャナには特定
の光の強度を持つイメージが印加され、イメージスキャ
ナの各行（ｒｏｗ）から読み出されて各画素の位置で画
素センサ回路により検出される光電（ｐｈｏｔｏｅｌｅ
ｃｔｒｉｃ）信号の強度が測定される。従って、２次元
センサアレーでセンサをテストするためには、アレーの
各行にはテストで要求される異なる照度レベルに光が照
射されなければならない。各画素センサは各々の照度レ
ベルで判読されなければならない。それ故、これはアレ
ーから信号を判読することにおける精密度だけではなく
て照度での精密度を要する時間−消費手段（ｔｉｍｅ
ｃｏｎｓｕｍｉｎｇ ｐｒｏｃｅｓｓ）である。
【０００３】図１は従来アレーの簡単な設計を図示す
る。このアレーは列（ＣＯＬＵＭＮ Ａ乃至ＣＯＬＵＭ
Ｎ Ｎ）及び行（ＲＯＷ１乃至ＲＯＷ ｎ）を持ってい
る。従って、各画素センサ回路は列を示す文字及び行を
示す数字に表現されることができる。従って、第２番目
の列、第２番目の行にある画素センサ回路はＢ２に示
す。
る。このアレーは列（ＣＯＬＵＭＮ Ａ乃至ＣＯＬＵＭ
Ｎ Ｎ）及び行（ＲＯＷ１乃至ＲＯＷ ｎ）を持ってい
る。従って、各画素センサ回路は列を示す文字及び行を
示す数字に表現されることができる。従って、第２番目
の列、第２番目の行にある画素センサ回路はＢ２に示
す。
【０００４】各々の画素センサ回路は図１の列ライン
（１０，１２または１４）に連結されている。各列ライ
ンは画素センサ回路、例えば、負荷電界効果トランジス
タ（以下ＦＥＴという）（１６）を通じて列ライン（１
０）上のＡ１により駆動される。負荷ＦＥＴは列ライン
に所定の抵抗を提供するように電圧（ＶL）によりバイ
アスされる。画素センサ回路の出力は列ラインから誘導
されて、負荷ＦＥＴにかかる電圧降下になる。
（１０，１２または１４）に連結されている。各列ライ
ンは画素センサ回路、例えば、負荷電界効果トランジス
タ（以下ＦＥＴという）（１６）を通じて列ライン（１
０）上のＡ１により駆動される。負荷ＦＥＴは列ライン
に所定の抵抗を提供するように電圧（ＶL）によりバイ
アスされる。画素センサ回路の出力は列ラインから誘導
されて、負荷ＦＥＴにかかる電圧降下になる。
【０００５】この形態のアレーを判読するために、負荷
アクセス駆動ライン（ＲＯＷ１乃至ＲＯＷｎ）は順にイ
ネーブルされる。次いで、イネーブルされた行アクセス
ラインにより駆動される行でその列にある画素センサで
感知される照度を検出するために各列ラインの負荷ＦＥ
Ｔにかかる出力電圧を測定する。簡単な画素センサ回路
を図１のＡ１画素センサを参照して説明する。この画素
センサはノード２０での電圧をＦＥＴ（１８）にかかる
電圧より少ないＶDDに作るようにリセット信号によりリ
セットＦＥＴ（１８）をイネーブルさせることにより動
作する。ＶDDは一般的に３〜５ＶでＦＥＴ（１８）にか
かる電圧降下は約７／１０Ｖである。従って、フォトダ
イオード（２２）はノード２０での電圧により逆バイア
スされる。フォトダイオード（２２）に光が照射される
と、フォトダイオード（２２）の接合にかかる電荷は放
電されてノード２０での電圧は降下される。フォトダイ
オード（２２）を所定時間光に露出させた後にノード２
０での電圧がフォトダイオード（２２）により検出され
る光の強度の測定値になる。
アクセス駆動ライン（ＲＯＷ１乃至ＲＯＷｎ）は順にイ
ネーブルされる。次いで、イネーブルされた行アクセス
ラインにより駆動される行でその列にある画素センサで
感知される照度を検出するために各列ラインの負荷ＦＥ
Ｔにかかる出力電圧を測定する。簡単な画素センサ回路
を図１のＡ１画素センサを参照して説明する。この画素
センサはノード２０での電圧をＦＥＴ（１８）にかかる
電圧より少ないＶDDに作るようにリセット信号によりリ
セットＦＥＴ（１８）をイネーブルさせることにより動
作する。ＶDDは一般的に３〜５ＶでＦＥＴ（１８）にか
かる電圧降下は約７／１０Ｖである。従って、フォトダ
イオード（２２）はノード２０での電圧により逆バイア
スされる。フォトダイオード（２２）に光が照射される
と、フォトダイオード（２２）の接合にかかる電荷は放
電されてノード２０での電圧は降下される。フォトダイ
オード（２２）を所定時間光に露出させた後にノード２
０での電圧がフォトダイオード（２２）により検出され
る光の強度の測定値になる。
【０００６】列ライン（１０）で負荷ＦＥＴ（１６）と
共にＦＥＴ（２４）は負荷ＦＥＴ（１６）での出力ライ
ン（２６）上でノード２０での電圧に比例する電圧を出
力するためのソースフォロア（ｓｏｕｒｃｅｆｏｌｌｏ
ｗｅｒ）回路として動作する。画素センサ回路（Ａ１）
はＦＥＴ（２８）をイネーブルさせる信号ＲＯＷ１によ
り選択される。ＦＥＴ（２８）は単純に負荷ＦＥＴ（１
６）により提供される負荷抵抗を持つＦＥＴ（２４）で
構成されるソースフォロア回路でスイッチとして動作す
る。ソースフォロア回路の小信号（ｓｍａｌｌ−ｓｉｇ
ｎａｌ）の利得は約０．８５である。
共にＦＥＴ（２４）は負荷ＦＥＴ（１６）での出力ライ
ン（２６）上でノード２０での電圧に比例する電圧を出
力するためのソースフォロア（ｓｏｕｒｃｅｆｏｌｌｏ
ｗｅｒ）回路として動作する。画素センサ回路（Ａ１）
はＦＥＴ（２８）をイネーブルさせる信号ＲＯＷ１によ
り選択される。ＦＥＴ（２８）は単純に負荷ＦＥＴ（１
６）により提供される負荷抵抗を持つＦＥＴ（２４）で
構成されるソースフォロア回路でスイッチとして動作す
る。ソースフォロア回路の小信号（ｓｍａｌｌ−ｓｉｇ
ｎａｌ）の利得は約０．８５である。
【０００７】
【発明が解決しようとする課題】前述のように、過去に
は図１での画素センサは各センサをリセットしてセンサ
アレー内のフォトダイオード（２２）での一連のテスト
時相異なる照度レベルを提供することによりテストされ
た。これは実現可能することはするが、複雑してテスト
する間に提供される照度の相当に精密な制御が要求され
る。従って、本発明の目的はアレーに印加されるイメー
ジ照度があるかないかに関係なしに電気的にテストされ
る画素センサ回路をイネーブルさせるイメージセンサア
レー構造を提供することである。
は図１での画素センサは各センサをリセットしてセンサ
アレー内のフォトダイオード（２２）での一連のテスト
時相異なる照度レベルを提供することによりテストされ
た。これは実現可能することはするが、複雑してテスト
する間に提供される照度の相当に精密な制御が要求され
る。従って、本発明の目的はアレーに印加されるイメー
ジ照度があるかないかに関係なしに電気的にテストされ
る画素センサ回路をイネーブルさせるイメージセンサア
レー構造を提供することである。
【０００８】
【課題を解決するための手段】本発明によれば、前述の
目的はテスト電圧の選択可能なレベルでフォトダイオー
ドにかかる逆バイアスを設定するために制御可能な電圧
を持つリセットＦＥＴを駆動することにより実現され
る。このやり方において、アレー内の各画素センサ回路
は所望の照度を受信したかのようにテストされることも
できる。
目的はテスト電圧の選択可能なレベルでフォトダイオー
ドにかかる逆バイアスを設定するために制御可能な電圧
を持つリセットＦＥＴを駆動することにより実現され
る。このやり方において、アレー内の各画素センサ回路
は所望の照度を受信したかのようにテストされることも
できる。
【０００９】本発明の別の特徴として、リセットトラン
ジスタについての駆動電圧は列出力ラインを通じて提供
される。いずれの行アクセスイネーブル信号もアレーに
印加されない時、列ラインには制御可能なテスト電圧が
印加されることができる。この状況で列ラインソースフ
ォロア回路は複数の行アクセスＦＥＴにより制御され
る。従って別途のテスト電圧がリセットスイッチを通じ
て列ラインに駆動されることができるし、また画素感知
リセットトランジスタを通じて画素センサフォトダイオ
ードに連結されることができる。
ジスタについての駆動電圧は列出力ラインを通じて提供
される。いずれの行アクセスイネーブル信号もアレーに
印加されない時、列ラインには制御可能なテスト電圧が
印加されることができる。この状況で列ラインソースフ
ォロア回路は複数の行アクセスＦＥＴにより制御され
る。従って別途のテスト電圧がリセットスイッチを通じ
て列ラインに駆動されることができるし、また画素感知
リセットトランジスタを通じて画素センサフォトダイオ
ードに連結されることができる。
【００１０】本発明の又別の特徴として、列ラインに駆
動される可変リセット電圧は並列に連結されたｐチャネ
ルＦＥＴ及びｎチャネルＦＥＴを使用することにより接
地と画素センサについての正常バイアス電圧ＶDD間で変
化されることができる。本発明の大きい長所は画素セン
サ回路がフォトダイオードにかかるどんな逆バイアス電
圧としても設定されることができるし、従って、画素セ
ンサの照度が正確に制御される必要なしに回路が容易に
テストされることができるということである。本発明の
別の長点は列ラインに印加される可変テスト電圧により
具現される時イメージアレースキャナを構成する集積回
路に追加的の電圧またはテストラインを設置する必要が
ないというものである。
動される可変リセット電圧は並列に連結されたｐチャネ
ルＦＥＴ及びｎチャネルＦＥＴを使用することにより接
地と画素センサについての正常バイアス電圧ＶDD間で変
化されることができる。本発明の大きい長所は画素セン
サ回路がフォトダイオードにかかるどんな逆バイアス電
圧としても設定されることができるし、従って、画素セ
ンサの照度が正確に制御される必要なしに回路が容易に
テストされることができるということである。本発明の
別の長点は列ラインに印加される可変テスト電圧により
具現される時イメージアレースキャナを構成する集積回
路に追加的の電圧またはテストラインを設置する必要が
ないというものである。
【００１１】
【発明の実施の形態】図２に図示したような本発明の第
１の実施の形態において、可変リセット電源供給装置
（３０）は各々の画素センサ回路（３４）内のリセット
ＦＥＴ（３２）を駆動させることに使用される。ノード
３６はリセット電源供給装置（３０）からの電圧制御を
基盤として回路をテストするために要求される電圧に設
定されることができる。フォトダイオード（３８）はそ
の動作能力をテストするために光を受けるのであるが、
セル（３４）をテストするための望ましい方法は単純に
リセット電源供給装置（３０）から、接地電圧からＶDD
まで変化するテスト電圧をノード（３６）に提供するこ
とである。
１の実施の形態において、可変リセット電源供給装置
（３０）は各々の画素センサ回路（３４）内のリセット
ＦＥＴ（３２）を駆動させることに使用される。ノード
３６はリセット電源供給装置（３０）からの電圧制御を
基盤として回路をテストするために要求される電圧に設
定されることができる。フォトダイオード（３８）はそ
の動作能力をテストするために光を受けるのであるが、
セル（３４）をテストするための望ましい方法は単純に
リセット電源供給装置（３０）から、接地電圧からＶDD
まで変化するテスト電圧をノード（３６）に提供するこ
とである。
【００１２】図４のように、各テストサイクル間にリセ
ット信号（４１）は、リセットＦＥＴ（３２）をイネー
ブルさせてリセット電源供給装置（３０）からのテスト
電圧がノード（３６）に印加されるようにする。所定の
時間間隔Ｔ1以後に図４の行パルス（４３）は行ＦＥＴ
（４０）をイネーブルさせることになる。ＦＥＴ（４
２）及び負荷ＦＥＴ（４４）で構成されたソースフォロ
ア回路はノード（３６）での電圧に比例する出力電圧を
ノード４６から発生する。このようにして、各々のリセ
ット（ＲＥＳＥＴ）及び複数の行（ＲＯＷ）パルスサイ
クル間にノード（３６）に異なるリセット電源テスト電
圧を印加することにより、接地電圧とＶDD間の電圧につ
いての画素センサ回路（３４）の動作をテストすること
ができる。上記リセット信号とＲＯＷ信号は図５に図示
したように、アドレスデコード及びタイマ回路（４５）
によりアドレスとクロック信号に基づき発生される。
ット信号（４１）は、リセットＦＥＴ（３２）をイネー
ブルさせてリセット電源供給装置（３０）からのテスト
電圧がノード（３６）に印加されるようにする。所定の
時間間隔Ｔ1以後に図４の行パルス（４３）は行ＦＥＴ
（４０）をイネーブルさせることになる。ＦＥＴ（４
２）及び負荷ＦＥＴ（４４）で構成されたソースフォロ
ア回路はノード（３６）での電圧に比例する出力電圧を
ノード４６から発生する。このようにして、各々のリセ
ット（ＲＥＳＥＴ）及び複数の行（ＲＯＷ）パルスサイ
クル間にノード（３６）に異なるリセット電源テスト電
圧を印加することにより、接地電圧とＶDD間の電圧につ
いての画素センサ回路（３４）の動作をテストすること
ができる。上記リセット信号とＲＯＷ信号は図５に図示
したように、アドレスデコード及びタイマ回路（４５）
によりアドレスとクロック信号に基づき発生される。
【００１３】リセットパルス（４１）と行パルス（４
３）間の時間間隔Ｔ1はフォトダイオード（３８）をテ
ストしようとする要求がある場合、フォトダイオード
（３８）に印加される光の強度を積分するための積分時
間に使用されることができる。しかし、回路の望ましい
応用においては、フォトダイオード（３８）が光の照射
を受けないで、多様なテスト電圧がリセット電源供給装
置（３０）からリセットトランジスタ（３２）を通じて
ノード（３６）に直接印加されることである。このよう
なテスト動作においては、パルス（４１及び４３）間の
間隔Ｔ1が可能の限り短くなることができるし、大略数
ナノ秒（ｎａｎｏｓｅｃｏｎｄｓ）程度になる。リセッ
トパルス（４１）と行パルス（４３）の持続時間（ｄｕ
ｒａｔｉｏｎ）は回路内の電圧が安定されるように充分
に長くなければならないこと以外には臨界的ではない。
３）間の時間間隔Ｔ1はフォトダイオード（３８）をテ
ストしようとする要求がある場合、フォトダイオード
（３８）に印加される光の強度を積分するための積分時
間に使用されることができる。しかし、回路の望ましい
応用においては、フォトダイオード（３８）が光の照射
を受けないで、多様なテスト電圧がリセット電源供給装
置（３０）からリセットトランジスタ（３２）を通じて
ノード（３６）に直接印加されることである。このよう
なテスト動作においては、パルス（４１及び４３）間の
間隔Ｔ1が可能の限り短くなることができるし、大略数
ナノ秒（ｎａｎｏｓｅｃｏｎｄｓ）程度になる。リセッ
トパルス（４１）と行パルス（４３）の持続時間（ｄｕ
ｒａｔｉｏｎ）は回路内の電圧が安定されるように充分
に長くなければならないこと以外には臨界的ではない。
【００１４】図３に図示された本発明の別の実施の形態
において、リセット電源供給装置（５０）からのテスト
電圧は列ライン（５２）を通じて印加される。リセット
ＦＥＴ（５４）は列ライン（５２）とノード（５６）間
に連結される。リセットパルス（４１）と行アクセスパ
ルス（４３）は図２を参照して前述のように時間間隔Ｔ
1ほど離隔されている。従って、リセットパルスが提供
されると、リセット電源電圧が列ライン（５２）に印加
されてリセットＦＥＴ（５４）を通じてノード（５６）
に印加される。この時、行アクセスＦＥＴ（６０）は導
通されない。フォトダイオード（５８）がリセットパル
ス間にノード（５６）に印加されるテスト電圧により逆
バイアスされた後に、行アクセスパルス（４３）は行Ｆ
ＥＴスイッチ（６０）をイネーブルさせて、リセットパ
ルスがなければリセット電源供給スイッチングトランジ
スタ（６８及び６９）が抑制される。負荷ＦＥＴ（６
４）はＦＥＴ（６２）と共にソースフォロア回路として
連結され、出力ノード（６６）での電圧はノード５６に
印加されるテスト電圧に比例する。
において、リセット電源供給装置（５０）からのテスト
電圧は列ライン（５２）を通じて印加される。リセット
ＦＥＴ（５４）は列ライン（５２）とノード（５６）間
に連結される。リセットパルス（４１）と行アクセスパ
ルス（４３）は図２を参照して前述のように時間間隔Ｔ
1ほど離隔されている。従って、リセットパルスが提供
されると、リセット電源電圧が列ライン（５２）に印加
されてリセットＦＥＴ（５４）を通じてノード（５６）
に印加される。この時、行アクセスＦＥＴ（６０）は導
通されない。フォトダイオード（５８）がリセットパル
ス間にノード（５６）に印加されるテスト電圧により逆
バイアスされた後に、行アクセスパルス（４３）は行Ｆ
ＥＴスイッチ（６０）をイネーブルさせて、リセットパ
ルスがなければリセット電源供給スイッチングトランジ
スタ（６８及び６９）が抑制される。負荷ＦＥＴ（６
４）はＦＥＴ（６２）と共にソースフォロア回路として
連結され、出力ノード（６６）での電圧はノード５６に
印加されるテスト電圧に比例する。
【００１５】図２及び図４を参照して前述のように、リ
セット及び行アクセスパルス（４１及び４３）は光がフ
ォトダイオード（５８）に印加される間にパルス（４１
及び４３）間の時間間隔を調整することによりフォトダ
イオード（５８）をテストする照度を提供するために図
３に図示された実施の形態で使用されることができる。
選択的に時間間隔は実質的に０まで減らすことができる
し行パルス（４３）は拡張させられる。出力信号はフォ
トダイオードに印加される最大の光に時間上の連続的の
地点で標本化させられる。各標本化時間でフォトダイオ
ードにかかる電圧は異なる電圧に減衰される。従って、
各標本化時間での判読は感知回路内のフォトダイオード
にかかる新たなテスト電圧の判読で行うことができる。
しかし、図３に図示した実施の形態においての望ましい
テストはリセット及び行パルスの周期的に循環させて、
各サイクルでリセット電源供給装置（５０）から異なる
テスト電圧を提供することである。
セット及び行アクセスパルス（４１及び４３）は光がフ
ォトダイオード（５８）に印加される間にパルス（４１
及び４３）間の時間間隔を調整することによりフォトダ
イオード（５８）をテストする照度を提供するために図
３に図示された実施の形態で使用されることができる。
選択的に時間間隔は実質的に０まで減らすことができる
し行パルス（４３）は拡張させられる。出力信号はフォ
トダイオードに印加される最大の光に時間上の連続的の
地点で標本化させられる。各標本化時間でフォトダイオ
ードにかかる電圧は異なる電圧に減衰される。従って、
各標本化時間での判読は感知回路内のフォトダイオード
にかかる新たなテスト電圧の判読で行うことができる。
しかし、図３に図示した実施の形態においての望ましい
テストはリセット及び行パルスの周期的に循環させて、
各サイクルでリセット電源供給装置（５０）から異なる
テスト電圧を提供することである。
【００１６】図３に図示した実施の形態の又別の特性は
リセット電源供給電圧を列ライン（５２）に伝達するた
めに並列に構成されたｎチャネルＦＥＴ（６８）及びｐ
チャネルＦＥＴ（６９）を使用するということである。
この構成はＦＥＴにかかる電圧でドレーンソースの電圧
降下と関係なしにテスト電圧が接地とＶDD間のどこでも
設定されるように許容する。動作中に接地電圧からＶDD
でＦＥＴ電圧降下を抜いた電圧までの電圧がｎチャネル
ＦＥＴ（６８）を通じて提供される。ＦＥＴ両端の電圧
降下とＶDD間の電圧がｐチャンネメＦＥＴ（６９）を通
じて提供させられる。従って、ｎチャネル及びｐチャネ
ルＦＥＴの並列使用として接地とＶDD間の電圧が列ライ
ン（５２）及びリセットＦＥＴ（５４）に印加させられ
る。
リセット電源供給電圧を列ライン（５２）に伝達するた
めに並列に構成されたｎチャネルＦＥＴ（６８）及びｐ
チャネルＦＥＴ（６９）を使用するということである。
この構成はＦＥＴにかかる電圧でドレーンソースの電圧
降下と関係なしにテスト電圧が接地とＶDD間のどこでも
設定されるように許容する。動作中に接地電圧からＶDD
でＦＥＴ電圧降下を抜いた電圧までの電圧がｎチャネル
ＦＥＴ（６８）を通じて提供される。ＦＥＴ両端の電圧
降下とＶDD間の電圧がｐチャンネメＦＥＴ（６９）を通
じて提供させられる。従って、ｎチャネル及びｐチャネ
ルＦＥＴの並列使用として接地とＶDD間の電圧が列ライ
ン（５２）及びリセットＦＥＴ（５４）に印加させられ
る。
【図１】従来のイメージアレー焦点面スキャナ及びアレ
ーでの画素センサ回路図である。
ーでの画素センサ回路図である。
【図２】本発明の一実施例による制御可能なテスト電圧
がリセットＦＥＴを通じてフォトダイオード逆バイアス
に印加されるようになっている本発明の一実施例の概略
図である。
がリセットＦＥＴを通じてフォトダイオード逆バイアス
に印加されるようになっている本発明の一実施例の概略
図である。
【図３】制御テスト電圧が列ライン及びリセットトラン
ジスタを通じて印加される列ラインをもつ画素センソー
サ回路の概略図である。
ジスタを通じて印加される列ラインをもつ画素センソー
サ回路の概略図である。
【図４】図２及び図３に使用されたリセット及び行アク
セス信号間の関連タイミングを説明するタイミング図で
ある。
セス信号間の関連タイミングを説明するタイミング図で
ある。
【図５】リセット及び行アクセス信号を発生するタイマ
回路の概略図である。
回路の概略図である。
１６ 負荷ＦＥＴ １８ リセットＦＥＴ ２０ ノード ２２ フォトダイオード ３０ 可変リセット電源 ３２ リセットＦＥＴ ３４ 画素センサ回路 ３６ ノード ３８ フォトダイオード ４０ 行ＦＥＴ ４４ 負荷ＦＥＴ ５０ リセット電源 ５４ リセットＦＥＴ ５６ ノード ５８ フォトダイオード ６０ 行アクセスＦＥＴ ６４ 負荷ＦＥＴ
Claims (20)
- 【請求項１】 行列に配列された画素センサ回路を持つ
２次元イメージスキャナアレーの上記画素センサ回路を
テストするための装置において、選択可能なテスト電圧
源を提供するリセット電源と、画素センサ回路内の感光
素子の動作電圧を上記リセット電源からのテスト電圧に
リセットするためのリセット手段と、画素センサ回路に
ついての電圧供給手段及び上記感光素子へのテスト電圧
の印加に応答して画素センサ回路の出力を感知するため
の感知手段を包含してなる画素センサ回路のテスト装
置。 - 【請求項２】 請求項１において、一行（ＲＯＷ）内の
各画素センサ回路をその画素センサ回路の列（ＣＯＬＵ
ＭＮ）ラインに電気的に連結するための行アクセス手段
を更に包含して、上記リセット手段は第１の時間でテス
ト電圧をリセットして、上記行アクセス手段は上記第１
時間に続く第２の時間で画素センサ回路を上記列ライン
に連結することにより、上記リセット手段及び行アクセ
ス手段が反復作動して画素センサ回路の継続的テストが
行われることを特徴とする画素センサ回路のテスト装
置。 - 【請求項３】 請求項２において、上記リセット手段
は、テスト電圧を列ラインに印加するためのリセット電
源と、リセット信号が存在する間にのみ、上記リセット
電源を列ラインに連結するためのスイッチ手段及び上記
リセット信号が存在する間にのみ、上記列ラインからの
電圧を感光素子にセットするためのリセットスイッチを
包含することを特徴とする画素センサ回路のテスト装
置。 - 【請求項４】 請求項３において、上記スイッチ手段
は、各半導体素子にかかる電源降下とは関係なしにテス
ト電圧の全体範囲を伝達するスイッチを提供するための
並列連結されたｐチャネル半導体素子及びｎチャネル半
導体素子を包含することを特徴とする画素センサ回路テ
スト装置。 - 【請求項５】 請求項１において、上記リセット手段
は、テスト電圧を列ラインに印加するためのリセット電
源と、上記リセット信号が存在する間にのみ上記リセッ
ト電源を列ラインに連結させるためのスイッチ手段及び
上記リセット信号が存在する間にのみ列ラインからの電
圧を感光素子にセットするためのリセットスイッチ手段
を包含することを特徴とする画素センサ回路のテスト装
置。 - 【請求項６】 請求項５において、上記スイッチ手段
は、各半導体素子にかかる電圧降下とは関係なしにテス
ト電圧の全体範囲を伝達するスイッチを提供するための
並列連結されたｐチャネル半導体素子及びｎチャネル半
導体素子を包含することを特徴とする画素センサ回路の
テスト装置。 - 【請求項７】 ａ）画素センサ回路に電源電圧を提供す
る段階と、 ｂ）画素センサ回路内の感光素子にかかる動作電圧を上
記電源電圧とは異なるテスト電圧にリセットする段階
と、 ｃ）感光素子にかかる動作電圧が上記リセット段階によ
りテスト電圧にリセットされた後に感光素子にかかる動
作電圧を出力ラインに印加する段階と、 ｄ）感光素子にかかる動作電圧に比例する出力テスト信
号を出力ラインから提供する段階とを包含してなること
を特徴とする焦点面（ｆｏｃａｌｐ；ａｎｅ）イメージ
スキャナアレーテスト方法。 - 【請求項８】 請求項７において、 ｅ）感光素子にかかる動作電圧を出力ラインから電気的
に分離させるように印加段階をオフさせるスイッチング
段階と、 ｆ）テスト電圧を出力ラインに印加するリセット段階
と、 ｇ）リセット動作電圧として出力ラインを通じて感光素
子の両端にテスト電圧を印加するための第２のスイッチ
ング段階と、 ｈ）上記第２のスイッチング段階の後に、上記第２のス
イッチング段階を抑制させて、上記リセット動作電圧を
出力ラインに印加させて上記段階ｄ）が出力テスト信号
を提供するように上記駆動段階をイネーブルさせる段階
を更に包含することを特徴とする焦点画イメージスキャ
ナアレーテスト方法。 - 【請求項９】 請求項８において、継続的テストサイク
ルで上記段階ｅ）乃至上記段階ｈ）を反復する段階と、
各テストサイクルで上記リセット段階により提供される
テスト電圧を変化させる段階を更に包含することを特徴
とする焦点面イメージスキャナアレーテスト方法。 - 【請求項１０】 請求項７において、継続的テストサイ
クルで上記段階ｂ）乃至上記段階ｄ）を反復する段階
と、各テストサイクルで上記リセット段階により提供さ
れるテスト電圧を変化させる段階を更に包含することを
特徴とする焦点面イメージスキャナアレーテスト方法。 - 【請求項１１】 複数の画素センサ回路を持つイメージ
スキャナアレーにおいて、各々の画素センサ回路は、リ
セット電圧により逆バイアスされるフォトダイオード
と、上記フォトダイオードにかかる電圧に対応する動作
信号に比例する出力信号を出力するためのソースフォロ
ア（ｆｏｌｌｏｗｅｒ）電界効果トランジスタ回路と、
上記ソースフォロア回路に動作電源を供給するための電
圧供給源と、上記電圧供給源と別途に、リセット電圧と
してテスト電圧を提供するためのリセット電圧源と、リ
セット電圧をフォトダイオードに逆バイアスに印加する
ためのリセット電界効果トランジスタと、フォトダイオ
ードの両端に動作電圧としてテスト電圧を印加するよう
にリセット電界効果トランジスタを優先イネーブルさせ
て、その後に動作電圧に比例する出力信号を駆動させる
ようにソースフォロア回路をイネーブルさせるためのタ
イマとを包含してなるイメージスキャナアレー。 - 【請求項１２】 請求項１１において、上記タイマは複
数の継続的テストサイクルを行うようにリセットトラン
ジスタのイネーブル及びソースフォロア回路のイネーブ
ルを周期的に反復して、上記リセット電圧源は各テスト
サイクル毎に異なるテスト電圧を供給することを特徴と
するイメージスキャナアレー。 - 【請求項１３】 請求項１１において、上記複数の画素
センサ回路内の上記ソースフォロア回路の出力信号を上
記複数の画素センサ回路により共有される共通出力ライ
ンに印加し、上記リセット電界効果トランジスタは上記
タイマに応答して、第１の時間間隔においてリセット電
界効果トランジスタ及び上記共通出力ラインを経由し
て、上記リセット電圧を上記フォトダイオードに印加す
るようになっており、上記アレーは、上記タイマに応答
して第１の時間間隔の後に来る第２の時間間隔でソース
フォロア回路をイネーブルさせて、リセット電圧が第１
の時間間隔において共通出力ラインを経由して印加され
て出力信号が第２の時間間隔において共通出力ラインに
提供されるようにするためのアクセス電界効果トランジ
スタを更に包含することを特徴とするイメージスキャナ
アレー。 - 【請求項１４】 請求項１１において、上記多数の画素
センサ回路からの上記ソースフォロア回路は出力信号を
上記センサ回路により共有される共通出力ラインに印加
して、上記リセット電界効果トランジスタは上記タイマ
に応答して第１の時間間隔において共通出力ラインから
のリセット電圧をフォトダイオードに印加するようにな
っており、上記アレーは、上記タイマに応答して第１の
時間間隔においてリセット電圧を共通出力ラインに印加
するためのリセットスイッチング回路と、上記タイマに
応答して、第１の時間間隔の後にくる第２の時間間隔に
おいてソースフォロア回路をイネーブルさせて、リセッ
ト電圧が第１の時間間隔において共通出力ラインを経由
して印加されて出力信号は第２の時間間隔において共通
出力ラインに提供されるようにするためのアクセス電界
効果トランジスタを更に包含することを特徴とするイメ
ージスキャナアレー。 - 【請求項１５】 請求項１４において、上記タイマを複
数の継続的のテストサイクルを提供するように上記リセ
ット回路及び上記トランジスタのイネーブル及びソース
フォロア回路のイネーブルを周期的に反復して、上記リ
セット電圧源は各テストサイクル毎に異なるテスト電圧
を供給することを特徴とするイメージスキャナアレー。 - 【請求項１６】 請求項１４において、上記リセットス
イッチング回路は、ｐチャネル電界効果トランジスタ及
びｎチャネル電界効果トランジスタにかかる電圧降下と
は関係なしにテスト電圧の全体範囲を共通出力ラインに
印加するスイッチを提供するように並列連結されたｐチ
ャネル半導体素子及びｎチャネル半導体素子を包含する
ことを特徴とするイメージスキャナアレー。 - 【請求項１７】 画素センサ回路をテストするための方
法において、第１の供給電圧を上記画素センサ回路に印
加する段階と、第２のテスト電圧を上記画素センサ回路
のリセット回路に印加する段階と上記リセット回路を周
期的にイネーブルさせる段階とを包含してなる画素セン
サ回路テスト方法。 - 【請求項１８】 複数のセンサ回路及び感光素子を具備
するイメージスキャナアレーで、上記感光素子に光を照
射しないで上記センサ回路をテストするための方法にお
いて、上記複数のセンサ回路のうち少くとも一つの回路
に可変電圧を印加させる段階を包含することを特徴とす
るセンサ回路テスト方法。 - 【請求項１９】 請求項１８において、上記可変電圧は
上記センサ回路のリセット回路に印加されることを特徴
とするセンサ回路テスト方法。 - 【請求項２０】 請求項１９において、上記リセット回
路は周期的にイネーブルされることを特徴とするセンサ
回路テスト方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/496861 | 1995-06-30 | ||
| US08/496,861 US5654537A (en) | 1995-06-30 | 1995-06-30 | Image sensor array with picture element sensor testability |
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|---|---|
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|---|---|
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| KR (1) | KR100195858B1 (ja) |
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| GB (1) | GB2302954B (ja) |
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