JPH10311873A

JPH10311873A - 物体近接検出器およびその始動方法

Info

Publication number: JPH10311873A
Application number: JP11670098A
Authority: JP
Inventors: Jay M Towne; ジェイ・エム・タウン; P Karl Scheller; ピー・カール・シェラー; Ravi Vig; ラビ・ビッグ
Original assignee: Allegro Microsystems LLC
Current assignee: Allegro Microsystems LLC
Priority date: 1997-04-28
Filing date: 1998-04-27
Publication date: 1998-11-24
Anticipated expiration: 2018-04-27
Also published as: EP0875733A2; EP0875733A3; DE69822030T2; DE69822030D1; JP4091682B2; EP0875733B1

Abstract

(57)【要約】【課題】最初にピークツーピーク・パーセント閾値モ
ードで始動し、次にピークツーピーク・パーセント閾値
モードでＡＧＣを使用し、更にＡＧＣが動作状態でピー
クツーピーク・パーセント閾値モードで始動する近接検
出器を提供する。【解決手段】磁界に比例する信号電圧Ｖ_sigを生成す
る磁界／電圧トランスデューサ１０と、信号電圧Ｖ_sig
を受取るため磁界／電圧トランスデューサと結合され出
力信号電圧Ｖ_outを与えるピークツーピーク・パーセン
ト閾値検出器１６、２６、３３と、最初の始動時に出力
信号電圧Ｖ_outの値を所定の値に強制して維持するため
ピークツーピーク・パーセント閾値検出器に結合された
強制回路２０、３０とを含む。更に、自動利得制御で動
作することが可能な近接検出器を提供するため強制回路
に結合された自動利得制御回路１７、２７、４４、５４
を含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】

（関連出願）本願は、１９９６年１月１７日出願の米国
特許出願第０８／５８７，４０５号および１９９６年１
月１７日出願の同第０８／５８７，４０６号の一部継続
出願である。本発明は、近接検出器に関し、特に隣接し
て回転する鉄製歯車の前後の歯エッジあるいは他の磁気
物体を検出することが可能である鉄製歯車歯ホール・ト
ランスデューサあるいは磁界／電圧トランスデューサに
関し、更にホール／電圧増幅器における自動利得調整特
徴を持つホール近接検出器に関する。

【０００２】

【従来の技術】本文に用いられる用語「磁気物体」は、
周囲の磁界を変化させようとする低磁気抵抗を持つ磁化
物体、強磁性体および他の物体に適用する。１９９５年
８月１５日発行の米国特許第５，４４２，２８３号に
は、隣接する回転歯車歯の立上がりおよび立下がりエッ
ジを検出することが可能であるホール／電圧勾配付勢型
近接検出器が記載されている。かかる近接検出器形式の
検出器は、磁石の磁極に取付けられた集積回路ホール検
出器を含み、かつ（例えば、通過する歯の接近と対応す
る）ホール電圧の勾配を追跡して、（例えば、２つの歯
間の谷間の接近と対応する）反対方向の後続するホール
／電圧勾配の開始を示す出力信号を生じる前に次のピー
ク電圧を暫時保持するための回路を含む。ホール電圧保
持回路は、パルス出力信号を提供するコンパレータの誤
ったトリッピングを防止するため、コンデンサからある
いはコンデンサに対して電荷を制御可能に漏洩させるコ
ンデンサ／回路手段を含んでいる。

【０００３】コンデンサの保持電圧は、こうして、歯車
歯の速度が低くなるに伴い精度保持の喪失の増加を招く
垂下を生じ、従って、検出器は、正確な検出が可能な最
小歯速度を有する。従来技術の大半の近接検出器は、通
過物体の接近および近在を示す高い２進出力電圧を生
じ、かつ物体が検出器から遠ざかる時は低い２進出力電
圧を生じる。検出器の出力電圧における低から高への遷
移は、トランスデューサ電圧が固定された内部閾値電圧
基準まで上昇する時を決定するコンパレータによりトリ
ガーされる。あるいはまた、上記の勾配付勢型検出器の
場合は、検出器がトリガー電圧のピークがまさに生じた
時を決定し、トランスデューサの信号電圧はこのピーク
値から所定の増分電圧だけ低下する。

【０００４】固定閾値電圧を持つ従来技術の近接検出器
は、磁気物体の接近を示す出力信号における低から高へ
（あるいは、高から低へ）の２進遷移を生じる。実際に
は、最も近い通過距離（時に、空隙と呼ばれる）は、一
定のままではない。空隙寸法の変動は、トランスデュー
サ電圧が固定閾値を越えあるいはこれより下がる物体の
接近および後退の実際距離における偏移を生じる。この
結果、カムおよび歯車歯の如き通過物体の位置検出器と
しての使用を左右する通過検出精度の不足をもたらすこ
とになる。検出される通過物体とトランスデューサとの
間の空隙の変化は、検出器の機械的および電気的な特性
に寄与し得ると共に、特に温度の関数として通過物体の
特性に寄与し得る。結果は、内燃機関の点火ディストリ
ビュータにおける如き厳格な用途に対するかかる検出器
の使用を左右するかも知れない検出の不正確さとなる。
このような不正確さの主たる原因は、歯車歯（物体）が
歯単位の異なる強磁性を呈する時、および（または）歯
車歯と検出器の間隔（空隙）における不均等な変化が歯
車の偏心により生じる時に、ホール電圧の大きさが変化
するということから生じる。また、温度の変化は、空隙
の大きさ、およびトランスデューサとトランスデューサ
電圧増幅器との感度における変化をもたらす。

【０００５】ホール電圧のピークを検知すること、ある
いは通過物体の接近を表示するため電圧閾値の基準を用
いることのいずれで検出が行われようとも、トランスデ
ューサ電圧の中央値における変化が位置検出の精度を低
下する。多くの装置において、近接検出器におけるトラ
ンスデューサが主眼とする実効空隙は、数ミリメートル
変動し得る。比較的広い空隙時は、ホール・デバイスの
如きトランスデューサにより生成されるピークツーピー
ク信号の振幅は、比較的近い空隙即ち狭い空隙時の同じ
信号の振幅より非常に小さい。空隙範囲の大半にわたり
実質的に一定のピークツーピーク信号の振幅を持つ電気
信号を生じるため、近接検出器は自動利得制御（ＡＧ
Ｃ）を用いる。

【０００６】ＡＧＣの場合、利得は、近接検出器がパワ
ーアップ後に主眼とする各空隙に対して最適化すること
ができる。比較的狭い空隙時には、ＡＧＣは、比較的大
きな振幅を持つ磁気信号がトランスデューサにより生成
される電気信号のクリッピングその他の歪みを生じる結
果とならないことを保証するため、利得を最小化する。
比較的広い空隙時には、ＡＧＣは、利得を最大化するこ
とにより、比較的小さな振幅を持つ磁気信号から生成さ
れる電気信号の処理を可能にする。このように、ＡＧＣ
を用いることにより、近接検出器は、比較的広範囲の空
隙において動作し得る。更にまた、空隙の幅とは無関係
の実質的に一定のピークツーピーク信号振幅を持つ電気
信号を提供することにより、近接検出器は、全範囲の空
隙幅にわたり改善されたタイミング精度を提供する。

【０００７】

【発明が解決しようとする課題】ピーク検出器は、ゼロ
までの速度、更に正確にはゼロに至る速度を検出するこ
とができるが、ピークツーピーク・パーセント閾値検出
器が概念化された。ピークツーピーク・パーセント閾値
検出器は、本文では時に「閾値検出器」または「ゼロ交
差モード検出器」と呼ばれる。しかし、ピークツーピー
ク・パーセント閾値検出器の１つの問題は、始動時に得
る最終的なピーク値および底値を持たないピークツーピ
ーク・パーセント閾値検出器により生じる検出器の出力
信号の誤りのある不正確なスイッチングにより、近接検
出器をピークツーピーク・パーセント閾値検出器モード
で始動することは比較的難しいことである。近接検出器
がＡＧＣを含むならば、ＡＧＣが付勢される時は常に、
同様な状況が生起する。このため、ＡＧＣの使用が空隙
におけるタイミング精度を改善しても、ピークツーピー
クならば、パーセント閾値検出器における任意の時点の
利得の調整は比較的難しい。この理由から、ＡＧＣを備
えるゼロ速度ホール効果歯車歯近接検出器は、最初はピ
ークツーピーク・パーセント閾値モードでは始動せず、
むしろピーク検出器動作モードで始動する。更にまた、
以前の検出器においては、ＡＧＣ機能は、近接検出器が
ピーク検出器モードにある間だけ付勢される。

【０００８】最初のパワーアップの直後に最初ピーク検
出器モードで始動する近接検出器においては、近接検出
器は、それぞれトランスデューサ信号の正と負のピーク
を捕捉する１対のディジタル／アナログ・コンバータ
（ＤＡＣ）を有し、各ピークから照合される幾つかの閾
値電圧でスイッチ・オンする。このモードで動作する検
出器は、以下本文においては、時には単に「ピーク照合
検出器」、「ピーク検出器」あるいは「勾配付勢型検出
器」と呼ばれる。初期の数サイクル後、例えば１６サイ
クル後に、近接検出器はピーク検出器モードからピーク
ツーピーク・パーセント閾値検出器モードへ変わる。

【０００９】初期のピーク検出器モードはＡＧＣを生起
させ、このことは、これまでは、あり得る誤った遷移な
しにはピークツーピーク・パーセント閾値検出器モード
で動作する近接検出器においては一時に１増分生起させ
ることができなかった。また、初期の始動期間が、捕捉
されたピークが特定の磁気回路における磁気信号の実際
のピークを正確に表わすことを確実にするため必要であ
る。ピークツーピーク・パーセント閾値検出器モードで
は、切換え点が空隙の変動における改善されたタイミン
グ精度を生じる信号のピークピーク値と関連するので、
ピーク検出器モードからピークツーピーク・パーセント
閾値検出器モードへ切換わることは有利である。従っ
て、最初はピークツーピーク・パーセント閾値モードで
始動し得る近接検出器を提供することが望ましい。ま
た、ピークツーピーク・パーセント閾値モードでＡＧＣ
を利用し得る近接検出器を提供することも望ましい。Ａ
ＧＣが活動状態でピークツーピーク・パーセント閾値検
出器モードで始動し得る回路を提供することが更に望ま
しい。

【００１０】

【課題を解決するための手段】本発明によれば、磁気物
体を検知するための近接検出器は、磁界に比例する信号
電圧Ｖ_sigを出力ポートに生じる磁界／電圧トランスデ
ューサと、信号電圧Ｖ_s _igを受取り出力信号電圧Ｖ_outを
生じる、入力ポートが前記磁界／電圧トランスデューサ
の出力ポートに結合されたピークツーピーク・パーセン
ト閾値検出器と、ピークツーピーク・パーセント閾値検
出器に結合されて近接検出器の最初の始動間隔で出力信
号電圧Ｖ_outを第１の所定の値に強制し維持する強制回
路とを含んでいる。かかる特定の構成によれば、ピーク
ツーピーク・パーセント閾値検出器動作モードで最初に
始動する近接検出器が提供される。従来技術の近接検出
器におけるようにピーク・モードからピークツーピーク
・パーセント閾値モードへの遷移がないので、タイミン
グ精度に急激な変化がない。

【００１１】ピークツーピーク・パーセント閾値検出器
は、信号電圧Ｖ_sigの最高ピーク値を追跡する、出力ポ
ートに信号電圧ＰＤＡＣを生成する第１の追跡回路と、
信号電圧Ｖ_sigの最低ピーク値を追跡する、信号電圧Ｎ
ＤＡＣを出力ポートに生成する第２の追跡回路とを含ん
でいる。近接検出器は最初にピークツーピーク・パーセ
ント閾値モードで始動するので、第１の追跡回路により
与えられる信号ＰＤＡＣは、信号電圧Ｖ_sigの最小の正
の予期値より低いリセット値に最初セットされ、第２の
追跡回路により与えられる信号ＮＤＡＣは、信号電圧Ｖ
_sigの最小の負の予期値より大きいリセット値にセット
される。この手法により、第１および第２の追跡回路
は、大きな負または正のオフセット電圧でも信号Ｖ_sig
の正と負のピーク値をそれぞれ捕捉する結果となる。特
定の実施の形態では、近接検出器は、３．０ボルト
（Ｖ）の調整電源電圧を用い、第１の追跡回路により与
えられるＰＤＡＣ信号に対するリセット値は０．５７Ｖ
となり、第２の追跡回路により与えられるＮＤＡＣ信号
に対するリセット値は２．４３Ｖとなる。

【００１２】ＰＤＡＣおよびＮＤＡＣのリセット値が上
記の如くであり、初期の近接検出器の始動中は、ＮＤＡ
Ｃの値はＰＤＡＣの値より大きな正となる。ＮＤＡＣに
対するＰＤＡＣのこのような関係（即ち、ＰＤＡＣはＮ
ＤＡＣより小さい）は、ピークツーピーク・パーセント
閾値検出器が適正に動作し得る条件ではない。第１およ
び第２の追跡回路がそれぞれ正と負のピーク値をとるの
で、ＰＤＡＣおよびＮＤＡＣは相互に交差し、１つの瞬
間に、ＰＤＡＣの値はＮＤＡＣ値と等しくなる。その結
果、ＰＤＡＣおよびＮＤＡＣの値から得られる閾値電圧
もまた等しくなる。この時、ピークツーピーク・パーセ
ント閾値検出器の出力信号Ｖ_outは通常切換わる。しか
し、本発明においては、ピークツーピーク・パーセント
閾値検出器に結合された強制回路は、近接検出器の初期
の瞬間間隔では、出力信号電圧Ｖ_outの値を第１の所定
の値に強制して維持する。当該強制回路は、例えば、１
つ以上のトランジスタ・スイッチ、論理回路、またはＶ
_sigが所定の量だけ値を変化するまであるいは所定の期
間が経過するまで、出力信号電圧Ｖ_outを第１の所定の
電圧レベルにバイアスその他の方法で強制する電流源か
ら提供される。

【００１３】本発明の更なる特質によれば、磁気物体を
検知するための近接検出器は、出力ポートに磁界に比例
する信号を生成する磁界／電圧トランスデューサと、信
号電圧Ｖ_sigの振幅を調整するための自動利得制御回路
とを含み、当該自動利得制御回路は、入力ポートが前記
磁界／電圧トランスデューサの出力ポートに結合され、
出力ポートと、信号電圧Ｖ_sigの振幅を制御するための
自動利得制御回路とを持つ。近接検出器は更に、自動利
得制御回路に結合されたピークツーピーク・パーセント
閾値検出器と、自動利得制御回路とピークツーピーク・
パーセント閾値検出器とに結合された強制回路とを含ん
でいる。ピークツーピーク・パーセント閾値検出器は、
信号電圧Ｖ_sigを受取り、出力信号電圧Ｖ_outを与える。
強制回路は、出力信号電圧Ｖ_outの値を第１の所定の値
に維持して、自動利得制御回路が信号電圧Ｖ_sigの振幅
を調整する時に所定の電圧に達する信号電圧Ｖ_sigの正
または負の変動の１つに先立ちピークツーピーク・パー
セント閾値検出器が切換わることを阻止する。このよう
な特定の構成により、自動利得制御（ＡＧＣ）によりピ
ークツーピーク・パーセント閾値検出器モードで動作し
得る近接検出器が提供される。

【００１４】しかし、閾値検出器は、ＡＧＣ機能が付勢
され、信号Ｖ_sigのピークピーク値がＡＧＣにより生じ
る利得の変化により略々瞬間的に変化する時、先に述べ
たように動作する。この状態が生じると、ピークツーピ
ーク・パーセント閾値検出器における第１および第２の
追跡回路は、正しい各ピーク値を保持せず、信号は，Ａ
ＧＣのゆえにピークツーピーク・パーセント閾値検出器
の閾値ともはや交差しない点まで低減し得る。このこと
は、近接検出器の出力信号Ｖ_outに切換えを停止させる
ことになる。近接検出器の出力信号Ｖ_outが切換えを停
止しなくとも、閾値がもはや実際のピークピーク電気信
号に関して正しい場所にないので、タイミング精度は損
なうことになる。これは、閾値が第１および第２の追跡
回路の出力から生成されるゆえであり、これら回路は、
かかる条件下ではもはや磁気信号の実際の正および負の
ピーク値を表わさない。このような問題を克服するた
め、ＡＧＣが付勢される時、第１の追跡回路により与え
られる信号ＰＤＡＣが信号電圧Ｖ_sigの最小の正の予期
値より低い値にセットされるように、かつ第２の追跡回
路により与えられる信号ＮＤＡＣが信号電圧Ｖ_sigの最
小の負の予期値より大きい値にセットされるように、２
つの追跡回路がリセットされる。このため、かかるリセ
ット状態では、ＰＤＡＣの値はＮＤＡＣの値より小さ
い。近接検出器の通常の動作条件ではＰＤＡＣの値がＮ
ＤＡＣの値より大きいので、ＰＤＡＣおよびＮＤＡＣの
リセット値は出力信号電圧Ｖ_outを不正に切換えさせる
ことになる。従って、第１および第２の追跡回路がリセ
ットされると、ＰＤＡＣおよびＮＤＡＣの値がそれらの
リセット値にセットされるので切換わることがないよう
に、信号Ｖ_outはその時の２進状態で補強されねばなら
ない。次に、第１および第２の追跡回路は、信号Ｖ_sig
の正および負になる変動の新たなピーク値を再びとらさ
れる。出力信号Ｖ_outは、ＰＤＡＣ値およびＮＤＡＣ値
が信号Ｖ_sigのそれぞれの正および負のピーク値を再び
とる間、ＰＤＡＣ値が所定の電圧だけＮＤＡＣ値を越え
るまで、その時の２進状態に維持される。ＰＤＡＣ値お
よびＮＤＡＣ値が比較的迅速にＶ_sigの適切な値を再び
とり、これによりリセット条件が近接検出器の性能に最
小限の影響で済むことを知るべきである。

【００１５】近接検出器のその時の２進状態の補強は、
出力電圧Ｖ_outをその２進状態の所定の状態に強制して
維持する強制回路の使用によって行われる。一実施形態
においては、この強制回路は、ピークツーピーク・パー
セント閾値検出器の閾値コンパレータの入力に結合され
た１対のスイッチから提供される。これらスイッチは、
コンパレータの出力に同期される。スイッチのどれか
が、閾値コンパレータの出力のその時の極性に従ってコ
ンパレータに対する基準入力を第１および第２の電圧レ
ベルの１つに強制するように付勢される。別個のコンパ
レータを用いて、ＰＤＡＣ値がＮＤＡＣ値より大きい所
定の電圧となった後、強制回路を解放する。この解放コ
ンパレータは、強制回路が出力信号を所定の電圧に維持
する間近接検出器が切換えできないゆえに必要である。
このため、解放コンパレータは、ＰＤＡＣ値とＮＤＡＣ
値がいったん相互に関連する所定の値範囲内の値をとる
と、閾値コンパレータが通常動作に戻ることを許容す
る。

【００１６】本発明の更に他の特質によれば、通過する
磁気物体の近接検出器は、周囲磁界を検知して、磁気に
直接関連する大きさを持つ電圧Ｖ_Hを生成するための磁
界／電圧トランスデューサを含んでいる。ディジタル的
に利得制御される増幅器が、Ｖ_Hを増幅するためトラン
スデューサに接続されている。目標電圧Ｖ_TGを生成する
ＤＣ電圧源が提供され、コンパレータ手段が、Ｖ_sigが
Ｖ_TGを越えるごとに１つの２進レベルから他の２進レベ
ルへ変化する２進信号Ｖ_toobigを生成するため、入力が
増幅器の出力とＤＣ基準電圧とに接続されている。

【００１７】Ｖ_sigにおける１つの極性の変動を検知し
てカウントするため、かつ２進カウント出力信号を生成
するため、回路手段が増幅器の出力に接続されている。
当該回路手段の出力は増幅器に接続されており、この回
路装置はＶ_sigにおけるカウントされた各変動に対して
付加的に、Ｖ_sigにおけるピーク値を目標値Ｔ_TGより僅
かに低くさせる方向にトランスデューサ利得を増分的に
変化させる。当該近接検出器はまた、Ｖ_sigにおける１
つの極性の変動が所定の点に達するごとに、１つの極性
の遷移を有する近接検出器の出力電圧Ｖ_outを生成する
ため増幅器の出力に接続された回路手段を含んでいる。

【００１８】本発明の更に他の特質によれば、通過する
磁気物体の検出のための接近検出方法は、周囲磁気を検
知して磁界と直接関連する大きさを持つ電圧Ｖ_Hを生成
することにより開始する。電圧Ｖ_Hは、増幅された信号
Ｖ_sigを生成するためディジタル的に利得制御される増
幅器において増幅される。以降のステップは、Ｖ_sigに
おける少なくとも１つの極性の変動の振幅を所定の目標
値に比較し、Ｖ_sigが目標値を越える時１つの２進レベ
ルから別の２進レベルへ変化するディジタル信号を生成
し、当該ディジタル信号をディジタル的に利得制御され
る増幅器に印加し、Ｖ_sigにおけるピーク値を所定の目
標値より僅かに低くさせる方向にディジタル的に利得制
御される増幅器の利得を変化させることを含んでいる。
最後に、Ｖ_sigにおける１つの極性の変動が所定の点に
達するごとに１つの極性の遷移を持つ２進近接検出器出
力電圧Ｖ_outが生成される。

【００１９】出力電圧Ｖ_outの生成は、米国特許出願第
０８／５８７，４０５号「ゼロまでの速度における通過
磁気物体の検出およびそのための回路（ＤＥＴＥＣＴＩ
ＯＮ出力フィルタＰＡＳＳＩＮＧＭＡＧＮＥＴＩＣ
ＡＲＴＩＣＬＥＳＡＴＳＰＥＥＤＳＤＯＷＮＴ
ＯＺＥＲＯＡＮＤＣＩＲＣＵＩＴＴＨＥＲＥＦ
ＯＲ）」および前掲の米国特許第５，４４２，２８３号
に記載された如き勾配付勢型接近検出方法によって行わ
れることが望ましい。

【００２０】Ｖ_sigにおける少なくとも１つの極性の変
動の大きさの比較と、ディジタル的に利得制御される増
幅器の利得を増分的に変化させるためのディジタル信号
の生成とは、初期の所定の１つの間隔のみに対するもの
である。利得における増分的な各変化は、利得変化の固
定された所定の増分であることが望ましい。少なくとも
１つの極性の変動をカウントして、このカウントが所定
の数に達する時１つの初期の所定の間隔を終了するステ
ップが付加されることがある。

【００２１】通過する磁気物体の検出方法は、周囲磁界
を検知して、この磁界に比例する電圧Ｖ_sigを生成し、
アナログ信号Ｖ_sigの正の勾配部分のみをディジタル信
号Ｖ_Pc _ountに変換し、程度Ｖ_Pcountを正のＶ_sig追跡ア
ナログ信号Ｖ_DAC-Pに変換し、Ｖ_sigにおける各ピークの
正の変動におけるＶ_Pcountを保持し、Ｖ_sigにおける各
正のピークがＶ_DAC-Pより所定の大きさだけ下がった後
の時点ｔ_ppkにおいて、通過磁気物体の接近方向を示す
１つの検出器パルス（Ｖ_pcomp）を生成することを含ん
でいる。望ましい方法は更に、アナログ信号Ｖ_sigの負
の勾配部分のみをディジタル信号Ｖ_Ncountに変換し、デ
ィジタル信号Ｖ_Ncountを負の追跡アナログ信号Ｖ_DAC-N
に変換し、Ｖ_sigにおける負の各変動におけるＶ_Ncount
を保持し、Ｖ_sigにおける負の各ピークが所定の量だけ
Ｖ_DAC-Nより高くなった後の時点ｔ_npkに、通過磁気物体
の離反方向を示す別の検出器パルス（Ｖ_ncomp）を生成
することを含んでいる。

【００２２】当該方法は更に、時点ｔ_ppkにおいてディ
ジタル信号Ｖ_Ncountの負のＶ_sig追跡アナログ信号Ｖ
_DAC-Nへの変換を開始し、時点ｔ_npkにおいてアナログ信
号Ｖ_sigの正の勾配部分のみのディジタル信号Ｖ_pcompへ
の変換を開始することを可能にすることを含むことがで
きる。当該方法はまた、時点ｔ_ppkにおいて１つの２進
レベルに変化しかつ時点ｔ_npkにおいて１つの２進レベ
ルから別の２進レベルへ変化する２進出力信号を生成す
ることを含み、その結果、磁界比例信号Ｖ_sigが正の勾
配を持つ時は２進出力信号が１つのレベルにあり、かつ
磁界比例信号Ｖ_sigが負の勾配を持つ時は他のレベルに
ある。

【００２３】本発明はまた、磁界に比例する信号Ｖ_sig
を生成するための磁界／電圧トランスデューサを含む磁
気物体の接近センサを包含する。当該トランスデューサ
は、例えば、ホール電圧増幅器が後置されたホール素子
からなる。１つのディジタル信号が１つのトランスデュ
ーサ／電圧コンパレータ（ＯＴＶｃｏｍｐ）により生成
され、第１の回路分岐がトランスデューサの出力と１つ
のＯＴＶｃｏｍｐ入力とを直接接続し、第２の回路分岐
がトランスデューサ出力とＯＴＶｃｏｍｐの別の入力と
の間に接続される。

【００２４】第２の回路分岐は、Ｖ_sigにおける正のピ
ークの発生時に１つの極性の遷移を持つ２進検出器出力
信号を生成するためのものであり、そうするためには、
第１の回路分岐を介してトランスデューサ出力に接続さ
れる１つの入力を有する１つのシュミット・コンパレー
タ（ＯＳｃｏｍｐ）からなる正ピーク検出器（ＰＰＤ）
を用い、ＯＴＶｃｏｍｐの別の入力に接続された出力を
有する１つのディジタル／アナログ・コンバータ（Ｐ−
ＤＡＣ）を用い、クロック・パルスのストリームを生成
するクロックを用い、１つのＡＮＤゲートを用いる。

【００２５】１つのカウンタは、クロックの出力に接続
されたカウント入力を持ち、１つのＡＮＤゲート入力の
一方にＯＴＶｃｏｍｐ出力が接続されことになる１つの
ＡＮＤゲートを介してＯＴＶｃｏｍｐの出力に接続され
るカウント可能化入力を有する。１つのカウンタが、１
つの２進レベルにおける可能化信号がカウント可能化入
力に現れる時にのみクロック・パルスをカウントする。
１つのカウンタは、Ｖ_sigが正の勾配を持つ時にのみク
ロック・パルスをカウントする。Ｐ−ＤＡＣは更に、Ｖ
_sigの正の勾配部分を追跡して、Ｖ_sigがＯＳｃｏｍｐの
閾値Ｖｈｙｓに等しい量だけ保持された正のピーク電圧
から低下する時点ｔ_ppkまでＶ_sigの以降の正のピーク電
圧を保持する。ＯＳｃｏｍｐコンパレータからのパルス
出力は、トランスデューサ信号Ｖ_sigにおける正のパル
スのピーク時を示す。リセット信号生成手段は、この生
成手段が出力を１つのカウンタを時点ｔ_ppkでリセット
するためカウンタのリセット入力に接続した１つのＯＳ
ｃｏｍｐの出力に接続される。

【００２６】検出回路の更なる展開において、第２の回
路分岐は更に、正のピーク検出器（ＰＰＤ）に対してミ
ラー・イメージ回路である負のピーク検出器（ＮＰＤ）
を含み、このため、別のトランスデューサ電圧コンパレ
ータ（ＡＴＶｃｏｍｐ）と、Ｎ−ＤＡＣと、別のシュミ
ット・コンパレータ（ＡＳｃｏｍｐ）と、別のＡＮＤゲ
ートとを含む。ＡＳｃｏｍｐ出力は、別のＡＮＤゲート
の別の入力に接続されて、別のシュミット・コンパレー
タ出力にＶ_sigにおける負のピークｔ_ppkの発生時に１つ
の極性の遷移を生じる。

【００２７】ＮＰＤは更に、次の正の勾配部分の初めに
１つのカウンタを不動作状態にし、これによりＰ−ＤＡ
Ｃの出力ゼロにさせるものである。これは、１つのカウ
ンタが、Ｖ_sigの次の正の勾配部分において、カウント
しＰ−ＤＡＣが前のように電圧Ｖ_sigを追跡して保持す
ることを許容する。これらの特徴は、ＮＰＤとＰＰＤと
の間の共働をもたらし、これによりＶ_sigの正と負の追
跡がＶ_sigにおける各期間においてＰＰＤで開始するよ
うにＮＰＤによりトリガーされ、あるいはＮＰＤで開始
するようにＰＰＤによりトリガーされる。Ｖ_sigにおけ
る正と負の勾配のそれぞれの追跡中にクロックに生成さ
れる第１および第２のディジタル信号は、ピーク値をカ
ウンタに、従ってＰ−ＤＡＣとＮ−ＤＡＣに無限に保持
することを可能にし、従って、過去半世紀の従来技術の
近接検出器におけるとは異なって、本発明の近接検出器
が磁気物体のゼロまでの速度での通過を検出することを
可能にする。

【００２８】

【発明の実施の形態】図１のホール素子１０は、ホール
電圧増幅器１２の入力に接続された出力を有する。ホー
ル素子１０は、磁石（図示せず）の１つの磁極に取付け
られ、その結果鉄の物体が接近する時、ホール電圧
Ｖ_H、従って増幅されたホール電圧Ｖ_sigが増加する（あ
るいは減少する）。物体が後退すると、Ｖ_HおよびＶ_sig
は減少する（あるいは、磁石の磁極に従って増加す
る）。あるいはまた、それ自体が磁化される磁気物体を
検出するため図１の検出回路が使用され、この場合はホ
ール素子は磁石に取付けられる必要はない。

【００２９】磁気抵抗ブリッジ（図示せず）は、ホール
素子に対して代替される。また、出力が差動的にホール
電圧増幅器（図示せず）の入力に接続された２個のホー
ル素子が、第２の代替的な磁界／電圧トランスデューサ
を表わしている。増幅されたホール電圧Ｖ_sigは、通過
する物体の輪郭を影の図形状に反映する方形波近接検出
器の出力電圧信号Ｖ_outを生じるため、図１の近接検出
器における残りの回路によって操作される。増幅された
ホール電圧Ｖ_sigは、第１のコンパレータ１４の正の入
力に印加され、また第２のコンパレータ１６の負の入力
にも印加される。増幅されたホール電圧Ｖ_sigは更に、
他の第１のコンパレータ２４の負の入力と他の第２のコ
ンパレータ２６の正の入力とに印加される。

【００３０】始点として、カウンタ１７がゼロ・カウン
トにあるものと仮定して、第１のコンパレータ１４の出
力がハイになる時、カウンタ１７はクロック１８からの
クロック・パルスをカウント開始する。結果として得る
カウントはディジタル／アナログ・コンバータ（ＰＤＡ
Ｃ１）２０へ与えられ、このコンバータはゼロからＤＣ
電源電圧＋Ｖ_regの範囲内のどこかに常にある出力アナ
ログ電圧Ｖ_P1を生じる。電力が最初に検出回路に印加さ
れると、論理ブロック（図示せず）がＤＣ電源電圧＋Ｖ
_regのターンオン時間を検知してカウンタをゼロ・カウ
ントにリセットする。コンパレータ１４は、ヒステリシ
スを持ち、従ってシュミット・タイプ・コンパレータで
ある。ＤＡＣ２０（ＰＤＡＣ１）の出力は、Ｖ_sigが電
圧Ｖ_P1にコンパレータ１４の小さなヒステリシス閾値電
圧を加えたものより大きくなり、次いでコンパレータ１
４の出力がハイになるように、コンパレータ１４の負の
入力に接続されている。この時Ｖ_outがローであるなら
ば、インバータ１９とゲート１５の出力がハイになり、
カウンタ１７が可能状態にされてカウントする。Ｖ_sig
が更に正になると、Ｖ_P1は図２に示されるように階段状
にＶ_sigを追跡させられる。階段状Ｖ_P1の増分的な垂直
方向の変動はＶ_reg/2nに等しい。ここで、ｎはＤＡＣの
ビット数である。増分的な水平軸の時間Δｔ１は、Ｖ
_sigの勾配が減少すると共に増加する。

【００３１】図２に示されるように、Ｖ_sigの正のピー
ク電圧に達すると、カウンタ１７が時間ｔ_pp1にカウン
トを停止し、Ｖ_P1が時間ｔ_ppkまでこのピーク値を保持
する。時間ｔ_ppkにおいて、図４に示されるように、Ｖ
_sigがコンパレータ１６の閾値に等しい量Ｖｈｙｓだけ
保持電圧Ｖ_P1より低くなりコンパレータ１６の出力は僅
かにハイになり、Ｖ_outがローからハイになるようにフ
リップフロップ３３をセットする。図１にワン・ショッ
ト発生器として示されるパルス延長回路２１、３１は、
その入力がそれぞれコンパレータ１６と２６の出力に接
続され、その出力はフリップフロップ３３のセット入力
とリセット入力とにそれぞれ接続されている。Ｖ_outは
遅延回路２９を介してカウンタ１７のリセット入力に印
加され、リセット信号Ｖ_Presetがハイである限り時間ｔ
_ppkにおけるカウンタ１７におけるカウントをゼロにリ
セットして保持し（図５）、このためＶ_P1はこの時点で
もゼロ・ボルトに維持する。信号Ｖ_sigにおけるその後
の正のパルスにおいて、Ｖ_P1は再びその後の正のパルス
をそのピークに追跡してこの新たなピーク電圧を保持し
始める。リセット信号（図６）は、リセット信号Ｖ
_Nresetがハイである限り、時点ｔ_ppkにおいてリセット
・カウンタ２７をインバータ２３を介してリセットし、
このカウンタ２７保持する。

【００３２】図１の近接検出器における下方（Ｎ）回路
部分は、先に述べたばかりの上方（Ｐ）部分の構造を実
質的に反映する。下方回路部分は、Ｖ_sigにおける正の
パルスに関する上方部分と同じようにＶ_sigにおける負
のパルスを操作する。例えば、図３に示されるように、
Ｖ_sigの負のピーク電圧に達すると、カウンタ２７が時
点ｔ_pp1にカウントを停止し、Ｖ_N1がこのピーク電圧を
時点ｔ_ppkまで保持する。時点ｔ_ppkでは、Ｖ_sigが保持
された電圧Ｖ_N1よりコンパレータ２６の閾値に等しい量
Ｖｈｙｓだけ低くなり、図４に示されるように、Ｖ_out
がハイからローになるようにコンパレータ２６の出力は
ハイとなりフリップフロップ３３をリセットする。先に
述べた図１の近接検出器の部分は、ディジタル・ピーク
検出モードで動作する。このような検出器は、本願と同
じ譲受人に譲渡され本願と同日付で出願された米国特許
出願第０８／５８７，４０５号「ゼロまでの速度におけ
る通過磁気物体の検出（ＤＥＴＥＣＴＩＯＮＯＦＰ
ＡＳＳＩＮＧＭＡＧＮＥＴＩＣＡＲＴＩＣＬＥＳＡ
ＴＳＰＥＥＤＳＤＯＷＮＴＯＺＥＲＯ）」の主
題である。この出願は、近接検出器回路および動作につ
いて更に詳細に記述し、参考のため本文に援用される。

【００３３】図１における回路の残部は、ホール電圧の
自動利得制御回路に対する回路に関するものである。カ
ウンタ１７および２７からの出力信号もまた、ラッチ４
２および５２を介して、ＰＤＡＣ２４４およびＮＤＡ
Ｃ２５４にそれぞれ印加される。Ｐ−ラッチ４２およ
びＮ−ラッチ５２は、それぞれ信号Ｖ_Platch（図７）お
よびワン・ショット４１および５１からのＶ_Nlatch（図
８）により可能状態にされる。ワン・ショット発生器４
１および５１は、それぞれ信号Ｖ_outにおけるローから
ハイへの遷移とＶ_outにおけるハイからローへの遷移と
によりトリガーされる（図４）。ＰＤＡＣ２４４およ
びＮＤＡＣ２５４からの出力信号Ｖ_P2およびＶ_N2は、
これらが相互およびＶ_sigに関するものとして図９に示
され、Ｖ_outは図１０において同じ尺度で描かれてい
る。

【００３４】ここで繰返し述べると、Ｖ_sigが負になる
時にのみコンパレータ２４および２６の出力がハイにな
る。このように、Ｖ_sigが負になる時にのみ、ＡＮＤゲ
ート２５、カウンタ２７、ＮＤＡＣ１３０、ラッチ５
２、ＮＤＡＣ２５４およびバッファ５８の信号におけ
る状態の変化が生じる。回路の上方（Ｐ）部分と下方
（Ｎ）部分とがクロック１８、リセット遅延回路２９を
共用する。図３において、Ｖ_sigのかかる追跡は、Ｖ_out
におけるローからハイへの遷移が生じる時点ｔ_pp _kで開
始する。カウンタ１７および２７は加算方向にのみカウ
ントする。ＤＣ基準電圧＋Ｖ_re _gおよび地絡は、ＰＤＡ
Ｃ１２０とＰＤＡＣ２４４に対する結線とは逆に、
ＮＤＡＣ１３０とＮＤＡＣ２５４とに接続され、従
ってカウンタ２７におけるカウントが増加する時、図３
に示されるようにＮＤＡＣ１３０の出力Ｖ_NIが減少す
ることに注意すべきである。あるいはまた、カウンタ２
７が最大カウントから減算する種類であったならば、Ｎ
ＤＡＣｓ３０および５４の双方はＰＤＡＣｓ２０お
よび４４と同様にＤＣ基準電圧に接続することもでき
る。カウンタ１７および２７は、最大カウントを越える
時カウントの折り返しを防止するオーバーフロー防止特
徴を含む種類のものである。

【００３５】信号Ｖ_P2およびＶ_N2は、利得１のバッファ
段４８、５８を介して、固定利得の差動増幅器６０の２
つの入力に印加される。増幅器６０の出力信号Ｖ_ppはＶ
_P2とＶ_N2間の差電圧であり、この差電圧はＶ_sigのピー
クツーピーク値と実質的に等しい。Ｖ_sigが増加する
と、図９に示されるようにＶ_ppにより追跡される。信号
Ｖ_ppは、コンパレータ６２の１つの入力に印加される。
基準電圧Ｖ_TGは、他のコンパレータ６２の入力へ印加さ
れる。Ｖ_ppがＶ_TGを越えると、コンパレータ６２の出力
信号Ｖ_toogigは高い２進レベルにある。ホール電圧増幅
器１２は、固定利得増幅段６５と、ディジタル／アナロ
グ・コンバータＧ−ＤＡＣ６７、２つの抵抗７１、７３
および演算増幅器６９からなるプログラム可能な利得増
幅器と、演算増幅器７５、３つの抵抗７７、７９、８１
およびスイッチ８３からなる段階的調整可能な利得の増
幅器とを含んでいる。カウンタ８５は、最大カウントに
達した後折り返さない加算カウンタであり、Ｇ−ＤＡＣ
６７に接続されたカウント出力を有する。信号Ｖ_outは
インバータ８７により反転され、カウンタ８５は反転信
号Ｖ_outにおける正の遷移をカウントする。Ｇ−ＤＡＣ
６７は、ＤＡＣに対する入力カウントがゼロである時に
最大抵抗値を持つディジタル的にプログラム可能な抵抗
として内部的に接続される。Ｇ−ＤＡＣ６７の抵抗値と
並列である抵抗７１の抵抗値は、演算増幅器６９に対す
る全内部抵抗をゼロ・カウント時の最大値にセットし、
この値が増幅器の利得をその最小値にセットする。

【００３６】Ｖ_sigにおける第１の正と負の変動が基準
電圧Ｖ_TGより低い信号Ｖ_ppl（図９）を生じる時、信号
Ｖ_toogigはローとなり（図１１）、反転ＮＯＲゲート８
９を介してカウンタ８５を動作可能状態にする。カウン
タ８５は、図１２に示されるように、反転信号Ｖ_outに
おける次の正の遷移時に１カウントだけ加算することに
より応答する。これは、図９に示される利得の増加の１
回の増分を生じ、ここでＶ_pplがＶ_pp2になり、Ｖ_sigは
ｔ₁からｔ₂までの期間において大きさが僅かに増加す
る。目標基準値Ｖ_TGに達しなかった時、（Ｖ_ppと、Ｖ
_sig）の大きさを目標基準値Ｖ_TGに対してテストして利
得を上方に１増分調整するこのプロセスは、Ｖ_sigのピ
ークツーピークの大きさを目標値Ｖ_TGにセットするのに
必要なようにＶ_s _ig（およびＶ_out）において期間だけ継
続する。

【００３７】目標値に達するかこれを越える時、Ｖ
_toogigがハイになり（図１１）、従って不動作状態にな
ったカウンタ８５は図１２に示されるようにこれ以上カ
ウントせず、増幅器の利得はその後（検出器がターンオ
フされ再び始動されるまで）（例えば、図９における時
間ｔ₃とｔ₄間）固定されたままである。しかし、Ｖ_sig
における最初の正と負の変動が基準電圧Ｖ_TGより高い信
号Ｖ_ppl（図９）を生成する時、信号Ｖ_toogigは、反転
ＮＯＲゲート８９を反転させフリップフロップ９１のＤ
入力をハイに保持することを介してカウンタ８５を不動
作状態にするハイとなる。カウンタ９３は、カウンタが
反転信号Ｖ_outにおける２回（更に一般には、小数回）
の正の変動をカウントし、この時インバータ８７の出力
がハイとなり、フリップフロップ９１のＤ入力における
ハイを経てフリップフロップのＱ出力に対してクロック
するまで信号がローとなる１つの出力を生じる直列カウ
ンタである。

【００３８】フリップフロップ９１を通るハイの信号の
このようなクロッキングは、非反転信号Ｖ_out（図１
０）がローになる時に生じる。Ｖ_sigにおける最初の２
つの期間後に、スイッチ８３が閉じて、演算増幅器７５
および抵抗７７、７９からなる増幅器の利得を低減する
フィードバック抵抗８１を接続する。例えば、演算増幅
器の利得は係数４だけ低減され、増幅器１２の利得を係
数４だけ減じる。このように、トランスデューサ電圧Ｖ
_sigにおける最初の２つの正のパルスでは、Ｖ_sigのピー
クツーピーク電圧（Ｖ_pp）が目標基準電圧Ｖ_TGに対して
大きすぎるかどうかが判定される。もし大きすぎるなら
ば、Ｇ−カウンタが（信号Ｖ_to _ogigにより）動作可能状
態にされ、Ｇ−ＤＡＣ６７の抵抗値が直ちに低下し初
め、カウント制御可能な利得段の利得は目標値まで上昇
し、その後はそのままの状態を保持する。しかし、トラ
ンスデューサ電圧Ｖ_sigにおける最初の２つの正のパル
ス（２つの磁気物体の通過に対応する）におけるなら
ば、Ｖ_sigのピークツーピーク電圧（Ｖ_pp）が目標基準
電圧Ｖ_TGに対して大きすぎることが判定され、次にＶ
_sigにおける２パルス後に、増幅器１２の全利得が係数
４だけ減じられ、カウント制御可能な利得段がＶ_sigの
ピークピーク値を目標値にする。

【００３９】カウンタ９３は、折り返しのない種類の直
列加算カウンタである。このカウンタは、加算のみカウ
ントし、不動作状態にされ再び付勢されるまではリセッ
トされない。カウンタ９３は、Ｖ_sig（または、Ｖ_out）
における１６回の変動（パルス）のより大きなカウント
においてハイになる２番目の直列カウント出力を生じ
る。１６の出力は、カウント１６に達するまではローで
ある。カウント１６におけるカウンタ９３の×１６出力
からのハイの出力信号が、Ｇ−カウンタ８５を不動作状
態にして、利得を調整するためにＶ_sigにおけるどれだ
け多くの（例えば、１６の）期間（例えば、Ｖ_sigおよ
び（または）Ｖ_outにおける負になる変動）がＧ−カウ
ンタ８５によりカウントされるかを制限する。あるいは
また、正になる変動のカウントも同様に有効である。

【００４０】電源電圧＋Ｖ_refのターンオンに続き通過
物体の検出を開始するＶ_sigにおける少数の最初のパル
スのみに対する自動利得調整を行う目的は、始動時に諸
条件に対する最適なトランスデューサ／電圧増幅器の利
得を得ることと、Ｖ_outにおいて対応する遷移が生じる
接近物体の実際の距離における増分的な偏移を避けるた
めにその後に一定な利得を維持することである。利得の
変化が連続的に生じる時、検出接近距離における頻繁な
偏移はＶ_out遷移にジッタを生じる。上記の実施の形態
において、増幅器１２の利得は（最初の１６個の磁気物
体の通過に対応する）Ｖ_sigにおける最初の１６の期間
中に調整され、その後は固定された状態に保持されて、
高速の初期の利得調整を行った後はそれ以上の調整は行
われない。この特徴は、利得における全ての調整が内燃
機関のクランクの始動中にのみ生じる内燃機関の点火系
統に使用される近接検出器において特に適している。そ
の後の機関の負荷および運転中は、Ｖ_sigの振幅におけ
る変化の結果として生じる点火タイミングにおける如何
なる負荷も避けることが望ましく、このため利得の調整
は始動時だけで完了する。

【００４１】要約すると、２つの物体が通過した後に、
信号が大きすぎないかどうかが判定され、もし大きすぎ
るならば、増幅器１２の利得は大きな係数、即ち当例で
は係数４だけ減じられる。そして以降の１６個の物体の
通過中は、利得はトランスデューサ信号Ｖ_Hにおけるピ
ーク振幅の最大値に基いて上方へ調整され、その結果最
大のピーク振幅が所定の目標値となる。この目標振幅
は、増幅器１２の動的範囲内にあり、正確な検出を強化
するため大きな信号Ｖ_sigに目標値Ｖ_TGのすぐ下のピー
クを与えると同時に信号のクリッピングを避ける。

【００４２】図１３における利得制御型近接検出器の第
２の実施例によれば、ホール・トランスデューサ１０の
出力は固定利得のホール電圧増幅器６５に接続され、こ
の増幅器は更にディジタル／アナログ・コンバータＧ−
ＤＡＣ１１２と、２つの抵抗１１３、１１４と、演算増
幅器１１５とからなるディジタル的に制御可能な利得段
の入力に接続されている。カウンタ１１８は、近接検出
器が始動される時、即ち＋Ｖ_regがターンオンされる時
のみ、論理ブロック１１９により最大カウントにリセッ
トされる減算カウンタである。カウンタ１１８は、カウ
ントがゼロになるあまりない事象後は折り返すことがな
い。クロック信号Ｖｃｌｋにおける正となる遷移は、更
に述べるように、トランスデューサ１０による磁気物体
の通過にそれぞれ対応する。Ｇ−ＤＡＣ１１２は、ＤＡ
Ｃに対する入力カウントがゼロである時に最大抵抗値を
持つディジタル的にプログラム可能な抵抗として内部的
に接続される。抵抗１１３と並列のこのＧ−ＤＡＣ抵抗
は、カウンタ１１８が最大カウントにある時、演算増幅
器６９に対する全入力抵抗Ｒ_inをその最高値にセットす
る。このディジタル的に制御される増幅器の利得は、Ｒ
₁₁₄／Ｒ_inであり、Ｒ_inがその最小値にある時の最大カ
ウントでは、増幅器の利得は最大となる。

【００４３】増幅されたホール電圧Ｖ_sigは、コンパレ
ータ１３０の１つの入力へ印加され、ＤＣ基準電圧Ｖ_HI
はコンパレータ１３０の他の入力に接続される。図１４
に示されるようにＶ_sigにおける正の変動が基準電圧Ｖ
_HIに達すると、コンパレータ１３０の出力における信号
Ｖ_big（図１５）は時点ｔ₁にハイになる。このことは、
交差接続されたＮＯＲゲート１３１、１３３のラッチの
Ｖｃｌｋ（図１６）をハイにして、カウンタ１１８にお
けるカウントは１だけ減じる。このようにｔ₁におい
て、Ｇ−ＤＡＣ１１２の抵抗値はある増分だけ上昇し、
増幅器１１０の利得は対応する増分だけ減じ、時点ｔ₁
において生じる電圧Ｖ_sigにおける増分的な低下が生じ
る。しかし、図１５に示されるように、ｔ₁におけるＶ
_sigにおける増分的な低下はＶ_sigの振幅をＶ_HIより下が
り、Ｖｂｉｇはほとんど瞬時に低くなる。このため、図
１５に示されるように、ｔ₁では信号Ｖｂｉｇには狭い
高スパイクのみが生じる。信号Ｖｃｌｋは（例えば、５
μ秒の遅延の）遅延回路１３４を通過し、ｔ₁の５μ秒
後に、ＮＯＲゲート１３３に対するリセット入力信号Ｖ
_R（図１７）はハイになってＮＯＲゲート・ゲートをリ
セットする。

【００４４】増幅器１１０における利得がｔ₁において
低下するので、Ｖ_sigはｔ₁後はより少なく増幅される。
Ｖ_sigが再びＶ_HIに達すると、Ｖｂｉｇはハイになる。
しかし、Ｖ_Rにおけるハイ（図１７）はｔ₁まで前記ラッ
チをリセット状態に保持し、その時Ｖｂｉｇにおけるハ
イがこのラッチを再びセットして増幅器１１０の利得を
２回目に低下させることができる。このような事象のシ
ーケンスは、時点ｔ₄にＶ_sigが基準電圧Ｖ_HIより低い状
態を維持するまで反復される。図１４における点線カー
ブＶ_noAGCは、増幅器１１０の利得が一定のままである
ならば、即ち自動利得制御がなかったならば生じるＶ
_sigの変動の波形を示している。

【００４５】図１８において、ｎは時点ｔ₁前のカウン
タ１１８における利得設定カウントである。連続的なカ
ウント（ｎ−１）ないし（ｎ−５）が減少して、増幅器
の利得の連続的な低下をもたらす。トランスデューサ信
号Ｖ_Hにおける以降の正のピークが同じままであるなら
ば、カウンタ１１８における利得設定カウントは非常に
僅かに減少する。従って、近接検出器を付勢した後にＶ
_sigにおける外ならぬ最初の正の変動の出現中にＡＧＣ
動作が実質的に終了されることが判る。このことはま
た、ゼロの速度までの通過磁気物体をカウントすると同
時に実効的なＡＧＣ動作と、高い検出精度の対応する利
点とをＶ_sigにおける外ならぬ最初の正の変動から得る
図１３の検出器の能力を示している。

【００４６】図１９の検出器は、Ｖ_sigにおける負にな
る変動の自動利得制御のためのＡＧＣ回路を付加した図
１３の検出器からなっている。図１３の検出器がＶ_sig
の利得を、従って正と負のピークの振幅を制御すること
を考慮すれば、かつ磁界／電圧トランスデューサがＶ_H
に非同期波形を生じることが一般的でないことを考慮す
れば、ＡＧＣがＶ_sigのみにおける正のピークに基く図
１３の検出器では負のピークがクリップされることがあ
り得ることが判る。

【００４７】当該ＡＧＣ回路は、図１９において、負の
ピーク・コンパレータ１４０と、新たな固定ＤＣ基準電
圧発生器Ｖ_LOと、交差結合されたＮＯＲゲート１４１、
１４３の別のラッチと、別の遅延回路１４４とを更に含
むように拡張されている。これら付加的な構成要素は、
Ｖ_sigにおける負になる変動に照合される利得調整の相
補的処理を行う。付加されたＮＯＲゲート１４７は、入
力が２つの交差結合ラッチの出力に接続され、減算カウ
ンタ１１８の入力へ印加される複合クロック信号Ｖｃｌ
ｋを生じる。ここでＶ_sigにおける最初の正の変動がＶ
_HIより大きければ、利得は下方調整される。その後のＶ
_sigの負になる変動がまだＶ_LOより小さければ、利得
は、Ｖ_sigにおける両極性のピークがＶ_LOからＶ_HIの範
囲内にあるように下方調整され、いずれの極値のＶ_Hに
おける非同期波形が図１９のＡＧＣ回路により増幅器の
動的動作範囲内に迅速に置かれる。

【００４８】図１、図１３および図１９におけるＤＡＣ
６７および１１２は、実質的にディジタル的に制御可能
な抵抗として働き、図２０に示される如く接続された周
知の２Ｒ／ＲタイプのＤＡＣを用いることができる。図
２０の上部に示された３つの抵抗の各々は抵抗値Ｒを持
つが、他の４つの抵抗は２Ｒの抵抗値を持つ。ＤＡＣ６
７の対応する外部リード線は、図２０の全体回路と図２
１のブロックで示されたＤＡＣ６７との両方に示され
る。

【００４９】リード線１６２および１６４はそれぞれ第
１のホール電圧増幅器６５の出力と演算増幅器６９の入
力とに接続されるが、リード線１６１は接地されてい
る。４つのスイッチ１５１、１５２、１５３および１５
４は、利得カウンタ（例えば、８５）から４桁のカウン
ト信号Ｄ₀、Ｄ₁、Ｄ₂およびＤ₃が接続される電子的スイ
ッチを表わす。スイッチ１５１、１５２、１５３および
１５４は、入力カウント信号における全ての４桁がハイ
でありリード線１６２、１６４間の抵抗が最小値である
位置に示されている。並列抵抗１１３は必須ではない。
抵抗１１３は、演算増幅器の入力における並列結合の最
小抵抗値を低下させるが、より重要なことは最大の演算
増幅器の入力抵抗値、即ち最大Ｒ_inを減じることであ
る。接地されると、Ｇ−ＤＡＣはディジタル的に制御可
能な分圧器となり、端子１６１と１６２間の抵抗値がホ
ール電圧増幅器６５の出力インピーダンスよりはるかに
大きくなるようにＲが充分に大きい時、導体１６２と１
６４間の実効抵抗値は実質的にＧ−ＤＡＣ６７に対する
ディジタル・カウントの線形関数となる。このため、増
幅器の利得はカウントの線形関数である。

【００５０】本発明の近接検出器における多くの変動は
明らかであり、その一部は下記の如くである。図１の近
接検出器によるＶ_sigの正の勾配部分のＶ_P1による追跡
中、コンパレータ１４、クロック１８、カウンタ１７お
よびＰＤＡＣ１２０が一緒にディジタル信号、即ちＶ
_sigを追跡中であるカウンタ１７の出力におけるディジ
タル・カウント信号の発生器として働くことが認識され
る。このようなディジタル信号発生器は、アナログ信号
Ｖ_sigのディジタイザであり、あるいはアナログ／ディ
ジタル・コンバータである。同様にＶ_N1による追跡中
は、コンパレータ２４、クロック１８、カウンタ２７、
およびＮＤＡＣ１３０が一緒に、ディジタル信号、即
ちＶ_sigの負になる部分を追跡するカウンタ２７の出力
におけるディジタル・カウント信号を生じるアナログ／
ディジタル・コンバータとして働く。これらのことは、
図１３にも同様に妥当する。本発明の近接検出器におい
ては、ディジタル／アナログ・コンバータは同図に示さ
れた以外の回路手段により形成することができる。例え
ば、Ｇ−ＤＡＣ６７、１１２の使用に基くディジタル制
御可能な利得の増幅器は、代替的に、Ｇ−ＤＡＣの代わ
りに各々が抵抗と２進信号制御可能なスイッチとを含む
並列接続された分岐回路のグループが置換する従来技術
のディジタル制御可能な利得の増幅器に基くこともでき
る。

【００５１】（加算カウンタ１７、２７の代わりに）そ
れぞれコンパレータ１４、２４からのハイの２進信号に
応答して加減算カウントを行うただ１つの加減算カウン
タを用いることが更に可能である。この場合、コンパレ
ータ１６、２６の正と負の入力にそれぞれ出力が接続さ
れた、ただ１つのＤＡＣ、例えばＰＤＡＣ１２０を用
いることができる。信号Ｖ_toobigを生成するための図１
における回路部分は、加減算カウンタ出力を両方のラッ
チ４２、５２に接続し、例えばラッチ可能化信号として
信号Ｖ_outを用いて、これらラッチをそれぞれ加算カウ
ントおよび減算カウント中に動作可能状態にすることに
より修正される。

【００５２】先に述べたように、Ｖ_sigにおける最初の
パルスの一部のみに対して自動利得調整を行う目的は、
Ｖ_outにおける対応する遷移が生じる接近物体の実際距
離における増分的な偏移を避けることである。点火ディ
ストリビュータの如き用途においては、機関の点火のタ
イミングは、機関の出力伝達における小さいがやっかい
な飛越しを生じる傾向がある。しかし、検出精度が無視
する考慮である時、利得における例えば毎分ごとあるい
は所定の数の通過した検出物体などの頻繁でない再調整
を可能にするためカウンタ９３（図１）またはカウンタ
１１８（図１３）を周期的リセットすることは容易に可
能である。

【００５３】無論、連続的な利得調整は別の選択であ
り、例えば、ＮＯＲゲート８９を除去しカウンタ８５の
可能化入力にＶ_toobig信号を直接接続することにより、
図１の検出器において行われる。ホール増幅器出力電圧
Ｖ_sigは、ホール素子を含んでいる磁界／電圧トランス
デューサ出力と見なすことができる。上記のＡＧＣは、
トランスデューサの一部と見なされるディジタル的に制
御されるホール増幅器の利得を制御することによって行
われる。あるいはまた、例えば、ホール素子を励起する
ため用いられるディジタル的に制御される電圧調整器を
用いることにより、複合トランスデューサのＡＧＣを行
うためのホール素子における励起電流をディジタル的に
制御することは可能である。

【００５４】コンピュータ生成モデルを通じて、前掲の
同時に出願した米国特許出願第０８／５８７，４０５号
「ゼロまでの速度で通過する磁気物体の検出（ＤＥＴＥ
ＣＴＩＯＮＯＦＰＡＳＳＩＮＧＭＡＧＮＥＴＩＣ
ＡＲＴＩＣＬＥＳＡＴＳＰＥＥＤＳＤＯＷＮに
対してＺＥＲＯ）」に記載される種類の近接検出器を
米国特許出願第０８／５８７，４０７号「磁界の変化す
る大きさに検出閾値を周期的に適用する間の通過磁気物
体の検出（ＤＥＴＥＣＴＩＯＮＯＦＰＡＳＳＩＮＧ
ＭＡＧＮＥＴＩＣＡＲＴＩＣＬＥＳＷＨＩＬＥ
ＰＥＲＩＯＤＩＣＡＬＬＹＡＤＡＰＴＩＮＧＤＥＴ
ＥＣＴＩＯＮＴＨＲＥＳＨＯＬＤＳＴＯＣＨＡＮＧ
ＩＮＧＡＭＰＬＩＴＵＤＥＳＯＦＴＨＥＭＡＧ
ＮＥＴＩＣＦＩＥＬＤ）」に記載された種類の近接検
出器と有効に融合できることが判った。これら２つの種
類の近接検出器を「勾配付勢型」近接検出器および「閾
値」近接検出器と分類すると、勾配付勢型検出器は、コ
ンピュータ・モデリング・シミュレーションにおいて閾
値検出器と有効に融合された。当モデルにおいて、融合
された検出器は、始動後短い初期期間は勾配付勢モード
で動作状態となり、その後自動的に閾値検出モードにな
った。更に、本発明の主題でありゼロまでの速度の動作
が可能である自動利得制御の特徴は、利得およびＶ_sig
のレベルを初めだけ設定するための勾配付勢型検出器と
組み込まれた。その後、自動利得制御は、磁気物体の接
近および離反の検出距離におけるジッタおよび不安定性
を生じる傾向がある他の階段関数の利得偏移を避けるた
め遮断された。本発明の自動利得制御の方法は、非常な
低速における迅速な利得調整およびその減衰しない検出
効率のゆえに、融合された近接検出器におけるかかる初
期の使用に特に適合する。

【００５５】次に図２２において、ホール素子１９０は
電流Ｉ_Hにより励起され、出力がホール電圧増幅器１９
２の入力に接続されている。ホール素子１９０は、磁石
１９１の１つの極性に取付けられ、その結果鉄の物体が
接近する時、ホール電圧Ｖ_Hおよび増幅されたホール電
圧Ｖ_sigが増加（あるいは、減少）し、物体が後退する
時は、Ｖ_HおよびＶ_sigは減少（あるいは、磁極の極性に
従って増加）する。あるいはまた、図２２のセンサ回路
は、それ自体が磁化される磁気物体を検出するために用
いられ、この場合ホール素子は磁石、例えば磁石１９１
に隣接して取付けられる必要はない。

【００５６】磁気抵抗ブリッジ（図示せず）をホール素
子に代替することもできる。そして、出力がホール電圧
増幅器（図示せず）の入力に差動的に接続された２個の
ホール素子が、第２の代替的な磁界／電圧トランスデュ
ーサを表わす。増幅されたホール電圧Ｖ_sigは、図２２
の近接検出器における残りの回路により、通過する物体
の特性を反映する特性を持つ出力論理信号Ｖ_outを生じ
るように操作される。これは、部分的には、Ｖ_sigの正
になる部分を追跡して、次の正のピークを検出すること
により達成され、その機能は図２２における回路の上部
により実現される。回路のこのような上部とその機能に
ついては、最初に述べる。

【００５７】増幅されたホール電圧Ｖ_sigは、ＡＮＤゲ
ート１９５を介して第１のコンパレータ１９４の負の入
力へ印加され、また第２のコンパレータ１９６の負の入
力へも印加される。第１のコンパレータ１９４の出力が
ハイになると、Ｐ−カウンタ１９７がクロック１９８か
らのクロック・パルスをカウントし始める。結果として
得るカウント信号Ｖ_Pcountは、ゼロから印加されるＤＣ
電圧＋Ｖ_regまでの範囲内にある出力アナログ電圧Ｖ
_DAC-Pを生じるディジタル／アナログ・コンバータ（Ｄ
ＡＣ）２００へ与えられる。このため、任意の瞬間に、
Ｖ_DAC-Pの大きさは印加されるカウント信号の直線関数
である。電力が最初に検出回路へ印加されると、論理ブ
ロック２２２が、ＤＣ電源電圧＋Ｖ_regのターンオンの
時間を検知し、このカウンタを始動時のゼロ・カウント
にリセットする。

【００５８】コンパレータ１９４は、小さなヒステリシ
スを持ち、従ってシュミット・タイプのコンパレータで
ある。ＤＡＣ２００の出力は、Ｖ_sigが電圧Ｖ_DAC-Pにシ
ュミット・コンパレータ１９４の小さなヒステリシス閾
値電圧を加えたものより大きい時は常に、コンパレータ
１９４の出力がハイとなり、Ｐ−カウンタ１９７が動作
可能状態にされてカウントするように、コンパレータ１
９４の負の入力に接続される。Ｖ_sigが更に正になる時
は、図２３に示されるように、Ｖ_DAC-Pが階段状にＶ_sig
を追跡させられる。階段状Ｖ_DAC-Pの増分的な垂直方向
の変動τは、増分的な水平軸の時間Δｔ１がＶ_sigの勾
配が減少するに伴い増加する間、ＤＡＣの（ミリボルト
単位の）最下位ビットに等しい。シュミット・コンパレ
ータ１９４、２２４のヒステリシス閾値は、Ｖ_DAC-Pお
よびＶ_DAC-Nにおける増分的な変動より小さく、従って
これらの変動の大きさに何の影響も持たない。

【００５９】Ｖ_sigのピーク電圧に達すると、Ｐ−カウ
ンタ１９７はカウントを停止、Ｖ_DAC _-Pが時間ｔ_ppkまで
このピーク電圧Ｖｐｋを保持する。時間ｔ_ppkにおい
て、Ｖ_si _gは、第２のシュミット・タイプ・コンパレー
タ１９６の閾値電圧Ｖｈｙｓに等しい量だけピーク保持
電圧より低く低下する。時間ｔ_ppkにおいて、第２のコ
ンパレータ１９６の出力Ｖ_Pcompが図２４におけるよう
に僅かにハイになり、フリップフロップ２３３のＱ出力
を図２５に示されるようにハイにさせるようフリップフ
ロップ２３３をセットする。フリップフロップ２３３の
Ｑ出力は、論理ブロック２２２を介してＰ−カウンタ１
９７のリセット入力に接続される。論理ブロック２２２
は、信号Ｖ_outにおけるローからハイへの遷移の発生時
にのみ、カウンタ１９７をゼロ・カウントにリセットす
るリセット・パルスを生じる。このことは、ＤＡＣの出
力電圧Ｖ_DAC- _Pをゼロ・ボルトへ低下させ、これが信号
Ｖ_Pcompにおけるハイの出力パルスを終了させる。この
コンパレータ出力パルスＶ_Pcompは、非常に狭くなる傾
向を有し、より大きな信頼性の論理関数を提供するよう
パルス幅を増すため、第２のコンパレータ１９６の出力
からフリップフロップ２３３の入力までの接続に論理ブ
ロック２２１を用いることが望ましい。

【００６０】図２６および図２７は、Ｖ_sigにおける正
のピークが連続的な歯車歯の通過に対応し、パルスがＶ
_sigにおける正のピーク電圧の発生の直後（ｔ_ppk）にコ
ンパレータ出力電圧Ｖ_Pcompに現れ、かかる連続的な各
瞬間に信号Ｖ_outがハイになる歯車歯検出用途に従う出
力信号Ｖ_sigの反復的性質を示している。このような各
発生時（ｔ_ppk）に、増幅されたホール電圧Ｖ_sigの以後
の負の勾配部分において不動作状態に保持するためＰ−
カウンタ１９７を不動作状態にすることが必要である。
これは、フリップフロップ２３３の出力をインバータ１
９９を介してＡＮＤゲート１９５の第２の入力に接続す
ることにより行われる。Ｖ_sigは、Ｖ_sigとＶ_DAC-Pとの
間の関係の明瞭な図を提供するため広いピークを持つよ
うに図２３および図２６に示される。大半の実際的な状
況において、検出されるべき磁気物体は、ホール電圧Ｖ
_HとＶ_sigとが図２３および図２６に示される広い丸みの
あるピーク信号Ｖ_sigより更に方形の波形を持つよう
に、１つの形状とホール素子に対する接近経路とを有す
る。更に典型的な頭部が平坦なＶ_sig信号（図示せず）
の場合は、例えば通過する歯車歯の後縁部の初めと更に
対応するＶ_sigの後の下降勾配の初めと対応するカウン
タのリセット時間ｔ_ppkが増幅されたホール電圧Ｖ_sigに
おけるピークの終りに実質的に生じる。

【００６１】従来技術の勾配付勢型の検出器において
は、通過する磁気物体の早さ即ち速度が低くなるに伴
い、固定された時間スケールでは、Ｖ_sigが（完全に方
形ではあり得ないため）保持されたピーク電圧における
減衰率がピーク直後のＶ_sigの勾配に近づく点に対して
更に丸みを帯びて現れる。従来技術の検出器において
は、このような低速条件は、コンパレータのヒステリシ
スを越えることができずかつ出力パルスが低速で生成さ
れるコンパレータ入力に差信号をもたらす結果となる。
一方、本発明においては、Ｐ−カウンタ１９７がＤＡＣ
２００をしてピーク電圧を不定に保持させるピークにカ
ウントを保持して、２つの信号Ｖ_sigとＶ_DAC-Pにおける
差がＶｈｙｓに達するまで数時間あるいは数日も待機
し、これにより通過する物体のゼロまでの速度の検出を
可能にする。先の記述は、増幅されたホール電圧信号Ｖ
_sigの正になる（正の勾配）部分のピークを追跡して保
持する近接検出器回路（図２２）の一部に関する。この
記述は、（ａ）Ｐ−カウンタ１９７が不動作状態にされ
るｔ_ppk後の時間間隔を終了し、（ｂ）Ｖ_outを再びハイ
からローへ変化させるための手段をまだ欠いている。こ
れらの機能は、増幅されたホール電圧信号Ｖ_sigの負に
なる（負の勾配）部分をも追跡し保持する図２２の近接
検出器のまだ述べていない部分に依存する。

【００６２】図２２の２重極性において、Ｖ_sigの負に
なる部分が追跡されて、更なる構成要素、即ち、第１の
コンパレータ２２４、ＡＮＤゲート２２５、Ｎ−カウン
タ２２７、ＤＡＣ２３０、パルス拡張回路２３１およ
び第２のコンパレータ２２６によって負のピークに保持
される。これらの構成要素は、Ｖ_sigの正になる部分の
ピークを追跡して保持する先に述べた構成要素、第１の
コンパレータ１９４、ＡＮＤゲート１９５、カウンタ１
９７、ＤＡＣ２００、パルス拡張回路２２１および第２
のコンパレータ１９６をそれぞれ機能的に補完するもの
である。第１のコンパレータ２２４の負の入力は、ホー
ル電圧増幅器１９２の出力に接続される。論理ブロック
２３２は、信号Ｖ_outにおけるハイからローへの遷移の
発生時にのみ、Ｎ^-−カウンタ２２７をゼロ・カウント
にリセットするリセット・パルスを生成する。

【００６３】図２２の２重のピーク検出用近接検出器の
性能は、図２８ないし図３２に示される。図２８におい
て、Ｖ_DAC-PがＶ_sigの正の勾配部分でＶ_sigを追跡する
ように示される。明瞭にするため、増幅されたホール信
号Ｖ_sigは描かない。Ｖ_DAC-Pは、Ｖ_sigの負の勾配部分
においてＶ_sigを追跡するように示される。出力信号Ｖ
_out（図３１）は、増幅されたホール電圧Ｖ_sigが正の勾
配を持ち、増幅されたホール電圧Ｖ_sigが負の勾配を持
つ期間中はローである方形波である。Ｖ_outは、このよ
うに勾配／極性の識別子であり、Ｖ_sigの勾配が負であ
りかつ負のピークにある期間中のみＮ−カウンタ２２７
のカウントを可能にするためＡＮＤゲート１９５の入力
に直接印加される。一方、Ｖ_outは、Ｖ_sigの勾配が正で
ありかつ正のピークにある期間中のみＰ−カウンタ１９
７のカウント動作を可能にするためインバータ１９９を
介してＡＮＤゲート１９５の入力に印加される。第２の
コンパレータ２２６の出力信号は、フリップフロップ２
３３の設定入力に接続される。

【００６４】図２２の接近センサは、通過する歯車歯な
どの特性に対応する特性を持つ方形波出力信号Ｖ_outを
生成するための能力をもたらす２重極性のピーク検出を
行う。実質的に同じ構造と動作を含むピーク検出用近接
検出器については、米国特許出願第０８／５８７，４０
７号「磁界の変化する大きさに検出閾値を周期的に適応
させる間の通過磁気物体の検出（ＤＥＴＥＣＴＩＯＮ
ＯＦＰＡＳＳＩＮＧＭＡＧＮＥＴＩＣＡＲＴＩＣＬ
ＥＳＷＨＩＬＥＰＥＲＩＯＤＩＣＡＬＬＹＡＤＡ
ＰＴＩＮＧＤＥＴＥＣＴＩＯＮＴＨＲＥＳＨＯＬＤ
ＳＴＯＣＨＡＮＧＩＮＧＡＭＰＬＩＴＵＤＥＳ
ＯＦＴＨＥＭＡＧＮＥＴＩＣＦＩＥＬＤ）」とは
やや異なる状況で記述される。別の米国特許出願第０８
／５８７，４０６号「自動利得制御による通過磁気物体
の検出（ＤＥＴＥＣＴＩＯＮＯＦＰＡＳＳＩＮＧＭ
ＡＧＮＥＴＩＣＡＲＴＩＣＬＥＳＷＩＴＨＡＵＴ
ＯＭＡＴＩＣＧＡＩＮＣＯＮＴＲＯＬ）」は、Ｖ
_sigを追跡して保持するためアナログ／ディジタル・コ
ンバータが後置された類似のアナログ／ディジタル・コ
ンバータについて記載する。これら２つの米国特許出願
は、同じ譲受人に譲渡され、更なる記述を提供するため
参考のため本文に援用される。

【００６５】次に図３３において、ピークツーピーク・
パーセント閾値検出モードで最初は始動することができ
る磁気物体の近接検出器２５０は、ホール増幅器２５４
の入力ポートに差動的に接続された１対のホール素子２
５２ａ、２５２ｂを含んでいる。ホール素子２５２ａ、
２５２ｂは、差動磁界を図示の如く増幅器２５４の入力
ポートに与えられる電気信号に変換する。当該実施の形
態においては、２つのホール素子２５２ａ、２５２ｂが
示される。しかし、当業者は、この２つのホール素子２
５２ａ、２５２ｂが等しく１つのホール素子で置換でき
ることを理解しよう。あるいは更にまた、ホール素子２
５２ａ、２５２ｂは磁気抵抗ブリッジで置換することも
できる。

【００６６】増幅された信号は、増幅器２５４の出力ポ
ートから任意の自動利得制御回路（ＡＧＣ）２５６の第
１のポートに結合される。ＡＧＣ２５６の第２の入力ポ
ートは基準信号電圧Ｖ_REFに結合され、ＡＧＣ２５６は
その出力ポートに信号電圧Ｖ_s _igを与える。信号電圧Ｖ
_sigの振幅は、ホール素子２５２ａ、２５２ｂにより検
出される磁界の強さに従って変化する。ＡＧＣ回路２５
６は、これに与えられる信号を、信号電圧Ｖ_sigのピー
クツーピーク信号強さがホール素子２５２ａ、２５２ｂ
とホール素子により検出される磁気物体との間の空隙の
比較的広い範囲にわたり実質的に一定のままであるよう
に、複数の利用可能なＡＧＣアルゴリズムの１つに従っ
て変化する利得で増幅する。ＡＧＣ２５６が近接検出器
回路２５０がピークツーピーク・パーセント閾値検出モ
ードでの動作を最初に開始することを可能にするために
は必要でないことを知るべきである。

【００６７】ＡＧＣ２５６は、信号電圧Ｖ_sigを、第１
の対のコンパレータ２６０ａ、２６０ｂの正の入力ポー
トへ与える。コンパレータ２６０ａ、２６０ｂの出力
は、カウンタ回路２６２ａ、２６２ｂのそれぞれに結合
される。カウンタ回路２６２ａ、２６２ｂはそれぞれ、
クロック信号ＣＬＫと始動信号ＳＴＡＲＴＵＰを受取る
ように結合される。コンパレータ２６０ａ、カウント回
路２６２ａおよびＤＡＣ２６４ａは、信号電圧Ｖ_sigを
受取りその出力ポートに信号電圧ＰＤＡＣを生じる、信
号電圧Ｖ_sigの最大ピークを追跡する第１の追跡回路を
構成する。同様に、コンパレータ２６０ｂ、カウント回
路２６２ｂおよびＤＡＣ２６４ｂは、これも信号電圧Ｖ
_sigを受取り信号電圧ＮＤＡＣをその出力ポートに生じ
る、信号電圧Ｖ_sigの最小ピークを追跡する第２の追跡
回路を構成する。ＰＤＡＣおよびＮＤＡＣの信号電圧
は、第１および第２の追跡回路のそれぞれの出力ポート
から基準発生回路２６６に対して結合される。基準発生
回路２６６は、ＤＡＣ２６４ａ、２６４ｂの出力ポート
間に結合された抵抗分割器を含んでいる。このように、
信号電圧ＰＤＡＣおよびＮＤＡＣは、基準発生回路２６
６に信号閾値電圧ＴＨＲＥＳＨＰおよびＴＨＲＥＳＨＮ
を生成するため抵抗分割器に結合されている。

【００６８】閾値信号電圧ＴＨＲＥＳＨＰおよびＴＨＲ
ＥＳＨＮは、閾値コンパレータ２６８ａ、２６８ｂの各
々の各第１の入力に結合される。信号電圧Ｖ_sigは、コ
ンパレータ２６８ａ、２６８ｂの他の入力に結合され
る。閾値コンパレータ２６８ａ、２６８ｂの出力ポート
は、強制回路２７０の各入力ポートに結合される。信号
ＳＴＡＲＴＵＰおよび信号ＡＧＣＲＥＳＥＴの一方に
応答して、強制回路２７０は出力信号電圧Ｖ_outを所定
の値に強制し、近接検出器２５０の最初の始動間隔の間
および近接検出器２５０がＡＧＣと係合する時、出力が
誤った切換えをすることを防止するため当該出力信号電
圧Ｖ_outを所定の値に保持する。

【００６９】基準発生器２６６はまた、コンパレータ２
７２の入力に結合される信号Ｖ_sig ｐｐを生成する。第
２の信号電圧ＰＫＲＥＦは、コンパレータ２７２の第
２の入力に結合される。コンパレータ２７２の出力は、
ＡＧＣが生じるべき時を決定する利得制御論理回路２７
４に結合される。近接検出器２５０は、下記の方法で動
作する。最初の始動時に、信号ＳＴＡＲＴＵＰがカウン
ト回路２６２ａ、２６２ｂと強制回路２７０とに与えら
れる。信号ＳＴＡＲＴＵＰに応答して、カウント回路２
６２ａは、ＤＡＣ２６４ａの出力を、例えば負のレール
電圧に近いかこれと等しい電圧レベルの如き信号電圧Ｖ
_si _gの少なくとも正の予期値より低い値にＤＡＣ２６４
ａの出力をセットする。同様に、信号ＳＴＡＲＴＵＰに
応答して、カウント回路２６２ｂは、例えば正のレール
電圧に近いかこれと等しい電圧レベルの如き信号電圧Ｖ
_sigの少なくとも負の予期値より大きい値にＤＡＣ２６
４ｂの出力をセットする。

【００７０】信号電圧Ｖ_sigの少なくとも正の予期値よ
り低い値にＤＡＣ２６４ａをセットすることは、信号Ｖ
_sigが比較的大きなオフセット電圧を含む場合でも、信
号Ｖ_s _igの正のｐｐをＤＡＣ２６４ａが捕捉することを
保証する。同様に、信号電圧Ｖ_sigの少なくとも負の予
期値より大きい値にＤＡＣ２６４ｂをセットすること
は、信号Ｖ_sigが比較的大きなオフセット電圧を含む場
合でも、信号Ｖ_sigの負のｐｐを捕捉することを保証す
る。このように、初期の始動中、ＮＤＡＣの値はＰＤＡ
Ｃの値より更に正である。第１の追跡回路が正のピーク
を取得し、第２の追跡回路が負のピークを取得する時、
ＰＤＡＣおよびＮＤＡＣの値は相互に一定不変に交差
し、一瞬時に、２つのＤＡＣ２６４ａ、２６４ｂからの
出力信号電圧ＰＤＡＣ、ＮＤＡＣは等しくなる。閾値電
圧ＴＨＲＥＳＨＰ、ＴＨＲＥＳＨＮは、相互に、かつ出
力信号電圧ＰＤＡＣ、ＮＤＡＣに等しくなる。

【００７１】これらの条件下では、出力信号Ｖ_outが通
常切換わることになる。しかし、強制回路２７０は、Ｐ
ＤＡＣの値がＮＤＡＣの値より所定の電圧レベルだけ大
きくなるまで、出力信号Ｖ_outを所定の電圧レベルに強
制して保持する。強制回路２７０は、例えば、Ｖ_outが
所定の電圧に現れる出力信号経路を結合するスイッチ回
路から提供される。あるいはまた、強制回路２７０は、
１つ以上の組合わせ論理回路から提供される。あるいは
更にまた、強制回路２７０は、ディジタルおよびアナロ
グ・スイッチと組合わせ論理回路の組合わせから提供さ
れる。強制回路２７０に含まれる特定のデバイスの如何
に拘わらず、回路２７０は、出力信号電圧Ｖ_outがＮＤ
ＡＣの値より低い値にリセットされるＰＤＡＣの値のた
め不適正に切換わることを阻止する。強制回路２７０は
また、ＰＤＡＣの値が所定の値だけＮＤＡＣの値を越え
るまで、出力信号電圧の切換わりを阻止して、これによ
りノイズ、コンパレータの内部ヒステリシスおよび近接
検出器２５０に含まれる回路の公差により出力信号電圧
の切換わりの機会を最小限に抑える。

【００７２】ＡＧＣが近接検出器２５０に用いられない
場合でさえ、上記条件は最初の始動時に１回は起生す
る。ＡＧＣが近接検出器において用いられ、ＡＧＣ機能
が付勢されるならば、信号のピークツーピーク値は利得
における変化により略々瞬時に変化する。このことが生
じると、ＤＡＣ２６４ａ、２６４ｂはもはやピークの適
正な値を保持せず、信号は、ＡＧＣのために、ピークツ
ーピーク・パーセント閾値検出器の閾値ともはや交差し
ない点まで低減し得る。このため、回路は単に切換わり
を停止することになる。

【００７３】このような事象が生じなくとも、閾値電圧
ＴＨＲＥＳＨＰ、ＴＨＲＥＳＨＮがＰＤＡＣ、ＮＤＡＣ
から生成されるためこれらはもはや磁気信号の実際の正
および負のピークを表わさず、閾値電圧レベルＴＨＲＥ
ＳＨＰ、ＴＨＲＥＳＨＮがもはや実際のピークツーピー
ク電気信号に関して正しい位置にないため、タイミング
精度が損なわれる。これらの問題を克服するため、ＡＧ
Ｃが係合されるごとに、信号ＡＧＣＲＥＳＥＴが生成
されてカウント回路２６２ａ、２６２ｂへ与えられ、こ
れら回路がＰＤＡＣおよびＮＤＡＣの値が先に述べた如
き負と正のレール電圧のそれぞれに近い値へセットされ
るように、２つのＤＡＣ２６４ａ、２６４ｂをリセット
する。近接検出器２５０の通常の動作においては、ＰＤ
ＡＣが信号Ｖ_sigの正のピーク値を追跡し、ＮＤＡＣが
信号Ｖ_sigの負のピーク値を追跡する。このため、近接
検出器２５０の通常の動作条件下では、ＰＤＡＣの値は
ＮＤＡＣの値を越える。

【００７４】先に述べたように、ＰＤＡＣおよびＮＤＡ
Ｃの値をこれらのリセット値にセットすることにより、
ＰＤＡＣの値はＮＤＡＣの値より小さくなる。ＰＤＡＣ
とＮＤＡＣの相対的な大きさの関係におけるこのような
変化は、出力信号電圧Ｖ_outに状態を変化させることに
なる。このため、ＤＡＣ２６４ａ、２６４ｂがリセット
される時、出力信号電圧Ｖ_outはその時の２進状態で補
強されねばならず、これによりリセットされるＰＤＡＣ
およびＮＤＡＣの値のため出力信号電圧Ｖ_outの切換わ
りを阻止する。ＰＤＡＣ、ＮＤＡＣの値がリセットされ
た後、追跡回路は、信号Ｖ_sigの新たな正と負のピーク
を再び取得する。追跡回路がこの新たなピークを再び取
得する間、ＰＤＡＣの値はＮＤＡＣの値より大きくな
る。このため、出力信号電圧Ｖ_ou _tは、出力信号電圧Ｖ
_outが、リセット値に近づく間および追跡回路が信号Ｖ
_sigのピーク値を再び取得する間、ＤＡＣ２６４ａ、２
６４ｂの出力信号の強さＰＤＡＣ、ＮＤＡＣが相互に交
差する時に切換わることのないように、ＰＤＡＣの値が
ＮＤＡＣの値より大きくなる如き時まで補強され続けな
ければならない。

【００７５】この補強は、最小の所定の電圧変化が信号
電圧Ｖ_sigに検出される如き時まで出力信号電圧Ｖ_outを
所定の値に強制する強制回路２７０によって行われる。
最小の所定の電圧は、例えば、閾値コンパレータ２６８
ａ、２６８ｂの内部ヒステリシス電圧と関連する電圧よ
り大きい振幅を持つ電圧として与えられる。ＰＤＡＣの
値がいったんＮＤＡＣの値より大きくなると、最小の所
定の電圧に対応する電圧より大きい信号電圧Ｖ_sigにお
ける電圧変化をコンパレータ４２６が検出するのに応答
して、強制回路２７０が出力電圧Ｖ_outを所定の値に強
制することを止め、出力電圧Ｖ_outが閾値検出器２６８
ａ、２６８ｂに与えられる信号電圧に従って切換えるこ
とを許容する。

【００７６】次に図３４において、磁気物体近接検出器
の代替的な実施の形態が示される。この検出器は、図
１、図１３および図２２に関して先に述べた如く増幅さ
れたホール電圧を更に与える任意の自動利得制御回路１
２にホール電圧を与えるホール素子１０を含んでいる。
図３４の検出器は、Ｖ_sigが閾値電圧を越えるように立
上がる時の最初の２進レベルとＶ_sigが閾値電圧より低
くなる時の別の２進レベルで２進方形波出力信号Ｖ_out
を生じるよう動作する。図３４の実施の形態では、１つ
の閾値電圧ＶＴＨがヒステリシスを与えられる。図３４
の実施の形態においては、閾値電圧がＶ_sigのピークツ
ーピーク電圧のある百分比であり、この百分比を電圧Ｖ
_sigの所定の裕度内に維持するように更新される。従っ
て、検出器は、記述的にピークツーピーク・パーセント
閾値検出器と呼ぶことができる。図３４の実施の形態に
おいては、Ｖ_sigが閾値電圧を越える時、ＶＴＨ閾値電
圧はＶ_sigの最初の百分比に対応する最初のレベルにあ
り、Ｖ_sigが閾値電圧より小さい（即ち、閾値電圧ＶＴ
Ｈがヒステリシスを与えられる）時はＶ_sigの第２の百
分比に対応する第２のレベルにある。

【００７７】本文に述べた検出器が閾値電圧が電圧Ｖ
_sigの固定された百分比でありあるいはピーク照合され
る中間的な信号検出器（即ち、勾配付勢型の検出器）の
形態であるいはこれを含むように構成されることが当業
者に理解され、本発明の範囲内に含まれる。一例とし
て、ピークツーピーク・パーセント閾値検出器は、Ｖ
_sigが所定の量だけ保持された負のピーク変動を越える
ように立上がる時は検出器の出力信号Ｖ_outが１つの２
進レベルとなり、Ｖ_sigが所定の量だけ保持された正の
ピーク変動より低くなる時は別の２進レベルとなるよう
なピーク照合型検出器を含む。

【００７８】電圧Ｖ_sigは、第１のコンパレータ３００
の負の入力と第２のコンパレータ３０４の正の入力とに
印加される。コンパレータ３００、３０４の出力信号
は、カウンタ３１４、３３０のＨＯＬＤ入力のそれぞれ
に結合される。カウンタ３１４、３３０の出力は、入力
信号ＨＯＬＤが第１の論理レベルにある時一定に保持さ
れ（即ち、カウンタが不動作状態にされ）、入力信号Ｈ
ＯＬＤが第２の論理レベルにある時は解放される（即
ち、カウンタが動作可能状態にされる）。図示された実
施の形態においては、カウンタ３１４、３３０は、入力
信号ＨＯＬＤがローである時動作可能状態にされる６ビ
ットのカウンタである。基準電圧ＶＲＥＧ３Ｖはカウン
タ３１４、３３０の入力ＵＰＤＮに印加され、これによ
り当該特定例では、カウンタ３１４、３３０は１つの方
向、例えば増加方向にのみカウントする。当業者は、カ
ウント方向を制御するために制御信号をカウンタ３１
４、３３０の入力ＵＰＤＮに与えることができることを
無論理解されよう。カウンタ３１４、３３０はそれぞ
れ、システム・クロック信号ＣＬＫによってクロックさ
れる。

【００７９】１対のＮＯＲゲート３０８、３１２がそれ
ぞれ、その第１の入力で信号ＳＴＡＲＴＵＰを、またそ
の第２の入力で信号ＰＮＤＡＣＲＥＳを受取る。信号
ＰＮＤＡＣＲＥＳは、図３５に関して以下に述べるＡ
ＧＣ基準発生器２９２によって与えられる。ＮＯＲゲー
ト３０８、３１２の出力は、カウンタ３１４、３３０の
ポートＲＥＳＥＴのそれぞれに結合される。カウンタ３
１４、３３０の出力は、入力信号ＲＥＳＥＴが第１の論
理レベルにある時第１の所定の値にセットされる。特
に、最初の始動時に、信号ＳＴＡＲＴＵＰはハイの論理
レベルを持ち、これによりＮＯＲゲート３０８、３１２
をして論理的ロー出力を生じさせ、これによりカウンタ
３１４、３３０をして第１の所定の出力値を生じさせ
る。同様に、ＡＧＣが行われる時、信号ＰＮＤＡＣＲ
ＥＳがハイの論理レベルを持ち、これによりＮＯＲゲー
ト３０８、３１２に論理的ローの出力を生じさせ、再び
カウンタ３１４、３３０に第１の所定の出力値を生じさ
せる。

【００８０】カウンタ３１４の出力は、正のディジタル
／アナログ・コンバータ（ＰＤＡＣ）３１８の入力に結
合される。ＰＤＡＣ３１８の出力は、以下に述べるよう
に、検出器の閾値電圧ＶＴＨを生成するため用いられる
電圧ＰＤＡＣを与える。動作において、電圧ＰＤＡＣ
は、電圧Ｖ_sigの正のピーク値におけるある変動に従っ
て変動する。ＰＤＡＣ３１８の解像度は、電圧ＰＤＡＣ
における変化により生じる閾値電圧ＶＴＨにおける変化
が実質的に認識できないことを保証するように選定され
る。図示の実施の形態においては、ＰＤＡＣ３１８の解
像度は５０ｍＶである。電圧ＰＤＡＣは、バッファ３２
４に結合され、図示のように、コンパレータ３００の正
の入力にフィードバックされる。コンパレータ３００、
ＮＯＲゲート３０８、カウンタ３１４、ＰＤＡＣ３１８
およびバッファ３２４は、検出回路の「正の部分」を含
んでいる。検出器の「負の部分」は、コンパレータ３０
４、ＮＯＲゲート３１２、カウンタ３３０、ＮＤＡＣ
３３４およびバッファ３３６から提供される。特に、コ
ンパレータ３０４の出力は、カウンタ３５０の入力ＨＯ
ＬＤに結合される。カウンタ３３０は更に、クロック信
号ＣＬＫとＮＯＲゲート３１２から与えられるリセット
信号とに応答する。

【００８１】カウンタ３３０の出力は、ＰＤＡＣ電圧と
共に閾値電圧ＶＴＨを生じるため用いられる電圧ＮＤＡ
Ｃを生じる負のディジタル／アナログ・コンバータ（Ｎ
ＤＡＣ）３３４の入力に結合される。電圧ＮＤＡＣは、
電圧Ｖ_sigの負のピーク値におけるある変動に従って変
動する。ＰＤＡＣ３１８のように、ＮＤＡＣ３３４の解
像度は、電圧ＮＤＡＣにおける変化により生じる閾値電
圧ＶＴＨにおける変化が実質的に認識できないことを保
証するように選定される。図示の実施の形態において
は、ＮＤＡＣ３３４の解像度は５０ｍＶである。電圧Ｎ
ＤＡＣは、図示のように、バッファ３３６に結合され、
コンパレータ３０４の負の入力へ更にフィードバックさ
れる。検出回路の正と負の部分が信号電圧Ｖ_sigの正と
負の変動を追跡する信号ＰＤＡＣ、ＮＤＡＣを与えるの
で、これらの回路部分もまたそれぞれ第１および第２の
追跡回路と呼ばれる。

【００８２】緩衝されたＰＤＡＣおよびＮＤＡＣの電圧
ＰＤＡＣＢＵＦおよびＮＤＡＣＢＵＦは、電圧Ｖ_sig
との比較のため抵抗Ｒ３を介して閾値コンパレータ３６
０の負の入力に結合される閾値電圧ＶＴＨを生成するた
めに、直列抵抗３４２、３４４、３４６および３４８を
含む抵抗分割器３４０に結合されている。コンパレータ
３６０は、その出力で、電圧Ｖ_sigが閾値電圧ＶＴＨを
越える時は第１の２進レベル即ち論理レベルにあり、ま
た電圧Ｖ_sigが閾値電圧ＶＴＨより小さい時は第２の２
進レベルにある検出器出力信号Ｖ_outを与える。バッフ
ァ３２４の出力もまた、緩衝されたＰＤＡＣ電圧ＰＤＡ
ＣＢＵＦを受取り電圧ＰＤＡＣＢＵＦより小さい所
定の電圧である信号電圧ＰＤＡＣ−ΔＶ１を生じる電圧
生成回路３７０の入力に結合されている。信号電圧ＰＤ
ＡＣ−ΔＶ１は、動作については更に以下において詳細
に記述する強制回路コントローラ３０６の入力に結合さ
れる。

【００８３】閾値電圧ＶＴＨは、ピークツーピークＶ
_sig電圧の百分比にセットされ、ピークツーピークＶ_sig
電圧の百分比を所定の許容誤差内に維持するように、Ｖ
_sig電圧におけるある変動に従って更新される感度で適
合される。明らかになるように、かかる装置は、ＶＴＨ
閾値電圧を生成するためＰＤＡＣおよびＮＤＡＣ電圧を
用いて、Ｖ_sigの正と負のピーク値におけるある変動に
従ってＰＤＡＣおよびＮＤＡＣ電圧をそれぞれ変動させ
ることによって得られる。閾値電圧ＶＴＨは、Ｖ_sigが
閾値電圧ＶＴＨを越える時はピークツーピーク電圧Ｖ
_sigの第１の百分比に対応する第１のレベルにＶＴＨが
あり、Ｖ_sigが閾値電圧ＶＴＨより小さい時はピークツ
ーピークＶ_sig電圧の第２の百分比に対応する第２のレ
ベルにＶＴＨがある感度でヒステリシスが与えられる。
即ち、Ｖ_sigがいったん閾値電圧ＶＴＨの第１のレベル
より低くなると、電圧Ｖ_sigが信号Ｖ_outの遷移前に閾値
電圧ＶＴＨの第２のより高いレベルを越えねばならない
ように、閾値電圧ＶＴＨは増加される。図示の実施の形
態においては、第１および第２の百分比がピークツーピ
ークＶ_sig電圧の固定百分比であるが、ピークツーピー
クＶ_sig電圧の可変百分比として百分比を与えること
は、本発明の範囲内に含まれる。

【００８４】特に、抵抗３４２、３４８の各々を選択的
に「短絡」するために、１対のスイッチ３６６、３６８
が設けられる。この目的のため、スイッチ３６６、３６
８はそれぞれ抵抗分割器３４０の抵抗３４２、３４８と
並列に結合される。コンパレータ３６０からの信号Ｖ
_outは、図示のように、スイッチ３６６、３６８の制御
入力へ印加される信号Ｖ_outnotを与えるためインバータ
３６４により反転される。スイッチ３６６、３６８の第
２の制御入力は、信号Ｖ_outに応答する。強制回路３８
０は、図示のように、第１の入力が抵抗Ｒ３を介して抵
抗分割器３４０のノードに結合され、第１の出力がコン
パレータ３６０の負の入力に結合されている。強制回路
３８０は、図示のように、第１の端子が基準電圧Ｖ_ref
に結合され第２の端子が抵抗Ｒ１を介してコンパレータ
３６０の負の入力に結合された第１のトランジスタ・ス
イッチ３８２を含んでいる。トランジスタ３８２の第３
の端子即ち制御端子が、強制回路コントローラ３０６か
ら制御信号ＹＡＮＫＵＰＮＯＴを受取る。

【００８５】強制回路３８０はまた、図示のように、こ
こでは接地に対応する第１の基準電圧に第１の端子が結
合され、抵抗Ｒ２を介してコンパレータ３６０の負の入
力に第２の端子が結合され、強制回路コントローラ３０
６からの制御信号ＹＡＮＫＤＯＷＮに第３の端子即ち制
御端子が結合された第２のトランジスタ３８４を含んで
いる。特定の当該実施の形態においては、トランジスタ
３８２、３８４がそれぞれ電界効果トランジスタ（ＦＥ
Ｔ）として提供される。特に、トランジスタ３８２はＰ
−タイプの金属酸化物半導体電界効果トランジスタ（Ｍ
ＯＳＦＥＴ）として提供され、トランジスタ３８４はＮ
−タイプのＭＯＳＦＥＴとして提供される。強制回路コ
ントローラ３０６は、これに与えられる入力信号ＰＤＡ
Ｃ−ΔＶ１、ＮＤＡＣＢＵＦ、ＰＮＤＡＣＲＥＳ、
Ｖ_outnotおよびＳＴＡＲＴＵＰに応答して所定の電圧レ
ベルを持つ制御信号ＹＡＮＫＵＰＮＯＴ、ＹＡＮＫ
ＤＯＷＮを提供する。ローおよびハイの論理レベルをそ
れぞれ有する制御信号ＹＡＮＫＵＰＮＯＴ、ＹＡＮＫ
ＤＯＷＮが与えられる時、トランジスタ３８２、３８
４はその通電状態で逆にバイアスされ、ハイとローの論
理レベルをそれぞれ有する信号ＹＡＮＫＵＰＮＯＴ、
ＹＡＮＫＤＯＷＮが与えられる時、トランジスタ３８
２、３８４はその非通電状態でバイアスされる。

【００８６】動作において、強制回路３８０が不動作状
態にされる（即ち、トランジスタ３８２、３８４がそれ
ぞれその非通電状態にバイアスされる）と、抵抗分割回
路３４０が、Ｖ_sigに比較するため抵抗Ｒ３を介してコ
ンパレータ３６０の負の入力端子に結合される閾値電圧
ＶＴＨを与える。望ましい実施の形態において、抵抗Ｒ
３は、この抵抗Ｒ３が接続される抵抗分割回路３４０の
ノードにおける抵抗値と比較して比較的高い抵抗値を持
つように選択される。このため、Ｒ３に跨がって比較的
小さな電圧降下が生じる。コンパレータ３６０の出力
は、電圧Ｖ_sigが閾値電圧ＶＴＨを越える時は第１の２
進レベル即ち論理レベルにあり、電圧Ｖ_si _gが閾値電圧
ＶＴＨより小さい時には第２の２進レベルにある検出器
出力信号Ｖ_o _utを与える。しかし、強制回路３８０が動
作可能状態にされると、トランジスタ３８２、３８４の
一方がその各通電状態へバイアスされることにより、コ
ンパレータ３６０の負の入力における信号電圧を２つの
所定の値の１つに引き寄せる、即ち強制する。この状態
は更に、出力電圧Ｖ_outをその２進状態の所定の１つに
強制する。このように強制回路３８０が動作可能状態に
されると、出力電圧Ｖ_outは、強制回路３８０が動作可
能状態に止まる限り、所定の値に強制されてこの値に維
持される。

【００８７】図３３に関して先に述べたように、初期の
近接検出器の始動時およびＡＧＣ動作中のピークツーピ
ーク・パーセント閾値モードにおける近接検出器の動作
は、２つの条件に応答して強制回路が動作可能状態にな
ることを要求する。即ち、強制回路３８０は、初期の始
動期間中およびＡＧＣの各動作に応答して動作可能状態
にされる。信号Ｖ_outをこれら２つの瞬間に特定の値へ
強制することにより、出力信号電圧Ｖ_outがその正しい
２進状態へ強制される。初期の始動時の動作のため、回
路強制回路３８０は、信号電圧Ｖ_outを高い状態か低い
状態へ強制するのにだけ必要であるので、１つのトラン
ジスタのみを含む必要があることを知るべきである。し
かし、ＡＧＣモードでは信号電圧Ｖ_outをハイに強制す
るため時に必要であるが他の時点には信号電圧Ｖ_outを
ローに強制することが必要であるので、スイッチ回路３
８０の２つのトランジスタがＡＧＣモードにおける動作
をサポートするために要求される。強制回路３８０は１
対のトランジスタを含むように示されるが、強制回路３
８０により提供される機能が多数の異なる回路から提供
されることが理解されることもまた知るべきである。例
えば、コンパレータ３６０をオン／オフするために電流
源が用いられる。あるいは更に、組合わせ論理回路をコ
ンパレータ出力に結合するもでき、これにより出力電圧
Ｖ_outを所定の電圧レベルに強制する。更にまた、回路
３８０は、信号電圧Ｖ_outを所定の状態に強制するトラ
ンジスタ・スイッチではなく、マルチプレクサまたは演
算増幅器を含むこともできる。

【００８８】次に図３５において、ホール素子１０が、
図示のように結合された固定利得の増幅段６５と、ディ
ジタル／アナログ・コンバータＧ−ＤＡＣ６７からなる
プログラム可能利得増幅器と、演算増幅器６９と、抵抗
７３とを含むホール電圧増幅器１２の入力に接続された
出力を有する。ホール電圧増幅器１２の動作は、図１に
関して先に述べたものと類似している。ＡＧＣ基準発生
器２９２は、更に電圧増幅器１２に結合されるＡＧＣカ
ウンタ２９０に結合されている。ＡＧＣ基準発生器２９
２は、クロック信号をＡＧＣカウンタ２９０に提供す
る。ＡＧＣカウンタ２９０は、ホール素子１０が置かれ
る空隙と無関係に信号Ｖ_sigが実質的に一定のピークツ
ーピーク値を持つように、増幅器１２の利得を調整する
ため信号をＧ−ＤＡＣ６７に与える。

【００８９】初期の始動時に、信号ＳＴＡＲＴＵＰがＲ
Ｓラッチ３９０のリセット入力へ送られ、信号ＳＴＡＲ
ＴＵＰＮＯＴは、ローにアサートされるＤフリップフ
ロップ３９６およびカウンタ３９８のリセット入力へ送
られる。このように、信号ＳＴＡＲＴＵＰおよびＳＴＡ
ＲＴＵＰＮＯＴに応答して、ラッチ３９０、フリップ
フロップ３９６およびカウンタ３９８がそれぞれその出
力ポートに所定の出力信号を与える。この結果、増幅器
１２が所定の利得状態に設定される。同様に、始動信号
ＳＴＡＲＴＵＰは、ＡＧＣ基準発生器２９２におけるワ
ン・ショット回路４１６およびＲＳラッチ４１８のリセ
ット入力へ送られる。ワン・ショット回路４１６および
ＲＳラッチ４１８の出力は、信号ＰＮＤＡＣＲＥＳを
強制回路コントローラ回路３０６（図３４）の入力に与
えるＡＮＤ論理ゲート４２０の入力に結合される。

【００９０】ＡＧＣ基準発生器２９２は、図示のよう
に、正と負のポートのそれぞれで出力信号Ｖ_sigを受取
る１対のコンパレータ４０６ａ、４０６ｂを含んでい
る。コンパレータ４０６ａ、４０６ｂの第２の入力ポー
トは、コンパレータ４０６ａ、４０６ｂの第２の入力ポ
ートに信号ＨＩＧＨＲＥＦおよびＬＯＷＲＥＦを生成す
る抵抗分割器に結合されている。ＡＧＣモードにおい
て、ＡＧＣ基準発生器２９２におけるコンパレータ回路
４０６ａ、４０６ｂは、それぞれ基準電圧ＨＩＧＨＲＥ
Ｆより大きいかあるいは基準電圧ＬＯＷＲＥＦより小さ
い信号電圧Ｖ_sigに応答して信号ＴＯＯＢＩＧおよび
ＴＯＯＳＭＡＬＬを与える。ＡＧＣが付勢される如き
値を持つ信号電圧Ｖ_sigに応答して、信号ＴＯＯＢＩ
Ｇ、ＴＯＯＳＭＡＬＬがＮＯＲゲート４１２、４１４
を介してワン・ショット４１６に結合される。ＨＩＧＨ
ＲＥＦの電圧レベルより大きい電圧レベルを持つ信号Ｖ
_sigに応答して、コンパレータ４０６ａがＮＯＲゲート
４１２の入力に論理的ハイ信号を与える。このように、
ＮＯＲゲート４１２は論理的ロー入力をＮＯＲゲート４
１４に与え、カウンタ１２８の信号がまだ到達しなかっ
たならば、ＡＧＣが動作可能状態にされる。ワン・ショ
ット回路４１６が、適切な信号をＡＮＤゲート４２０の
入力へ与えることにより、ＡＧＣモードにおける強制回
路制御信号パルス（即ち、引き寄せパルス）の持続時間
を制御する。

【００９１】次に図３６において、図３３および図３４
に関して先に述べた動作を実施するため強制回路３８０
を適正に動作可能状態および不動作状態にするロジック
を実現する強制制御回路３０６が示される。特定の組み
の論理ゲートが同図に示されるが、コンパレータ出力電
圧Ｖ_outがハイまたはローのいずれに強制されるか、か
つ強制される時を判定する意図された目的に適する同じ
かあるいは同様な論理機能を実現するため他の論理ゲー
トまたは回路を使用できることを当業者は理解すること
に注意すべきである。強制回路コントローラ３０６は、
入力信号を受取り、この信号に応答して、コンパレータ
３６０の負の入力を何時およびどの方向にバイアスする
かを判定する。コンパレータ入力がハイかローのいずれ
に強制されるかの決定もまた、出力信号Ｖ_outの信号レ
ベルを決定する。当該実施の形態においては、強制回路
コントローラ３０６が制御信号ＹＡＮＫＵＰＮＯＴ、
ＹＡＮＫＤＯＷＮをスイッチ３８２、３８４のゲート
端子に与えて、これによりこれらスイッチを導通あるい
は非導通状態へバイアスし、かつこれによりコンパレー
タ３６０（図３４）の負の入力をレール電圧の１つに近
い基準電圧に結合することにより、出力信号Ｖ_ou _tの信
号レベルを決定する。

【００９２】始動時に、信号ＣＮＴ３ＤＩＳＡＢＬＥ
は論理的ローの信号レベルを持ち、論理的ハイの信号レ
ベルを持つ信号ＳＴＡＲＴＵＰが与えられる。このた
め、ＮＯＲゲート４３６の出力は論理的ゼロであり、Ｎ
ＡＮＤゲート４３２に対する入力もまた論理的１であ
る。値ＰＤＡＣ−ΔＶ１は、最初に値ローへセットさ
れ、値ＮＤＡＣＢＵＦは正のレール電圧に近い値へセ
ットされ、これによりコンパレータ４２６は論理的１を
その出力に与える。この結果、ＮＯＲゲート４２８が論
理的ゼロをその出力に与える。信号ＣＮＴ３ＤＩＳＡ
ＢＬＥもまた論理的ゼロであり、このため、ＮＯＲゲー
ト４３０が論理的１をＮＡＮＤゲート４３２の入力に与
える。このように、ＮＡＮＤゲート４３２は、トランジ
スタ３８２をその導通状態になるようにバイアスする論
理的ゼロの値を持つ信号ＹＡＮＫＵＰＮＯＴを与える
ことにより、出力信号Ｖ_outを個の場合は論理的ローの
値である所定の値に強制する。出力信号Ｖ_outが交互に
ハイの論理値へ強制され得ることを理解すべきである。
Ｖ_o _utが強制される特定の値が、特定の用途の要件を満
たすように選択される。

【００９３】ＡＧＣ動作において、コンパレータ４２６
は、その負の入力ポートに信号ＰＤＡＣ−ΔＶ１を、ま
たその正の入力ポートに信号ＮＤＡＣＢＵＦを受取
る。コンパレータ４２６の出力は、ＰＤＡＣ−ΔＶ１の
値がＮＤＡＣＢＵＦの値を越える時に切換わる。この
ため、コンパレータ４２６は、信号ＰＤＡＣＢＵＦお
よびＮＤＡＣＢＵＦが所定の電圧レベルにより分けら
れるまで、強制回路が出力信号電圧Ｖ_outを与えること
を許容しない。所定の電圧レベルΔＶ１は、誤った切換
えが生じないことを保証するように選定される。このよ
うな特定の用途において、所定の電圧が１５０ミリボル
ト（ｍＶ）になるように選定される。

【００９４】次に図３７において、信号振幅対時間のプ
ロットが示される。このプロットにおいては、初期の電
力が生じ、ＰＤＡＣの値が信号電圧Ｖ_sigの最小の正の
予期値より小さい値へ設定され、ＮＤＡＣの値が信号電
圧Ｖ_sigの最小の負の予期値より大きい値へ設定される
ことが判る。この特定の実施の形態においては、電源電
圧は３ボルトであり、信号ＰＤＡＣに対するリセット値
は約０．５７ボルトであり、信号ＮＤＡＣに対するリセ
ット値は約２．４３ボルトである。ＰＤＡＣお値はＮＤ
ＡＣの値より小さいので、強制機能即ち引き寄せ機能が
動作可能状態になる。短いリセット期間後に、ＰＤＡＣ
の値はＶ_sigの値に達するまで増加し、ＮＤＡＣの値は
Ｖ_sigの値に達するまで減少する。時間Ａにおいて、Ｐ
ＤＡＣの値はＮＤＡＣの値より僅かに大きい。しかし、
時間Ａにおいては、ＰＤＡＣの値は、強制回路が不動作
状態にさせられるのに要求される量ΔＶ１だけ、ＮＤＡ
Ｃの値より大きくない。この特定の実施の形態において
は、ＰＤＡＣの値は、１５０ミリボルトの電圧と等しい
３ビットだけ、ＮＤＡＣの値より大きくなければならな
い。このため、時間Ａにおいては、強制回路は依然とし
て動作可能状態にされる。

【００９５】コンパレータがこのような回路構成におい
て振動しないと共にコンパレータの前の状態を維持する
ようにするため、コンパレータ入力を所定のレベルに強
制することが必要である。ＰＤＡＣがＮＤＡＣより小さ
い時、スイッチ３６６、３６８は閾値コンパレータ３６
０（図３４）により正のヒステリシスを生じる。当該強
制回路は、コンパレータをその時の状態に保持するため
コンパレータ入力をバイアスすることにより、正フィー
ドバックを遮断する。信号電圧ＶＴＨは、閾値コンパレ
ータ３６０（図３４）の負の入力に結合される。コンパ
レータ３６０の負の入力もまた、図３７に示されるよう
に、高低の基準電圧の一方に強制される入力である。Ｐ
ＤＡＣの値が所定の電圧レベルより小さくない電圧レベ
ルだけＮＤＡＣの値を越えるまで、スイッチ３８２はそ
の導通状態へバイアスされ、これにより信号電圧ＶＴＨ
を正のレール電圧に近い電圧へ強制する。このことは、
出力信号電圧Ｖ_outをローに保持する作用を有する。か
かる特定の事例では、出力信号電圧Ｖ_outが初期の始動
時にローの状態になるように選択されるが、ある用途に
おいては、出力信号電圧Ｖ_outを初期の始動時にハイの
状態に強制することが望ましい。

【００９６】ピークツーピーク信号がいったん所定の電
圧ΔＶ１より大きくなると、強制回路が不動作状態にさ
れ、信号電圧ＶＴＨは信号ＰＤＡＣＢＵＦとＮＤＡＣ
ＢＵＦ間の差の３５％である。信号電圧Ｖ_sigが所定
の閾値電圧より大きいだけ閾値電圧ＶＴＨより大きいの
で、閾値コンパレータ３６０は時間Ｂにおいて切換わ
る。信号電圧Ｖ_sigの振幅は、閾値ＨＩＧＨＲＥＦに達
するまで増加し、このため期間Ｔ_AGCにおいて最初のＡ
ＧＣサイクルをトリガーする。ＡＧＣに入る時コンパレ
ータ出力がハイであるので、トランジスタ３８２はその
非導通状態にバイアスされ、トランジスタ３８４はコン
パレータをその時の状態に保持するその導通状態へバイ
アスされる。図３７において、信号電圧ＶＴＨが負のレ
ール電圧に近い電圧へ強制されて、ＰＤＡＣの値（即
ち、ＰＤＡＣＢＵＦ）が当例では１５０ｍＶに等しい
所定の電圧レベルだけＮＤＡＣの値（即ち、ＮＤＡＣ
ＢＵＦ）より大きくなるまで保持される。ＰＤＡＣとＮ
ＤＡＣとの間の差が１５０ｍＶの所定の電圧より小さい
ので、時間Ｃまで下方引き寄せが動作可能状態に維持さ
れる。ＰＤＡＣはその最小リセット値へリセットされ、
ＮＤＡＣはその最大リセット値へリセットされ、従って
ＰＤＡＣおよびＮＤＡＣは再び信号Ｖ_sigを追跡するこ
とが許容される。図３７において明瞭に判るように、時
間Ｔ₁、Ｔ₂、Ｔ₃、Ｔ₄におけるＰＤＡＣのリセットによ
り、ＡＧＣの４サイクルが生じる。時間Ｔ₄後に、信号
Ｖ_sigは正のピークに達し、ＰＤＡＣ、ＮＤＡＣが再び
信号Ｖ_sigを追跡し始める。ＮＤＡＣの値が所定の電圧
だけＰＤＡＣの値より小さくなるような値にＮＤＡＣが
いったん達すると、強制回路が時間Ｃに示されるように
不動作状態になる。このことは、コンパレータが正常に
切換わることを可能にし、この時信号電圧ＶＴＨが信号
Ｖ_sigより大きいので、（時間Ｃに）コンパレータ出力
はローに切換わる。

【００９７】本発明の望ましい実施の形態について記述
したが、当業者には、本発明の概念を組み込んだ他の実
施の形態を用いることができることが明らかであろう。
従って、これらの実施の形態は開示された実施の形態に
限定されるべきでなく、むしろ頭書の特許請求の範囲に
よってのみ限定されるべきと思われる。本文に引用され
た全ての文献は、その全体において参考のため本文に援
用される。

【図面の簡単な説明】

【図１】本発明の第１の磁気物体近接検出器を示すブロ
ック図である。

【図２】ＰＤＡＣ１からの出力電圧信号Ｖ_P1の波形に重
ね合わされた４つの磁気物体の通過中のホール（トラン
スデューサ）電圧信号の波形を示す図である。

【図３】図２と同じ時間的尺度で示される、図１におけ
るＮＤＡＣ１からの出力電圧信号を示す部分波形図であ
る。

【図４】図２と同じ時間的尺度で示される、図１の近接
検出器の出力電圧Ｖ_outの波形を示す波形図である。

【図５】図２と同じ時間的尺度で示される、図１の近接
検出器におけるカウンタ１７に対するリセット信号を示
す波形図である。

【図６】図２と同じ時間的尺度で示される、図１の近接
検出器におけるカウンタ２７に対するリセット信号を示
す波形図である。

【図７】図２と同じ時間的尺度で示される、図１の近接
検出器におけるＮラッチ５２に対するラッチ可能化信号
を示す波形図である。

【図８】図２と同じ時間的尺度で示される、図１の近接
検出器におけるＰラッチ４２に対するラッチ可能化信号
を示す波形図である。

【図９】図１の近接検出器におけるＰＤＡＣ２およびＮ
ＤＡＣ２からの対応する出力信号Ｖ_P2およびＶ_N2が重ね
合わされた、少数の磁気物体の通過中のホール（トラン
スデューサ）電圧信号を示す波形図である。

【図１０】図９と同じ時間的尺度で示される、図１の近
接検出器の出力電圧Ｖ_outの対応する波形を示す波形図
である。

【図１１】図９と同じ時間的尺度で示される、図１の近
接検出器におけるコンパレータ６２の対応する出力信号
波形Ｖ_toobigを示す波形図である。

【図１２】図９と同じ時間的尺度で示される、図１の近
接検出器の第１の２ビット・イン利得カウンタ（Ｇ−Ｃ
ＯＵＮＴＥＲ）６７からの２進出力電圧の対応する波形
を示す波形図である。

【図１３】本発明の第２の磁気物体近接検出器を示すブ
ロック図である。

【図１４】図１３の近接検出器と関連して同じ時間的尺
度で示される、自動利得制御（ＡＧＣ）が行われるＶ
_sigの正のピーク部分を示す波形図である。

【図１５】図１３の近接検出器と関連して同じ時間的尺
度で示される、ＡＧＣ回路における２進信号Ｖｂｉｇを
示す波形図である。

【図１６】図１３の近接検出器と関連して同じ時間的尺
度で示される、ＡＧＣ回路における２進信号Ｖｃｌｋの
波形を示す波形図である。

【図１７】図１３の近接検出器と関連して同じ時間的尺
度で示される、ＡＧＣ回路における２進信号Ｖ_Rの波形
を示す波形図である。

【図１８】図１３の近接検出器と関連して同じ時間的尺
度で示される、自動利得制御における連続的間隔に対し
て増幅１１０の利得をセットするカウンタ１１８におけ
るカウントを示す図である。

【図１９】図１３の近接検出器において用いられたもの
と代替するＡＧＣ回路を示すブロック図である。

【図２０】Ｒ／２Ｒディジタル／アナログ・コンバータ
（ＤＡＣ）を示す回路図である。

【図２１】図１および図１９におけるＧ−ＤＡＣ８５と
して、図１３におけるＧ−ＤＡＣ１１２として用いられ
た如きディジタル的に制御可能な抵抗として接続された
図２０のＤＡＣ６７を示すブロック図である。

【図２２】本発明の第１の磁気物体近接検出器を示すブ
ロック図である。

【図２３】波形が１つの鉄の歯車歯（または他の磁気物
体）の通過と対応する図２２の回路におけるホール電圧
の波形を示す図である。

【図２４】図２２のコンパレータＯＳｃｏｍｐからの出
力信号Ｖｃｏｍｐの波形を示し、Ｖｃｏｍｐにおける各
パルスが１つの通過する歯車歯の後縁部の開始を示す、
図２４と同じ時間的尺度で示された図である。

【図２５】図２２の回路におけるＶ_outの波形を示す図
である。

【図２６】図２２の検出器における増幅されたホール電
圧Ｖ_sigにおける幾つかの周期の波形を示す図である。

【図２７】ホール電圧Ｖ_sigにおける正のピークと対応
する信号Ｖｃｏｍｐにおけるパルス示す図２６と同じ尺
度の図である。

【図２８】Ｖ_sig（明瞭には示されない）をそれぞれ追
跡し保持するＶ_DAC-PおよびＶ_DAC- _Nの波形を示す図であ
る。

【図２９】図２８と同じ時間的尺度で描かれた信号Ｖ
_pcompを示す図である。

【図３０】図２８と同じ時間的尺度で描かれた信号Ｖ
_ncompを示す図である。

【図３１】図１の近接検出器における出力電圧信号Ｖ
_outの波形を示す、図２８の波形と同じ時間的尺度で示
された図である。

【図３２】図２８の波形における細部４０を示す拡大図
である。

【図３３】近接検出器がピークツーピーク・パーセント
閾値検出モードで始動しＡＧＣモードで動作することを
可能にする閾値論理回路を備えたピークツーピーク・パ
ーセント閾値検出器を含む近接検出器を示すブロック図
である。

【図３４】強制回路を含む近接検出器を示す概略図であ
る。

【図３５】近接検出器のＡＧＣ部を示す概略図である。

【図３６】強制回路のコントローラ回路を示す概略図で
ある。

【図３７】コンパレータ出力信号、追跡信号ＰＤＡＣお
よびＮＤＡＣ、および強制回路の制御信号を示す振幅対
時間のプロットである。

【符号の説明】

１０ホール素子１２ホール電圧増幅器１６第２のコンパレータ１７カウンタ１８クロック１９インバータ２０ディジタル／アナログ・コンバータ（ＰＤＡＣ
１）２１パルス延長回路２４第１のコンパレータ２６第２のコンパレータ２７リセット・カウンタ２９リセット遅延回路３０ＮＤＡＣ１３１パルス延長回路３３フリップフロップ４１ワン・ショット４２Ｐ−ラッチ４４ＰＤＡＣ２４８バッファ段５１ワン・ショット５２Ｎ−ラッチ５８バッファ段６０差動増幅器６２コンパレータ６５第１のホール電圧増幅器６７ディジタル／アナログ・コンバータ（ＤＡＣ）８５カウンタ９１フリップフロップ９３カウンタ１１０増幅器１１２ディジタル／アナログ・コンバータＧ−ＤＡＣ１１５演算増幅器１１８Ｍ−カウンタ１１９論理ブロック１３０コンパレータ１３４遅延回路１４０負のピーク・コンパレータ１４４遅延回路１５１、１５２、１５３、１５４スイッチ１９０ホール素子１９１磁石１９２ホール電圧増幅器１９４コンパレータ１９６第２のコンパレータ１９７Ｐ−カウンタ１９８クロック２００ディジタル／アナログ・コンバータ（ＤＡＣ）２２１パルス拡張回路２２２論理ブロック２２４シュミット・コンパレータ２２６第２のコンパレータ２２７Ｎ−カウンタ２３０ディジタル／アナログ・コンバータ（ＤＡＣ）２３１パルス拡張回路２３２論理ブロック２３３フリップフロップ２５０近接検出器２５２ホール素子２５４ホール増幅器２５６自動利得制御回路（ＡＧＣ）２６０コンパレータ２６２カウンタ回路２６４ディジタル／アナログ・コンバータ（ＤＡＣ）２６６基準発生回路２６８閾値コンパレータ２７０強制回路２７２コンパレータ２７４利得制御論理回路２９０ＡＧＣカウンタ２９２ＡＧＣ基準発生器３３０カウンタ３０４第２のコンパレータ３０６強制回路コントローラ回路３１４カウンタ３１８正のディジタル／アナログ・コンバータ（ＰＤ
ＡＣ）３２４バッファ３３４負のディジタル／アナログ・コンバータ（ＮＤ
ＡＣ）３３６バッファ３４０抵抗分割器３５０カウンタ３６０閾値コンパレータ３７０電圧生成回路３８０強制回路３８２第１のトランジスタ・スイッチ３８４第２のトランジスタ３９０ＲＳラッチ３９６フリップフロップ３９８カウンタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＧ０１Ｖ 3/08 Ｇ０１Ｖ 3/08 ＡＨ０３Ｋ 5/08 Ｈ０３Ｋ 5/08 Ｚ (72)発明者ピー・カール・シェラーアメリカ合衆国ニューハンプシャー州 03867，ロチェスター，テン・ロッド・ロード 709 (72)発明者ラビ・ビッグアメリカ合衆国ニューハンプシャー州 03304，ボー，ロングビュー・ドライブ 27

Claims

【特許請求の範囲】

【請求項１】ａ）磁界に比例する信号電圧Ｖ_sigを出
力ポートに生成する磁界／電圧トランスデューサと、ｂ）信号電圧Ｖ_sigを受取り出力信号電圧Ｖ_outを与える
ため前記磁界／電圧トランスデューサの出力ポートに結
合された入力ポートを有するピークツーピーク・パーセ
ント閾値検出器と、ｃ）近接検出器の初期の始動期間中、前記出力信号電圧
Ｖ_outの値を第１の所定の値に維持するため前記ピーク
ツーピーク・パーセント閾値検出器に結合された強制回
路とを備える磁気物体を検知する近接検出器。
【請求項２】前記ピークツーピーク・パーセント閾値
検出器が更に、信号電圧Ｖ_sigを受取るため前記磁界／
電圧トランスデューサの出力ポートに結合された第１の
入力端子を有し、閾値信号電圧ＶＴＨを受取るため結合
された第２の入力端子を有する閾値コンパレータを含
み、前記初期の始動期間が、少なくとも所定の電圧より
大きい信号電圧Ｖ_sigにおける電圧変化が検出されるま
で継続する請求項１記載の近接検出器。
【請求項３】前記所定の電圧が前記閾値コンパレータ
の内部ヒステリシス電圧より小さくない請求項２記載の
近接検出器。
【請求項４】前記ピークツーピーク・パーセント閾値
検出器が更に、信号電圧Ｖ_sigを受取り、出力に該信号電圧Ｖ_sigの最大
ピークを追跡する信号電圧ＰＤＡＣを生成するため、前
記磁界／電圧トランスデューサの出力に結合された入力
を有する第１の追跡回路と、信号電圧Ｖ_sigを受取り、
該信号電圧Ｖ_sigの最小ピークを追跡する電圧ＮＤＡＣ
を出力に生成するため、前記磁界／電圧トランスデュー
サの出力に結合された入力を有する第２の追跡回路と、前記信号電圧ＰＤＡＣの初期の始動電圧を前記信号電圧
ＮＤＡＣの初期の始動電圧より小さい値にセットする回
路と、を含み、前記初期の始動期間が少なくともＰＤＡ
Ｃの値がＮＤＡＣの値より大きくなるまで継続する請求
項１記載の近接検出器。
【請求項５】ａ）前記ピークツーピーク・パーセント
閾値検出器が更に、前記信号電圧Ｖ_sigを受取り、該信号電圧Ｖ_sigの最大ピ
ークを追跡する信号電圧ＰＤＡＣを出力に生成するた
め、前記磁界／電圧トランスデューサの出力に結合され
た入力を有する第１の追跡回路と、信号電圧Ｖ_sigを受取り、該信号電圧Ｖ_sigの最小ピーク
を追跡する電圧ＮＤＡＣを出力に生成するため、前記磁
界／電圧トランスデューサの出力に結合された入力を有
する第２の追跡回路と、前記第１の追跡回路の出力ポートに結合された第１の端
子を有し、前記第２の追跡回路の出力ポートに結合され
た第２の端子を有し、前記閾値検出器の第２の入力端子
に結合された第３の端子を有する抵抗分割器と、を含
み、ｂ）前記回路が、前記閾値検出器の第２の入力端子に結
合される請求項２記載の近接検出器。
【請求項６】前記強制回路が、前記閾値コンパレータ
の第２の入力端子に結合された第１の端子と、第１の基
準電圧に結合された第２の端子と、制御信号を受取るた
め結合された制御端子とを有するスイッチ回路を含み、
該スイッチ回路が、第１の値を持つ制御信号に応答し
て、第１の電圧レベルを前記閾値コンパレータの第２の
入力端子に与え、前記スイッチ回路が、第２の値を持つ
制御信号に応答して、第２の差電圧レベルを前記閾値コ
ンパレータの第２の入力端子に与える請求項５記載の近
接検出器。
【請求項７】前記スイッチ回路が更に、前記閾値コンパレータの第２の入力端子に結合された第
１の端子と、第１の基準電圧に結合された第２の端子
と、制御端子とを有する第１のトランジスタと、前記閾値コンパレータの第２の入力端子に結合された第
１の端子と、第２の基準電圧に結合された第２の端子
と、制御端子とを有する第２のトランジスタと、始動信号を受取り、予め定めた値を持つ前記始動信号に
応答して、前記第１および第２のトランジスタの制御端
子へ予め定めた制御信号を与える論理回路とを含む請求
項６記載の近接検出器。
【請求項８】前記第１のトランジスタが、ソース電極
とドレーン電極とゲート電極とを有する電界効果トラン
ジスタであり、前記第１の端子がドレーン電極に対応
し、前記第２の端子がソース電極に対応し、前記制御端
子がゲート電極に対応し、前記第２のトランジスタがソース電極とドレーン電極と
ゲート電極とを有する電界効果トランジスタであり、前
記第１の端子がドレーン電極に対応し、前記第２の端子
がソース電極に対応し、前記制御端子がゲート電極に対
応し、前記第１の基準電圧が正の基準電圧に対応し、かつ前記
第２の基準電圧が接地に対応する請求項７記載の近接検
出器。
【請求項９】ａ）前記第１の追跡回路が、（１）前記磁界／電圧トランスデューサの出力ポートに
結合された第１の入力ポートを有し、第２の入力ポート
を有し、出力ポートを有する第１のコンパレータと、（２）前記第１のコンパレータの出力ポートに結合され
た第１の入力ポートと、クロック信号を受取るクロック
・ポートと、始動信号を受取る始動ポートと、出力ポー
トとを有する第２のカウンタと、（３）前記第２のカウンタの出力ポートに結合された入
力ポートを有し、前記第１のコンパレータの前記第２の
入力ポートに結合されて前記第１の追跡回路の出力ポー
トに対応する出力ポートを有する第１のディジタル／ア
ナログ・コンバータと、を含み、ｂ）前記第２の追跡回路が、（１）前記磁界／電圧トランスデューサの出力ポートに
結合された第１の入力ポートを有し、第２の入力ポート
を有し、出力ポートを有する第２のコンパレータと、（２）前記第２のコンパレータの出力ポートに結合され
た第１の入力ポートと、クロック信号を受取るクロック
・ポートと、始動信号を受取る始動ポートと、出力ポー
トとを有する第１のカウンタと、（３）前記第１のカウンタの出力ポートに結合された入
力ポートを有し、前記第２のコンパレータの第２の入力
ポートに結合されて前記第２の追跡回路の出力ポートに
対応する出力ポートを有する第２のディジタル／アナロ
グ・コンバータと、を含む請求項８記載の近接検出器。
【請求項１０】第１および第２の追跡回路と閾値コン
パレータとを含むピークツーピーク・パーセント閾値検
出器に信号電圧Ｖ_sigを与えて、出力信号電圧Ｖ_outを生
成する磁界／電圧トランスデューサを含む近接検出器を
始動する方法において、ａ）前記第１の追跡回路が信号電圧Ｖ_sigを受取りその
出力ポートに電圧ＰＤＡＣを生成し、信号電圧Ｖ_sigの
最大ポートを追跡する、前記第１の追跡回路の出力値を
前記信号電圧Ｖ_sigの最小の正の予測値より小さい値に
設定するステップと、ｂ）前記第２の追跡回路が信号電圧Ｖ_sigを受取りその
出力ポートに信号電圧ＮＤＡＣを生成し、信号電圧Ｖ
_sigの最小ピークを追跡する、前記第２の追跡回路の出
力値を前記信号電圧Ｖ_sigの最小の負の予測値より大き
い値に設定するステップと、ｃ）前記出力信号電圧Ｖ_outの値が少なくとも前記ピー
クツーピーク・パーセント閾値検出器が予め定めた電圧
より大きい信号電圧Ｖ_sigにおける変化を検出するまで
維持される、基準電圧を前記閾値コンパレータの入力端
子に印加することにより、出力信号電圧Ｖ_outを第１の
予め定めた値に維持するステップと、を含む方法。
【請求項１１】ｄ）周囲の磁界を検知して該磁界に比
例する電圧Ｖ_sigを生成するステップと、ｅ）予め定めた電圧より大きい信号電圧Ｖ_sigにおける
電圧変化の検出に応答して、閾値コンパレータの入力端
子から基準電圧を取出すステップとを更に含む請求項１
０記載の方法。
【請求項１２】基準電圧を前記閾値コンパレータの入
力端子に印加することにより、出力信号電圧Ｖ_outを第
１の予め定めた値に維持する前記ステップが、基準電圧と前記閾値コンパレータの入力端子との間に結
合された第１の抵抗を導通状態と非導通状態の第１の状
態へバイアスするステップを含む請求項１１記載の方
法。
【請求項１３】前記閾値コンパレータの入力端子から
基準電圧を取出す前記ステップが、第１のトランジスタを導通状態と非導通状態の第２の状
態へバイアスするステップを含む請求項１２記載の方
法。
【請求項１４】ａ）出力ポートに信号を生成する磁界
／電圧トランスデューサと、ｂ）前記磁界／電圧トランスデューサの出力ポートに結
合された入力ポートを有し、出力ポートを有する、磁界
に比例する信号電圧Ｖ_sigの振幅を制御する自動利得制
御回路と、ｃ）信号電圧Ｖ_sigを受取り出力信号電圧Ｖ_outを与える
ため、前記自動利得制御回路の出力ポートに結合された
入力ポートを有するピークツーピーク・パーセント閾値
検出器と、ｄ）前記自動利得制御回路が信号電圧Ｖ_sigの振幅を制
御する時、前記信号電圧Ｖ_sigの正または負の変動の一
方が所定の閾値電圧に達する前に、前記ピークツーピー
ク・パーセント閾値検出器が切換わることを阻止するた
め、出力信号電圧Ｖ_outの値を第１の予め定めた値に維
持するために前記自動利得制御回路と前記ピークツーピ
ーク・パーセント閾値検出器とに結合された回路と、を
備える、磁気物体を検知する近接検出器。
【請求項１５】前記ピークツーピーク・パーセント閾
値検出器が更に、信号電圧Ｖ_sigを受取りその出力ポートに該信号電圧Ｖ
_sigの最大ピークを追跡する信号電圧ＰＤＡＣを生成す
るため、前記磁界／電圧トランスデューサの出力ポート
に結合された入力ポートを有する第１の追跡回路と、信号電圧Ｖ_sigを受取りその出力ポートに該信号電圧Ｖ
_sigの最小ピークを追跡する電圧ＮＤＡＣに生成するた
め、前記磁界／電圧トランスデューサの出力ポートに結
合された入力ポートを有する第２の追跡回路と、信号電圧Ｖ_sigを受取るため前記自動利得制御回路の出
力ポートに結合された第１の入力端子を有し、閾値信号
電圧ＶＴＨを受取るため結合された第２の入力端子を有
する閾値コンパレータと、を含み、前記自動利得制御回路が、前記信号電圧Ｖ_sigの最小の正の予測値より小さい値に
前記第１の追跡回路の電圧ＰＤＡＣをリセットし、かつ
前記信号電圧Ｖ_sigの最小の負の予測値より大きい値に
前記第２の追跡回路の電圧ＮＤＡＣをリセットするた
め、リセット信号を生成する前記第１および第２の追跡
回路に結合された論理回路を含み、前記回路が、少なくとも、予め定めた電圧より大きい信
号電圧Ｖ_sigにおける電圧変化をピークツーピーク・パ
ーセント閾値検出器が検出するまで、出力信号電圧Ｖ
_outの値を第１の予め定めた値に維持する、請求項１４
記載の近接検出器。
【請求項１６】前記ピークツーピーク・パーセント閾
値検出器が更に、前記第１の追跡回路の出力ポートに結合された第１の端
子を有し、前記第２の追跡回路の出力に結合された第２
の端子を有し、前記閾値検出器の第２の入力端子に結合
された第３の端子を有し、閾値信号電圧ＶＴＨを前記第
３の端子に与える抵抗分割器を含み、前記回路が、前記閾値コンパレータの第２の端子に結合
される、請求項１５記載の近接検出器。
【請求項１７】前記回路が、前記閾値コンパレータの
第２の入力端子に結合された第１の端子と、第１の基準
電圧に結合された第２の端子と、制御信号を受取るため
結合された制御端子とを有するスイッチ回路を含み、該
スイッチ回路が、第１の値を持つ制御信号に応答して、
前記閾値コンパレータの第２の入力端子に第１の電圧を
与え、そして第２の値を持つ制御信号に応答して、前記
閾値コンパレータの第２の入力端子に第２の異なる電圧
レベルを与える、請求項１６記載の近接検出器。
【請求項１８】前記スイッチ回路が更に、前記閾値コンパレータの第２の入力端子に結合された第
１の端子と、第１の基準電圧に結合された第２の端子
と、制御端子とを有する第１のトランジスタと、前記閾値コンパレータの第２の入力端子に結合された第
１の端子と、第２の基準電圧に結合された第２の端子
と、制御端子とを有する第２のトランジスタと、始動信号とリセット信号との１つを受取り、該始動信号
とリセット信号の一方に応答して、前記第１および第２
のトランジスタの制御端子へ所定の制御信号を与える論
理回路と、を含む請求項１７記載の近接検出器。
【請求項１９】前記第１のトランジスタが、第１の端
子に対応するソース電極と第２の端子に対応するドレー
ン電極と第３の端子に対応するゲート電極とを有する電
界効果トランジスタであり、前記第３のトランジスタが、第１の端子に対応するソー
ス電極と第２の端子に対応するドレーン電極と第３の端
子に対応するゲート電極とを有する電界効果トランジス
タであり、前記第１の基準電圧が正の基準電圧に対応し、前記第２の基準電圧が接地に対応する、請求項１８記載
の近接検出器。
【請求項２０】前記第１の追跡回路が、（１）前記磁界／電圧トランスデューサの出力ポートに
結合された第１の入力ポートを有し、第２の入力ポート
を有し、出力ポートを有する第１のコンパレータと、（２）前記第１のコンパレータの出力ポートに結合され
た第１の入力ポートと、クロック信号を受取るクロック
・ポートと、始動信号を受取る始動ポートと、出力ポー
トとを有する第１のカウンタと、（３）前記第１のカウンタの出力ポートに結合された入
力ポートを有し、前記第１のコンパレータの第２の入力
ポートに結合されて前記第１の追跡回路の出力ポートに
対応する出力ポートを有する第１のディジタル／アナロ
グ・コンバータと、を含み、ｂ）前記第２の追跡回路が、（１）前記磁界／電圧トランスデューサの出力ポートに
結合された第１の入力ポートを有し、第２の入力ポート
を有し、出力ポートを有する第２のコンパレータと、（２）前記第２のコンパレータの出力ポートに結合され
た第１の入力ポートと、クロック信号を受取るクロック
・ポートと、始動信号を受取る始動ポートと、出力ポー
トとを有する第２のカウンタと、（３）前記第２のカウンタの出力ポートに結合された入
力ポートを有し、前記第２のコンパレータの第２の入力
ポートに結合されて前記第２の追跡回路の出力ポートに
対応する出力ポートを有する第２のディジタル／アナロ
グ・コンバータと、を含む請求項１９記載の近接検出
器。
【請求項２１】第１および第２の追跡回路と閾値コン
パレータとを含み、出力信号電圧Ｖ_outを生成するピー
クツーピーク・パーセント閾値検出器へ信号電圧Ｖ_sig
を与えて、出力信号電圧Ｖ_outを生成する自動利得制御
回路に結合された磁界／電圧トランスデューサを含む近
接検出器を動作させる方法において、ａ）前記第１の追跡回路が信号電圧Ｖ_sigを受取り電圧
ＰＤＡＣを出力ポートに生成して、該信号電圧Ｖ_sigの
最大ピークを追跡する、前記第１の追跡回路の出力値を
信号電圧Ｖ_sigの最小の正の予測値より大きい値へ設定
するステップと、ｂ）前記第２の追跡回路が信号電圧Ｖ_sigを受取りその
出力ポートに該信号電圧Ｖ_sigの最小ピークを追跡する
電圧ＮＤＡＣを生成する、前記第２の追跡回路の出力値
を信号電圧Ｖ_sigの最小の負の予測値より大きい値へ設
定するステップと、ｃ）少なくとも前記ピークツーピーク・パーセント閾値
検出器が所定の電圧より大きい信号電圧Ｖ_sigにおける
変化を検知するまで値が維持される、基準電圧を閾値コ
ンパレータの入力ポートに印加することにより、出力信
号電圧Ｖ_outの値第１の予め定めた値に維持するステッ
プと、を含む方法。
【請求項２２】ｄ）自動利得制御可能化パルスに応答
して、信号電圧Ｖ_si _gの最小の正の予測値より小さい値
へ前記第１の追跡回路の電圧ＰＤＡＣをリセットするス
テップと、ｅ）自動利得制御可能化パルスに応答して、信号電圧Ｖ
_sigの最小の負の予測値より大きい値へ前記第２の追跡
回路の電圧ＮＤＡＣをリセットするステップとを更に含
む請求項２１記載の方法。
【請求項２３】磁気物体の通過により影響を受ける周
囲磁界を検出して、該磁界に比例する電圧Ｖ_sigを生成
するステップと、閾値コンパレータの内部ヒステリシス電圧に対応する電
圧より大きい信号電圧Ｖ_sigにおける電圧変化を検出す
るピークツーピーク・パーセント閾値検出器に応答し
て、前記閾値コンパレータの入力端子から基準電圧を取
出すステップと、を更に含む請求項２２記載の方法。
【請求項２４】前記閾値コンパレータの入力端子へ基
準電圧を印加することにより、出力信号電圧Ｖ_outの値
を第１の所定の値に維持する前記ステップが、第１のトランジスタを導通状態と非導通状態の第１の状
態にバイアスするステップを含む請求項２３記載の方
法。
【請求項２５】前記閾値コンパレータの入力端子から
基準電圧を取出す前記ステップが、第１のトランジスタを導通状態と非導通状態の第２の状
態にバイアスするステップを含む請求項２４記載の方
法。