JPH10312339A - メモリ制御回路 - Google Patents
メモリ制御回路Info
- Publication number
- JPH10312339A JPH10312339A JP9135987A JP13598797A JPH10312339A JP H10312339 A JPH10312339 A JP H10312339A JP 9135987 A JP9135987 A JP 9135987A JP 13598797 A JP13598797 A JP 13598797A JP H10312339 A JPH10312339 A JP H10312339A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- bank
- data
- capacity
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 title claims abstract description 170
- 230000010365 information processing Effects 0.000 claims description 6
- 230000001502 supplementing effect Effects 0.000 claims 1
- 230000002950 deficient Effects 0.000 abstract 6
- 208000022961 microcephaly, developmental delay, and brittle hair syndrome Diseases 0.000 description 10
- 238000010586 diagram Methods 0.000 description 6
- BMKCDDFQEGYEJC-UHFFFAOYSA-N methylenedioxyallylamphetamine Chemical compound C=CCNC(C)CC1=CC=C2OCOC2=C1 BMKCDDFQEGYEJC-UHFFFAOYSA-N 0.000 description 6
- 102100021568 B-cell scaffold protein with ankyrin repeats Human genes 0.000 description 1
- 101000971155 Homo sapiens B-cell scaffold protein with ankyrin repeats Proteins 0.000 description 1
- 101001030591 Homo sapiens Mitochondrial ubiquitin ligase activator of NFKB 1 Proteins 0.000 description 1
- 102100038531 Mitochondrial ubiquitin ligase activator of NFKB 1 Human genes 0.000 description 1
- VQYOKDLEFVOVEV-UHFFFAOYSA-L bis(2,6-diphenylphenoxy)-methylalumane Chemical compound [Al+2]C.[O-]C1=C(C=2C=CC=CC=2)C=CC=C1C1=CC=CC=C1.[O-]C1=C(C=2C=CC=CC=2)C=CC=C1C1=CC=CC=C1 VQYOKDLEFVOVEV-UHFFFAOYSA-L 0.000 description 1
Landscapes
- Memory System (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】メモリ容量の最適化を図るとともに、メモリ故
障の場合のメモリの有効活用を図るメモリ制御回路の提
供。 【解決手段】複数個のメモリで一つのメモリバンクを構
成する情報処理装置の主記憶部において、複数のメモリ
バスを有し、少なくとも一つの前記メモリバスにおい
て、データをスワップさせる手段と、アドレスの一つま
たは複数のビットの極性を反転させる手段と、を有し、
前記手段を有するメモリバスに接続されたメモリと、他
のメモリバスに接続されたメモリとでメモリバンクを構
成する。
障の場合のメモリの有効活用を図るメモリ制御回路の提
供。 【解決手段】複数個のメモリで一つのメモリバンクを構
成する情報処理装置の主記憶部において、複数のメモリ
バスを有し、少なくとも一つの前記メモリバスにおい
て、データをスワップさせる手段と、アドレスの一つま
たは複数のビットの極性を反転させる手段と、を有し、
前記手段を有するメモリバスに接続されたメモリと、他
のメモリバスに接続されたメモリとでメモリバンクを構
成する。
Description
【０００１】
【発明の属する技術分野】本発明は、情報処理装置の主
記憶装置に関し、特に、複数のメモリで一つのメモリバ
ンクを構成するメモリ制御回路に関する。
記憶装置に関し、特に、複数のメモリで一つのメモリバ
ンクを構成するメモリ制御回路に関する。
【０００２】
【従来の技術】複数のメモリで一つのメモリバンクを構
成する従来のメモリ制御方式においては、同一のメモリ
データバスの異なるデータビットに接続されたメモリに
よりメモリバンクが構成されており、一つのメモリバン
クを構成するメモリは、メモリが交換されない限り、固
定であった。
成する従来のメモリ制御方式においては、同一のメモリ
データバスの異なるデータビットに接続されたメモリに
よりメモリバンクが構成されており、一つのメモリバン
クを構成するメモリは、メモリが交換されない限り、固
定であった。
【０００３】
【発明が解決しようとする課題】このような従来メモリ
制御方式は、下記記載の問題点を有している。
制御方式は、下記記載の問題点を有している。
【０００４】（１）第１の問題点は、メモリの増設単位
が大きくなるため、メモリが無駄になる、ということで
ある。
が大きくなるため、メモリが無駄になる、ということで
ある。
【０００５】その理由は、メモリの増設単位が、一つの
メモリバンクを構成するメモリの容量の和になるからで
ある。
メモリバンクを構成するメモリの容量の和になるからで
ある。
【０００６】（２）第２の問題点は、メモリバンクを構
成するメモリの一部が故障すると、そのメモリバンクの
全てのメモリが使用できなくなる、ということである。
成するメモリの一部が故障すると、そのメモリバンクの
全てのメモリが使用できなくなる、ということである。
【０００７】その理由は、メモリバンク内のメモリ構成
は、メモリが交換されない限り、固定であり、故障した
メモリのデータビットが不足するからである。
は、メモリが交換されない限り、固定であり、故障した
メモリのデータビットが不足するからである。
【０００８】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、メモリ容量の最
適化を図るとともに、メモリ故障の場合のメモリの有効
活用を図るメモリ制御回路を提供することにある。
てなされたものであって、その目的は、メモリ容量の最
適化を図るとともに、メモリ故障の場合のメモリの有効
活用を図るメモリ制御回路を提供することにある。
【０００９】
【課題を解決するための手段】前記目的を達成するた
め、本発明のメモリ制御回路は、複数個のメモリで一つ
のメモリバンクを構成する情報処理装置の主記憶部にお
いて、複数のメモリバスを有し、少なくとも一つの前記
メモリバスにおいて、データをスワップさせる回路と、
アドレスの一つまたは複数のビットの極性を反転させる
回路と、を有し、前記手段を有するメモリバスに接続さ
れたメモリと、他のメモリバスに接続されたメモリとで
メモリバンクを構成する、ようにしたことを特徴とす
る。
め、本発明のメモリ制御回路は、複数個のメモリで一つ
のメモリバンクを構成する情報処理装置の主記憶部にお
いて、複数のメモリバスを有し、少なくとも一つの前記
メモリバスにおいて、データをスワップさせる回路と、
アドレスの一つまたは複数のビットの極性を反転させる
回路と、を有し、前記手段を有するメモリバスに接続さ
れたメモリと、他のメモリバスに接続されたメモリとで
メモリバンクを構成する、ようにしたことを特徴とす
る。
【００１０】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明のメモリ制御回路は、メモリバンクを構成
するメモリの一部が不足したときに、他のメモリバスの
メモリとメモリバンクを構成させるようにしたものであ
る。より具体的には、メモリバンクを構成するのに不足
しているメモリ容量分を他のメモリバスに接続されてい
るメモリに確保し、その確保したメモリのデータを、前
記の不足しているメモリのデータビット位置にスワップ
させ、前記メモリバンクで不足しているメモリを補う手
段を有する。
する。本発明のメモリ制御回路は、メモリバンクを構成
するメモリの一部が不足したときに、他のメモリバスの
メモリとメモリバンクを構成させるようにしたものであ
る。より具体的には、メモリバンクを構成するのに不足
しているメモリ容量分を他のメモリバスに接続されてい
るメモリに確保し、その確保したメモリのデータを、前
記の不足しているメモリのデータビット位置にスワップ
させ、前記メモリバンクで不足しているメモリを補う手
段を有する。
【００１１】このように、本発明のメモリ制御回路は、
その好ましい実施の形態において、メモリバンクを構成
するメモリの一部を他のメモリで補うように構成したも
のであり、このため、メモリの増設単位をメモリチップ
またはメモリモジュールの容量に縮小でき、メモリが故
障しても、残りのメモリを活用できる。
その好ましい実施の形態において、メモリバンクを構成
するメモリの一部を他のメモリで補うように構成したも
のであり、このため、メモリの増設単位をメモリチップ
またはメモリモジュールの容量に縮小でき、メモリが故
障しても、残りのメモリを活用できる。
【００１２】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に詳細に説明する。
細に説明すべく、本発明の実施例について図面を参照し
て以下に詳細に説明する。
【００１３】図１は、本発明の一実施例をなすメモリ制
御回路を示す図である。図１を参照すると、ＡＤＤＲは
アドレス、ＣＭＤはコマンド、ＣＯＮＴはタイミング制
御信号である。
御回路を示す図である。図１を参照すると、ＡＤＤＲは
アドレス、ＣＭＤはコマンド、ＣＯＮＴはタイミング制
御信号である。
【００１４】またＤＡＴＡＨは３２ビットデータの上位
１６ビット、ＤＡＴＡＬは３２ビットデータの下位１６
ビットであり、システムバスの信号である。
１６ビット、ＤＡＴＡＬは３２ビットデータの下位１６
ビットであり、システムバスの信号である。
【００１５】ＭＤＡＨは３２ビットデータの上位１６ビ
ット、ＭＤＡＬは３２ビットデータの下位１６ビットで
あり、一つのメモリバスの信号である。
ット、ＭＤＡＬは３２ビットデータの下位１６ビットで
あり、一つのメモリバスの信号である。
【００１６】ＭＤＢＨは３２ビットデータの上位１６ビ
ット、ＭＤＢＬは３２ビットデータの下位１６ビットで
あり、もう一つのメモリバスの信号である。
ット、ＭＤＢＬは３２ビットデータの下位１６ビットで
あり、もう一つのメモリバスの信号である。
【００１７】ＣＳＡＨはＭＤＡＨ、ＣＳＡＬはＭＤＡＬ
に接続されるメモリの選択信号である。
に接続されるメモリの選択信号である。
【００１８】ＣＳＢ１Ｈ、…、ＣＳＢ３Ｈは、ＭＤＢＨ
に接続されるメモリの選択信号であり、ＣＳＢ１Ｌ、
…、ＣＳＢ３Ｌは、ＭＤＢＬに接続されるメモリの選択
信号である。
に接続されるメモリの選択信号であり、ＣＳＢ１Ｌ、
…、ＣＳＢ３Ｌは、ＭＤＢＬに接続されるメモリの選択
信号である。
【００１９】ＭＤＢＨ、及びＭＤＢＬに接続されるメモ
リは、バンク１、…、バンク３に分かれ、各バンク１、
…、バンク３の選択信号は、それぞれ、ＣＳＢ１ＨとＣ
ＳＢ１Ｌ、…、ＣＳＢ３ＨとＣＳＢ３Ｌである。
リは、バンク１、…、バンク３に分かれ、各バンク１、
…、バンク３の選択信号は、それぞれ、ＣＳＢ１ＨとＣ
ＳＢ１Ｌ、…、ＣＳＢ３ＨとＣＳＢ３Ｌである。
【００２０】ＭＡＡ１−９、ＭＡＡ１０は、それぞれＭ
ＤＡＨ、ＭＤＡＬに接続されるメモリのアドレスの９ビ
ット、１ビットである。ＭＡＤ１−１０はＭＤＢＨ、Ｍ
ＤＢＬに接続されるメモリのアドレスである。
ＤＡＨ、ＭＤＡＬに接続されるメモリのアドレスの９ビ
ット、１ビットである。ＭＡＤ１−１０はＭＤＢＨ、Ｍ
ＤＢＬに接続されるメモリのアドレスである。
【００２１】１０１はレジスタ、１０２はデコーダ、１
０３はタイミング回路、１０４は選択回路、１０５はイ
クスクルーシブＯＲ（Ｅｘｃｌｕｓｉｖｅ ＯＲ；排他
的論理和）回路、１０６はデータのスワップ回路であ
る。なお、２入力排他的論理和（ＥＸＯＲ）回路１０５
は、一の入力端（セレクタ１０４からの信号）が“１”
の時、他の入力端の入力信号（アドレスＡＤＤＲのＭＡ
Ａ１０の対応ビット）を反転出力するインバータ（ＩＮ
Ｖ）として作用し（これを図中「ＩＮＶ」で示してい
る）、前記一の入力端（セレクタ１０４からの信号）が
“０”の時、前記他の入力端の入力信号（アドレスＡＤ
ＤＲのＭＡＡ１０の対応ビット）をＭＡＡ１０にそのま
ま出力する。
０３はタイミング回路、１０４は選択回路、１０５はイ
クスクルーシブＯＲ（Ｅｘｃｌｕｓｉｖｅ ＯＲ；排他
的論理和）回路、１０６はデータのスワップ回路であ
る。なお、２入力排他的論理和（ＥＸＯＲ）回路１０５
は、一の入力端（セレクタ１０４からの信号）が“１”
の時、他の入力端の入力信号（アドレスＡＤＤＲのＭＡ
Ａ１０の対応ビット）を反転出力するインバータ（ＩＮ
Ｖ）として作用し（これを図中「ＩＮＶ」で示してい
る）、前記一の入力端（セレクタ１０４からの信号）が
“０”の時、前記他の入力端の入力信号（アドレスＡＤ
ＤＲのＭＡＡ１０の対応ビット）をＭＡＡ１０にそのま
ま出力する。
【００２２】アドレスＡＤＤＲを、選択回路１０４、及
びデコーダ１０２の入力端に接続すし、コマンドＣＭＤ
をデコーダ１０２の入力端に接続する。タイミング制御
信号ＣＯＮＴをタイミング回路１０３に接続する。デコ
ーダ１０２の出力をタイミング回路１０３に接続する。
びデコーダ１０２の入力端に接続すし、コマンドＣＭＤ
をデコーダ１０２の入力端に接続する。タイミング制御
信号ＣＯＮＴをタイミング回路１０３に接続する。デコ
ーダ１０２の出力をタイミング回路１０３に接続する。
【００２３】ＤＡＴＡＨ、ＤＡＴＡＬをレジスタ１０１
とスワップ回路１０６に接続する。レジスタ１０１とタ
イミング回路１０３の出力を接続し、選択回路１０４と
タイミング回路１０３の出力を接続する。レジスタ１０
１の出力と選択回路１０４を接続する。選択回路１０４
とスワップ１０６を接続する。
とスワップ回路１０６に接続する。レジスタ１０１とタ
イミング回路１０３の出力を接続し、選択回路１０４と
タイミング回路１０３の出力を接続する。レジスタ１０
１の出力と選択回路１０４を接続する。選択回路１０４
とスワップ１０６を接続する。
【００２４】ＣＳＡＨ、ＣＳＡＬ、ＣＳＢ１Ｈ、…、Ｃ
ＳＢ３Ｈ、ＣＳＢ１Ｌ、…、ＣＳＢ３Ｌと選択回路１０
４の出力と接続する。
ＳＢ３Ｈ、ＣＳＢ１Ｌ、…、ＣＳＢ３Ｌと選択回路１０
４の出力と接続する。
【００２５】アドレスＡＤＤＲとイクスクルーシブＯＲ
１０５の入力に接続する。イクスクルーシブＯＲ１０５
と選択回路１０４を接続する。イクスクルーシブＯＲ１
０５の出力とＭＡＡ１０を接続する。またＭＡＡ１−
９、ＭＡＢ１−１０とアドレスＡＤＤＲを接続する。
１０５の入力に接続する。イクスクルーシブＯＲ１０５
と選択回路１０４を接続する。イクスクルーシブＯＲ１
０５の出力とＭＡＡ１０を接続する。またＭＡＡ１−
９、ＭＡＢ１−１０とアドレスＡＤＤＲを接続する。
【００２６】スワップ回路１０６とＭＤＡＨ、ＭＤＡＬ
を接続する。
を接続する。
【００２７】デコーダ１０２は、入力したアドレスＡＤ
ＤＲ、及びコマンドＣＭＤをデコードし、レジスタ１０
１またはメモリが選択されたことを、タイミング回路１
０３に通知する。
ＤＲ、及びコマンドＣＭＤをデコードし、レジスタ１０
１またはメモリが選択されたことを、タイミング回路１
０３に通知する。
【００２８】タイミング回路１０３は、デコーダ１０２
からの通知と、タイミング制御信号ＣＯＮＴより、レジ
スタ１０１へ、ＤＡＴＡＨ、ＤＡＴＡＬの書き込み信号
１０７を、または、選択回路１０４にメモリ制御タイミ
ング信号１０８を出力する。
からの通知と、タイミング制御信号ＣＯＮＴより、レジ
スタ１０１へ、ＤＡＴＡＨ、ＤＡＴＡＬの書き込み信号
１０７を、または、選択回路１０４にメモリ制御タイミ
ング信号１０８を出力する。
【００２９】レジスタ１０１は、メモリマップへのメモ
リの割り付けに関する情報を保持し、選択回路１０４に
その情報を伝える。
リの割り付けに関する情報を保持し、選択回路１０４に
その情報を伝える。
【００３０】選択回路１０４は、アドレスＡＤＤＲ、及
びレジスタ１０１からのメモリマップの情報１０９、タ
イミング回路１０３からのメモリ制御タイミング信号１
０８により、ＣＳＡＨ、ＣＳＡＬ、ＣＳＢ１Ｈ、…、Ｃ
ＳＢ３Ｈ、ＣＳＢ３Ｌ、…、ＣＳＢ３Ｌのうち２つをア
クティブとし、ＣＳＡＨとＣＳＢ１、…、ＣＳＢ３Ｈを
同時にアクティブにする。
びレジスタ１０１からのメモリマップの情報１０９、タ
イミング回路１０３からのメモリ制御タイミング信号１
０８により、ＣＳＡＨ、ＣＳＡＬ、ＣＳＢ１Ｈ、…、Ｃ
ＳＢ３Ｈ、ＣＳＢ３Ｌ、…、ＣＳＢ３Ｌのうち２つをア
クティブとし、ＣＳＡＨとＣＳＢ１、…、ＣＳＢ３Ｈを
同時にアクティブにする。
【００３１】または、ＣＳＡＬとＣＡＢ１Ｌ、…、ＣＳ
Ｂ３Ｌを、同時にアクティブにする場合は、スワップ回
路１０６において、ＭＤＡＨをＤＡＴＡＬに、または、
ＭＤＡＬをＤＡＴＡＨにスワップさせ、イクスクルーシ
ブＯＲ回路１０５に、ＭＡＡ１０の極性を反転させる。
Ｂ３Ｌを、同時にアクティブにする場合は、スワップ回
路１０６において、ＭＤＡＨをＤＡＴＡＬに、または、
ＭＤＡＬをＤＡＴＡＨにスワップさせ、イクスクルーシ
ブＯＲ回路１０５に、ＭＡＡ１０の極性を反転させる。
【００３２】図２は、本発明の一実施例における情報処
理装置の主記憶部を示した図である。図２を参照して、
ＭＣが、上記した本実施例のメモリ制御回路である。Ｂ
ＡＮＫ０Ｈ、ＢＡＮＫ０Ｌ、ＢＡＮＫ１Ｈ、…、ＢＡＮ
Ｋ３Ｈ、ＢＡＮＫ１Ｌ、…、ＢＡＮＫ３Ｌはメモリモジ
ュールである。
理装置の主記憶部を示した図である。図２を参照して、
ＭＣが、上記した本実施例のメモリ制御回路である。Ｂ
ＡＮＫ０Ｈ、ＢＡＮＫ０Ｌ、ＢＡＮＫ１Ｈ、…、ＢＡＮ
Ｋ３Ｈ、ＢＡＮＫ１Ｌ、…、ＢＡＮＫ３Ｌはメモリモジ
ュールである。
【００３３】図２に示すように、ＭＤＡＨとＢＡＮＫ０
Ｈ、ＭＤＡＬとＢＡＮＫ０Ｌを接続する。
Ｈ、ＭＤＡＬとＢＡＮＫ０Ｌを接続する。
【００３４】またＭＤＢＨと３つのバンクＢＡＮＫ１
Ｈ、…、ＢＡＮＫ３Ｈと接続し、ＭＤＢＬと３つのＢＡ
ＮＫ１Ｌ、…、ＢＡＮＫ３Ｌを接続する。
Ｈ、…、ＢＡＮＫ３Ｈと接続し、ＭＤＢＬと３つのＢＡ
ＮＫ１Ｌ、…、ＢＡＮＫ３Ｌを接続する。
【００３５】ＭＡＡ１−１０とＢＡＮＫ０Ｈ、ＢＡＮＫ
０Ｌを接続する。
０Ｌを接続する。
【００３６】ＭＡＢ１−１０とＢＡＮＫ１Ｈ、…、ＢＡ
ＮＫ３Ｈ、及びＢＡＮＫ１Ｌ、…、ＢＡＮＫ３Ｌを接続
する。
ＮＫ３Ｈ、及びＢＡＮＫ１Ｌ、…、ＢＡＮＫ３Ｌを接続
する。
【００３７】選択信号ＣＳＡＨ、ＣＳＡＬとＢＡＮＫ０
Ｈ、ＢＡＮＫ０Ｌをそれぞれ接続し、ＣＳＢＨ１、…、
ＣＳＢＨ３、ＣＳＢＬ１、…、ＣＳＢＬ３のそれぞれ
と、ＢＡＮＫ１Ｈ、…、ＢＡＮＫ３Ｈ、ＢＡＮＫ１Ｌ、
…、ＢＡＮＫ３Ｌを接続する。
Ｈ、ＢＡＮＫ０Ｌをそれぞれ接続し、ＣＳＢＨ１、…、
ＣＳＢＨ３、ＣＳＢＬ１、…、ＣＳＢＬ３のそれぞれ
と、ＢＡＮＫ１Ｈ、…、ＢＡＮＫ３Ｈ、ＢＡＮＫ１Ｌ、
…、ＢＡＮＫ３Ｌを接続する。
【００３８】次に本発明の実施例の動作について、図３
を参照して詳細に説明する。図３は、本発明の一実施例
を説明するための図であり、メモリマップの一例を示し
たものである。
を参照して詳細に説明する。図３は、本発明の一実施例
を説明するための図であり、メモリマップの一例を示し
たものである。
【００３９】ＭＡＰＬがデータビット０から１５まで、
ＭＡＰＨがデータビット１６から３１までに対応するメ
モリマップであり、ＡＤＤＲ０がアドレスの０番地、Ａ
ＤＤＲ２がアドレスの２番地である。
ＭＡＰＨがデータビット１６から３１までに対応するメ
モリマップであり、ＡＤＤＲ０がアドレスの０番地、Ａ
ＤＤＲ２がアドレスの２番地である。
【００４０】通常メモリバンクは、ＢＡＮＫ０ＨとＢＡ
ＮＫ０Ｌ、…、ＢＡＮＫ３ＨとＢＡＮＫ３Ｌで構成され
る。
ＮＫ０Ｌ、…、ＢＡＮＫ３ＨとＢＡＮＫ３Ｌで構成され
る。
【００４１】ＢＡＮＫ０Ｈ、ＢＡＮＫ０Ｌのメモリ空間
をそれぞれ２等分し、それぞれアドレス番地の大きい方
を、Ｂ０ＨＨ、Ｂ０ＬＨとする。
をそれぞれ２等分し、それぞれアドレス番地の大きい方
を、Ｂ０ＨＨ、Ｂ０ＬＨとする。
【００４２】ＢＡＮＫ２Ｌのメモリ空間を２等分し、ア
ドレスの大きい方をＢ２ＬＨ、小さい方をＢ２ＬＬとす
る。
ドレスの大きい方をＢ２ＬＨ、小さい方をＢ２ＬＬとす
る。
【００４３】図３において、バンクＢＡＮＫ２Ｌが故障
またはメモリ実装されなかったとする。
またはメモリ実装されなかったとする。
【００４４】通常のメモリバンクの構成では、ＢＡＮＫ
２Ｈは使用できない。
２Ｈは使用できない。
【００４５】そこで、本実施例においては、プログラム
で、Ｂ０ＨＨを、Ｂ２ＬＬ、Ｂ０ＬＨをＢ２ＬＨに割り
付けるためのデータを、レジスタ１０１に書き込む。
で、Ｂ０ＨＨを、Ｂ２ＬＬ、Ｂ０ＬＨをＢ２ＬＨに割り
付けるためのデータを、レジスタ１０１に書き込む。
【００４６】そして、ＢＡＮＫ２ＨとＢＡＮＫ２Ｌのメ
モリ空間を２等分した内の、アドレスの大きい方に対応
するメモリ空間からデータをリードすると、ＣＳＢ２
Ｈ、ＣＳＡＬがアクティブになり、ＢＡＮＫ０ＬとＢＡ
ＮＫ２Ｈからデータが出力され、それぞれ、ＭＤＡＬか
らＤＡＴＡＬに、ＭＤＢＨからＤＡＴＡＨに、そのデー
タが送出される。
モリ空間を２等分した内の、アドレスの大きい方に対応
するメモリ空間からデータをリードすると、ＣＳＢ２
Ｈ、ＣＳＡＬがアクティブになり、ＢＡＮＫ０ＬとＢＡ
ＮＫ２Ｈからデータが出力され、それぞれ、ＭＤＡＬか
らＤＡＴＡＬに、ＭＤＢＨからＤＡＴＡＨに、そのデー
タが送出される。
【００４７】次に、ＢＡＮＫ２ＨとＢＡＮＫ２Ｌのメモ
リ空間を２等分した内のアドレスの小さい方に対応する
メモリ空間からデータをリードすると、ＣＳＢ２Ｈ、Ｃ
ＳＡＨがアクティブとなり、イクスクルーシブＯＲ１０
５によりＭＡＡ１０の極性が反転され、スワップ１０６
により、ＭＤＡＨがＤＡＴＡＬにスワップされ、ＢＡＮ
Ｋ０ＨとＢＡＮＫ２Ｈからデータが出力され、それぞれ
ＭＤＡＨからＤＡＴＡＬに、ＭＤＢＨからＤＡＴＡＨ
に、そのデータが流れる。
リ空間を２等分した内のアドレスの小さい方に対応する
メモリ空間からデータをリードすると、ＣＳＢ２Ｈ、Ｃ
ＳＡＨがアクティブとなり、イクスクルーシブＯＲ１０
５によりＭＡＡ１０の極性が反転され、スワップ１０６
により、ＭＤＡＨがＤＡＴＡＬにスワップされ、ＢＡＮ
Ｋ０ＨとＢＡＮＫ２Ｈからデータが出力され、それぞれ
ＭＤＡＨからＤＡＴＡＬに、ＭＤＢＨからＤＡＴＡＨ
に、そのデータが流れる。
【００４８】ＢＡＮＫ０ＨとＢＡＮＫ０Ｌのメモリ空間
を２等分した内のアドレスの大きい方に対応するメモリ
空間をアクセスしても、ＣＳＡＨ、ＣＳＡＬはアクティ
ブにならない。
を２等分した内のアドレスの大きい方に対応するメモリ
空間をアクセスしても、ＣＳＡＨ、ＣＳＡＬはアクティ
ブにならない。
【００４９】
【発明の効果】以上説明したように、本発明によれば、
下記記載の効果を奏する。
下記記載の効果を奏する。
【００５０】（１）本発明の第１の効果は、メモリの増
設単位を最少にできるということである。これにより、
装置のメモリ容量を最適化できるようになる。
設単位を最少にできるということである。これにより、
装置のメモリ容量を最適化できるようになる。
【００５１】その理由は、本発明においては、メモリの
増設単位が最少のメモリ容量単位であるメモリモジュー
ルの容量になるからである。
増設単位が最少のメモリ容量単位であるメモリモジュー
ルの容量になるからである。
【００５２】（２）本発明の第２の効果は、メモリバン
ク内のメモリが故障しても、残りのメモリを使用でき
る、ということである。これにより、故障した場合でも
メモリを有効に活用できるようになる。
ク内のメモリが故障しても、残りのメモリを使用でき
る、ということである。これにより、故障した場合でも
メモリを有効に活用できるようになる。
【００５３】その理由は、本発明においては、故障した
メモリの代りに、他のバンクのメモリを使用できるから
である。
メモリの代りに、他のバンクのメモリを使用できるから
である。
【図１】本発明の一実施例を示すブロック図である。
【図２】本発明の一実施例のメモリ制御回路を含む情報
処理装置の主記憶部の一例のブロック図である。
処理装置の主記憶部の一例のブロック図である。
【図３】本発明の一実施例を説明するためのメモリマッ
プである。
プである。
ＡＤＤＲ アドレス ＢＡＮＫ０Ｈ、ＢＡＮＫ０Ｌ、ＢＡＮＫ１Ｈ、…、ＢＡ
ＮＫ３Ｈ、ＢＡＮＫ１Ｌ、…、ＢＡＮＫ３Ｌ メモリモ
ジュール ＣＭＤ コマンド ＣＯＮＴ タイミング制御 ＣＳＡＨ ＭＤＡＨに接続されるメモリの選択信号 ＣＳＢＬ ＭＤＡＬに接続されるメモリの選択信号 ＣＳＢ１Ｈ、…、ＣＳＢ３Ｈ ＭＤＢＨに接続されるメ
モリの選択信号 ＣＳＢ１Ｌ、…、ＣＳＢ３Ｌ ＭＤＢＬに接続されるメ
モリの選択信号 ＤＡＴＡＨ ３２ビットデータの上位１６ビット（シス
テムバス信号） ＤＡＴＡＬ ３２ビットデータの下位１６ビット ＭＤＡＨ ３２ビットデータの上位１６ビット（メモリ
バス信号） ＭＤＡＬ ３２ビットデータの下位１６ビット ＭＤＢＨ ３２ビットデータの上位１６ビット ＭＤＢＬ ３２ビットデータの下位１６ビット ＭＡＡ１−９、ＭＡＡ１０、ＭＤＡＨ、ＭＤＡＬに接続
されるメモリのアドレスの９ビット、１ビット ＭＡＤ１−１０ ＭＤＢＨ、ＭＤＢＬに接続されるメモ
リのアドレス ＭＣ メモリ制御回路 １０１ レジスタ １０２ デコーダ １０３ タイミング回路 １０４ 選択回路（セレクタ） １０５ イクスクルーシブＯＲ（排他的論理和）ゲート １０６ データのスワップ回路
ＮＫ３Ｈ、ＢＡＮＫ１Ｌ、…、ＢＡＮＫ３Ｌ メモリモ
ジュール ＣＭＤ コマンド ＣＯＮＴ タイミング制御 ＣＳＡＨ ＭＤＡＨに接続されるメモリの選択信号 ＣＳＢＬ ＭＤＡＬに接続されるメモリの選択信号 ＣＳＢ１Ｈ、…、ＣＳＢ３Ｈ ＭＤＢＨに接続されるメ
モリの選択信号 ＣＳＢ１Ｌ、…、ＣＳＢ３Ｌ ＭＤＢＬに接続されるメ
モリの選択信号 ＤＡＴＡＨ ３２ビットデータの上位１６ビット（シス
テムバス信号） ＤＡＴＡＬ ３２ビットデータの下位１６ビット ＭＤＡＨ ３２ビットデータの上位１６ビット（メモリ
バス信号） ＭＤＡＬ ３２ビットデータの下位１６ビット ＭＤＢＨ ３２ビットデータの上位１６ビット ＭＤＢＬ ３２ビットデータの下位１６ビット ＭＡＡ１−９、ＭＡＡ１０、ＭＤＡＨ、ＭＤＡＬに接続
されるメモリのアドレスの９ビット、１ビット ＭＡＤ１−１０ ＭＤＢＨ、ＭＤＢＬに接続されるメモ
リのアドレス ＭＣ メモリ制御回路 １０１ レジスタ １０２ デコーダ １０３ タイミング回路 １０４ 選択回路（セレクタ） １０５ イクスクルーシブＯＲ（排他的論理和）ゲート １０６ データのスワップ回路
Claims (3)
- 【請求項１】複数個のメモリで一つのメモリバンクを構
成する情報処理装置の主記憶部において、 あるメモリバンクを構成するメモリ容量が不足している
場合、不足しているメモリ容量分を、他のメモリバスに
接続されているメモリにおいて確保し、 前記確保したメモリのデータを、前記不足しているメモ
リのデータビット位置にスワップさせ、前記メモリバン
クで不足しているメモリ容量を補う手段、を備えたこと
を特徴とするメモリ制御回路。 - 【請求項２】複数個のメモリで一つのメモリバンクを構
成する情報処理装置の主記憶部において、 複数のメモリバスを有し、少なくとも一つの前記メモリ
バスにおいて、データをスワップさせる手段と、 アドレスの一または複数のビットの極性を反転させる手
段と、 を有し、 前記手段を有するメモリバスに接続されたメモリと、他
のメモリバスに接続されたメモリとでメモリバンクを構
成する、ようにしたことを特徴とするメモリ制御回路。 - 【請求項３】複数個のメモリで一つのメモリバンクを構
成するメモリ装置の制御回路において、 複数のメモリバスのうちの少なくとも前記メモリバスに
おいて、データをスワップさせる手段と、 アドレスの一つまたは複数のビットの極性を反転させる
手段と、 メモリマップへのメモリの割り付け情報を保持し、メモ
リバンクを選択する信号を出力する回路にその情報を供
給する手段と、 を備えたことを特徴とするメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09135987A JP3075213B2 (ja) | 1997-05-09 | 1997-05-09 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09135987A JP3075213B2 (ja) | 1997-05-09 | 1997-05-09 | メモリ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10312339A true JPH10312339A (ja) | 1998-11-24 |
| JP3075213B2 JP3075213B2 (ja) | 2000-08-14 |
Family
ID=15164555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09135987A Expired - Lifetime JP3075213B2 (ja) | 1997-05-09 | 1997-05-09 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3075213B2 (ja) |
-
1997
- 1997-05-09 JP JP09135987A patent/JP3075213B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3075213B2 (ja) | 2000-08-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6381190B1 (en) | Semiconductor memory device in which use of cache can be selected | |
| US4740916A (en) | Reconfigurable contiguous address space memory system including serially connected variable capacity memory modules and a split address bus | |
| US7782683B2 (en) | Multi-port memory device for buffering between hosts and non-volatile memory devices | |
| US7120754B2 (en) | Synchronous DRAM with selectable internal prefetch size | |
| KR19990007287A (ko) | 반도체 집적회로, 컴퓨터 시스템, 데이터 처리장치 및 데이터 처리방법 | |
| JP5599969B2 (ja) | マルチポートメモリ、および該マルチポートメモリを備えるコンピュータシステム | |
| US6523755B2 (en) | Semiconductor memory device | |
| US7596666B2 (en) | Multi-path accessible semiconductor memory device having port state signaling function | |
| JPH10506495A (ja) | メモリ拡張ロジックを有する同期ｓｒａｍ | |
| JPS61211758A (ja) | マルチ・プロセツサ・システム | |
| EP0953912B1 (en) | Semiconductor memory device with redundancy | |
| JPH0973774A (ja) | 半導体記憶装置 | |
| JP2006147145A (ja) | 半導体メモリ装置の配置方法 | |
| JP3872922B2 (ja) | 半導体記憶装置及びメモリ混載ロジックｌｓｉ | |
| JP3075213B2 (ja) | メモリ制御回路 | |
| JPH10289571A (ja) | 半導体記憶装置 | |
| US20070028037A1 (en) | Memory system with automatic dual-buffering | |
| US4962486A (en) | Boundary-free semiconductor memory device having a plurality of slide access memories | |
| US7729198B2 (en) | Synchronous memory circuit | |
| JPH11339473A (ja) | グローバルｉ／ｏ線の割り付け方法、及び半導体記憶装置、並びにデータ処理装置 | |
| JP3499120B2 (ja) | 半導体記憶装置 | |
| JPS59148966A (ja) | データ処理システム | |
| US5890194A (en) | Method for efficient use of DRAM data and parity areas | |
| JP5040306B2 (ja) | 記憶制御装置及び記憶制御方法 | |
| JP3152767B2 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000509 |