JPH10312454A - Ｓｉｍｄ制御並列プロセッサおよび演算方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 ＬＳＩ外のデータのクロック周波数を多相化
によって並列化して、ＬＳＩ演算部とインタフェースさ
せて、高速のデータを処理可能にする。 【解決手段】 SIMD制御並列プロセッサにおいては、高
速の処理が可能であるが、ＬＳＩの外においては、高速
の処理が困難であるので、入力ＳＡＭ部２２に入力され
る画素データのクロック周波数の１／２の周波数で、基
板上における処理を行う。そして、ＬＳＩ内でより低速
のクロックの画素データをスリーステートバッファ５
１，５２により合成して、２倍の周波数のクロックのデ
ータとして、入力ＳＡＭ部２２に供給し、高速で処理さ
せる。出力ＳＡＭ部２５より出力された高速のクロック
のデータをＬＳＩ内のレジスタ６１，６２で、再び、低
速のクロックのデータに変換する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、SIMD制御並列プロ
セッサおよび演算方法に関し、特に、コンピュータモニ
タ用などのように、高速の画像データをリアルタイムで
処理することができるようにした、SIMD制御並列プロセ
ッサおよび演算方法に関する。

【０００２】

【従来の技術】図８は、従来のSIMD(Single Instructio
n stream/Multiple Data stream)形式の並列プロセッサ
の構成例を示している。このSIMD制御並列プロセッサ
は、入力ポインタ２１、入力ＳＡＭ（シリアルアクセス
メモリ）部２２、データメモリ部２３、ＡＬＵアレイ部
２４、出力ＳＡＭ部２５、出力ポインタ２６、および、
プログラム制御部２７で構成されている。

【０００３】入力ＳＡＭ部２２、データメモリ部２３、
ＡＬＵアレイ部２４、および、出力ＳＡＭ部２５は、リ
ニアアレイ（直線配列）型に並列化された要素プロセッ
サ群を構成している。これらの要素プロセッサ３１は、
プログラム制御部２７が有する１つのプログラムに従っ
て、連動して制御される（即ち、SIMD制御される）。プ
ログラム制御部２７は、プログラムメモリや、そのプロ
グラムを進行させるシーケンス制御回路などを有し、プ
ログラムメモリに予め書き込まれたプログラムに従っ
て、各種制御信号を発生して、各種回路を制御する。

【０００４】なお、入力ＳＡＭ部２２、データメモリ部
２３、出力ＳＡＭ部２５は、主にメモリで構成されてい
る。詳細に説明は省略するが、図８の装置においては、
これらのメモリのための「ロウ（ROW）」アドレスデコ
ーダは、プログラム制御部２７に含まれているものとす
る。

【０００５】並列化された要素プロセッサ３１（単一エ
レメント分）は、図８において、斜線で示した部分に対
応し、複数の要素プロセッサ３１が、図中において横方
向に配列されている。即ち、図８の斜線の部分だけで、
１つのプロセッサに対応する構成要素を有している。

【０００６】次に、図８の画像処理用のリニアアレイ型
並列プロセッサの動作について説明する。

【０００７】入力端子Ｄ_INに与えられた入力データ（１
画素分の画像データを単位とする）は、入力ＳＡＭ部２
２に供給される。

【０００８】入力ポインタ２１は、１つの入力データに
対して１つの要素プロセッサ３１だけに、論理「Ｈ」の
１ビット信号、即ち入力ポインタ信号（ＳＩＰ）を出力
する。そして、論理「Ｈ」で指定された要素プロセッサ
３１の入力ＳＡＭ部２２（入力ＳＡＭセル）に、その入
力データが書き込まれる。

【０００９】入力ポインタ信号による、データを供給す
る要素プロセッサ３１の指定は、入力データのクロック
ごとに、図中の左端の要素プロセッサ３１から右端の要
素プロセッサ３１に向けて順次移動するので、入力デー
タは、左端の要素プロセッサ３１の入力ＳＡＭ部２２
（入力ＳＡＭセル）から、右側の要素プロセッサ３１の
入力ＳＡＭセルに順次供給される。

【００１０】要素プロセッサ３１の数は画像信号の１水
平走査期間の画素数Ｈ以上に設計されているので、画像
信号の１水平走査期間分の画素データを、入力ＳＡＭ部
２２に蓄積することができる。このような入力動作は、
水平走査期間毎に繰り返される。

【００１１】プログラム制御部２７は、このようにして
画像信号の１水平走査期間のデータが入力ＳＡＭ部２２
に蓄積されるごとに、プログラムに従って入力ＳＡＭ部
２２、データメモリ部２３、ＡＬＵアレイ部２４、およ
び、出力ＳＡＭ部２５を以下のようにSIMD制御して処理
を実行する。

【００１２】なお、このプログラム制御は水平走査期間
ごとに繰り返される。従って、水平走査期間に対応する
時間を、このプロセッサの命令サイクル周期で割算して
算出されるステップ数だけのプログラムを処理すること
ができる。SIMD制御であるから、以下の動作は全ての要
素プロセッサ３１において並行して同様に実行される。

【００１３】入力ＳＡＭ部２２に蓄積された１水平走査
期間分の入力データは、次の水平走査期間において、プ
ログラム制御により必要に応じて入力ＳＡＭ部２２から
データメモリ部２３へ転送され、その後の演算処理に使
われる。

【００１４】入力ＳＡＭ部２２からデータメモリ部２３
へのデータの転送においては、プログラム制御部２７
は、入力ＳＡＭ読み出し信号（ＳＩＲ）により入力ＳＡ
Ｍ部２２の所定のビットのデータを選択してアクセスし
た後、メモリアクセス信号（ＳＷＡ）を出して、そのデ
ータを、データメモリ部２３の所定のメモリセル（後
述）へ書き込んでいく。

【００１５】次に、プログラム制御部２７は、プログラ
ムに応じて、各要素プロセッサ３１のＡＬＵアレイ部２
４に、その要素プロセッサ３１のデータメモリ部２３に
保持されているデータを供給し、そのデータに対して算
術演算あるいは論理演算を行わせる。そして、その演算
結果は、データメモリ部２３の所定のアドレスに書き込
まれる。

【００１６】なお、ＡＬＵアレイ部２４における演算
は、全てビット単位で行われるので、１サイクル当たり
１ビットづつ処理が進行する。例えば、８ビットのデー
タ同士の論理演算を行う場合、少なくとも８サイクルか
かることになる。また、８ビットのデータ同士の加算を
行う場合、少なくとも９サイクルかかることになる。８
ビットのデータ同士の乗算を行う場合、その乗算は６４
回のビット加算と等価であるので、少なくとも６４サイ
クルかかることになる。

【００１７】また、要素プロセッサ３１は、近傍の要素
プロセッサ３１に接続されており、プロセッサ間通信を
行うことができる。ただし、近傍の要素プロセッサ３１
のデータメモリ部２３へのアクセスを行う場合、SIMD制
御に起因して、例えば右隣りの要素プロセッサ３１のデ
ータメモリ部をアクセスするときは、すべての要素プロ
セッサ３１が、右隣りの要素プロセッサ３１のデータメ
モリ部２３をアクセスすることになる。

【００１８】なお、直接接続されていない要素プロセッ
サ３１のデータメモリ部のデータを読み出す場合、プロ
グラムステップは多少増えるが、近傍のプロセッサ間通
信を繰り返すことにより、データを読み出す。

【００１９】このような通信を利用して、近傍の要素プ
ロセッサ３１が保持するデータを利用して、例えば画像
の水平方向のＦＩＲデジタルフィルタ演算を実現するこ
とができる。

【００２０】なお、このような並列プロセッサにおいて
は、水平方向の同じ位置の画素のデータは、すべての水
平走査期間において、所定の１つの要素プロセッサ３１
により処理されるので、データを入力ＳＡＭ部２２から
データメモリ部２３に転送するときに、水平走査期間ご
とに、データを記憶するアドレスを変更することによ
り、過去の水平走査期間の入力データを、それ以降の水
平走査期間まで、データメモリ部２３の内部に保持する
ことができる。

【００２１】以上のようにして１水平走査期間に割り当
てられている演算が終了すると、その水平走査期間のう
ちに、その水平走査期間に演算したデータは、出力ＳＡ
Ｍ部２５に転送される。

【００２２】このように、１水平走査期間のうちに、入
力ＳＡＭ部２２に蓄積された入力データのデータメモリ
部２３への転送、ＡＬＵアレイ部２４による演算、およ
び、出力ＳＡＭ部２５へのデータの転送が、ビットを単
位とするSIMD制御プログラムに従って実行される。そし
て、この処理は、水平走査期間を単位として、順次繰り
返される。

【００２３】そして、出力ＳＡＭ部２５に転送された出
力データは、さらに次の水平走査期間において、出力Ｓ
ＡＭ部２５から出力される。

【００２４】以上のように、入力データを入力ＳＡＭ部
２２に書き込む入力処理、プログラム制御部２７によ
る、入力ＳＡＭ部２２に蓄積された入力データのデータ
メモリ部２３への転送、ＡＬＵアレイ部２４による演
算、および、出力ＳＡＭ部２５への出力データの転送の
演算処理、並びに、出力データを出力ＳＡＭ部２５から
出力させる出力処理の３つの処理が、各入力データに対
して行われる。なお、これらの３つの処理は、画像信号
の１水平走査期間を単位とするパイプライン処理として
実行される。

【００２５】１つの水平走査期間の入力データに注目す
れば、その入力データに対する３つの処理には、各処理
において１水平走査期間に対応する時間が経過するの
で、合計水平走査期間の３倍に対応する時間がかかる
が、３つの処理がパイプライン処理として並行に実行さ
れるので、平均して、１水平走査期間分の入力データあ
たり１水平走査期間に対応する時間で処理を行うことが
できる。

【００２６】

【発明が解決しようとする課題】近年の半導体技術の発
達により、このようなSIMD制御並列プロセッサは、ＬＳ
Ｉ化することができ、その内部で１００ＭＨｚ以上の周
波数のクロックで動作させることが可能になってきてい
る。これは、ＬＳＩ内部においては、物理的な回路のサ
イズを極めて小さくすることができるからである。しか
しながら、そのＬＳＩを装着している基板上において
は、部品や配線などの物理的なサイズをそれほど小さく
することは困難であり、分布定数やインピーダンスを細
かく管理して基板を設計したとしても、基板上のクロッ
クの周波数を１００ＭＨｚ以上の高い周波数に設定する
ことは、極めて困難となる。

【００２７】しかしながら、例えばコンピュータモニタ
用の画像は、画質向上のために、その画素数が急増して
おり、その画素データをリアルタイムで処理するには、
１００ＭＨｚ、あるいはそれ以上の、極めて高速のデー
タレートが要求される。ＬＳＩの内部では、このような
高速なデータレートによる処理が可能であるが、ＬＳＩ
外部の基板上では、このような高速の処理が困難である
ため、結局、コンピュータモニタ用の画素データをリア
ルタイムで処理することが困難となる課題があった。

【００２８】また、SIMD制御並列プロセッサは、汎用性
を実現するために、その構造が非常にシンプルな構造と
されているが、その結果、演算処理が非能率的となる場
合があった。

【００２９】例えば、画素数変換処理を行う場合に、各
要素プロセッサ３１ごとにナンバーを付し、所定のナン
バーが付された要素プロセッサごとに、所定の処理を行
わせることがある。このような処理を行う場合、プログ
ラム制御部２７におけるプログラムをそのように規定す
ることで、その処理は実現することが可能である。しか
しながら、１ビット単位での処理しかできないため、各
要素プロセッサ３１にナンバーを付する処理自体に、相
当の時間（サイクル）を必要とし、迅速な処理ができな
い課題があった。

【００３０】さらに、各要素プロセッサ３１が、各時点
において有しているデータの累積値、最大値、最小値を
求める処理、あるいは、所定の値との大小比較の処理な
ども、比較的頻繁に行われる処理であるが、プログラム
制御部２７におけるプログラムを、そのようにプログラ
ミングするのに手間がかかり、また、処理時間も相当長
くなる課題があった。

【００３１】本発明はこのような状況に鑑みてなされた
ものであり、迅速な処理を可能とするものである。ま
た、プログラミングの手間を軽減し、処理時間も短くな
るようにするものである。

【００３２】

【課題を解決するための手段】請求項１に記載のSIMD制
御並列プロセッサは、並列に入力されるｎ１ビットの演
算データを第１の周波数のクロックで取り込む取り込み
手段と、取り込み手段で取り込まれた演算データを記憶
する記憶手段と、記憶手段に記憶された演算データを演
算する演算手段と、演算手段により演算されたｎ２ビッ
トの演算データを出力する出力手段と、取り込み手段、
記憶手段、演算手段、または出力手段の少なくとも１つ
の動作を制御する制御手段と、第１の周波数の１／（ｍ
１）の第２の周波数のクロックで入力される、ｍ１組の
ｎ１ビットの演算データを、第１の周波数のクロックの
ｎ１ビットの演算データに変換して、取り込み手段に供
給する入力周波数変換手段とを備えることを特徴とす
る。

【００３３】請求項９に記載の演算方法は、第１の周波
数の１／（ｍ１）の第２の周波数のクロックで入力され
る、ｍ１組のｎ１ビットの演算データを、第１の周波数
のクロックのｎ１ビットの演算データに変換して、取り
込み手段に供給することを特徴とする。

【００３４】請求項１に記載のSIMD制御並列プロセッサ
および請求項９に記載の演算方法においては、第１の周
波数の１／（ｍ１）の第２の周波数のクロックで入力さ
れる、ｍ１組のｎ１ビットの演算データを、第１の周波
数のクロックのｎ１ビットの演算データに変換して、取
り込み手段に供給させる。

【００３５】

【発明の実施の形態】以下に本発明の実施の形態を説明
するが、特許請求の範囲に記載の発明の各手段と以下の
実施の形態との対応関係を明らかにするために、各手段
の後の括弧内に、対応する実施の形態（但し一例）を付
加して本発明の特徴を記述すると、次のようになる。但
し勿論この記載は、各手段を記載したものに限定するこ
とを意味するものではない。

【００３６】請求項１に記載のSIMD制御並列プロセッサ
は、並列に入力されるｎ１ビットの演算データを第１の
周波数のクロックで取り込む取り込み手段（例えば、図
１の入力ＳＡＭ部２２）と、取り込み手段で取り込まれ
た演算データを記憶する記憶手段（例えば、図１のデー
タメモリ部２３）と、記憶手段に記憶された演算データ
を演算する演算手段（例えば、図１のＡＬＵアレイ部２
４）と、演算手段により演算されたｎ２ビットの演算デ
ータを出力する出力手段と、取り込み手段、記憶手段、
演算手段、または出力手段の少なくとも１つの動作を制
御する制御手段（例えば、図１のプログラム制御部２
７）と、第１の周波数の１／（ｍ１）の第２の周波数の
クロックで入力される、ｍ１組のｎ１ビットの演算デー
タを、第１の周波数のクロックのｎ１ビットの演算デー
タに変換して、取り込み手段に供給する入力周波数変換
手段（例えば、図１のスリーステートバッファ５１，５
２）とを備えることを特徴とする。

【００３７】請求項２に記載のSIMD制御並列プロセッサ
は、第１の周波数のクロックで出力手段から出力され
る、ｎ２ビットの出力データを、第２の周波数のクロッ
クのｍ２組のｎ２ビットの出力データに変換する出力周
波数変換手段（例えば、図３のレジスタ６１，６２）を
さらに備えることを特徴とする。

【００３８】請求項３に記載のSIMD制御並列プロセッサ
は、ｋ（ｋ≦ｎ）ビットの識別データを発生し、演算デ
ータが供給されないタイミングにおいて取り込み手段に
供給する供給手段（例えば、図４の発生回路７１）をさ
らに備えることを特徴とする。

【００３９】請求項５に記載のSIMD制御並列プロセッサ
は、出力手段より出力される出力データを処理し、制御
手段または演算手段に帰還する帰還手段（例えば、図６
の演算回路９１）をさらに備えることを特徴とする。

【００４０】請求項９に記載の演算方法は、並列に入力
されるｎ１ビットの演算データを第１の周波数のクロッ
クで取り込む取り込み手段（例えば、図１の入力ＳＡＭ
部２２）と、取り込み手段で取り込まれた演算データを
記憶する記憶手段（例えば、図１のデータメモリ部２
３）と、記憶手段に記憶された演算データを演算する演
算手段（例えば、図１のＡＬＵアレイ部２４）と、演算
手段により演算されたｎ２ビットの演算データを出力す
る出力手段と、取り込み手段、記憶手段、演算手段、ま
たは出力手段の少なくとも１つの動作を制御する制御手
段（例えば、図１のプログラム制御部２７）と、を備え
るSIMD制御並列プロセッサを利用した演算方法におい
て、第１の周波数の１／（ｍ１）の第２の周波数のクロ
ックで入力される、ｍ１組のｎ１ビットの演算データ
を、第１の周波数のクロックのｎ１ビットの演算データ
に変換して、取り込み手段（例えば、図１の入力ＳＡＭ
部２２）に供給することを特徴とする。

【００４１】図１は、本発明のSIMD制御並列プロセッサ
の構成例を表している。この構成例においては、第１の
実施例のＬＳＩ４０上にブロック４１が配置されてお
り、このブロック４１は、入力ポインタ２１、入力ＳＡ
Ｍ部２２、データメモリ部２３、ＡＬＵアレイ部２４、
出力ＳＡＭ部２５、出力ポインタ２６、およびプログラ
ム制御部２７を有し、図８に示した従来のSIMD並列制御
プロセッサと同様の構成とされている。

【００４２】第１の実施例のＬＳＩ４０には、さらにブ
ロック４１の他、スリーステートバッファ５１と、スリ
ーステートバッファ５２が設けられている。スリーステ
ートバッファ５１は、入力ＳＡＭ部２２の入力バスと同
一のビット数の入力バスと出力バスを有し、その出力バ
スは、入力ＳＡＭ部２２の入力バスに接続されている。
スリーステートバッファ５２も同様に、入力ＳＡＭ部２
２の入力バスと同一のビット数の入力バスと出力バスを
有し、その出力バスも、入力ＳＡＭ部２２の入力バスに
接続されている。

【００４３】スリーステートバッファ５１，５２には、
例えば、図２に示すような回路により、周波数変換が行
われた画素データが供給される。

【００４４】すなわち、例えば１６ビットの入力データ
は、基板上に配置されているレジスタ５３に入力され
る。レジスタ５３は、周波数ｆのクロックで入力される
１６ビットのデータを、周波数ｆ／２の２組のデータに
分割して出力する。例えば、図２においては、レジスタ
５３の上側の１６ビットの出力には、奇数番目の入力
（１６ビットのデータ）が同時に出力され、下側の１６
ビットの出力には、偶数番目の入力（１６ビットのデー
タ）が同時に出力される。従って、上側１６ビットと下
側１６ビットには、データが２回に１回の割合で出力さ
れる結果、それぞれの周波数は、入力における場合の１
／２となる。

【００４５】このようにして生成された２組の１６ビッ
トの画素データは、基板上に配置されている図示せぬ回
路により処理される。この場合における処理回路のクロ
ック周波数は、レジスタ５３から出力される前の周波数
ｆの１／２の周波数ｆ／２とすることができる。

【００４６】そして、２組の１６ビットの画素データ
は、図１のＬＳＩ４０上のスリーステートバッファ５１
またはスリーステートバッファ５２に、それぞれ入力さ
れる。スリステートバッファ５１とスリーステートバッ
ファ５２は、それぞれ制御信号ＣＡまたは制御信号ＣＢ
によりｆ／２の周波数で交互にイネーブルされる。すな
わち、一方がイネーブルされ、入力された１６ビットの
画素データを出力しているときは、他方は出力を停止し
ている。その結果、入力ＳＡＭ部２２には、所定のタイ
ミングでスリーステートバッファ５１の出力する１６ビ
ットの画素データが入力された後、次のタイミングにお
いては、スリステートバッファ５２が出力する１６ビッ
トのデータが入力される。すなわち、入力ＳＡＭ部２２
には、元の周波数ｆのクロックで画素データが入力され
ることになる。

【００４７】入力ＳＡＭ部２２に画素データが入力され
た後の処理は、図８における場合と同様であるので、そ
の説明は省略するが、ブロック４１の内部においては、
高速に（周波数ｆのクロックで）、データを処理するこ
とができる。

【００４８】図３は、図１の構成例に、さらにレジスタ
６１とレジスタ６２を、ＬＳＩ４０上に配置した例を示
している。すなわち、この構成例においては、出力ＳＡ
Ｍ部２５より出力された１６ビットのデータが、レジス
タ６１とレジスタ６２に出力されている。レジスタ６１
とレジスタ６２は、それぞれ制御信号ＣＣと制御信号Ｃ
Ｄで、周波数ｆ／２で交互にイネーブルされる。従っ
て、レジスタ６１に所定のタイミングで１６ビットのデ
ータが入力されたとき、制御信号ＣＣに基づいてレジス
タ６１は、この１６ビットの画素データを保持する。こ
のとき、レジスタ６２は、制御信号ＣＤが入力されない
ので、入力されたデータを保持しない。

【００４９】そして、次のタイミングにおいて、新たな
１６ビットの画素データが入力されたとき、今度はレジ
スタ６２に制御信号ＣＤが入力され、イネーブルされる
ので、画素データが保持される。このとき、レジスタ６
１には、制御信号ＣＣが入力されないので、入力された
データは保持されない。このようにして、レジスタ６１
とレジスタ６２は、入力された１６ビットのデータを交
互に保持するので、レジスタ６１とレジスタ６２より出
力される画素データのクロック周波数はｆ／２となる。
従って、基板上での処理が可能となる。

【００５０】図４は、図３の構成例に、さらに発生回路
７１を付加した例を表している。この発生回路７１は、
例えば、図５に示すように構成される。図５の構成例に
おいては、発生回路７１がカウンタ８１により構成され
ている。そしてカウンタ８１は、入力ＳＡＭ部２２の１
６ビットのバスのうち、上位１０ビットのバスに、その
出力が接続されている。なお、接続されるバスのビット
数は、１０ビットに限らず、それ以下、またはそれ以上
としてもよいのはもとよりである。

【００５１】カウンタ８１には、入力ポインタ２１に供
給されているクロックと同一のクロックＣＫが供給され
ており、制御信号ＣＥＮが入力されたとき、イネーブル
状態とされ、入力されるクロックＣＫを計数する。そし
て、制御信号ＯＥＮが入力されたとき、出力がイネーブ
ル状態とされ、そのカウント値（計数値）が入力ＳＡＭ
部２２の入力バスに供給されるようになされている。

【００５２】このカウンタ８１には、装置の電源がオン
された直後、あるいは、垂直帰線期間などにおいて、ま
ずカウンタ８１がクリアされ、それから制御信号ＣＥＮ
やＯＥＮが供給され、その出力が入力ＳＡＭ部２２の入
力バスに供給される。入力ＳＡＭ部２２においては、入
力ポインタ２１で指定される要素プロセッサ３１が、こ
れを取り込み、データメモリ部２３に転送する。以下プ
ログラム制御によりデータメモリ部２３は、このように
して入力されたデータを、各要素プロセッサ３１毎に、
自分自身に割り当てられた番号として記憶する。そし
て、プログラム制御部２７から所定の番号が指定された
とき、その指定された番号を割り当てられている要素プ
ロセッサ３１が、指定されたかどうかを判断し、指定さ
れている場合は指令された演算を実行する。

【００５３】なお、このカウンタ８１も、その出力部
に、スリーステートバッファあるいはセレクタが設けら
れており、スリーステートバッファ５１またはスリース
テートバッファ５２からの出力と、カウンタ８１の出力
データが競合しないように制御される。

【００５４】なお、カウンタ８１による要素プロセッサ
３１に対するナンバリングは、単純な昇順、降順といっ
たナンバリングだけでなく、０，０，１，１，２，２，
・・・というようなナンバリングや、０，１，２，３，
０，１，２，３，・・・といったモジュロ演算に基づく
ナンバリングなども可能である。

【００５５】このように、カウンタ８１により発生した
カウント値を要素プロセッサ３１のナンバリングに用い
るようにすることで、プログラム制御部２７のプログラ
ムによるナンバリングが不要となり、プログラムの開発
の手間を省くことができる。また、迅速なナンバリング
が可能となる。

【００５６】なお、図５の例においては、カウンタ８１
の出力を入力ＳＡＭ部２２のビット０からビット９まで
の１０ビットに供給するようにしたが、それ以下、また
はそれ以上とすることも勿論可能である。また、その接
続先も任意である。

【００５７】図６は、さらに他の構成例を表している。
この構成例においては、図４の構成例に演算回路９１が
付加されている。演算回路９１は、出力ＳＡＭ部２５の
出力する１６ビットの出力の供給を受け、これに所定の
演算を施して、プログラム制御部２７あるいはＡＬＵア
レイ部２４に供給するようになされている。

【００５８】図７は、演算回路９１の構成例を表してい
る。レジスタ１０１は、出力ＳＡＭ部２５の１６ビット
のデータ出力バスＤ_OUTの一部、または全部の供給を受
け、任意の要素プロセッサ３１のデータだけを保持す
る。レジスタ１０１に保持されたデータは、ビットパラ
レルに、あるいはビットシリアルに、データＤ１または
データＳ１としてＡＬＵアレイ部２４、プログラム制御
部２７などに帰還される。ＡＬＵアレイ部２４は、レジ
スタ１０１より供給されたビットシリアルデータを、そ
の後のプログラム処理の際の演算データとして用いる。
また、プログラム制御部２７は、プログラムシーケンス
の流れを変えるためのステータス信号として、入力され
たビットパラレルデータを使用する。

【００５９】バレルシフタ１０２は、データ出力バスＤ
_OUTのうちの一部、または全部の供給を受け、その内の
任意の部分（例えば８ビット）を抽出し、抽出したデー
タを加算器１０３に供給する。加算器１０３は、バレル
シフタ１０２より供給されたデータと、レジスタ１０４
に保持されているデータの累積を演算する。そして、演
算した結果をレジスタ１０４に供給し、保持させる。レ
ジスタ１０４に保持された累積結果は、ビットパラレル
に出力Ｄ２として、あるいはビットシリアルに出力Ｓ２
として、ＡＬＵアレイ部２４またはプログラム制御部２
７に帰還される。なお、累積演算に先立ち、レジスタ１
０４はクリアされるものとする。そして、その後のプロ
グラム処理の際の演算データとして使用され、あるい
は、プログラムシーケンスの流れを変えるためのステー
タス信号として使用される。

【００６０】セレクタ１０５は、データ出力バスＤ_OUT
のうちの一部、または全部の供給を受け、その中から１
ビットを選択し、カウンタ１０６に出力する。カウンタ
１０６は、入力された１ビットが”１”であるとき、こ
れをカウントする。セレクタ１０５が選択するビットを
適宜変更することで、カウンタ１０６は、全ての要素プ
ロセッサ３１の出力データのうちの特定のビットの”
１”の数を計数する。レジスタ１０７は、カウンタ１０
６の計数値を保持し、保持したデータをビットパラレル
にデータＤ３として、あるいは、ビットシリアルにデー
タＳ３として、ＡＬＵアレイ部２４またはプログラム制
御部２７に供給する。これらのデータも、その後のプロ
グラム処理の際に演算され、あるいはプログラムシーケ
ンスの流れを変更するためのステータス信号として使用
される。

【００６１】バレルシフタ１０８は、データ出力バスＤ
_OUTのうちの一部、または全部の供給を受け、そのうち
の任意の例えば８ビットを抽出して、レジスタ１０９に
出力する。レジスタ１０９は、バレルシフタ１０８から
供給されたデータを保持し、保持したデータをコンパレ
ータ１１０に出力する。レジスタ１１１には、予め所定
の値が保持されており、コンパレータ１１０は、このレ
ジスタ１１１に保持されている所定の値と、レジスタ１
０９より供給されたデータの値の大小関係を判定し、そ
の判定結果を示すステータス信号Ｓ４をＡＬＵアレイ部
２４とプログラム制御部２７に出力する。

【００６２】あるいはまた、レジスタ１１１に、最大値
を保持させることも可能である。この場合、レジスタ１
０９より出力された最初のデータが、レジスタ１１１に
保持される。コンパレータ１１０は、レジスタ１１１に
保持された最初のデータと、レジスタ１０９から次に供
給されるデータとの大小を比較する。そして、レジスタ
１０９から供給されたデータの方が、レジスタ１１１に
保持されているデータより大きい場合、レジスタ１０９
に、そのとき保持されているデータを、レジスタ１１１
に転送し、保持させる。

【００６３】以上の動作を、順次繰り返すことで、レジ
スタ１１１に最大値を保持させることができる。レジス
タ１１１に保持された最大値は、ビットパラレルにデー
タＤ５として、あるいはビットシリアルにデータＳ５と
して、ＡＬＵアレイ部２４とプログラム制御部２７に供
給される。これらの信号も、上述した場合と同様にし
て、その後のプログラムの処理の際の演算データとして
使用されたり、プログラムシーケンスの流れを変更する
ためのステータス信号として使用される。

【００６４】なお、レジスタ１１１に、コンパレータ１
１０の大小比較の結果、小さいと判定された方を保持さ
せるようにすれば、最小値を検出することができる。

【００６５】このように、累積値、最大値、最小値、大
小比較といった処理を、ブロック４１の外部で行い、こ
れを再びブロック４１の内部に帰還するようにしたの
で、プログラム制御部２７のプログラムに、このような
累積値、最大値、最小値、大小比較といった結果を得る
ための処理を記述する必要がなくなり、プログラミング
が簡単となる。また、処理時間も短くすることができ
る。

【００６６】以上のように、本発明の実施の形態におい
ては、ＬＳＩ４０の内部の高速動作を無駄にせずに、Ｌ
ＳＩ４０の外部とインタフェースすることができ、扱う
画像信号が、コンピュータモニタ用などの場合のよう
に、高速のデータであったとしても、基板上で処理する
ことが可能となる。

【００６７】また、要素プロセッサ３１に、個々の番号
を持たせるような処理も、非効率的なプログラム処理に
よることなく、実現することができる。

【００６８】なお、図２の例においては、１６ビットの
データを２組の１６ビットのデータに分割するようにし
たが、これらの値も任意であり、ｎビットの演算データ
をｍ組のｎビットの演算データに変換するようにするこ
とができる。これにより、周波数を１／ｍとすることが
できる。

【００６９】

【発明の効果】以上の如く請求項１に記載のSIMD制御並
列プロセッサおよび請求項９に記載の演算方法によれ
ば、第１の周波数の１／（ｍ１）の第２の周波数のクロ
ックで入力される、ｍ１組のｎ１ビットの演算データ
を、第１の周波数のクロックのｎ１ビットの演算データ
に変換して、取り込み手段に供給するようにしたので、
大量の演算データをリアルタイムで、迅速に処理するこ
とが可能となる。

【図面の簡単な説明】

【図１】本発明のSIMD制御並列プロセッサの構成例を示
すブロック図である。

【図２】クロック周波数を低下させる構成例を示す図で
ある。

【図３】本発明のSIMD制御並列プロセッサの他の構成例
を示すブロック図である。

【図４】本発明のSIMD制御並列プロセッサのさらに他の
構成例を示すブロック図である。

【図５】図４の発生回路７１の構成例を示すブロック図
である。

【図６】本発明のSIMD制御並列プロセッサのさらに他の
構成例を示すブロック図である。

【図７】図６の演算回路９１の構成例を示すブロック図
である。

【図８】従来のSIMD制御並列プロセッサの構成例を示す
ブロック図である。

【符号の説明】

２２ 入力ＳＡＭ部， ２３ データメモリ部， ２４
ＡＬＵアレイ部，２５ 出力ＳＡＭ部， ２７ プロ
グラム制御部， ５１，５２ スリーステートバッフ
ァ， ６１，６２ レジスタ， ７１ 発生回路， ９
１ 演算回路

Claims (9)

【特許請求の範囲】
1. 【請求項１】 並列に入力されるｎ１ビットの演算デー
   タを第１の周波数のクロックで取り込む取り込み手段
   と、 前記取り込み手段で取り込まれた演算データを記憶する
   記憶手段と、 前記記憶手段に記憶された演算データを演算する演算手
   段と、 前記演算手段により演算されたｎ２ビットの演算データ
   を出力する出力手段と、 前記取り込み手段、記憶手段、演算手段、または出力手
   段の少なくとも１つの動作を制御する制御手段と、 前記第１の周波数の１／（ｍ１）の第２の周波数のクロ
   ックで入力される、ｍ１組のｎ１ビットの演算データ
   を、前記第１の周波数のクロックのｎ１ビットの演算デ
   ータに変換して、前記取り込み手段に供給する入力周波
   数変換手段とを備えることを特徴とするSIMD制御並列プ
   ロセッサ。
2. 【請求項２】 前記第１の周波数のクロックで前記出力
   手段から出力される、ｎ２ビットの出力データを、前記
   第２の周波数のクロックのｍ２組のｎ２ビットの出力デ
   ータに変換する出力周波数変換手段をさらに備えること
   を特徴とする請求項１に記載のSIMD制御並列プロセッ
   サ。
3. 【請求項３】 ｋ（ｋ≦ｎ）ビットの識別データを発生
   し、前記演算データが供給されないタイミングにおいて
   前記取り込み手段に供給する供給手段をさらに備えるこ
   とを特徴とする請求項１に記載のSIMD制御並列プロセッ
   サ。
4. 【請求項４】 前記取り込み手段、記憶手段、演算手
   段、および出力手段は、１ビットの要素プロセッサを構
   成することを特徴とする請求項１に記載のSIMD制御並列
   プロセッサ。
5. 【請求項５】 前記出力手段より出力される出力データ
   を処理し、前記制御手段または前記演算手段に帰還する
   帰還手段をさらに備えることを特徴とする請求項１に記
   載のSIMD制御並列プロセッサ。
6. 【請求項６】 前記取り込み手段、記憶手段、演算手
   段、および出力手段は、１ビットの要素プロセッサを構
   成し、 前記帰還手段は、任意の前記要素プロセッサのデータを
   抽出する抽出手段、各要素プロセッサのデータを累積す
   る累積手段、各要素プロセッサの任意のビットの状態を
   計数する計数手段、各要素プロセッサのデータの所定値
   に対する大小を検出する第１の検出手段、各要素プロセ
   ッサのデータの最大値もしくは最小値を検出する第２の
   検出手段の少なくとも１つを有することを特徴とする請
   求項５に記載のSIMD制御並列プロセッサ。
7. 【請求項７】 前記帰還手段は、処理したデータを、前
   記演算データとして前記演算手段に帰還することを特徴
   とする請求項５に記載のSIMD制御並列プロセッサ。
8. 【請求項８】 前記制御手段は、プログラムに基づき、
   前記取り込み手段、記憶手段、演算手段、および出力手
   段により構成される要素プロセッサの動作を制御し、 前記帰還手段は、処理したデータを、その後のプログラ
   ム処理の際にプログラムシーケンスの流れを変えるため
   のステータス信号として、前記制御手段に帰還すること
   を特徴とする請求項５に記載のSIMD制御並列プロセッ
   サ。
9. 【請求項９】 並列に入力されるｎ１ビットの演算デー
   タを第１の周波数のクロックで取り込む取り込み手段
   と、 前記取り込み手段で取り込まれた演算データを記憶する
   記憶手段と、 前記記憶手段に記憶された演算データを演算する演算手
   段と、 前記演算手段により演算されたｎ２ビットの演算データ
   を出力する出力手段と、 前記取り込み手段、記憶手段、演算手段、または出力手
   段の少なくとも１つの動作を制御する制御手段と、 を備えるSIMD制御並列プロセッサを利用した演算方法に
   おいて、 前記第１の周波数の１／（ｍ１）の第２の周波数のクロ
   ックで入力される、ｍ１組のｎ１ビットの演算データ
   を、前記第１の周波数のクロックのｎ１ビットの演算デ
   ータに変換して、前記取り込み手段に供給することを特
   徴とする演算方法。